JPH0232444A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に係り、特に、システムダウ
ンに対してデータ保持の信頼性の高い階層構造の記憶部
を備えたデータ処理装置に関する。

〔従来の技術〕

近年、ＣＡＤ、ＣＡＥ等の発展に伴い、データ処理装置
上で大規模な計算が高頻度で行われるようになった。こ
のような大規模な計算を行う場合、ＣＰＵの処理速度に
比較して、Ｉｌｏの速度が著しく低いことがあり、この
場合、計算処理が、Ｉｌｏの速度がネックとなって高速
に進められないという事態が生じる。このような事態を
回避するための従来技術として、例えば、特公昭５８−
９２７６号公報等に記載された技術が知られている。

この従来技術は、記ユ９装置に拡張記憶装置を備えるも
のであり、この拡張記憶装置は、Ｓ　Ｓ　Ｄ　（Ｓ。

ｌｉｄ　　５ｔａｔｅ　　Ｄｅｖｉｃｅ　）とも呼ばれ
る。

一般に、拡張記憶装置とＣＰＵとの間のデータ転送は、
ディスク装置とＣＰＵとの間のデータ転送に比較して約
２〜３オーダ高速である。従って、拡張記憶装置は、拡
張記憶装置と同じように半導体素子で構成される半導体
ディスク装置とはデータ転送速度が異なり、大規模な計
算を高頻度で行う場合に、極めて有効なものである。

しかし、この拡張記憶装置は、高速の外部記憶装置とし
て効果的である反面、電源断等の事故に対して、情報を
保持することができないという特性を有し、このため、
ディスク装置と異なり、恒久データセットを拡張記憶装
置上に保持することが困難である。従って、通常、拡張
記憶装置上にとられる恒久データセットは、ディスク上
のデータセットを拡張記憶装置上にロードし、拡張記憶
装置上で該データセットをアクセスした後、ユーテイリ
テイプログラム等で、そのデータセットをディスク上に
格納する形式のものである。

このような形式で拡張記憶装置を用いる場合にも、停電
事故等が発生すれば、処理途中の結果が失われてしまう
ことになる。

〔発明が解決しようとする課題〕

前述したように、従来技術による拡張記憶装置は、シス
テムダウン等の事態に対し、拡張記憶装置上の情報を保
持することに関する配慮が十分になされていないという
問題点を有する。

電源断等のシステムダウンに対し、安全な拡張記憶装置
として、記憶部を電力が“０”であっても情報の保持が
可能な素子で構成することも可能であるが、このような
条件を満足する素子を大容量の拡張記憶装置に用いるこ
とは、現在のところ、価格的に困難である。また、電源
断等に備えて、拡張記憶装置上の情報の写しを、バック
アップ用のディスク装置上で定期的なタイミングで退避
させることも、記憶容量が大きいために困難である。

特に、拡張記憶装置の容量が、ギガバイトを越えるよう
になると、バックアップのための時間が無視できないも
のになる。

本発明の目的は、前述した従来技術の問題点を解決し、
電源断等によるシステムダウンに対して情報を保持して
おくことが可能で、システムの再開を容易に行い得るよ
うにした拡張記憶装置を備えたデータ処理装置を提供す
ることにある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、電源断等によるシステム
ダウンが生じた場合にも、拡張記憶装置上の情報を保持
しておくため、ベクトル処理装置等のデータ処理装置に
、次のような制御機構、記憶手段を備えることにより達
成される。

（１）、拡張記憶装置上のある区分単位に書込みがあっ
たことを示すビットを設置する（以下、このビットをＣ
ビットという）。

（２）、ベクトル処理部、入出力処理部等の命令処理プ
ロセッサ以外のリクエストソースが稼動していることを
示すビットを備える（以下、このビットをＩビットとい
う）。

（３）、拡張記憶装置上のデータをディスク装置に退避
するタイミングを生成する論理回路を具備する。

（４）、前記タイミング生成時のタスクが占有している
拡張記憶区分を示すデータを保持する記憶手段と、前記
タイミング生成時の処理開始アドレス（以下、ＮＩＡと
いう）を保持する記憶手段を具備する。

（５）、拡張記憶装置とディスク装置との間のデータ転
送を制御する論理回路（以下、拡張記憶制御部という）
を具備する。

（６）、拡張記憶装置内データの退避回復処理の抑止を
指示するビット（以下、ｄビットという）を設置する。

前述のＣ，１，ｄの各ビット及びＮＩＡを保持する記憶
手段は、拡張記憶制御部に置かれ、命令処理プロセッサ
を制御しているオペレーティングシステムにより、その
値が書込まれる。こられの記憶手段は、処理装置で並行
実行されるタスク数分だけ備えられる。

また、命令処理プロセッサの命令として、プログラム状
態語の特定フィールドをＮＩＡｊＩ域に転送する命令、
及びＩ、ｄビットをセットする命令が追加され、これら
の命令にはタスクを識別するフィールドが備えられる。

〔作用〕

拡張記憶装置上のデータを電源断等によるシステムダウ
ンに備えてディスク装置内に退避しておく方式が効果的
であるか否かは、拡張記憶装置とディスク装置との間の
データ転送速度をいかに上げられるかにかかつている。

現在の技術では、入出力プロセッサと主記憶装置との間
のデータ転送速度は、１００ＭＢ／秒のオーダであって
、入出力プロセッサとチャネルとの間のデータ転送速度
は、約６ＭＢ／秒のオーダである。複数のチャネルを並
行して動作させるパラレルＩ１０処理も実用化されてお
り、１６台のチャネルを並行して作動させた例も知られ
ている。

従って、拡張記憶装置上のデータをシステムダウンに備
えて退避しておくには、パラレルＩ１０以外の何んらか
の手段によって拡張記憶装置とディスク装置との間のデ
ータ転送を高速化して行うか、または、データ転送量を
減少させる方法を採用する必要がある。

本発明の方式は、データ転送量を減少させる方法であっ
て、拡張記憶装置をどのタスクが占有しているかをＮＩ
Ａによって識別し、タスク単位に記憶領域をディスク等
の記憶保持可能な外部記憶装置上にバックアップするこ
とによって、データ転送量を拡張記憶領域の部分的なデ
ータ転送に止めることができる。さらに、Ｃ，ｄビット
を備えることにより、タスクが占有している記憶空間の
一部分のデータのみをディスク装置に転送させることが
できる。

拡張記憶装置とディスク装置との間のデータ転送を、拡
張記憶制御部と該制御部から直接起動を行うことができ
る入出力プロセッサとにより行うことにより、命令処理
プロセッサの拡張記憶装置に対するアクセスを妨害しな
いようにすることができる。この場合は、入出力プロセ
ッサの命令は、拡張記憶装置上に置かれる。そして、バ
ックアップタイミングの設定を、拡張記憶制御部と入出
力プロセッサとの間の状態に応じて行うことが可能とな
る。また、命令処理プロセッサ側から■ビットをセット
することによって、ディスク装置へのバックアップ処理
を抑止することもできる。

以上の動作によって、本発明は、命令処理プロセッサに
負荷をかけることを極力少なくして、拡張記憶装置上の
データをディスク装置へ退避してバックアップすること
ができる。

〔実施例〕

以下、本発明によるデータ処理装置の一実施例を図面に
より詳細に説明する。

第１図は本発明によるデータ処理装置に備えられる拡張
記憶装置の概略構成を示すブロック図である。第１図に
おいて、１は拡張記憶制御部、２はデータ保持部、３は
ＮＩＡ＋ｆｆｆ域保持部、４はｄビット保持部、５はＣ
ビット保持部、６はコピー論理部、７，８はバッファ記
憶部、１０は入出力プロセッサ、１１はＩビット保持レ
ジスタ、１２は論理回路である。

第１図において、命令処理プロセッサ、主記憶装置、チ
ャネル、ディスク装置は、省略されて描かれていないが
、これらの装置は、従来の技術と同様に構成をされてい
てよい、また、ＮＩＡ領域領域保持及３ｄビット保持部
４は、タスク対応に存在し、Ｃビット保持部５は、拡張
記憶装置のデータ保持部２の論理的区分単位に存在する
。

いま、図示しない命令処理プロセッサから、パス５０上
に、コマンド、オーダ、データから成る拡張記憶アクセ
ス要求が発行されたとする。このリクエストは、論理回
路１２に一部スタックされた後、パス５１として表わさ
れる複数の経路を介して拡張記憶制御部１に、信号幅が
拡げられて送出される。パス５４は、命令処理プロセッ
サへの種々の応答信号用として用いられる。一般に、拡
張記憶装置は、命令処理プロセッサとは物理的に離れた
位置にあるので、論理回路１は、シリアル−パラレル変
換機能を備え、図示拡張記憶装置と命令処理プロセッサ
との間のデータ転送をシリアルに行なうようにしている
。

拡張記憶制御部１は、パス５１上に送られてくる命令処
理プロセッサからのリクエストを解読し、リクエストの
種類によって、ＮＩＡ９Ｊ［域保持部３、ｄビット保持
部４またはデータ保持部２に対する書込みを行う。拡張
記憶装置のデータ保持部２にデータの書込みが行なわれ
る場合、書込みアドレスがデータ保持部２のどの区分に
あるかが調べられる。拡張記憶制御１は、この結果によ
り対応するＣビットの書替えを、Ｃビット保持部５に対
して行う。

拡張記憶装置内のデータをディスク装置上にバックアッ
プするタイミングとなると、拡張記憶制御１は、パス５
３を介してコピー論理部６を起動する。起動を受けたコ
ピー論理部６は、ＮＩＡｆｉＩ域保持部３の内容及びＣ
ビット保持部５の内容を調べ、データ保持部２内のディ
スク装置に退避すべきデータのデータ位置を決定する。

この決定後、コピー論理部６は、データ保持部２に対し
て読出し要求とアドレスを送出して、データの読出しを
行う。コピー論理部６が、データ保持部２の読出しを行
っている間、この読出しデータの属するタスクからの書
込み要求は、拡張記憶制御部１により抑止される。

データ保持部２及びＮＩＡｊＪ域保持部３から、コピー
論理部６により読出されたデータは、バッファ７．８に
書込まれる。このバッファ７．８への書込み動作は、半
導体素子相互間のデータ転送であるので、ディスク装置
への転送に比較して極めて高速に行うことができる。バ
ッファ７．８への書込みが完了すると、コピー論理部６
は、パス５５を介して入出力プロセッサ１０に対して起
動をかける。入出力プロセッサ１０は、これにより、パ
ス５６．５７を介してバッファ７．８を読出し、パス５
８を経由して読出したデータを複数のチャネルを介して
ディスク装置に転送する。これにより、ディスク装置に
は、記憶の控えと、拡張記憶装置上のタスクの占有領域
の情報が退避されたことになる。障害発生後のシステム
回復後、これらの情報を用いて、ディスク装置から拡張
記憶装置上のデータを回復することが可能となる。

処理装置による処理の中には、入出力プロセッサまたは
ベクトル処理部のように、命令処理プロセッサの処理タ
スクとは異なったタスクに属する処理を行っている論理
部が存在する。このような論理部が作動していて、かつ
、この論理部が、拡張記憶装置に対して、いつリクエス
トを発行するか不明の場合がある。このような場合、拡
張記憶装置からは、複数のタスクが活動しているように
みえる。このような場合には、前述したようなＮ■Ａ領
域に関するバックアップ制御を使用することができなく
なることがある。このとき、命令処理プロセッサは、予
めバックアップ処理を行うことが無駄であると判断でき
るので、パス５９を介してＩビットレジスタ１１をセッ
トし、これにより、コピー論理部６の動作を抑止する。

拡張記憶装置内のデータを命令処理プロセッサが読出す
場合、命令処理プロセッサは、パス５０゜５１を経由し
て、拡張記憶制御部１に対しデータ保存部２を読出す指
示を与える。拡張記憶制御部１はデータ保存部２に対し
て読出し動作を行い、読出したデータをパス６０．５４
を経由して命令処理プロセッサに送出する。

電源断等によるシステムダウンが発生した場合、ディス
ク装置にバックアップを行っているデータについては、
電源断からシステムがダウンするまでの＠、ｌｌｌ５ｅ
ｃの間にデータ転送を終了すれば問題なく、システムダ
ウンの回復後ＮＩＡ番地からの再実行が可能である。し
かし、データ転送が完了できなかった場合には、再実行
は不可能である。ただし、Ｏ８がバックアップのための
ディスクを２面備えて、交互に使用するような制御を行
っている場合には、１つ前の退避部分からの再実行が可
能である。また、バックアップ処理中でないタスクに関
するデータについては、ＮＩＡ番地からの再実行が可能
である。

従って、第１図に示す拡張記憶装置では、システムダウ
ンによるデータの破損は、極少化されている。システム
ダウン後の回復処理時におけるデータの転送は、入出力
プロセッサ１０により、デイスク装置からのデータをパ
ス６１を介してデータ保持部２に送ることにより行われ
る。

次に、第１図における個々の機能ブロックの詳細を図面
により説明する。

第２図は第１図における拡張記憶制御部１．　ＮＩＡ領
域保持部３、ｄビット保持部４、Ｃビット保持部５の構
成を示すブロック部である。第２図において、１００，
１０３はサイクリックカウンタ。１０１はスイッチング
回路、１０２はスタック、１０４，１３０はセレクタ、
１０５はデコーダであり、他の符号は第１図の場合と同
一である。

第２図に示すパス５１ａ〜５１ｅは、第１図に示すパス
５１に対応し、パス５１ａがオーダ、パス５１ｂがアド
レス、パス５１ｃ、５１ｄがデータにそれぞれ割り当て
られている。パス５１の構成は、どのようなものであっ
てもよいことはいうまでもない。パス５１上には、その
信号線上の信号が有効であるか否かを示すコマンド信号
があり、この信号がパス５１ｅに割り当てられている。

いま、バス５１上に有効な信号が命令処理プロセッサよ
り送られてくると、パス５１ｅ上のコマンド信号を受け
るサイクリックカウンタ１００は、バス５１上の情報を
スタックすべきタレジスタ番号を決定し、パス１５０を
介してスイッチング回路１０１に選択信号を送る。これ
により、バス５１上の情報は、スタック１０２の所定の
レジスタに格納される。スタック１０２のを構成するレ
ジスタの数は、バス５１上のデータ転送量と、第１図に
示すデータ保持部２のウェイ数によって決定される。

サイクリックカウンタ１００に作用したパス５１ｅ上の
コマンド信号は、パス１５１を介してサイクリックカウ
ンタ１０３にも作用する。このカウンタ１０３は、パス
１５２を介して与えられたるリリース信号によっても作
動する。サイクリックカウンタ１０３の出力は、パス１
５３を経由してセレクタ１０４に作用し、スタック１０
２内の所定のレジスタの内容が読出される。パス５１ａ
を介してスタックされていたオーダは、これにより、デ
コーダ１０５に与えられて解読され、この結果により、
同時にスタック１０２から読出された他のデータは、こ
のオーダに従って、Ｎ　Ｉ　Ａ　領域保持部３、ｄビッ
ト保持部４、Ｃビット保持部５に書込まれる。この場合
、パス１５５が、これらの保持部３〜５に対する書込イ
ネーブルを伝達し、パス１５８にアドレスが、パス１５
９，１６０にデータが伝送される。これらのパス１５５
゜１５８〜１６０は、全て東線により構成されている。

パス６６は、ＮＩＡｊｌ域保持部３、ｄビット保持部４
、Ｃビット保持部５の内容を引用してデータ保持部をコ
ピーする際に使用される。すなわち、パス６６上にコピ
ー指示が行われると、デコーダ１０５は、パス１５５．
６２ａ、６２ｂ上への信号の送出を抑止し、セレクタ１
３０に作用して、パス１５８のアドレスを、コピー論理
部６からのアドレスが伝送されるパス１８０に切換える
。コピー動作中、サイクリックカウンタ１０３は停止し
ており、ＮＩＡ領域保持部３、ｄビット保持部４、Ｃビ
ット保持部５から読出されたデータは、パス１８１〜１
８３上に送出される。

第３図は第１図に示すデータ保持部２のプライ、オリテ
ィ回路の詳細を示すブロック図である。第３図において
、１０６〜１１０．１１９はレジスタ、１１１〜１１３
はインバータ、１１４〜１１６．１２３はＡＮＤ回路、
１１７はＯＲ回路、１２１．１２２はエンコーダである
。

第３図におけるパス６１ａ、６１ｂ、１６１゜６２ａ、
６２ｂには、それぞれ、入出力プロセッサ１０からの命
令読出し要求、データ保持部２に対する書込み要求、コ
ピー論理部６からの読出し要求、命令プロセッサからの
アクセス・コマンド信号が伝播する。このとき、命令プ
ロセッサからのアクセスは、パス６２ｂ上のオーダ信号
によって書込みと読出しとが区別される。これらのコマ
ンド、オーダ等は、−旦、レジスタ１０６〜１１０にス
タックされた後、インバータ１１１〜１１３とＡＮＤ回
路１１４〜１１６とによる優先順序決定回路によって優
先順序が決定される。すなわち、「入出力プロセッサ１
０からの命令読出し要求〉入出力プロセッサ１０からの
書込み要求〉コピー論理部からの続出要求〉命令プロセ
ッサからのアクセス」の順にコマンドが受付けられる。

入出力プロセッサ１０からのアクセス要求は、連続的な
多数個のアクセスではない。

これらのリクエストコマンドが受付けられると、リクエ
スト・コマンドが受付けられたことを示すリリース信号
が、そのコマンドに対応してパス１５２．１６８〜１７
０を介して発行される。これらのリリース信号のシンク
先は、第２図に示すサイクリックカウンタ１０３、入出
力プロセッサ１０及びコピー論理部６である。同時に、
これらのリリース信号は、ＯＲ回路１１７で論理和がと
られ、データ保持部２に対するリクエスト・コマンドと
してパス１７３上に送出される。また、パス１５２．１
６８〜１７０上のリリース信号は、エンコーダ１２１に
よってコード化され、さらにパス１８４上の信号と併わ
せで、エンコーダ１２２によってコード化され、データ
保持部３内の他の部分に送出される。パス１８４上の信
号は、レジスタ１１０内のオーダ信号を取り入れるか否
かを判定しているＡＮＤ回路１２３からの信号である。

エンコーダ１２１の出力は、パス１７４を介してセレク
タ１１Ｂに作用し、バス１７３上に送出されるデータ保
持部２に対するリクエスト・コマンドに対応したアドレ
スを選択する。選択されるアドレスは、パス６１ｃ、６
１ｄ、１６２，１６３上のアドレスであり、これらのパ
ス上には、それぞれ、入出力プロセッサエ０からの命令
読出し、書込み、コピー論理部６からの読出し、命令プ
ロセッサのアクセスに対応するリアドレスが伝達されて
いる。選択されたアドレスは、レジスタ１１９にセット
された後、パス１７５，１７６を経由してデータ保持部
２内で利用される。

第４図は第１図に示すデータ保持部の詳細を示すブロッ
ク図である。第４図において、２００はデコーダ、２０
４はデイレイラッチ、２１０はＲＡＭ素子である。

データ保持部２は、第４図に示すようにｎバンクのＲＡ
Ｍ素子２１０で構成されている。このデータ保持部２に
おいて、パス１７１上に送られてくるオーダ信号は、デ
コーダ２００によって識別され、読出しか書込みかを決
定する。バス１７３上のリクエスト・コマンドは、デコ
ーダ２００の出力の有効化のために用いられる。デコー
ダ２００の出力、パス１７５上のアドレス、パス１８１
上のデータは、パス１７６上のセレクト信号によって、
スイッチング回路２０１〜２０３、東線によるパス２５
０〜２５２上を介して各バンク２０５に送られる。バス
１７６上のセレクト信号は、さらに、デイレイラッチ２
０４を経由してセレクタ２０５に作用する。データ保持
部２のバンク２１０から読出されたデータは、セレクタ
２０５によって選択され、次いで、パス１７９上のシン
ク情報により制御されるスイッチング回路２１１を介し
てアクセス発行元に送出される。すなわち、読出しデー
タは、パス６０を経由して拡張記憶制御部１に、パス６
１を経由して入出力プロセッサ１０に、パス２５４を経
由してコピー論理部６に、それぞれ送出される。

第５図は第１図に示すコピー論理部６の詳細を示すブロ
ック図である。第５図において、３０７は加算器、３１
６′は比較回路である。

第５図において、いま、入出力プロセッサ１０から、転
送が完了した意味の信号がパス５５に送られてきたとす
る。パス３５０は、周期的にパルスを発生する図示しな
いタイマからのパルス信号を伝達している。これらのパ
ス５５，３５０上の信号は、ＯＲ回路３００で論理和が
とられ、その出力がパス３５１上に送出される。パス３
５１上の論理和の結果と、■ビット保持レジスタ１１の
内容とは、ＡＮＤ回路３０１で論理積が取られ、データ
保持部２内のデータのコピーを取るタイミング信号に生
成される。このタイミング信号は、パス３５２上に送出
され、フリップクロップ３０２、レジスタ３０３，３０
４に対するセット信号となる。

一方、パス１８３ａ、１８３ｂ上には、ＮＩＡ領域保持
部３の読出しデータが常時伝播しており、前述のタイミ
ング信号生成時のその値がレジスタ３０３．３０４に取
込まれる、レジスタ３０３には、タイミング信号の生成
時に活動しているタスクが占有している下限アドレスが
、また、レジスタ３０４にはそのタスクの上限アドレス
が格納される（ＮＩＡ領域保持部３は、活動タスクの下
限及び上限アドレスを保持するように構成しておく）。

フリップフロップ３０２がセットされ、パス６６上の信
号が“１”となると、インバータ３０５によってパス３
５３上の信号が“０″となり、パス３５２上の信号の値
が“０”となる。これにより、コピー作業中、命令プロ
セッサの処理タスクが変化しても、異なった値となった
ＮＩＡｔＩ域保持部３内の値が、レジスタ３０３．３０
４に取込まれることがなくなる。バス６６上の信号は、
拡張記憶制御部１に送られる。コピー作業中、命令プロ
セッサが、■ビット保持レジスタをセットして、コピー
作業を中断させることはできない。

レジスタ３０３にセットされた下限アドレスは、パス３
５４、セレクタ３０６及び加算器３０７を経由してレジ
スタ３０８に格納される。セレクタ３０６に対する選択
信号及びレジスタ３０８に対するセット信号は、パス３
５２上の信号を前述の動作が可能となるように遅延させ
て用いる。レジスタ３０８上にセットされた下限アドレ
スは、パス１８０を経由して、第２図によりすでに説明
したｄビット保持部４及びＣビット保持部５の内容を読
出す。読出されたｄビット及びＣビットの値は、パス１
８２．１８３を介して送られて、レジスタ３１１及び３
１０にセットされる。レジスタ３１１にセットされたｄ
ビットは、インバータ３１２を経由して、レジスタ３１
０内のＣビットと、ＡＮＤ回路３１３により論理積がと
られる。ＡＮＤ回路３１３の結果が“１”のとき、この
結果は、読出されたＣビット及びｄビットのアドレスに
対応するデータ保持部２内のアドレスを読出すためのリ
クエスト・コマンドとしてパス１６１上に送出される。

このリクエスト・コマンドに対応するアドレスは、パス
１６２上に送出される。

このリクエスト・コマンドとアドレスとは、すでに説明
した第３図を通って、第４図に示すデータ保持部２に送
られ、このリクエストに従ってデータ保持部２より読出
された、アドバンス信号が付加されたデータがパス２５
４上に読出されてくる。このパス２５４上の信号は、ア
ドバンス信号によってレジスタ３１４にセットされ、ま
た、アドバンス信号は、パス３５７を経由してレジスタ
３０８に対するセット信号となる。

レジスタ３１６には、データ保持部２のアクセスのため
のアドレス増分値が格納されている。セレクタ３０６は
、初期時、レジスタ３０３内の下限アドレスの値を加算
器３０７に送るが、次のタイミングでは、レジスタ３１
６のアドレス増分値を加算器３０７に送出する。従って
、レジスタ３０８は、次の単位に対するデータ保持部２
のアクセスを開始するタイミングでセットされ、このと
き、レジスタ３０８にセットされるアドレスは、アドレ
ス増分値が加えられたものとなる。

その後、同様な処理が自動的に継続される。この間、レ
ジスタ３０３，３０４の値は、パス３５４．３５８を経
由して第１図に示すバッファ８に送られ、レジスタ３１
４のデータは、パス３５９を介して第１図に示すバッフ
ァに送出される。レジスタ３０８内のデータ保持部２を
アクセスするアドレスが、レジスタ３０４内の上限値と
一致しているか否かは、比較回路３１６′により常時鋼
べられている。この比較回路３１６′で一致が検出され
ると、パス３６０上に信号値“１″が送出されて、フリ
ップクロップ３０２、セレクタ３０６がリセットされる
。

以上により、コピー動作が完了したことになる。

前述した本発明の実施例によれば、データ処理装置のシ
ステムダウン等の障害に対し、記憶の控えと、拡張記憶
装置上のタスクの占有領域に関する情報がディスク装置
上に退避されることになり、システムの回復後、これら
の情報を用いて、ディスク内から拡張記憶装置上にデー
タを回復することができる。また、この実施例によれば
、退避される情報は、タスク単位の記憶領域の一部分の
みでよいので、データ転送に要する時間も少なくてすみ
、命令処理プロセッサの拡張記憶装置に対するアクセス
を妨害することもなく、さらに、命令処理プロセッサの
負荷を増大させることもなく、拡張記憶装置内のデータ
をディスク装置へバックアップすることができる。

ただし、プログラマが本発明の拡張記憶装置の機能を抑
止した場合、拡張記憶装置上のデータをディスク装置に
転写中に障害が発生すれば、そのとき、活動しているテ
スクの領域、ディスク装置の障害に対しては、データの
回復は困難である。

このような回復不可能なケースは極めて少なく、前述の
実施例によって、拡張記憶装置のシステムダウンに対す
る信頼性を飛躍的に高めることができる。

〔発明の効果〕

以上説明したように、本発明によれば、大容量、高速の
拡張記憶装置内のデータを確実にバックアップでき、し
かも、バックアップのために処理装置の負荷を増大させ
ることのないデータ処理装置を提供することができる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置に備えられる拡張
記憶装置の概略構成を示すブロック図、第２図は拡張記
憶制御部の詳細を示すブロック図、第３図はデータ保持
部のプライオリティ回路の詳細を示すブロック図、第４
図はデータ保持部の詳細を示すブロック図、第５図はコ
ピー論理部の詳細を示すブロック図である。 １・・・・・・拡張記憶制御部、２・・・・・・データ
保持部、３・・・・・・ＮＩＡ＋ｆＩ域保持部、４保持
・・・・ｄビット保持部、５・・・・・・Ｃビット保持
部、６・・・・・・コピー論理部、７゜８・・・・・・
バッファ記憶部、１０・・・・・・入出力プロセッサ、
１１・・・・・・■ビット保持レジスタ、１２・・・・
・・論理回路、１００，１０３・・・・・・サイクリッ
クカウンタ、１０２・・・・・・スタック、１０５，２
００・・・・・・デコーダ、１２１，１２２・・・・・
・エンコーダ、２０４・・・・・・プレイラッチ、２１
０・・・・・・ＲＡＭ素子、３０７・・・・・・加算器
、３１６′・・・・・・比較回路。 第１図 第２図 ＤＩＳＫへ 第３図 第４図 ＲＤ ｏ　ＥＳＣ

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置、拡張記憶装置及び外部記憶装置を備え
   、前記拡張記憶装置に外部記憶装置内のデータを展開で
   きるデータ処理装置において、前記拡張記憶装置内に、
   入出力プロセッサと、拡張記憶装置の論理区区分に書込
   みが行なわれたか否かを示す指示手段と、定められたタ
   イミングと定められた条件との論理積とにより、拡張記
   憶装置内のデータをバッファ記憶部へ転送する論理部と
   を備え、前記入出力プロセッサを介して拡張記憶装置内
   の一部のデータをあるタイミング毎に外部記憶装置に転
   写することを特徴とするデータ処理装置。 ２、前記外部記憶装置へのデータの転写が無意味である
   場合に、前記転写を抑止する手段をさらに備えることを
   特徴とする特許請求の範囲第１項記載のデータ処理装置
   。 ３、前記データ転写のタイミング時に、タスクが占有し
   ている拡張記憶装置の記憶区分を保持する手段をさらに
   備え、この区分内のデータのみが外部記憶装置に転写さ
   れることを特徴とする特許請求の範囲第１項または第２
   項記載のデータ処理装置。