KR102457546B1 - 최대 우도로의, 메시지/라벨 연관들 및 라벨/메시지 연관들의 비휘발성 저장, 취출 및 관리를 위한 자동화 방법 및 연관 디바이스 - Google Patents

최대 우도로의, 메시지/라벨 연관들 및 라벨/메시지 연관들의 비휘발성 저장, 취출 및 관리를 위한 자동화 방법 및 연관 디바이스 Download PDF

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Abstract

발명은 연관 메모리 스토리지 유닛 및 연관 메모리 스토리지 방법에 관한 것이다. 발명에 따른 연관 메모리 스토리지 유닛은 w 비트를 통한 적어도 n 개의 메모리 서브 유닛의 제 1 서브 세트 및 v 비트를 통한 제 2 메모리 서브 유닛을 포함한다. 연관 메모리 스토리지 서브 유닛은 메시지를 라벨과 연관시키는데 사용될 수 있으며, 그 역도 마찬가지이다.

Description

최대 우도로의, 메시지/라벨 연관들 및 라벨/메시지 연관들의 비휘발성 저장, 취출 및 관리를 위한 자동화 방법 및 연관 디바이스
본 발명은 최대 우도로의, 메시지들 대 라벨들 및 라벨들 대 메시지들의 연관들을 비휘발성 방식으로 메모리에 저장, 회수, 및 관리할 수 있는 방법 및 자동 디바이스에 관한 것이다. 본 발명은 또한, 뉴런 모집단들의 네트워크들을 위한 트레이닝 데이터를 메모리에 저장하기 위한 시스템에 관한 것이다.
본 발명은 특히, 예를 들어, 독립적으로 또는 동시에 인지되는 이미지들, 사운드 또는 다른 양식들의 인지의 표현과 같은 다차원 신호들을 포함한 다양한 신호들을 프로세싱하기 위해 온-실리콘으로의 뉴럴 네트워크들의 구현에 적용가능하다. 더 일반적으로, 본 발명은, 효과적으로 생성된 온-실리콘에 대한 뉴런 모집단들의 네트워크들의 바이오-모사형 접근법을 통해 신호들을 프로세싱하기 위한 완전한 체인을 허용한다. 본 발명은 또한, 예를 들어, 뉴런 프로세싱 이전의 프리프로세싱에서 및/또는 포스트-프로세싱에서 사용된 종래의 신호 프로세싱 방법이 효과적으로 수행되게 한다.
인간 메모리는 근본적으로 연관적이다: 즉, 우리는 새로운 정보를, 이미 획득하고 우리의 메모리에 확고히 고정된 지식에 연결할 수 있을 때 더 잘 기억한다. 더욱이, 우리에게 의미가 클수록 이러한 연결은 더 효과적일 것이다. 따라서, 고정된 인상들을 단순히 회상하는 것보다는, 메모리는, 현재, 길항적 뉴런 경로들에서의 지속적인 변화로부터 및 두뇌에서의 정보의 병렬 프로세싱으로부터 기인한 재분류의 지속적인 프로세스로 간주된다.
기술은, 연관 메모리 또는 CAM (content-addressable memory) 로서 지칭되는 전자적 방법을 주로 사용하여 이러한 프로세스들을 복사하려고 시도하고 있다. 문헌의 검토가 출판물 K. Pagiamtzis 및 A. Sheikholeslami, "Content-addressable memory (CAM) circuits and architectures　: A tutorial and survey" IEEE Journal of Solid-State Circuits, vol.　41, no.　3, pp.　712-727, Mar 2006. 에 출판되었다.
이러한 스토리지 메커니즘은, 데이터가 자기 배향의 형태로 저장되는 MRAM (Magnetic Random Access Memory) 메모리들의 출현으로 비휘발성이 되었다. 상태의 변화는 (특히, 터널링에 의해) 전자들의 스핀을 변화시킴으로써 달성된다. 이들 컴포넌트들은 특히, Everspin 에 의해 판매된다.
프랑스에서, MRAM 기술은 Grenoble 소재의 회사 Crocus Technology 및 CNRS 의 연구소 Spintec 에 의해 공동 개발되었다. 이는 안정성 및 소형화에 대한 한계들이 극복되게 하는 혁신적인 프로그래밍 기법에 기반으로 한다. 강자성 층들의 종래의 스택들 대신에, 이들 파트너들은 강자성 층을, 온도에 더 안정적인 반강자성 층과 연관시키는 메모리 셀을 개발하였다. 이러한 셀은, 매치-인-플레이스 (Match-In-Place) 로 지칭되는 비교 논리 함수가 메모리 평면에 직접 통합되게 하는 자체 참조 메모리 셀 기술과 결합된다. 동일 회사의 "Magnetic random access memory cell with a dual junction for ternary content addressable memory applications" 의 명칭의 특허 US 9 401 208 B2 는 3진 (ternary) 모드의 통합을 기술하며: 3진 CAM 은 주어진 저장된 워드에서의 하나 이상의 비트가 상기 특허에서 "X" 또는 "무정의 (don't care)" 로 지칭되는 제 3 상태로 프로그램되게 하여, 검색의 유연성이 증가되게 한다. 예를 들어, 3진 CAM 은 "10XX0" 의 저장된 워드를 가질 수 있으며, 이는 워드들 "10000", "10010", "10100" 및 "10110" 중 임의의 워드에 대한 검색에 대응할 것이다.
이러한 메모리 셀은 STT-MRAM 유형 (스핀-전달 토크 자기 RAM 을 나타내는 STT-MRAM) 이다. 그 치수들은 대규모, 저비용 통합, 매우 낮은 전력 소비 및 매우 긴 정보 보존의 보장을 허용한다.
미국 회사인 Nantero 에 의해 수행된 연구의 결과물인 나노-RAM 에 대해 N-RAM 으로 지칭되는 다른 유형의 비휘발성 메모리가 현재 등장하고 있다. 이는 탄소 나노튜브들의 특성들을 이용하며, 이는 칩의 사이즈가 상당히 감소되게 하고 따라서 모듈의 용량이 증가되게 한다. 이러한 유형의 메모리는 이 회사의 "Method for reading and programming 1-R resistive charge element arrays" 의 명칭의 특허번호 US 9 299 430 B1 에 기술된다.
이러한 셀은 전극 위에 부유된 특정 수의 나노튜브들로 구성된다. 2개의 전극 사이에서 전류가 통과할 때, 나노튜브들은 상부 전극으로 끌어 당겨져 접촉하게 된다. 2 개의 전극 사이에 전류가 없는 경우, 탄소 나노튜브들은 공기 중에 부유된 채로 유지된다. 나노튜브들이 상부 전극을 터치하고 있는지 여부를 결정하기 위해, 전압이 단자와 상부 전극 사이에 전개된다. 전류가 통과하면, 이는 나노튜브들이 상부 전극과 접촉하고 있음을 의미하고 값 1 이 반환된다. 전류가 통과하지 않으면, 나노튜브들은 부유되고 있고 값 0 이 반환된다. 따라서, 값들 0 및 1 은, 나노튜브들 상에 어떠한 기계적 장력도 없기 때문에, 소위 안정적인 포지션들이다. 이러한 아키텍처는 DRAM 보다 에칭 피치에서의 감소에 더 유리하고, SRAM 과 유사한 속도들을 가지면서 데이터를 기입하는데 더 적은 전류를 요구한다.
산화 하프늄 강유전체에 기초하고 특허 US 7,709,359 에 기술된 다른 비휘발성 메모리 기법은 약 10F² 의 그 소형 셀 사이즈 때문에, 기입 모드에서의 그 소비가 STT-MRAM 보다 적어도 1000배 더 낮다는 사실 때문에, 그리고 (에칭 규모 및 프로세스 호환성 양자 모두의 관점에서) CMOS 기술과의 제작 호환성 때문에, 매우 유망하다.
이들 기술들은 다음을 포함하여 뉴런 사이언스의 분야에서 발표된 수 개의 전개예를 불러 일으켰다:
Figure 112019099955685-pct00001
V. Gripon 및 C. Berrou, "Sparse neural networks with large learning diversity," IEEE trans. on Neural Networks, vol. 22, n 7, pp. 1087-1096, July 2011. 이 논문은 다음의 정의를 제공한다:
o 저장된 정보의 양 (M) 이 주어지면 데이터 희소성에 의해 인에이블되는 학습 다이버시티, 다음의 설명에서: 서브-메시지 (l=2w) 에 대응하는 코드의 양으로 2v 와 동일함, 메시지 (k) 는 c 개의 서브-메시지로 이루어짐 (다음의 설명에서: 메시지 (ME) 는 n 개의 서브-메시지로 이루어짐). 따라서, 메시지 (ME) 의 길이는 n × w 비트가고, 스토리지 메커니즘의 다이버시티는 2n+w 이다.
o M >> c (여기서, 2V >> n ~ 8) 및 M << l² (여기서, 2V << 2n+w) 의 값에 대해 M/l² 에 근접한 밀도 (d), 즉, 다음의 설명에서:
d= 2v/22+w 또는 2v-(2+w).
이 밀도는 허용가능한 에러율에 대응하는 학습된 메시지들의 혼동을 회피하기 위하여 낮아야 한다: 즉, v = 16 및 w = 24 의 값일 경우 d=2-10, 즉, 에러율은 0.001 에 근접함.
이 논문과 관련하여, 저자들은 이들 원리들을 사용하여 뉴런 디바이스를 설명하는 2 개의 특허: FR2964222A1 및 FR2980876A1 를 출원하였다.
Figure 112019099955685-pct00002
Hooman Jarollahi, Vincent Gripon, Naoya Onizawa, 및 Warren J. Gross "A low-power Content-Addressable Memory based on clustered-sparse networks" ASAP, 2013 IEEE 24th int.conference.
Figure 112019099955685-pct00003
F. Leduc-Primeau, V. Gripon, M. G. Rabbat, 및 W. J. Gross, "Clusterbased associative memories built from unreliable storage" in Proc. Of IEEE Intl. Conf. on Acoustics, Speech, and Signal Processing (ICASSP), May 2014.
Figure 112019099955685-pct00004
Demetrio Ferro, Vincent Gripon, Xiaoran Jiang, "Nearest Neighbour Search Using Binary Neural Networks" International Joint Conference on Neural Networks (IJCNN) 2016.
Figure 112019099955685-pct00005
Qing Guo, Xiaochen Guo, Yuxin Bai, Engin_Ipek, "A Resistive TCAM Accelerator for Data-Intensive Computing" MICRO'11 December 3-7, 2011, Porto Alegre, Brazil, 및
Figure 112019099955685-pct00006
Qing Guo, Xiaochen Guo, Ravi Patel, Engin_Ipek, Eby G. Friedman "AC-DIMM: Associative Computing with STT-MRAM", ISCA '2013 Tel-Aviv, Israel 은
이들 연관 메모리 스토리지 메커니즘들을, 기존의 것들을 대신하여 DIMM 포맷 메모리 스트립을 형성하도록 배열된 전자 컴포넌트에 도입하였으며, 따라서, 기존의 버스 레이아웃을 사용한다.
연관 메모리 스토리지에 대한 모든 이들 접근법들은, 정보가 동적으로 피드백되게 하면서 인간 메모리에 존재하는 2 개의 방향 (상향식 및 하향식) 으로의 동시 동작을 허용하지 않는다. 더욱이, 메모리에 저장된 엘리먼트들은 단순히, 하나의 매체에서 다른 매체로 전송가능하지 않다.
이들 단점들을 극복할 목적으로, 출판물: "Perceptive Invariance and Associative Memory Between Perception and Semantic Representation, USER a Universal Semantic Representation Implemented in a System on Chip (SoC)" published in Living Machines 2016, LNAI 9793, pp. 275-287, 2016 에서, 본 발명의 저자인 P.Pirim 에 의해 다른 접근법이 제안되었다. 이러한 제 1 의 간단명료한 접근법 이후에 다수의 개선물들이 뒤따랐으며, 이들은 본 발명에 기술된다. 대규모, 저비용 통합에서 최대 우도의 계산을 통해 에러 정정을 허용하는 새로운 TCAM 기법들을 통합함으로써, 새로운 연관 메모리 모델이 생성되었다.
따라서, 본 발명은 본문의 나머지에서 "연관 메모리 스토리지" 로 불리는 - 메시지들 대 라벨들 및 그 반대의, 최대 우도와의 연관을, 비휘발성 방식으로 메모리에 저장, 회수 및 관리할 수 있는 방법 및 자동 디바이스에 관한 것이다.
이 연관 메모리 스토리지 방법은 적어도 2 개의 유사한 콘텐츠 어드레스가능 메모리 서브 유닛의 세트로 구성되고, 제 1 세트에 대해서는 w 비트의 2V 워드이고, 제 2 세트에 대해서는 v 비트의 2v 워드이며, v 는 1 과 사이에 포함된다.
연관 메모리 서브 유닛은, 기입 모드에서,
Figure 112019099955685-pct00007
v 비트 입력 모드 어드레스 포트,
Figure 112019099955685-pct00008
v 또는 w 비트 입력 모드 데이터 포트, 및
Figure 112019099955685-pct00009
시퀀싱 이진 입력 클록, 및 하나는 메모를 선택하기 위한 것이고 다른 하나는 기입하기 위한 것인 2 개의 이진 입력 신호를 포함하는 커맨드 포트를 통해 프로그램되고, 이들 2 개의 신호는 이러한 기입 시퀀스에서 유효화되어, 이 사이클 동안, 데이터 포트 상에 존재하는 v 또는 w 비트의 워드가 어드레스 포트 상의 v 비트의 워드에 의해 어드레싱된 메모리 포지션에 저장되도록 하고,
동일한 연관 메모리 서브 유닛은, 판독 모드에서,
Figure 112019099955685-pct00010
시퀀싱 이진 입력 클록, 이러한 판독 시퀀스에서 하나는 유효 메모리를 선택하기 위한 것이고 다른 하나는 기입을 무효화하기 위한 것인 2 개의 이진 입력 신호, 및 이러한 판독 모드에서 발명에 따라 존재하는 콘텐츠를 유효화하기 위한 이진 출력 신호를 포함하는, 커맨드 포트를 통해 프로그램된다:
- 기입 모드에서 미리 기록된 v 또는 w 비트의 데이텀으로서, 데이터 출력 포트 상에 있는 상기 데이텀이 판독되고, 이는 입력 어드레스 포트 상에 존재하는 v 비트의 워드에 의해 선택되고 독립적으로 판독된다,
- 입력 데이터 포트 상에 존재하는 v 또는 w 비트의 데이텀의 어드레스에 대응하는 v 비트의 데이텀이 판독되고, 상기 데이텀은 이전에 v 또는 w 비트의 데이텀이 적어도 하나의 메모리 포지션으로 기입 모드에 저장된 경우, 메모리-콘텐츠-어드레스 출력 포트 상에 있고, 이로써 현재 콘텐츠를 유효화하기 위한 출력 이진 신호를 유효화한다. 반대 경우에, 2v 개의 메모리 포지션 중 어느 것도 입력 데이터 포트에 공급된 v 또는 w 비트의 데이텀을 포함하지 않은 경우, 메모리-콘텐츠-어드레스 출력 포트의 무효 출력은 현재의 콘텐츠를 유효화하기 위한 출력 이진 신호의 무효화에 의해 시그널링된다.
발명의 다양한 구현들에서, 단독으로 또는 임의의 기술적으로 예측가능한 조합으로 사용될 수도 있는 다음의 수단이 채용된다:
- 연관 메모리 스토리지 유닛이 판독 모드 (Wr = 0) 에서 선택되고, 적어도 2 개의 유사한 메모리 서브 유닛이 v 비트의 2 개의 독립적인 버스를 통해 연관된다:
- 제 1 연관 메모리의 v 비트 메모리-콘텐츠-어드레스-출력 포트와 제 2 연관 메모리의 v 비트 입력-모드 어드레스 포트 사이에 접속된, 제 1 버스 및
- 제 2 연관 메모리의 v 비트 메모리-콘텐츠-어드레스-출력 포트와 제 1 연관 메모리의 v 비트 입력-모드 어드레스 포트 사이에 접속된, 제 2 버스,
- 선택된 연관 메모리 스토리지 유닛이 기입 모드에 있고, 적어도 2 개의 유사한 메모리 서브 유닛은 v 비트 이진 카운터의 출력에 접속된 v 비트 공통 버스를 통해 연관되고, 각각의 연관 메모리의 v 비트 입력 모드 어드레스 포트에 접속된다,
- 연관 메모리 스토리지 유닛은 현재의 메모리 서브 유닛 모두를 수반하는, 초기화 페이즈를 가지며, 상기 페이즈는 메모리 서브 유닛들을 초기화하기 위한 유닛에 의해 커맨드되고, 이는 메모리들 모두를 선택하고 초기화하기 위한 입력 이진 신호의 유효화에 의해 트리거되며, 이는 커맨드 포트로부터 출력된다. 이 초기화 유닛은 v 비트 이진 카운터를 0 으로 초기화한 다음, 이것을 2V +1 사이클 동안 각각의 시퀀싱 이진 입력 클록 사이클에 대해 일 유닛만큼 증분시킨다. 이러한 시간 경과 동안, 초기화 유닛은 기입 모드 (유효화된 기입 이진 입력 신호) 를 유효화하고, 메모리 서브 유닛의 데이터 입력 포트 (In) 를 0 으로 강제한다. 시퀀스의 끝에서, 메모리 서브 유닛들 각각의 메모리 포지션들 모두가 v 비트 이진 카운터와 같이 0 으로 초기화된다,
- 초기화 시퀀스의 외부에서, 메모리 선택 이진 입력 신호가 유효화되고, v 비트 이진 카운터 (3) 는 메모리 기입 신호의 각각의 유효화의 시작에서 단위 값만큼 증분된다,
- v 비트 이진 카운터의 값이 값 2V -1,에 도달할 때 카운트-제한 신호가 유효화된다,
- 판독 모드에서 프로그램된, 메모리 서브 유닛은 2 개의 세트로 함께 그룹화되고, 제 1 세트는 w 비트의 2v 워드를 각각 포함하는 n 개의 메모리 서브 유닛을 통합하고, 제 2 세트는 v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛으로 표현되며, 이들 2 개의 세트는 2 개의 길항적 버스에 의해 링크된다:
Figure 112019099955685-pct00011
v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛의 v 비트 메모리-콘텐츠-어드레스-출력 포트에 접속되고, n 개의 메모리 서브 유닛 각각의 v 비트 입력 모드 어드레스 포트에 접속되는, 제 1 버스,
Figure 112019099955685-pct00012
n 개의 메모리 서브 유닛 모두에 존재하는 개개의 콘텐츠를 유효화하기 위한 v 비트 메모리 콘텐츠 어드레스 출력 포트들 및 이진 출력 신호들 각각의 출력이고, 입력 값들의 최대 우도를 선택하기 위한 유닛으로 도입되며, 이는 가장 대표적인 선택된 값을 출력으로서 전달하는, 제 2 버스. 이 최대 우도 값은 v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛의 v 비트 입력 모드 어드레스 포트에 도입된다.
- 판독 모드에서 정정 이진 입력 신호를 유효화함으로써, 정보 아이템들은 최대 우도의 값의 유닛의 출력으로부터 상술한 제 1 버스로 송신된다,
- 기입 모드에서 프로그램된, v 비트 이진 카운터의 값은 2 개의 세트로 그룹화된 각각의 연관 메모리 서브 유닛의 모든 v 비트 입력 모드 어드레스 포트에 접속된 버스를 통해 새로운 어드레스에 대응하는 값을 전달하기 위해 기입 사이클의 시작에서 일 유닛만큼 증분되고, 제 1 세트는 w 비트의 2v 워드를 각각 포함하는 n 개의 연관 메모리를 통합하고, 제 2 세트는 v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛으로 표현된다,
- v 비트 이진 카운터, 최대 우도를 계산하기 위한 유닛, 초기화 유닛, 및 다양한 논리 제어 엘리먼트들을 포함하는, 함께 그룹화된 이들 2 세트의 메모리 서브 유닛은, 연관 메모리 스토리지 메커니즘의 기본 유닛을 형성한다,
- 판독 모드에서, 연관 메모리 스토리지 유닛은 입력방식으로, w 입력 비트의 n 개의 독립적인 서브 메시지 (RSin_1 내지 Rsin_n) 로 구성된 메시지 (MEin_i) 및 v 출력 비트의 라벨 (Lout_j) 과 연관되며, 그 역도 마찬가지이며, v 비트 라벨 (Lin_i) 은 출력방식으로, n 개의 w 비트 독립적인 서브 메시지 (RSout_1 내지 Rsout_n) 로 구성된 메시지 (Meout_j) 와 연관되고: 연관 메모리 (10) 의 기본 유닛으로 공급된 심지어 부분 메시지 (Mein_i) 의 존재는 리턴방식으로, 출력으로서 라벨 (Lout_i)을 전달하고, 이 라벨은 (Lin_i) 가 되고, 입력으로서 연관 메모리 스토리지 유닛 (10) 에 접속되고, 이전에 학습된 완전한 대응 메시지 (Meout_i) 를 전달한다,
- 각각의 w 비트 독립적인 입력 서브 메시지 (RSin_x) 및 w 비트 독립적인 출력 서브 메시지 (Rsout_x) 는 각각의 엘리먼트에 대해, 그 위치에 특정되는 정의를 갖는 w/p 비트의 p 개의 엘리먼트로 구조화된다,
- w/p 비트의 각각의 엘리먼트는 필요한 경우 TCAM (Ternary-content-addressable-memory) 모드에서 독립적으로 배치될 수 있다,
- 연관 메모리 유닛의 w 비트 출력 서브 메시지 (Rsout_x) 는 동적 어트랙터의 입력 레지스터 유닛에 접속되고 동일한 동적 어트랙터의 결과 레지스터 유닛은 연관 메모리 유닛의 w 비트 입력 서브 메시지 (Rsin_x) 를 전달하고,
- w 비트 독립적인 입력 서브 메시지 (RSin_x) 및 w 비트 독립적인 출력 서브 메시지 (Rsout_x) 의 w/p 비트의 p 개의 엘리먼트는, 그 위치들에 특정되는 정의로서, 글로벌, 동적 또는 구조적 유형의 기본적인 시맨틱 표현을 갖는다.
- 동적 어트랙터는, 입력 데이터 플로우를 변환하기 위한 유닛으로부터 출력된 서브 시퀀스-포함 시퀀싱된 데이터 (sub-sequence-containing sequenced data) 의 스트림들로부터, 포지션에 의해 참조되고 서브 메시지에 대응하는 글로벌 유형, 동적 유형 또는 구조적 유형의 기본적인 시맨틱 표현을 추출한다,
- 선행물 (동적 어트랙터 (80_x + 1)) 의 Cin 으로의 동적 어트랙터 (80_x) 의 Cout 링크) 의 금지로 동적 어트랙터들의 동적 채용에 의함. 각각의 동적 어트랙터는 서브 메시지를 정의하고 그 전체가 송신된 메시지에 대응한다,
- 기본 연관 메모리 스토리지 유닛은 역 피라미드 모드로 접속되고, p 개의 기본 연관 메모리 유닛의 제 1 레벨은 p 개의 메시지를 수신하고 제 2 레벨에서 기본 연관 메모리 유닛에 서브 메시지들에 의해서 각각 접속되는 p 개의 라벨을 생성함으로써, 입력 서브 메시지를 요약하는 라벨을 생성하고, 반대로 이 기본 연관 메모리 유닛에 입력된 제 2 요약 라벨은 p 개의 기본 연관 메모리 유닛의 세트에 서브 메시지와 연관된 라벨에 의해서 접속되는 서브 메시지들의 세트를 생성하고 p 개의 메시지의 세트를 전달한다,
- 기본 연관 메모리 유닛을 나타내는 메모리 서브-유닛은 v 비트 이진 카운터의 출력에 접속되고 각각의 연관 메모리 서브 유닛의 v 비트 입력-모드 어드레스 포트에 접속된 v 비트 공통 버스를 통해 판독 모드에서 연관되고, 이 v 비트 이진 카운터는 0 으로 초기화된 다음 전달 이진 신호에 의해 커맨드에 대해 일 유닛만큼 증분된다. 각각의 전송 시퀀스에서, 메시지의 값 (Rsout_i) 및 그 연관된 라벨 (Lout_i) 은 액세스가능하다,
- 일 유닛의 취득된 연관 메모리 스토리지로부터의 지식의 다른 곳으로의 전송은, 정보 아이템들의 분배에 관하여, 제 1 유닛의 출력 포트들을 제 2 유닛의 입력 포트들에 접속시키고, 제 1 유닛의 판독 사이클을 제 2 유닛의 기입 사이클과 동기화시킴으로써, 기입 모드에서의 제 2 연관 메모리 스토리지 유닛들과 전송 판독 모드에서의 제 1 연관 메모리 스토리지 유닛을 연관시킴으로서 달성된다.
본 발명에 따라, 연관 메모리 스토리지 디바이스는 적어도 2 개의 유사한 콘텐츠 어드레스가능 메모리 서브 유닛의 세트로 구성되고, 제 1 세트에 대해서는 w 비트의 2v 워드이고, 제 2 세트에 대해서는 v 비트의 2v 워드이며, v 는 1 과 w 사이에 포함된다.
연관 메모리 서브 유닛은, 기입 모드에서,
Figure 112019099955685-pct00013
v 비트 입력 모드 어드레스 포트,
Figure 112019099955685-pct00014
v 또는 w 비트 입력 모드 데이터 포트, 및
Figure 112019099955685-pct00015
시퀀싱 이진 입력 클록, 및 하나는 메모리를 선택하기 위한 것이고 다른 하나는 기입하기 위한 것인 2 개의 이진 입력 신호를 포함하는 커맨드 포트를 통해 프로그램되고, 이들 2 개의 신호는 이러한 기입 시퀀스에서 유효화되어, 이 사이클 동안, 데이터 포트 상에 존재하는 v 또는 w 비트의 워드가 어드레스 포트 상의 v 비트의 워드에 의해 어드레싱된 메모리 포지션에 저장되도록 하고,
동일한 연관 메모리 서브 유닛은, 판독 모드에서,
Figure 112019099955685-pct00016
시퀀싱 이진 입력 클록, 이러한 판독 시퀀스에서 하나는 유효 메모리를 선택하기 위한 것이고 다른 하나는 기입을 무효화하기 위한 것인 2 개의 이진 입력 신호, 및 이러한 판독 모드에서 발명에 따라 존재하는 콘텐츠를 유효화하기 위한 이진 출력 신호를 포함하는, 커맨드 포트를 통해 프로그램된다;
- 기입 모드에서 미리 기록된 v 또는 w 비트의 데이텀을 전달하는 어느 하나의 데이터 출력 포트로서, 상기 데이텀은 입력 어드레스 포트 상에 존재하고 독립적으로 v 비트의 워드에 의해 선택된다,
- 이전에 이러한 v 또는 w 비트의 데이텀이 적어도 하나의 메모리 포지션으로 기입 모드에 저장된 경우, 입력 데이터 포트 상에 존재하는 v 또는 w 비트의 데이터의 어드레스에 대응하는, v 비트의 데이텀을 전달함으로써, 현재 콘텐츠를 유효화하기 위한 출력 이진 신호를 유효화하는, 어느 하나의 메모리 콘텐츠 어드레스 출력 포트. 반대 경우에, 2v 개의 메모리 포지션 중 어느 것도 입력 데이터 포트 상에 존재하는 v 또는 w 비트의 데이텀을 포함하지 않은 경우, 메모리-콘텐츠-어드레스 출력 포트의 무효 출력은 현재의 콘텐츠를 유효화하기 위한 출력 이진 신호의 무효화에 의해 시그널링된다.
발명의 다양한 구현들에서, 단독으로 또는 임의의 기술적으로 예측가능한 조합으로 사용될 수도 있는 다음의 수단이 채용된다:
- 연관 메모리는 비휘발성 기술이다.
- 판독 모드에서 선택된, 연관 메모리 스토리지 유닛은 v 비트의 2 개의 독립적인 버스를 통해 연관되는 적어도 2 개의 유사한 메모리 서브 유닛으로 구성된다:
- 제 1 연관 메모리의 v 비트 메모리-콘텐츠-어드레스-출력 포트와 제 2 연관 메모리의 v 비트 입력-모드 어드레스 포트 사이에 접속된, 제 1 버스 및
- 제 2 연관 메모리의 v 비트 메모리-콘텐츠-어드레스-출력 포트와 제 1 연관 메모리의 v 비트 입력-모드 어드레스 포트 사이에 접속된, 제 2 버스,
- 기입 모드에서 선택된, 연관 메모리 스토리지 유닛은 v 비트 이진 카운터의 출력에 접속된 v 비트 공통 버스를 통해 연관되고, v 비트 이진 카운터의 출력에 접속되며, 각각의 연관 메모리의 v 비트 입력 모드 어드레스 포트에 접속되는 적어도 2 개의 유사한 메모리 서브 유닛으로 구성된다,
- 2v 값을 카운팅하기 위한 유닛은 비휘발성 메모리 스토리지를 채용한다,
- 연관 메모리 스토리지 유닛은 현재의 메모리 서브 유닛 모두를 수반하는, 초기화 페이즈를 가지며, 상기 페이즈는 메모리 서브 유닛들을 초기화하기 위한 유닛에 의해 커맨드되고, 이는 메모리들 모두를 선택하고 초기화하기 위한 입력 이진 신호의 유효화에 의해 트리거되며, 이는 커맨드 포트로부터 출력된다. 이 초기화 유닛은 v 비트 이진 카운터를 0 으로 초기화한 다음, 이것을 2v +1 사이클 동안 각각의 시퀀싱 이진 입력 클록 사이클에 대해 일 유닛만큼 증분시킨다. 이러한 시간 경과 동안, 초기화 유닛은 기입 모드 (유효화된 기입 이진 입력 신호) 를 유효화하고, 메모리 서브 유닛들 각각의 데이터 입력 포트를 0 으로 강제한다. 시퀀스의 끝에서, 메모리 서브 유닛들 각각의 메모리 포지션들 모두가 v 비트 이진 카운터와 같이 0 으로 초기화된다,
- 초기화 시퀀스의 외부에서, 메모리 선택 이진 입력 신호가 유효화되고, v 비트 이진 카운터는 메모리 기입 신호의 각각의 유효화의 시작 시 단위 값만큼 증분된다,
- v 비트 이진 카운터는 카운터의 이진 값이 2v -1 과 동일할 때 유효하게 되는 출력으로서 카운트 제한 신호를 포함한다,
- 판독 모드에서 프로그램된, 메모리 서브 유닛들은 2 개의 세트로 함께 그룹화되고, 제 1 세트는 w 비트의 2v 워드를 각각 포함하는 n 개의 메모리 서브 유닛을 통합하고, 제 2 세트는 v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛으로 표현되며, 이들 2 개의 세트는 2 개의 길항적 버스에 의해 링크된다:
Figure 112019099955685-pct00017
v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛의 v 비트 메모리-콘텐츠-어드레스-출력 포트에 접속되고, n 개의 메모리 서브 유닛 각각의 v 비트 입력 모드 어드레스 포트에 접속되는, 제 1 버스,
Figure 112019099955685-pct00018
n 개의 메모리 서브 유닛 모두에 존재하는 개개의 콘텐츠를 유효화하기 위한 이진 출력 신호들 및 v 비트 메모리 콘텐츠 어드레스 출력 포트들 각각의 출력이고, 입력 값들의 최대 우도를 선택하기 위한 유닛으로 도입되며, 가장 대표적인 선택된 값을 출력으로서 전달하는 제 2 버스. 이 최대 우도 값은 v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛의 v 비트 입력 모드 어드레스 포트에 도입된다,
- 판독 모드 정정 이진 입력 신호를 유효화함으로써, 상술한 제 1 버스에 송신된 정보 아이템들이 최대 우도의 값의 유닛의 출력으로부터 출력된다,
- 기입 모드에서 프로그램된, v 비트 이진 카운터의 값은 2 개의 세트로 그룹화된 각각의 연관 메모리 서브 유닛의 모든 v 비트 입력 모드에 접속된 버스를 통해 새로운 어드레스에 대응하는 값을 전달하기 위해 기입 사이클의 시작에서 일 유닛만큼 증분되고, 제 1 세트는 w 비트의 2v 워드를 각각 포함하는 n 개의 연관 메모리를 통합하고, 제 2 세트는 v 비트의 2v 워드를 포함하는 연관 메모리 서브 유닛으로 표현된다,
- v 비트 이진 카운터, 최대 우도를 계산하기 위한 유닛, 초기화 유닛, 및 다양한 논리 제어 엘리먼트들을 포함하는, 함께 그룹화된 이들 2 세트의 메모리 서브 유닛은, 연관 메모리 스토리지 메커니즘의 기본 유닛을 형성한다,
- 판독 모드에서, 연관 메모리 스토리지 유닛은 입력 상에서, w 입력 비트의 n 개의 독립적인 서브 메시지 (RSin_1 내지 RSin_n) 로 구성된 메시지 (MEin_i) 를 v 출력 비트의 라벨 (Lout_j) 과 연관시키고, 그 역도 마찬가지이며, v 비트 라벨 (Lin_i) 은 출력 상에서, n 개의 w 비트 독립적인 서브 메시지 (RSout_1 내지 Rsout_n) 로 구성된 메시지 (Meout_j) 를 연관시키고: 연관 메모리 (10) 의 기본 유닛으로 공급된 심지어 부분 메시지 (Mein_i) 의 존재는 리턴방식으로, 출력으로서 라벨 (Lout_i)을 전달하고, 이 라벨은 (Lin_i) 가 되고, 입력으로서 연관 메모리 스토리지 유닛 (10) 에 접속되고, 이전에 학습된 완전한 대응 메시지 (Meout_i) 를 전달한다,
- 각각의 w 비트 독립적인 입력 서브 메시지 (RSin_x) 및 w 비트 독립적인 출력 서브 메시지 (Rsout_x) 는 각각의 엘리먼트에 대해, 그 위치에 특정되는 정의를 갖는 w/p 비트의 p 개의 엘리먼트로 구조화된다,
- w/p 비트의 각각의 엘리먼트는 필요한 경우 TCAM (Ternary-content-addressable-memory) 모드에서 독립적으로 배치될 수 있다,
- 연관 메모리 유닛의 w 비트 출력 서브 메시지 (Rsout_x) 는 동적 어트랙터의 입력 레지스터 유닛에 접속되고 동일한 동적 어트랙터의 결과 레지스터 유닛은 연관 메모리 유닛의 w 비트 입력 서브 메시지 (RSin_x) 를 전달하고,
- w 비트 독립적인 입력 서브 메시지 (RSin_x) 및 w 비트 독립적인 출력 서브 메시지 (RSout_x) 의 w/p 비트의 p 개의 엘리먼트는, 그 위치들에 특정되는 정의로서, 글로벌, 동적 또는 구조적 유형의 기본적인 시맨틱 표현을 갖는다,
- 동적 어트랙터는, 입력 데이터 플로우를 변환하기 위한 유닛으로부터 출력된 서브 시퀀스-포함 시퀀싱된 데이터 (sub-sequence-containing sequenced data) 의 스트림들로부터, 포지션에 의해 참조되고 서브 메시지에 대응하는 글로벌 유형, 동적 유형 또는 구조적 유형의 기본적인 시맨틱 표현을 추출한다,
- 선행물 (동적 어트랙터의 Cin 으로의 동적 어트랙터의 Cout 링크) 의 금지로 동적 어트랙터들의 동적 채용에 의함. 각각의 동적 어트랙터는 부수적으로 서브 메시지 (RSin_x) 를 정의하고 그 전체가 송신된 메시지 (ME_in) 에 대응한다,
- 기본 연관 메모리 스토리지 유닛은 역 피라미드 모드로 접속되고, p 개의 기본 연관 메모리 유닛의 제 1 레벨은 p 개의 메시지를 수신하고 제 2 레벨에서 기본 연관 메모리 유닛에 서브 메시지들에 의해서 각각 접속되는 p 개의 라벨을 생성함으로써, 입력 서브 메시지를 요약하는 라벨을 생성하고, 반대로 이 기본 연관 메모리 유닛에 입력된 제 2 요약 라벨은 p 개의 기본 연관 메모리 유닛의 세트에 서브 메시지와 연관된 라벨에 의해서 접속되는 서브 메시지들의 세트를 생성하고 p 개의 메시지의 세트를 전달한다,
- 기본 연관 메모리 유닛을 나타내는 메모리 서브-유닛들은 v 비트 이진 카운터의 출력에 접속되고 각각의 연관 메모리 서브 유닛의 v 비트 입력-모드 어드레스 포트에 접속된 v 비트 공통 버스를 통해 판독 모드에서 연관되고, 이 v 비트 이진 카운터는 0 으로 초기화된 다음 전송 이진 신호 (CT) 에 의해 커맨드에 대해 일 유닛만큼 증분된다. 각각의 전송 시퀀스에서, 메시지 및 그 연관된 라벨의 값은 액세스가능하다,
- 일 유닛의 취득된 연관 메모리 스토리지로부터의 지식의 다른 곳으로의 전송은, 정보 아이템들의 분배에 관하여, 제 1 유닛의 출력 포트들을 제 2 유닛의 입력 포트들에 접속시키고, 제 1 유닛의 판독 사이클을 제 2 유닛의 기입 사이클과 동기화시킴으로써, 기입 모드에서의 제 2 연관 메모리 스토리지 유닛들과 전송 판독 모드에서의 제 1 연관 메모리 스토리지 유닛을 연관시킴으로서 달성된다.
발명은 또한, 선행하는 방법 및 디바이스의 모든 가능한 변형들의 다음의 적용들과 관련된다:
- 이러한 연관 메모리의 기본 유닛은 전자 컴포넌트에 통합되고,
- 이러한 연관 메모리의 기본 유닛은 전자 칩 상에 적층된다.
본 발명은 이제 다음의 설명에서 예로서 설명될 것이지만, 이에 제한되지 않으며, 다음의 도면을 참조한다.
도 1 은 일반적으로 연관 메모리 서브 유닛 (1_1) 을 설명하는 본 발명에 따른 디바이스를 나타낸다.
도 2 는 도 1 의 복수의 연관 메모리 서브 유닛 (1_i) 을 통합하는 연관 메모리 유닛 (10) 의 기입 모드의 예시이다.
도 3 은 본 발명에 따른 판독 모드에서 2 개의 연관 메모리 서브 유닛을 함께 그룹화하는 예이다.
도 4 는 2 초과의 서브-유닛들로 확장되고 최대 우도 및 루프된 동작 모드, (Cor) = 1 를 계산하기 위한 유닛을 통합하는 도 3 의 동작 모드의 예시이다.
도 5 는 본 발명에 따른 초기화 모드에서의 연관 메모리 유닛의 예이다.
도 6 은 지식 전달 모드에서의 연관 메모리 유닛 (10) 의 동작 모드의 예시이다.
도 7 은 2 개의 연관 메모리 유닛 (10_1) 및 (10_2) 간의 지식 전달의 예이다.
도 8 은 최대 우도에 의한 입력 메시지의 정정 모드의 예시이다.
도 9 는 연관 메모리 유닛 (10) 의 그 전체의 예시이다.
도 10 은 동적-어트랙터 유닛들 (80_i) 과 결합된 연관 메모리 (10) 의 사용의 예이다.
도 11 은 언어-번역 유닛 (70) 의 전송 함수의 예시이다.
도 12 는 동적-어트랙터 유닛 (80_i) 의 이선형 히스토그램 (bilinear histogram) 의 계산의 구성의 예시이다.
도 13 은 계위적-그래프 범용-생성기 기본 유닛 (60) 을 생성하는 3 개의 연관 메모리 유닛 ((10_1) 내지 (10_3)) 의 피라미드 모드에서의 레이아웃의 예이다.
도 14 는 메모리에 저장된 메시지들의 프로세싱에 기초하여 라벨을 생성하는 그래프의 구성의 예시이다.
도 15 는 자극에 대한 응답을 커맨딩하는 연관 메모리 유닛 (10) 의 사용의 예이다.
도 16 은 연관 메모리 유닛 (10) 이 일반적인 전자 컴포넌트에 통합되는 실시형태이다.
도 17 은 연관 메모리 유닛 (10) 이 웨이퍼에 통합되는 실시형태이다.
도 1 은 연관 메모리 스토리지 유닛 (10) 의 기본 엘리먼트: i 가 유닛 (1_i) 의 수인, (1_1) 내지 (1_n) 으로 표기된 n 개의 독립적인 TCAM 또는 CAM 메모리 서브-유닛의 세트의 메모리 서브-유닛 (1_1) 을 도시한다. 이들 메모리 서브-유닛들은 RAM 또는 CAM 모드에서 동작할 수도 있고, 비휘발성이다. 본 발명의 다양한 실시형태들에 따르면, 이들 메모리 서브-유닛들은 다양한 유형들, 예를 들어, 스핀 전달 토크 자기 랜덤 액세스 메모리 (spin-transfer torque magnetic random access memory; STT-MRAM), ferroRAM 또는 NRAM 유형 또는 메모리가 RAM 또는 CAM 모드에서 동작하게 하는 임의의 다른 유형의 것일 수도 있다. 그 거동은, TCAM 메모리를 형성하기 위하여, 스핀트로닉 접합부 (spintronic junction) 의 배가가 "X" 라 불리는 제 3 상태를 허용하는, 각각의 기본 메모리 셀에의 논리 비교 함수의 통합 때문에 RAM 및 CAM 메모리의 거동이다. w 비트의 2v 워드의 각각의 메모리 서브-유닛 (1_i) 은 다음으로 구성된다:
Figure 112019099955685-pct00019
w 비트 입력 포트 (in);
Figure 112019099955685-pct00020
w 비트 출력 포트 (out);
Figure 112019099955685-pct00021
v 비트 메모리 어드레스 입력 포트 (Adr);
Figure 112019099955685-pct00022
비교-유효화 이진 출력 신호 (M) 와 연관된 v 비트 출력 포트 (Cadr); 및
Figure 112019099955685-pct00023
커맨드 이진 입력 신호들 (En) 및 (Wr) 및 시퀀싱 클록 이진 입력 신호 (Ck) 로 구성된 커맨드 포트.
메모리 서브-유닛들 (1_i) 의 각각에 대해, 포지션 (En), (Wr), 및 (Ck) 에서의 커맨드 포트에 각각 존재하는 클록 신호 (Ck) 에 의해 시퀀싱되는 신호들 (En) 및 (Wr) 의, 커맨드 버스로부터 출력된, 레벨에 의존하는 3 개의 가능한 상태가 존재한다:
i) 신호들 (En) 및 (Wr) 이 비활성일 때, 메모리 서브-유닛 (1_i) 은 차단되고 그의 소비는 거의 0 이다.
ii) 신호 (En) 가 활성이고 신호 (Wr) 가 비활성일 때, CAM 판독 모드는, 존재한다면 포트 (Cadr) 상의 메모리 서브-유닛 (1_i) 에서, 메시지 (RSin_i) 를 포함하는 v 비트 어드레스 (L_i) 를 추출하기 위하여 메모리 서브-유닛 (1_i) 의 모든 메모리 어드레스들의 콘텐츠와 비교되는, 그의 입력 (in) 에 존재하는 w 비트 메시지 (RSin_i) 에 대해 트리거되어, 신호 (M) 를 유효화하고, 반대의 경우에는 이 신호 (M) 를 무효화한다. 마찬가지로, 신호 (En) 가 활성이고 신호 (Wr) 가 비활성일 때, RAM 판독 모드는 어드레스 포트 (Ard) 상의 입력으로서 포지션된 v 비트 데이텀 (Cpt) 에 대해 트리거되고, 이는 w 비트 콘텐츠 (RSout_i) 가 출력 포트 (out) 에 송신되는 메모리 포지션을 유효화한다.
iii) 신호들 (En) 및 (Wr) 이 활성일 때, RAM 기입 모드는, 입력 포트 (Adr) 에 존재하는 메모리 어드레스 (Cpt) 에서 메모리에 저장되는, 입력 포트 (In) 에 존재하는 서브-메시지 (RSin_i) 에 대해 트리거된다.
도 2 는, 비휘발성 메모리 스토리지를 채용하고 각각의 메모리-스토리지 액션에 대해 단위 값만큼 증분되는, 2v 값을 카운팅하기 위한 유닛 (3) 에 의해 전달된 (Cpt[v-1 :0]) 와 동일한 값 i 를 갖는 공통 메모리 어드레스에서의 라벨 (Lin_i) 및 n 개의 서브-메시지 (RSin_1) 내지 (RSin_n) 로 구성된 메시지 (MEin_i) 를 메모리에 저장하는 것으로 이루어지는 연관 메모리 유닛 (10) 의 기입 모드를 예시한다.
이 연관 메모리 유닛 (10) 은, 값 i 를 전달하는 2v 값을 카운팅하기 위한 유닛 (3), 및 하나의 메모리 서브-유닛 (1_1) 이 도 1 에 예시되는 유사한 메모리 서브-유닛들의 2 개의 세트를 포함한다. 제 1 세트는, 그들의 입력 포트 (In) 에서, w 비트의 2w 워드들로 각각 구성되고 각각 메모리 서브-유닛 (1_1) 에 대한 서브-메시지 (RSin_1) 에서 메모리 서브_유닛 (1_n) 에 대한 서브-메시지 (RSin_n) 까지를 각각 수신하는 n 개의 메모리 서브-유닛 ((1_1) 내지 (1_n) 로 지칭됨) 로 구성된다. 제 2 세트는 입력 포트 (In) 에서 라벨 (Lin_i) 을 수신하는 v 비트들의 2v 워드의 메모리 서브-유닛 (2) 으로 구성된다.
연관 메모리 유닛 (10) 의 기입 모드는 메모리 서브-유닛들 (1_1) 내지 (1_n) 및 (2) 의 각각의 커맨드 포트에 포지션된 이진 신호들 (En) 및 (Wr) 의 유효화에 의해 활성화된다. 이진 신호 (Wr) 의 유효화는 2v 값을 카운팅하기 위한 유닛 (3) 을 일 유닛만큼 증분시키고, 이 카운팅 유닛 (3) 의 초기화 커맨드 (R) 은 외부 이진 입력 (Rst) = 0 에 의한 연관 메모리 유닛 (10) 의 기입 모드의 프로세스 전반에 걸쳐 0 으로 유지된다. (Cpt[v-1 :0]) 와 같은 카운터 (3) 의 이 새로운 값 i 는 제외 없이 각각의 메모리 서브-유닛의 어드레스 입력 포트 (In) 에 제시된다. 각각의 메모리 서브-유닛에 공급된 시퀀싱 클록 신호 (Ck) 는, 이 연관 메모리 유닛 (10) 에 존재하는 모든 메모리 서브-유닛들의 일반적인 메모리 스토리지를 유효화한다. 이 연관 메모리 유닛 (10) 의 메모리 스토리지 동작들의 수는 카운팅 유닛 (3) 의 최대 값 2v-1 에 의해 제한되며, 카운팅 유닛은, 이 값을 위해, 제한 이진 신호 (F) 를 전달한다.
도 3 은, 각각의 세트가 단 하나의 메모리 서브-유닛으로 이루어지는 가장 단순한 구현으로 연관 메모리 유닛 (10) 의 판독 모드를 예시한다.
연관 메모리 유닛 (10) 의 판독 모드는 이진 신호 (En) 를 유효화하는 것 및 신호 (Wr) 를 무효화하는 것에 의해 활성화되고, 이진 신호 (En) 및 신호 (Wr) 양자 모두는 메모리 서브-유닛들 (1_1) 및 (2) 의 각각의 커맨드 포트에 포지션된다.
메시지 (MEin_i) 는 메모리 서브 유닛 (1_1) 의 입력 포트 (In) 에 공급된 서브-메시지 (RSin_1) 에 대응한다. 값 (RSin_1) 을 포함하는 메모리 서브-유닛 (1_1) 의 포지션 i 는 그의 v 비트 출력 포트 (Cadr) 로 전달되고 메모리 서브-유닛 (2) 의 입력 포트 (Adr) 에 공급된다. 포지션 i 에서의 메모리 서브-유닛 (2) 의 콘텐츠 (Lout_i) 는 그의 출력 포트 (Out) 로 전달된다.
메모리 서브-유닛 (2) 의 입력 포트 (In) 에 공급된 라벨 (Lin_j) 은, 값 (Lin_j) 을 포함하는 포지션의 값 j 를, 메모리 서브-유닛 (1_1) 의 입력 포트 (Adr) 에 접속되는 그의 v 비트 출력 포트 (Cadr) 로 전달한다. 포지션 j 에서의 메모리 서브-유닛 (1_1) 의 콘텐츠 (RSout_j) 는 그의 출력 포트 (Out) 로 전달된다. 이 서브-메시지 (RSout_j) 는 메시지 MEout_j 에 대응한다.
연관 메모리 유닛 (10) 의 이 판독 모드는 메시지 (MEin_i) 의 라벨 (Lout_i) 과의 연관 및 반대로 라벨 (Lin_j) 의 메시지 (MEout_j) 와의 연관을 도시한다.
도 4 는 도 3 에 예시된 연관 메모리 유닛 (10) 의 판독 모드의, 메시지 (MEin_i) 가 n 개의 서브-메시지 (RSin_1) 내지 (RSin_n) 로 이루어지는 그의 일반적인 구현으로의 확장이다. 제 1 세트는, w 비트의 2w 워드들로 각각 구성되고 그들의 입력 포트 (In) 에서, 각각 메모리 서브-유닛 (1_1) 에 대한 서브 메시지 (RSin_1) 에서 메모리 서브-유닛 (1_n) 에 대한 서브-메시지 (RSin_n) 까지를 각각 수신하는 n 개의 메모리 서브-유닛 (부호 (1_1) 내지 (1_n) 로 표시됨) 로 구성된다. 제 2 세트는 입력 포트 (In) 에서 라벨 (Lin_i) 을 수신하는 v 비트들의 2v 워드의 메모리 서브-유닛 (2) 으로 구성된다.
라벨 대 메시지 방향에서, 그 방법은 도 3 에 예시된 것과 동일하다. 메모리 서브-유닛 (2) 의 입력 포트 (In) 에의 (Lin_j) 의 도달은 값 j 가 그의 출력 포트 (Cadr) 로 전달되게 하며, 이 값 j 는, 링크-값 선택 유닛 (5) 을 통해 버스 AB 에 송신되고, 각각이 그들 개별의 출력 포트들 (Out) 을 통해, 함께 메시지 (MEout_j) 를 형성하는 개별의 서브-메시지들 (RSout_1) 내지 (RSout_n) 을 전달하는 모든 메모리 서브-유닛들 (1_1) 내지 (1_n) 에 공급된다.
반대 방향, 즉 메시지 대 라벨 방향에서, 메시지 (MEin_i) 에 대응하는 서브-메시지들 (RSin_1) 내지 (RSin_n) 은, 각각의 메모리 서브-유닛 (1_1) 내지 (1_n) 의 입력 포트 (In) 에 각각 공급되고, 그 메모리 서브-유닛 (1-1) 내지 (1_n) 은 각각 값 i 또는 다르게는 k 를 그들 개별의 출력 포트들 (Cadr) 로 동일한 메모리 서브-유닛의 출력 (M) 을 통해 전달되는 이진 유효화 신호와 연관하여 전달한다. 공급된 서브-메시지가 메모리 서브-유닛에 없는 경우에, 메모리 서브-유닛은, 그의 출력 (M) 으로, 이진 무효화 신호를 전달하고, 그 때 그의 출력 포트 (Cadr) 에 존재하는 값은 무시된다.
최대 우도를 계산하기 위한 유닛 (4) 이 가장 대표적인 값 i, k 등을 선택하기 위하여 연관 메모리 스토리지 유닛 (10) 에 도입된다. 이 유닛 (4) 은, 각각의 메모리 서브-유닛 (1_1) 내지 (1_n) 의 출력 포트 (Cadr) 로부터, 각각 입력 포트 (L_i) 내지 (L_n) 을 통해 값 i, 또는 다르게는 k 를, 각각 입력 (V_1) 내지 (V_n) 을 통한 그들 개별의 유효화 이진 신호와 함께, 수신한다. 내부 시퀀싱은 유닛 (4) 에 도입된 클록 신호 (CK) 를 통해 보장된다. 최대 우도의 선택은 출력 포트 (L_i) 에 포지션되고, v 비트 버스가 출력 포트 (Out) 를 통해 라벨 (Lout_i) 의 값을 전달하는 메모리 서브-유닛 (2) 의 입력 포트 (Adr) 에 이 값을 송신한다.
이진 신호 (Cor) 에 의해 커맨드된 v 비트 링크 값 선택 유닛 (5) 은 2 개의 동작 모드를 획득할 수 있게 한다. 이진 값 (Cor) 이 무효일 때, 동작의 설명은 방금 설명한 내용에 대응한다. 이진 신호 (Cor) 의 유효화는 메모리 서브-유닛 (2) 의 출력 포트 (Cadr) 로부터 유닛 (4) 의 출력 포트 (L_i) 로 버스 (AB) 를 스위칭하며, 이는 변형된 또는 부분 입력 메시지 (MEin_i) 의 정정된 메시지 (MEout_i) 가 출력되게 한다. 이 실시형태는, 특히 소거 또는 부분 메시지들의 존재 시에, 높은 취출 전력이 달성되게 한다.
도 5 는 그의 정확한 동작에 불가결한 연관 메모리 유닛 (10) 의 초기화 시퀀스를 상세화한다. 목표는, 후속하여, 판독 모드에서, 0 을 제외한 2v-2 메시지 값들을 메모리에 저장할 수 있게 하기 위하여, 값 0 을 연관 메모리 유닛 (10) 에 존재하는 메모리 서브-유닛들의 모든 메모리 셀들에 기록하고 카운터 (4) 를 0 으로 초기화하는 것이다.
상기 설명된 연관 메모리 유닛 (10) 에는, 이진 신호 (Ini) 를 통해 외부적으로 커맨드되는 초기화를 시퀀싱하기 위한 유닛 (6), 메모리 서브-유닛들 및 초기화가 동작하게 하는 논리 엘리먼트들 (7), (8), (9), (11_1) 내지 (11_n) 및 (14) 이 추가된다.
초기화 사이클 전반에 걸쳐, 초기화 시퀀싱 유닛 (6) 에 의해 전달된 이진 신호 (tWr) 는 유효하게 유지된다. 연관 메모리 유닛 (10) 에 존재하는 메모리 서브-유닛들 (1_1) 내지 (1_n) 및 (2) 의 각각의 입력 포트 (In) 는, 각각이 서브-메시지들 (RSin_1) 내지 (RSin_n) 을 각각 제어하는 w 게이트들 (11_1) 내지 (11_n) 을 포함하는 논리 유닛 및 라벨 (Lin_i) 을 제어하는 v 게이트들을 포함하는 논리 유닛 (9) 에 의해 전달된 0 과 같은 데이텀을 각각 수신한다. 각각의 논리 게이트는 2 개의 입력을 가진 부울 (Boolean) "AND" 함수이며, 그 2 개의 입력 중 하나는 인버팅되고 이진 신호 (tWr) 를 수신하고 두번째는 서브-메시지들의 비트들 중 하나 또는 라벨을 수신한다. 서브-메시지들의 각각의 비트 또는 라벨은, 이진 신호 (tWr) 가 무효일 때 송신되거나, 또는 이진 신호 (tWr) 가 유효일 때 0 으로 강제된다.
초기화 시퀀싱 유닛 (6) 은 클록 신호 (CK) 에 의해 시퀀싱된다. 이 유닛 (6) 은 커맨드 이진 신호 (Ini) 및 카운터 (3) 의 카운트 제한을 시그널링하는 이진 신호 (F) 를 수신하고, 카운터 (3) 를 제로화하기 위한 커맨드 이진 신호 (R) 및 초기화의 지속기간 전반에 걸쳐 유효인 초기화 이진 신호 (tWr) 를 추출한다.
적어도 하나의 클록 사이클 (Ck) 의 시간 동안의 초기화 신호 (Ini) 의 유효화는 연관 메모리 유닛 (10) 의 초기화 함수를 유효화한다. 이 초기화는 카운터 (3) 에 제로화할 것을 커맨드하기 위한 이진 신호 (R) 의 제 1 클록 사이클 (Ck) 동안의 유효화로 시작한다. 이 출력 (R) 은 2 개의 입력을 가진 "OR" 논리 게이트 (8) 를 통해 이 카운터 (3) 의 입력 (R) 에 접속되고, 두번째 입력은 이 카운터 (3) 를 제로화하기 위한 외부 이진 신호 (Rst) 를 수신하고, 그 값은 이 초기화의 시간 동안 0 으로 유지된다. 이 카운터 (3) 는 초기화 사이클의 시작부터 출력 값 (Cpt) 을 0 으로 초기화한다. 제 2 클록 사이클 (Ck) 은 초기화 이진 신호 (tWr) 를 출력으로서 유효화한다. 이 초기화 이진 신호 (tWr) 는 논리 유닛들 (7), (14), (11_1) 내지 (11_n) 및 (9) 에 접속된다. 논리 유닛 (7) 은, 회로 출력 내부의 이진 신호 (Wr) 를, 유닛 (6) 의 출력 (tWr) 으로 또는 값이 이 초기화의 시간 동안 0 으로 유지되는 외부 입력 (Wr) 으로 유효화하는 2 개의 입력을 가진 "OR" 논리 게이트이다. 논리 유닛 (14) 은 2 개의 입력을 가진 멀티플렉서이고 그의 출력은, 카운팅 유닛 (3) 의 입력에 대응하고 그 카운팅 유닛 (3) 을 증분시키며, 동일한 유닛 (14) 의 선택 입력 (S) 이 유효 신호 (tWr) 를 수신할 때 클록 이진 신호 (Ck) 에 대응하고 동일한 유닛 (14) 의 선택 입력 (S) 이 무효 신호 (tWr) 를 수신할 때 유닛 (7) 에 의해 출력되는 내부 이진 신호 (Wr) 에 대응한다. 각각의 클록 사이클 (Ck) 은, 값 0 을 카운팅 유닛 (3) 의 2v-1 과 같은 최종 값까지 메모리에 기록하는 것에 의해, 각각의 메모리 어드레스를 일 유닛만큼 증분시키고, 카운팅 유닛 (3) 은, 이 때 초기화 유닛 (6) 에 접속된 출력 신호 (F) 를 전달하고, 다음 사이클에서, 카운팅 유닛 (3) 을 마지막으로 증분시키는 초기화 유닛 (6) 은 0 으로 돌아가고 그의 출력 신호 (tWr) 를 비-유효화하여, 초기화 사이클을 마무리짓는다.
도 6 은 연관 메모리 유닛 (10) 으로부터 외부 유닛으로의 지식을 전달하기 위한 지식 전달 모드를 상세화한다. 이 유닛 (10) 의 내부 구성은, 무효인 이진 신호 (Wr) 및 카운팅 유닛 (3) 의 증분 입력에 접속되는 외부 전송 이진 신호 (IncT) 를 제외하고는, 도 2 에 예시된 것에 대응한다. 모든 메모리 서브-유닛들 (1_1) 내지 (1_n) 및 (2) 는 판독 모드에 있고 그들의 출력 포트들 (Out) 에서, 연관 메모리 유닛 (10) 의 외부에서 액세스가능한 메시지 (MEout_i) 및 (Lout_i) 에 대응하는 서브-메시지들 (RSout_1) 내지 (RSout_n) 을 각각 유효화한다. 전달 모드는 짧은 순간 동안 외부 이진 신호 (Rst) 를 유효화하는 것에 의해 달성된 카운팅 유닛 (3) 의 0 으로의 초기화로 시작하고, 그 후 외부 전송 신호 (IncT) 는 판독 사이클에 의해 활성화 및 비활성화된다. 각각의 판독 사이클에서, 메시지 (MEout_i) 및 라벨 (Lout_i) 로 이루어지는 쌍이 판독되고, 0 과 같은 쌍은 전달의 종료를 나타낸다.
도 7 은 연관 메모리 유닛 (10_1) 로부터 q 개의 정보 아이템의 지식을 가지고 있는 연관 메모리 유닛 (10_2) 으로의 p 개의 정보 아이템으로 이루어지는 지식의 전달을 도시한다. 제 1 연관 메모리 유닛 (10_1) 의 서브-메시지들 (Rsout_a1) 내지 (Rsot_a4) 및 라벨 (Lout_a) 을 전달하는 출력들은 제 2 연관 메모리 유닛 (10_2) 의 서브-메시지들 (Rsin_a1) 내지 (Rsin_a4) 및 라벨 (Lin_a) 을 수신하는 입력들에 각각 접속된다. 2 개의 유닛 (10_1) 및 (10_2) 에 접속된 유효 (= 1) 신호 (En) 는 이들 유닛들을 유효화한다. 유닛 (10_1) 의 이진 신호 (Rst) 의 짧은 유효화는 내부 카운터 (3) 를 제로화하도록 초기화한다. 전송 신호 (IncT) 는 제 1 입력 (10_1) 의 입력 (T) 에 그리고 제 2 유닛 (10_2) 의 입력 (Wr) 에 접속된다. 제 1 유닛 (10_1) 의 입력들 (Wr) 및 제 2 유닛 (10_2) 의 (R), (T) 는 제로 (무효) 로 설정된다. 시퀀싱 클록 (Ck) 은 2 개의 유닛 (10_1) 및 (10_2) 에 접속된다. 다음에, 외부-전송 신호 (IncT) 가 판독 사이클에 의해 활성화 및 비활성화된다. 각각의 판독 사이클에서, 메시지 (MEout_i) 및 라벨 (Lout_i) 로 이루어지는 쌍이 유닛 (10_1) 으로부터 (10_2) 로 전달되고 0 과 같은 쌍은 전달의 종료를 나타낸다. 전달의 종료 시에, 연관 메모리 유닛 (10_2) 은 p+q 개의 메시지-라벨 쌍을 포함한다. 각각의 유닛 (10_1) 및 (10_2) 은, 첫번째는 p 저장들 후, 두번째는 p+q 저장들 후에, 또 다시 메모리에 새로운 쌍을 자유롭게 저장한다.
도 8 은 공급된 메시지의 구성, 그에 대한 최대 우도의 계산 및 출력에 대해 연관된 라벨의 선택을 상세화한다. 명료성을 높이기 위해, 연관 메모리 유닛 (10) 의 유효 유효화 이진 신호 (En) 및 시퀀싱 클록 (Ck) 은 도시되지 않았다.
입력 메시지 (MEin_x) 는 사이즈가 각각 (w) 비트들인 하나 이상 (n) 의 서브-메시지들로 구성되고, 이 입력 메시지의 서브-메시지들은 부호 (RSin_1) 내지 (RSin_n) 로 표시된다. 이들 서브-메시지들이 반드시 순서화된 것은 아니다. 예를 들어, 서브-메시지 (RSin_1) 는 학습될 때 다른 포지션에 배치될 수도 있다: 포지션-선택 유닛 (50) 은 출력으로서 1 부터 n 까지 서브-메시지들의 각각을 순차적으로 배치할 것이다. 커맨드 신호 (En) 가 유효화될 때, 시퀀싱 클록은, 하나의 입력 서브-메시지 (RSin_1) 내지 (RSin_n) 에 각각 접속되는 w 비트의 n 개의 입력, 및 메모리 서브-유닛 (1_1) 내지 (1_n) 의 모든 입력들 (In) 에 접속되는 출력의 멀티플렉싱 유닛 (52) 에 커맨드하는 시퀀싱 유닛 (51) 을 제어한다.
모든 서브-메시지들은, 비트들 (RSi-1) 에 대한 [w-1 :a], (RSi-2) 에 대한 [a-1 :b], 등, 최대 [q-1 :0] 의 포지션에 대응하는 (RSi-1) 내지 (RSi-q) 로 지칭된 w/q 비트들의 q 엘리먼트들로 세그먼트화되는 (정수 분할) w 비트의 워드로 조직화된다. w/q 비트들의 각각의 엘리먼트는 참조된 엔티티에 대응한다. 이 엘리먼트가 열악하게 참조되거나 또는 예를 들어, 포지션 [b-1 :c] 에 서브 메시지 (RSi-3) 가 없는 경우에, TCAM 모드 (17) 는 이 포지션이 xxxx 에 포지션되게 한다 (그것은 항상 유효화될 것이다).
각각의 메모리 서브-유닛 (1_1) 내지 (1_n) 은 따라서 서브-메시지들 (RSin_1) 내지 (RSin_n) 의 존재 또는 부재를 검증한다. 존재의 경우에, 메모리 서브-유닛은 그의 출력 포트 (Cadr) 에, 메모리 콘텐츠의 어드레스를 포지션시키고 그의 이진 신호 (M) 를 유효화한다. 우도를 계산하기 위한 유닛 (4) 은, 그의 입력 (L_1) 에서, 메모리 서브-유닛 (1_1) 의 출력 포트 (Cadr) 의 콘텐츠를 수신하고 그의 입력 (V_1) 에서, 동일한 메모리 서브-유닛의 유효화 이진 출력 (M) 을 수신한다. 다른 메모리 서브-유닛들 (1_2) 내지 (1_n) (전술한 출력들 및 입력들과 동일한 인덱스) 의 접속들도 마찬가지이다. 유닛 (4) 에서 구현된 최대 우도의 선택 d 의 프로세스는 다음의 예를 통해 설명된다:
입력 메시지 (MEin_x) 는 유닛 (50) 에 의해 차례로 시퀀싱되는 서브-메시지들 (RSin_1) 내지 (RSin_n) 로 구성된다. n 개의 시퀀스의 마지막에, 유닛 (4) 은 각각의 메모리 서브-유닛 (1_1) 내지 (1_n) 으로부터, 이하 테이블에 제시된 연관 데이터 (V_1), (L_1) 내지 (V_n), (L_n) 를 각각 수신하였다:
Figure 112019099955685-pct00024
n 개의 서브-메시지의 프로세션의 이 시퀀스 동안, 메모리 서브-유닛 (1_1) 은 입력 (L_1) 에 제시되고 유닛 (4) 의 (V_1) 에 의해 유효화된 어드레스들 027, 124 및 542 인, 3 개의 존재 메모리 콘텐츠를 발견하였다. (V_1) 의 무효화는 입력 (L_1) 에서 제시된 데이터가 고려되지 않을 것임을 나타낸다. 동일한 방식으로, 메모리 서브-유닛 (1_2) 은 입력 (L_2) 에 제시되고 유닛 (4) 의 (V_2) 에 의해 유효화된 어드레스 124 인 존재 메모리 콘텐츠를 발견하였다. 각각, 메모리 서브-유닛 (1_3) 은 아무것도 전달하지 않았고, 메모리 서브-유닛 (1_4) 은 2 개의 데이터 (124 및 257) 를 전달하였고, 메모리 서브-유닛 (1_5) 은 2 개의 데이터 003 및 257 을 전달하였고, (1_n) 까지의 다음의 메모리 서브-유닛들은 아무것도 전달하지 않았다. 유닛 (4) 의 서브-유닛 (41) 은 입력 데이텀이 존재하는 회수를 카운팅한다, 즉, 이 예에서 데이텀 (121) 은 1 회 존재하고, 데이텀 (124) 은 3 회, 542 는 1 회, 257 은 2 회, 그리고 003 은 1 회 존재한다. 서브-유닛 (42) 은 가장 대표되는 데이텀, 즉, 이 예에서는 최대 3 회 존재하는 데이텀 (124) 을 선택하고, 그것을 유닛 (4) 의 출력 포트 (Li) 에 포지션된 데이텀을 나타내는 레지스터 (43) 에 송신하고, 그 유닛 (4) 은, 그 자체가 모든 메모리 서브-유닛들 (1_1) 내지 (1_n) 및 (2) 의 입력 포트들 (Adr) 에 접속되는 v 비트 버스와 통신하고 있다. 메모리 서브-유닛들 (1_1) 내지 (1_n) 은, 그들 개별의 출력 포트 (out) 에, 서브-메시지들의 모든 엘리먼트들이 정정되는 출력 메시지 (MEout_y) 를 나타내는 서브-메시지들 (RSout_1) 내지 (RSout_n) 을 전달한다 (이전에 학습된 패턴에 대응함).
유닛 (4) 의 서브-유닛 (41) 이 등가량의 2 개의 별도의 데이터를 임의적으로 발견하는 경우에, 그것은 선택되는 가장 신뢰가능한 데이텀이다. Norman Mingo 의 불가능한 삼차곡선 (impossible trident) 과 같은 해독할 수 없는 도형의 시지각은 일 예이다.
도 9 는 상기 설명된 다양한 모드들, 즉 수동 모드 (다양한 기능들의 중단), 판독 모드 (도 4 를 참조하여 설명됨), 전달 모드 (도 6 을 참조하여 설명됨), 기입 모드 (도 2 를 참조하여 설명됨) 및 개시 모드 (도 5 를 참조하여 설명됨) 을 통합하는 연관 메모리 유닛 (10) 의 동작을 상세화한다. 이하의 표는 커맨드 버스의 신호들 (En), (Wr) 및 (T) 의 값과 선택된 동작 모드 간의 대응성을 제공한다:
Figure 112019099955685-pct00025
다양한 동작 모드들을 함께 그룹화하는 것은 도 1 내지 도 6 을 참조하여 상기 설명된 연관 메모리 유닛 (10) 에 소정의 변경들이 행해질 것을 요구한다.
카운팅 유닛 (3) 에 의해 전달된 값 Cpt[v-1 ;0] 은 멀티플렉싱 유닛 (5) 의 2 개의 입력 중 하나에 전달되고, 두번째 입력은 최대 우도를 계산하기 위한 유닛 (4) 의 v 비트 출력 (L_i) 에 의해 전달된다. 유닛 (5) 의 선택 (S) 은 이진 신호 (Wr) 에 의해 제어되고, 이 유닛 (5) 의 출력 (Y) 은 이진 신호 (Wr) 가 유효일 때 (Cpt) 의 값에 대응하고 그 반대의 경우에는 (L_i) 의 값에 대응한다. 이 유닛 (5) 의 출력 (Y) 은 메모리 서브-유닛 (2) 의 입력 포트 (In) 에 접속되고, 제 2 멀티플렉서 (12) 의 2 개의 입력 중 하나에 접속되고, 이 멀티플렉서 (12) 의 두번째 입력은 메모리 서브-유닛 (2) 의 출력 포트 (Cadr) 에 접속된다. 유닛 (12) 의 선택 (S) 은, 그의 입력들의 각각에서 이진 신호들 (Wr) 및 (Cor) 을 각각 수신하는, 2 개의 입력을 가진 "OR" 논리 유닛 (13) 의 출력에 의해 제어된다. 멀티플렉서 (12) 의 출력 (Y) 은 각각의 메모리 서브-유닛 (1_1) 내지 (1_n) 의 입력 포트 (Adr) 에 접속된다.
부울 함수 Wr = tWr + Wre 를 수행한 "OR" 논리 유닛 (7) 은, 유닛 (7) 에 대해서와 동일한 접속들을 가진, 부울 함수
Figure 112019099955685-pct00026
를 수행하는 "OR-AND" 논리 유닛 (7') 에 의해 대체되었다.
멀티플렉서 (14) 의 입력 신호 (Wr) 는, 그의 입력들의 각각에서 이진 신호들 (Wr) 및 (T) 를 각각 수신하는, 2 개의 입력을 가진 "OR" 논리 유닛 (15) 의 출력에 대한 접속로 교체되었다.
초기화 모드 (Ini) 에 커맨드하기 위한 이진 신호는, 그의 입력들의 각각에서 이진 신호들 (Wre) 및 (T) 를 각각 수신하는, 2 개의 입력을 가진 "AND" 논리 유닛 (16) 에 의해 생성된다.
도 10 은 동적 어트랙터 유닛들 (80_i) 및 언어-번역-전송 유닛 (71) 과 조합하여 연관 메모리 (10) 의 사용의 예를 도시한다. 더 명확하게 하기 위해, 시퀀싱 신호들은 생략되었다.
언어 번역 전송 유닛 (71)
업스트림 엘리먼트 (여기에 나타내지 않음) 에 의해 생성된 공간-시간 데이터 (70) 가 포지션-참조된 기본적인 시맨틱 표현들을 그의 출력 포트들 (G, D, S 및 P) 로, 클록 신호 (Ck) 에 의해 설정된 레이트로, 동기적으로 전달하는 언어-번역-전송 유닛 (71) 의 입력 포트 (E, P(i, j)) 로 전달된다. 각각의 출력 포트 (G, D, S 및 P) 는 버스 G (72), 버스 D (73), 버스 S (74) 및 버스 P (75) 에 독립적으로 그리고 각각 접속되며, 이들은 동일한 2z-비트 크기이다. n 개의 동적 어트랙터 유닛 (80_1) 내지 (80_n) 은 각각 입력 포트 (G, D, S 및 P) 를 통해 이들 4 개의 버스에 접속된다.
동적 어트랙터 유닛 (80_1)
모든 동적 어트랙터 유닛들 (80_1) 내지 (80_n) 이 동일하므로, 동적 어트랙터 유닛 (80_1) 만이 그 동작을 설명하기 위해보다 상세하게 설명된다. 이러한 동적 어트랙터 유닛들 (80_1) 은 다음을 포함한다:
Figure 112019099955685-pct00027
4 개의 동일한 통계 프로세싱 유닛 (81_G), (81_D), (81_S) 및 (81_P). 각 통계 프로세싱 유닛 (81_x) 은 다음을 포함한다:
o 다음을 포함하는 이선형 히스토그램 (82) 을 계산하기 위한 유닛:
- 통계 프로세싱 유닛 (81_x) 에 따라 (G) 또는 (D) 또는 (S) 또는 (P) 에 대응하는 입력 데이텀 (x),
- 결과 레지스터 유닛 (R),
- 이선형 히스토그램 계산을 유효화하기 위한 입력 (V), 및
- 순서대로 또는 이벤트 수에 따라, 동작 모드에 따라, 초기화 페이즈, 히스토그램 계산 페이즈, 레지스터 (R) 업데이트 페이즈 및 자동 분류 페이즈를, 순서대로 순환적으로, 보장하는 시퀀싱을 위한 유닛 (여기서는 도시되지 않음).
초기화 페이즈는 히스토그램 계산들을 저장하기 위한 메모리를 0 으로 설정하고 다양한 계산 레지스터들을 초기화하는 것에 있다.
히스토그램 계산 페이즈 동안, 제시된 각각의 데이텀 (x) 은 계산을 유효화가거나 하지 않는 입력 신호 (V) 에 대응한다.
시퀀스의 끝에서 또는 일단 히스토그램의 최대 값이 사용된 모드에 의존하는 외부적으로 파라미터화된 임계값을 초과하면, 레지스터 (R) 및 자동 분류 유닛 (83)의 레지스터들이 최신 상태로 된다. 계산된 값들은 계산 수 (NBPTS), 중간값 (Med), 최대 값 (RMAX), 그의 포지션 (PosRMX) 및 분류 제한들 (A, B, C 및 D) 을 포함한다.
o 2 개의 분류 유닛 (하나의 자동 (83) 과 하나의 요청 기반 (84)) 각각은 입력 포트 (x) 에서 2z 비트의 데이터를 수신하고, 각각 그의 분류 제한들: z 개의 최상위 비트에 대해 A 및 B 그리고 z 개의 최하위 비트에 대해 C 및 D 사이에 포함되는 경우, 유효 분류 이진 신호를 전달한다.
o 부울 분류 유효화 유닛 (85) 은 2 개의 자동 및 요청 기반 분류 유닛 (83, 84) 으로부터 이진 분류 신호들을 수신한다. 이들 2 개의 이진 분류 신호에 대해 수행된 AND 논리 연산의 결과는 통계 프로세싱 유닛 (81_x) 밖으로 송신된다.
Figure 112019099955685-pct00028
부울 공간-시간적 분류 유닛 (86) 은 4 개의 통계 프로세싱 유닛 (81_G), (81_D), (81_S) 및 (81_P) 로부터 이진 분류 신호들을 수신하여 그에 대해 AND 논리 연산을 수행며, 그 결과는 히스토그램 계산 유효화 유닛 (87) 으로 송신된다.
Figure 112019099955685-pct00029
히스토그램 계산 유효화 유닛 (87) 은 하나의 입력이 반전되는 2 개의 입력을 갖는 AND 논리 유닛 (88) 및 2 개의 입력을 갖는 OR 논리 유닛 (89) 을 포함한다. AND 논리 유닛 (88) 은 AND 논리 유닛 (86)으로부터 출력된 이진 신호를 직접 수신하고 유닛 (80_1) 의 입력 이진 신호 (Cin) 를 반전시키고 이진 히스토그램 계산 유효화 신호를 각각의 통계 프로세싱 유닛 (81_G), (81_D), (81_S) 및 (81_P) 의 입력 (V) 으로 전달한다.
OR 논리 유닛 (89) 은 AND 논리 유닛 (88) 으로부터 유닛 (80_1) 의 입력 이진 신호 (Cin) 및 이진 히스토그램 계산 유효화 신호를 수신하고 유닛 (80_1) 의 출력 포트 (Cout) 로 이진 금지 신호를 전달한다.
Figure 112019099955685-pct00030
출력 레지스터 유닛 (76) 은 값 (NBPTS) 이 외부적으로 파라미터화된 임계값을 초과할 때마다 업데이트되는 레지스터들 (RSi-1) 내지 (RSi-q) 를 포함한다. 레지스터들 (RSi-1) 내지 (RSi-p) 의 순서는 중간값들 (Med1, Med2) 및 각 통계 프로세싱 유닛 (81_G), (81_D), (81_S) 및 (81_P) 에 대한 분류 제한들 사이의 차이 ((B)-(A) 및 (D)-(C)) 로 정의된 분류 범위 (P1, P2) 에 대응한다. 즉, (RSi-1) 및 (RSi-2) 의 경우, 글로벌 모드의 중간값들 (MedG1, MedG2) 및 그들의 각각의 범위들 (PG1, PG2), 및 동적 모드 및 구조적 모드에 대해 그들의 포지션 (MedP1, MedP2) 는 에너지 중심 및 (PP1, PP2) 에 어느 정도까지 대응한다. 이 예에서, 출력 레지스터 유닛 (76) 은 레지스터들 (RSi-1) 내지 (RSi-q) 을 포함한다. 일반적으로, 소정 수의 레지스터들 (RSi-x) 은 관련이 없기 때문에 남용되지 않는다. 예를 들어, 텍스트의 시각적 지각은 균일한 글로벌 모드 (동일한 색상 및 무 이동) 를 가지며, 구조적 양태만 관련 정보를 제공한다. 8 개의 시작 레지스터 중, 3 개: 중심, 차원 및 구조만이 남는다.
Figure 112019099955685-pct00031
입력-레지스터 유닛 (77) 은 출력-레지스터 유닛 (76) 의 조직과 동일한 조직을 갖는 레지스터들 (RSo-1) 내지 (RSo-q) 를 포함한다. 즉, (RSo-1) 및 (RSo-2) 각각의 경우, 글로벌 모드의 중앙값들 (MedG1, MedG2) 및 그 각각의 범위들 (PG1, PG2) 은, 분류 제한들 (A), (B), (C), (D) 로 변환되어 제한 (A) 가 (MedG1) - (PG1/2) 와 같아지고, 한계 (B) 가 (MedG2) + (PG2/2) 와 같아지고, 동일한 순서로 제한들 (C) 와 (D) 에 대해서도 마찬가지가 되도록 한다. 이러한 분류 제한들 (A), (B), (C), (D) 는 요청 기반의 분류 유닛 (84) 에 기록된다. 유닛들 (81_D), (81_S) 및 (81_P) 의 다른 요청 기반의 분류 유닛들 (84) 에 대해서도 동일한 동작이 반복된다. 4 비트를 초과하는 z 비트를 포함하는 정보의 경우, 요청을 확장시키기 위해, 하위 분류 제한을 1 내지 2 비트들의 값만큼 감소시키고 상위 분류 제한을 1 내지 2 비트들의 값만큼 증가시킴으로써 분류 범위를 확장하는 것이 바람직하다.
연관 메모리 (10)
앞선 도면들에 도시된 연관-메모리 유닛 (10) 은 일반적인 구현에서, 동적-어트랙터 유닛들 (80_1) 내지 (80_n) 과의 인터페이스로서, n 개의 서브-메시지 (RSin_1) 내지 (RSin_n) 으로부터 형성되는 메시지 (MEin_i), 및 n 개의 서브-메시지 (RSout_1) 내지 (RSout_n) 로부터 형성되는 메시지 (MEout_j) 를 갖는다.
서브-메시지 (RSin_1) 는 동적-어트랙터 유닛 (80_1) 의 출력-레지스터 유닛 (76) 으로부터 연관-메모리 유닛 (10) 의 메모리 서브-유닛 (2_1) 의 입력 포트 (In) 로 송신된다. 마찬가지로, 서브-메시지 (RSin_2) 는 동적-어트랙터 유닛 (80_2) 의 출력-레지스터 유닛 (76) 으로부터 연관-메모리 유닛 (10) 의 메모리 서브-유닛 (1_2) 의 입력 포트 (In) 로 송신되고, 송신은 순위 n까지 동일한 순서로 계속된다.
반대로, 서브-메시지 (RSout_1) 는 연관-메모리 유닛 (10) 의 메모리 서브-유닛 (2_1) 의 출력 포트 (Out) 로부터 동적-어트랙터 유닛 (80_1) 의 입력-레지스터 유닛 (77) 으로 송신된다. 마찬가지로, 서브-메시지 (RSout_2) 는 연관 메모리 유닛 (10) 의 메모리 서브-유닛 (1_2) 의 출력 포트 (Out) 로부터 동적-어트랙터 유닛 (80_2) 의 입력-레지스터 유닛 (77) 으로 송신되고, 송신은 순위 n까지 동일한 순서로 계속된다.
연관-메모리 유닛 (10) 은 다음을 포함한다:
Figure 112019099955685-pct00032
n 개의 메모리 서브-유닛으로 구성된 제 1 어셈블리로서, 각각은 w 비트의 2w 워드들로 구성되고, 상기 서브-유닛들은 (1_1) 내지 (1_n) 으로 지칭되고 각각은 그 입력 포트들 (In) 각각을 통해 메모리 서브-유닛 (1_1) 에 대한 서브-메시지 (RSin_1) 내지 메모리 서브-유닛 (1_n) 에 대한 서브-메시지 (RSin_n) 를 수신하는, 상기 제 1 어셈블리,
Figure 112019099955685-pct00033
입력 포트 (In) 를 통해 라벨 (Lin_j) 을 수신하는 v 비트의 2v 워드의 메모리 서브-유닛 (2) 으로 구성된 제 2 어셈블리, 및
Figure 112019099955685-pct00034
가장 대표된 값 i, k 등을 선택하기 위해 최대 우도를 계산하기 위한 유닛 (4). 이 유닛 (4) 은 각 메모리 서브-유닛 (1_1) 내지 (1_n) 의 출력 포트 (Cadr) 로부터, 값 r 또는 그렇지 않으면 s 를 각각 입력 포트 (L_i) 내지 (L_n) 를 통해, 그리고 그 각각의 유효화 이진 신호를 각각 입력 (V_1) 내지 (V_n) 을 통해 수신한다. 내부 시퀀싱은 유닛 (4) 에 도입된 클록 신호 (CK) 를 통해 보장된다. 최대 우도의 선택은 출력 포트 (L_i) 상에 배치되며, v 비트들의 버스는 이 값을 메모리 서브-유닛 (2) 의 입력 포트 (Adr) 로 송신하며, 이것은 라벨의 값 (Lout_i) 을 출력 포트 (Out) 를 통해 전달된다.
라벨 대 메시지 방향에서, 방법은 도 3 에 도시된 것과 동일하다. 메모리 서브-유닛 (1) 의 입력 포트 (In) 에서의 (Lin_j) 의 도달은 값 j가 출력 포트 (Cadr) 로 전달되게 하고, 이 값 j는 링크-값 선택 유닛 (5) 을 통해 버스 (AB) 로 송신되고 모든 메모리 서브-유닛들 (1_1) 내지 (1_n) 에 공급되며, 각각의 서브-유닛은 각각의 출력 포트 (Out) 를 통해, 메시지 (MEout_j) 를 함께 구성하는 각각의 서브-메시지들 (RSout_1) 내지 (RSout_n) 을 전달한다.
반대 방향, 즉 메시지 대 라벨 방향에서, 메시지 (MEin_i) 에 대응하는 서브-메시지들 (RSin_1) 내지 (RSin_n) 는 각각의 메모리 서브-유닛 (1_1) 내지 (1_n) 의 입력 포트 (In) 에 각각 공급되고, 각각의 서브-유닛은 동일한 메모리 서브-유닛의 출력 (M) 을 통해 전달되는 이진 유효화 신호와 관련하여 값 i 또는 그렇지 않으면 k 를 각각의 출력 포트 (Cadr) 에 전달한다. 공급된 서브-메시지가 메모리 서브-유닛에 없는 경우, 메모리 서브-유닛은 이진 무효 신호를 출력 (M) 으로 전달하고, 출력 포트 (Cadr) 상에 존재하는 값은 그후 무시된다.
메시지들의 분해.
n.w 비트의 각각의 수신된 메시지 (MEin) 는 w 비트의 n 개의 서브-메시지 (RSin_x) 로 구성되며, x는 1에서 n까지 변한다. 마찬가지로, 연관 메모리에 의해 전달된 n.w 비트의 각각의 메시지 (MEout) 는 w 비트의 n 개의 서브-메시지 (RSout_x) 로 구성되며, x 는 1 에서 n 까지 변한다.
각각의 서브-메시지는, 그 엘리먼트의 순위가 포지션, 차원 및 특성의 개념에 해당하는, w/q 비트들에 대응하는 z 비트들의 q 입력 엘리먼트들 (RSi_x) 또는 출력 엘리먼트들 (RSo_x) 로 분할된다.
Figure 112019099955685-pct00035
포지션은 좌표계 (Ref) 에 의해 정의되고, 일반적으로 1에서 3까지 변하며, 예를 들어 좌표계 (Ref) 에서 두 거리 사이의 관계를 나타내는 x와 y, 또는 좌표계 (Ref) 에서 시간과 주파수 사이의 관계를 나타내는 t와 f 등의 한 쌍의 엘리먼트의 경우 종종 2와 동일하다. 일반적으로, 이는 위 특성을 나타내는 데이터 클라우드의 중심 포지션이며, 즉 서브-메시지의 엘리먼트들에 의해 정의된다.
Figure 112019099955685-pct00036
차원들은 데이터 클라우드의 범위, 일반적으로 그 크기, 따라서 좌표계 (Ref) 의 각 축에 대해 하나의 엘리먼트 (RSi_x) 를 특징으로 한다.
Figure 112019099955685-pct00037
특성화는 일반적으로 다음 유형 중 하나의 기본적인 시맨틱 표현이다.
Figure 112019099955685-pct00038
글로벌: 비제한적인 예로서, 색상은 색조 및 채도로 정의되고, 차일드 채널은 기본 등으로 정의된다.
Figure 112019099955685-pct00039
동적 : 비제한적인 예로서, 움직임은 그 속도와 그 배향에 의해 정의되며, 음성의 운율 (prosody) 등에도 동일하게 적용된다.
Figure 112019099955685-pct00040
구조적: 비제한적인 예로서, 에지는 그 배향 및 그 곡률에 의해 정의되고, 음소는 시간에 따른 포먼트들의 분포 등에 의해 정의된다.
라벨은 v 비트들의 워드로 구성되며 메모리에 저장 가능한 라벨들의 양은 2V-1이며, 라벨 '0 '는 제외된다.
라벨의 정의는 입력 메시지에 의해 제공되며, 이는 불완전하거나 에러가 있을 수도 있어서 라벨을 찾기 어렵게 할 수도 있다. (RSin_i) 의 입력 메시지 (17) 의 한 부분에 적용된 비트 필드의 마스킹에 대응하는, 특정 엘리먼트들 (RSi_x) 에 3원 모드를 사용하면 이 문제를 해결할 수 있다.
도 11-a 는 외부 센서 (도시되지 않음) 에 의해 생성된 공간-시간 데이터 (70) (시간 데이터 E 및 포지션 데이터 P(i,j)) 에 기초하여 언어-번역-전송 유닛 (71) 의 동작을 설명한다. 이 유닛 (71) 으로 입력된 각각의 공간-시간 데이터 (70) 는 언어적으로 번역되어, 동기적으로 신호 (Ck) 를 경유한 3 개의 별개의 기본적인 시맨틱 표현 (G), (D), (S)에서, (P) 에 위치된, 4 개의 출력 포트로 전달된다. 각각의 출력 포트 (G), (D), (S) 및 (P) 는 버스 G (72), 버스 D (73), 버스 S (74) 및 버스 P (75) 에 독립적으로 각각 접속된다.
도 11-b 는 다양한 데이터 (G), (D), (S) 및 (P) 의 개략도이다. 입력 데이텀은 그 출력 글로벌 모드 (G), 그 출력 동적 모드 (D) 및 그 출력 구조 모드 (S) 에서, 및 포지션 (i,j) 에 도시되며, 포지션 (i,j) 는 2D 모드에서 3 개의 레지스터 평면에서 데이텀 (P) 에 의해 결정된다. 포지션 (P) 는 그 기본 차원의 함수로 표현된다. 차원은 일반적으로 시각 데이터 (x, y) 또는 청각 데이터 (t, f) 에 대해 2D이지만, 물론 3D 이거나 1D 로 감소될 수도 있다.
도 12 는 언어-번역-전송 유닛 (71) 에서 출력된 2z 비트들의 데이터 (G), (D), (S) 및 (P) 에 기초하여 동적-어트랙터 유닛 (80_i) 의 4 개의 이선형 히스토그램의 계산 결과의 구성을 도시한다. 이 예에서 프로세싱된 입력 데이텀은 2D-비전 유형이다. 유닛 (71) 은 이 데이텀을 다음과 같이 언어적으로 번역한다:
Figure 112019099955685-pct00041
글로벌 표현 (G): 색조 (T) 및 채도 (S) 의 두 축을 따라. 22z 값에 대한 히스토그램 (H_G), 도 12a.
Figure 112019099955685-pct00042
동적 표현 (D): 방향 (Dir) 및 움직임 속도 (Vit) 의 두 축을 따라. 22z 값에 대한 히스토그램 (H_D), 도 12b.
Figure 112019099955685-pct00043
구조적 표현 (G): 배향된 에지 (Bo) 및 곡률 (Cb) 의 두 축을 따라. 22z 값에 대한 히스토그램 (H_S), 도 12c.
Figure 112019099955685-pct00044
포지션별 표현 (P): 두 축 (X) 및 (Y) 를 따라. 22z 값에 대한 히스토그램 (H_P), 도 12d.
각 입력 데이텀은 2z 비트들의 워드로 코딩되어 히스토그램 계산의 2z x 2z 행렬 표현을 제공하며, 첫 번째 z 비트들은 하나의 축을 나타내고 나머지 z 비트들는 행렬의 두 번째 축을 나타낸다.
기본적인 시맨틱 표현들을 나타내는 지각적 방법을 설명하기 위해, 오브젝트 (Ob) 의 하나의 에지 세그먼트의 포지션 (P) 에서의 표현이 도 12d에 도시되며, 행렬 (H_P) 의 이선형-히스토그램 계산의 분류된 결과들 (분류 유닛 (83) 에 의해 분류됨) 에 대응하는 값들은 회색으로 음영 처리된다. 이 히스토그램 계산의 결과는 출력-레지스터 유닛 (76) 으로 송신되고, 그 값은 2z 비트들 (x, y) 의 포지션별 중심 및 2z 비트들 (ap, bp) 의 차원 범위이다.
오브젝트 (Ob) 의 지각된 배향과 로컬 곡률 (도 12c) 은 이선형-히스토그램 계산 (H_S) 에 의해 전달되고, 그 계산 결과는 그 중심 값과 그에 따른 2z 비트들 (bo, cb) 의 그 시맨틱 배향 및 곡률 표현 및 2 비트들 (a, b) 의 그 허용 오차와 함께 출력-레지스터 유닛 (76) 으로 송신된다.
도 12a 는 이선형 히스토그램 계산 (H_G) 의 결과를 통한, 오브젝트 (Ob) 의 부분의 지배적인 색상을 나타내며, 이는 2z 비트들 (t, s) 의 그 색조 및 채도 값과, 2z 비트들 (ag, bg) 의 허용 오차 값으로 표현되어, 출력-레지스터 유닛 (76) 으로 송신된다.
마찬가지로, 도 12b 는 이선형-히스토그램 계산 (H_D) 의 결과를 통한, 오브젝트 (Ob) 의 부분의 로컬 움직임을 나타내며, 이는 2z 비트들 (t, s) 에 대한 움직임 방향 값과 그 속도와, 2z 비트들 (a, b) 의 허용 오차 값으로 표현되어, 출력-레지스터 유닛 (76) 으로 송신된다.
반대로, 입력-레지스터 유닛 (77) 은 각 통계 프로세싱 유닛 (81_G), (81_D), (81_S), 및 (81_P) 의 요청 기반의 분류 유닛들 (84) 의 분류 제한들을 동일한 순서로 최신 상태로 가져온다.
이 지각적 방법은 지각된 데이터 사이의 자동 제어를 보장하며, 학습된 라벨을 통해 표현되고 해석된다.
이 예시적인 애플리케이션에서, 연관 메모리 (10) 의 입력 서브-메시지 (RSin_x) 는 서브-메시지 (RSi-1) 및 (RSi-2) 의 경우 결과들 (t, s, a, b), 서브-메시지 (RSi-3) 및 (RSi-4) 의 경우 (dir, vit, a, b), 서브 메시지들 (RSi-5) 및 (RSi-6) 의 경우 (bo, cb, a, b), 및 서브-메시지 (RSi-7) 및 (RSi-8) 의 경우 (x, y, a, b) 로 구성된다. 연관 메모리 (10) 의 출력 서브-메시지 (RSout_x) 에 대해서도 마찬가지이다.
이 서브-메시지 (RSin_x) 는 포지셔닝된 글로벌, 동적 또는 구조적 기본적인 시맨틱 표현이다. x는 1에서 n까지 변하는 n 개의 서브-메시지 (RSin_x) 은 연관 메모리 (10) 로부터의 출력으로서 라벨 (Lout_i) 을 나타내는 메시지 MEin_i를 정의한다.
도 13 은 메시지들 대 라벨들 및 라벨들 대 메시지들을 연관시키는 세트 (60) 로 함께 그룹화된 3 개의 연관 메모리 유닛 ((10_1) 내지 (10_3)) 의 사용을 도시하며, 이들 각각의 메시지는 4 개의 서브-메시지로 구성되고, 상기 연관 메모리 유닛들의 각각은, 2 개의 입력 메시지 ((MEin_a) 및 (MEin_b)) 을 하나의 출력 라벨 (Lout_c) 과 그리고 하나의 입력 라벨 (Lin_c) 을 2 개의 출력 메시지 ((MEout_a) 및 (MEout_b)) 과 병렬로 연관시키는 2 개의 계위 레벨로 어셈블리된다. 유닛 (10_1) 에 입력된 메시지 (MEin_a) 는 4 개의 서브-메시지 ((RSin_a1) 내지 (RSin_a4)) 로 구성되고, 마찬가지로, 유닛 (10_1) 으로부터 출력된 메시지 (MEout_a) 는 4 개의 서브-메시지 ((RSout_a1) 내지 (RSout_a4)) 로 구성된다. 유닛 (10_2) 은 유닛 (10_1) 과 동일한 구성을 소유하며, 인덱스 a 가 b 로 대체되었다. 라벨들 ((Lout_ a) 및 (Lout_ b)) 은 유닛 (10_3) 에 입력된 메시지를 형성하고, 마찬가지로, 입력 라벨들 ((Lin_a) 및 (Lin_b)) 은 유닛 (10_3) 으로부터 출력된 메시지를 형성한다. 이러한 유닛 (10_3) 은 그 입력 라벨 (Lin-c) 을, 서브-메시지들 ((Lin_a) 및 (Lin_b)) 로 이루어진 출력 메시지와 연관시키고, 그 출력 라벨 (Lout-c) 을, 서브-메시지들 ((Lout_a) 및 (Lout_b)) 로 이루어진 입력 메시지와 연관시킨다. 유닛 (10_3) 의 입력 상에 존재하지 않는 서브-메시지들은 값 0 에 의해 표현된다.
3 개의 연관 메모리 유닛 ((10_1) 내지 (10_3)) 의 이러한 배열은 메시지들 ((MEin_a) 및 (MEin_b)) 가 라벨 (Lout_c) 과 연관되게 하고 그 역도 성립하며 메시지들 ((MEout_a) 및 (MEout_b)) 가 라벨 (Lin_c) 과 연관되게 한다.
이러한 배열은 비제한적이고, 복수의 계위 레벨들로 함께 그룹화된 3개 초과의 연관 메모리 유닛들 ((10_1) 내지 (10_x)) 까지 숫자별로 확장될 수 있으며, 서브-메시지들의 수에서의 메시지들의 사이즈가 그에 따라 변한다. 이들 트리들은 적은 수의 연관 메모리 유닛들 ((10_1) 내지 (10_x)) 로 복잡하고 다양한 트레이닝 루틴들을 허용한다.
예를 들어, 숫자 1 을 나타내는 메시지 (A) 및 숫자 0 을 나타내는 메시지 (B) 는 각각 연관 메모리 유닛 (10_1) 및 연관 메모리 유닛 (10_2) 과 연관되며, 이들 유닛들은, 라벨 "10" 을 전달하는 연관 메모리 유닛 (10_3) 에 대한 새로운 메시지를 형성하는 라벨들 ("1" 및 "0") 을 각각 전달한다. 반대 방향으로, 라벨 "10" 은, 연관 메모리 유닛들 ((10_1) 및 (10_2)) 에 각각 도입되고 에러 메시지 부분이 정정된 숫자들 ("1" 및 "0") 의 기본 표현들을 각각 생성하는 라벨 ("1" 및 "0") 의 2 개의 서브-메시지를 포함하는 메시지를 생성한다.
마찬가지로, 이러한 구성으로, 메시지 (1) 는 (사운드) 를 하나의 연관 메모리 유닛 (10_1) 과 연관시키고, 메시지 (2) 는 (흰 새) 를 하나의 연관 메모리 유닛 (10_2) 과 연관시키며, 제 3 연관 메모리 유닛 (10_3) 은 라벨 "갈매기" 를 연관시킨다. 역으로, 갈매기에 특정된 사운드가 들릴 때, 이는 메시지 (1) 에 의해 기술된 기본 시맨틱 표현들로서 인지되고, 이는 연관 메모리 유닛 (10_1) 에 도입되며, 그에 의한 사운드 라벨이 연관 메모리 유닛 ( 10_3) 에 전달되고, 그 최대 우도 유닛 (3) 은 그로부터 라벨 "갈매기" 를 추론한다. 리턴방식으로, 동일한 연관 메모리 유닛 (10_3) 은 메시지 ((사운드) 및 (흰 새)) 를 발생시킨다. 흰 새 서브-메시지는 라벨에 의해 연관 메모리 유닛 (10_2) 에 도입되고, 이는, 이 흰 새를 로케이팅하기 위하여 이 흰 새의 설명에 대응하는 기본 시맨틱 표현들의 메시지를 추론한다.
도 14 는 범용 계위 그래프 생성기 (60) 에 대한 메시지들 대 라벨 및 라벨 대 메시지들을 연관시키는 복수의 세트들의 사용의 확장 및 일반화를 도시한다. 더 큰 명확성을 위해, 이들 세트들 (60) 의 모든 연관 메모리들 (10) 을 관리하는데 사용되는 커맨드 이진 신호들 ((En), (Wr), (T), (Cor), 및 시퀀싱 클록 (Ck)) 은 도시되지 않았다.
제 1 메시지 연관 세트 (60_1) 는 2 개의 메시지 ((A) 및 (B)) 을 하나의 라벨 (L_AB) 과 연관시키고 그 역도 성립한다. 제 2 메시지 연관 세트 (60_2) 는 2 개의 메시지 ((C) 및 (D)) 을 하나의 라벨 (L_CD) 과 연관시키고 그 역도 성립한다. 제 3 메시지 연관 세트 (60_3) 는 메시지들 ((L_AB) 및 (L_CD)) 에 의해 미리 정의된 2 개의 라벨을 하나의 라벨 (L_ABCD) 과 연관시키고 그 역도 성립한다. 제 4 메시지 연관 세트 (60_4) 는 메시지 (L_ABCD) 및 메시지 (E) 에 의해 미리 정의된 라벨을 라벨 (L_ABCDE) 과 연관시키고 그 역도 성립한다.
도 15 는 로봇식 사용 모드를 예시한다. 자극 (91) 이 수신기 (92) 에 의해 인지되고, 수신기 (92) 는 그 후, 그 출력 포트 (Mes) 를 통해, 구심성 메시지 (93) 를 입력 (MEin) 을 경유하여 연관 메모리 유닛 (10_1) 으로 송신하여, 그 출력 (Lout) 을 인지된 라벨 (94) 로 안내한다. 분석 프로세스 (여기서는 도시되지 않음) 는, 애플리케이션에 의존하여, 연관 메모리 (10_1) 의 입력 포트 (Lin) 에 전달되는 커맨드 라벨 (95) 을 추론한다. 연관 메모리 (10_1) 는, 그 후, 그 출력 포트 (MEout) 에, 원심성 신호 (96) 를 전달하고, 이 신호 (96) 는 유효 유닛 (97) 의 입력 포트 (Cde) 에 통과되어, 응답 (98) 을 제공한다.
도 16 은 연관 메모리 (10) 를 통합한 전자 컴포넌트 (20) 를 도시한다. 회로 패드들의 수를 감소시키기 위하여, 다음이 연관되었다:
Figure 112019099955685-pct00045
연관 메모리의 입력/출력들 (Lin/Lout) 과 신호 ((En) 및 (Wr)) 를 통해 제어되는 전자 컴포넌트의 양방향 포트 (Lin/Lout) 사이의 통신을 위한 인터페이스 유닛 (21).
Figure 112019099955685-pct00046
신호들 (Sel [2 : 0]) 을 통해 선택되는 연관 메모리의 입력/출력들 (RSin_i/RSout_i) 과 전자 컴포넌트의 양방향 포트 (RSin/RSout) 사이의 통신을 위한 인터페이스 (22).
Figure 112019099955685-pct00047
커맨드 신호들: (En), (Wr), (T), (R), (F), (Cor), (Ck) 및 (Sel [2 : 0]).
버스 사이즈: v = 16 및 w = 24 로서 채용하면, 패키지는 56 개의 패드를 가지며, 이는 매우 컴팩트하다. n 을 8 로 설정하면, 메모리 용적은 24 비트들의 216 워드들의 8개 유닛들 및 16 비트들의 216 워드들의 하나의 메모리 유닛, 즉, 총 13631488 개의 메모리 셀로 구성된다. 하나의 기본 셀은, 현재, 강유전체 셀에 대해 28 nm 기술에서 1 μm² 미만, 예를 들어, 10F² 이고, 이는 15 mm² 미만의 회로가 65535 라벨들의 연관 메모리에 사용되게 하고, 따라서, 매우 경제적이다.
도 17 은 다른 에칭 프로세스로 이미 프로세싱된 웨이퍼 (30) 의 기판으로의, 이번에 직접, 전자 통합의 다른 형태를 도시한다. 이러한 BEOL 프로세스 (BEOL 은 "back end of line" 을 나타냄) 는 인지 및 연관 메모리 부분 양자 모두를 통합한 단일 컴포넌트가 생성되게 한다. 이것은 SoC (system-on-chip) 이다. 이러한 SoC 는, 시각, 청각, 촉각 등과 같은 복수의 인지 양식들이 병렬로 프로세싱되게 하고 그리고 발생된 인지 지식이 증가되게 하기 위하여, SoC들의 매트릭스 어레이로 복제될 수도 있다. 이러한 SoC 는 유리하게, 지능이 부여된 시각 센서를 획득하기 위하여 이미지 센서 아래에 적층될 수도 있다. 송신 유닛이 추가되면, 완전한 작업 제품을 달성하기 위해 요구된 모두는 전력 공급부를 제공하는 것이다.
1_ i w 비트의 2v 워드의 연관 메모리 서브-유닛 (i)
2 v 비트들의 2v 워드의 연관 메모리 서브-유닛
3 제로화 입력 (R) 및 카운트 제한 출력 (F) 을 갖는, (Cpt) 의 2v 값을 카운팅하기 위한 유닛
4 최대 우도를 선택하기 위한 유닛
5 v 비트 2 대 1 멀티플렉싱 유닛
6 메모리 서브-유닛들을 초기화하기 위한 유닛
7 2 개의 입력을 갖는 부울 OR 부울 유닛
7’ 2 개의 입력을 갖는 부울 AND-OR 부울 유닛
8 2 개의 입력을 갖는 부울 OR 부울 유닛
9 하나가 반전된 v 비트 입력인 2 개의 입력을 갖는 부울 AND 부울 유닛
10 연관 메모리 유닛
11_ i 하나가 반전된 w 비트 입력인 2 개의 입력을 갖는 부울 AND 부울 유닛 (i)
12 v 비트 2 대 1 멀티플렉싱 유닛
13 2 개의 입력을 갖는 부울 OR 부울 유닛
14 1 비트 2 대 1 멀티플렉싱 유닛
15 2 개의 입력을 갖는 부울 OR 부울 유닛
16 2 개의 입력을 갖는 부울 AND 부울 유닛
17 입력 메시지 (RSin_i) 의 일 부분에 적용되는 비트 필드의 마스크
20 연관 메모리 (10) 를 통합한 전자 컴포넌트
21 연관 메모리 (10) 의 입력/출력들 (Lin/Lout) 과 전자 컴포넌트 (20) 사이의 통신을 위한 인터페이스
22 연관 메모리 (10) 의 입력/출력들 (RSin_i/RSout_i) 과 전자 컴포넌트 (20) 의 RSin/RSout 사이의 통신을 위한 인터페이스
30 실리콘 웨이퍼
41 가장 대표적인 데이텀에 대한 검색으로 데이터를 시퀀싱하고 정량화하기 위한 유닛
42 가장 대표적인 데이터를 정량화하기 위한 레지스터
43 최대 우도를 선택하기 위한 유닛의 출력 값
50 포지션을 선택하기 위한 유닛
51 시퀀싱 유닛
52 w 비트의 n 개의 입력을 갖는 멀티플렉싱 유닛
60 범용 계위 그래프 생성기
70 공간-시간 입력 데이텀
71 언어 번역 전송 유닛
72 G 버스
73 D 버스
74 S 버스
75 P 버스
76 출력 레지스터 유닛
77 입력 레지스터 유닛
78 이진 히스토그램 계산 유효화 신호
80 동적 어트랙터 유닛
81_G, 81_D, 81_S, 및 81_P 통계 프로세싱 유닛들
82 이선형 히스토그램 계산 유닛
83 자동 분류 유닛들
84 요청 기반 분류 유닛들
85 분류를 유효화하기 위한 부울 유닛
86 공간-시간 분류를 위한 부울 유닛
87 히스토그램 계산 유효화 유닛
91 자극
92 수신기
93 구심성 채널
94 인지된 라벨
95 커맨드 라벨
96 원심성 채널
97 이펙터
98 응답
AB 공통 v 비트 버스
Adr 메모리 서브-유닛들 ((1_1) 내지 (1_n) 및 (2)) 의 메모리 어드레스 입력 포트
Cadr 서브-유닛들 ((1_1) 내지 (1_n) 및 (2)) 의 입력 포트 (In) 에 의해 선택된 메모리 콘텐츠에 대한 어드레스 출력 포트
Cin 동적 금지 입력 커맨드
Cout 동적 금지 출력 커맨드
Ck 시퀀싱 클록
Cor 입력 메시지 (RSin_i) 의 정정을 위한 커맨드 신호 입력
Cpt 카운팅 유닛 (3) 의 출력 포트
Cpt[v-1　:0] 카운팅 유닛 (3) 의 이진 출력 값
D 동적 기본 시맨틱 표현
En 연관 메모리 서브-유닛들 ((1_i) 및 (2)) 의 유효화 입력 함수
F 카운트 제한 출력 신호
G 글로벌 기본 시맨틱 표현
In 메모리 서브-유닛들 ((1_1) 내지 (1_n) 및 (2)) 의 입력 포트
L_ i 메모리들 ((1) 및 (2)) 사이의 링크 값
L_ AB 입력 및 출력 라벨
L_ CD 입력 및 출력 라벨
Lout_i 출력으로서의 라벨
Lin _ j 입력으로서의 라벨
M 연관 출력 포트 (Cadr) 의 이진 값을 유효화하는 출력 신호
MA, MB, MC, MD, ME 입력 및 출력 메시지들
MEin _i n 개의 서브-메시지 ((RSin_1) 내지 (RSin_n)) 을 함께 그룹화한 입력 메시지
MEout _j n 개의 서브-메시지 ((RSout_1) 내지 (RSout_n)) 을 함께 그룹화한 출력 메시지
n 입력 또는 출력 서브-메시지들 ((RSin_i) 또는 (RSout_i)) 의 수
Ob 오브젝트의 에지 세그먼트
Out 메모리 서브-유닛들 ((1_1) 내지 (1_n) 및 (2)) 의 출력 포트
P 기본 시맨틱 표현들 (G, D 및 S) 의 포지션
q 서브-메시지를 형성하는 엘리먼트들의 수
R 카운팅 유닛 (3) 을 제로화하기 위한 입력 신호
S 구조적 기본 시맨틱 표현
Wr 메모리 서브-유닛들 ((1) 및 (2)) 으로의 기입을 제어하기 위한 신호
Wre 기입될 연관 메모리 유닛 (10) 을 선택하기 위한 입력 신호
RSi _ x z 비트들의 입력 서브-메시지 (RSin_i) 의 엘리먼트
RSo - x z 비트들의 출력 서브-메시지 (RSout_i) 의 엘리먼트
RSin _i 메모리 입력에서의 서브-메시지 (i)
RSout _i 메모리 출력에서의 서브-메시지
V_ i (L_i) 의 값의 유효화를 위한 입력
Wr 메모리 기입 제어 신호 ((1) 및 (2))
/ 1 1 비트 이진 신호
/ v v 비트 이진 신호 버스
/ w w 비트 이진 신호 버스, w = z.q
/ z z 비트 이진 신호 버스

Claims (52)

  1. 연관 메모리 스토리지 유닛 (10) 으로서,
    - w 비트의 2v 워드를 각각 포함하는 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n) 으로서, 상기 적어도 하나의 제 1 메모리 서브 유닛은 n 개의 메모리 서브 유닛의 제 1 세트 (n≥1) 를 형성하는, 상기 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n);
    - 제 2 세트를 형성하는 v 비트의 2v 워드를 포함하는 제 2 메모리 서브 유닛 (2) 을 포함하고;
    각각의 메모리 서브 유닛은,
    - 상기 워드를 저장하기 위한 2v 메모리 포지션들로서, 각각의 포지션은 v 비트를 통해 메모리 어드레스에 의해 식별되는, 상기 2v 메모리 포지션들;
    - v 비트 메모리 어드레스 입력 포트 (Adr);
    - v 또는 w 비트 데이터 입력 포트 (In);
    - v 또는 w 비트 데이터 출력 포트 (Out);
    - v 비트 메모리 어드레스 출력 포트 (Cadr); 및
    - 콘텐츠를 유효화하기 위한 이진 출력 (M) 을 포함하며;
    각각의 메모리 서브 유닛은,
    - 기입 모드에서, 상기 메모리 어드레스 입력 포트 (Adr) 를 통해 수신된 상기 어드레스에 상기 데이터 입력 포트 (In) 를 통해 수신된 상기 워드를 저장하고;
    - 판독 모드에서:
    - 상기 2v 메모리 포지션들 중 하나가 상기 데이터 입력 포트 (In) 를 통해 수신된 상기 워드를 포함하는 경우, 현재 콘텐츠를 유효화하기 위한 이진 출력 신호 (M) 를 유효화하고, 상기 포지션의 어드레스를 상기 메모리 어드레스 출력 포트 (Cadr) 로 전달하고;
    - 그렇지 않으면, 상기 콘텐츠를 유효화하기 위한 상기 이진 출력 신호 (M) 를 유효화하지 않도록 구성되고,
    상기 연관 메모리 스토리지 유닛은
    - 판독 및 기입 모드에서 활성인, 제 1 버스 (AB);
    - 상기 제 1 버스와 독립적이고, 판독 모드에서 활성인, 제 2 버스; 및
    - 최대 우도를 선택하기 위한 유닛 (4) 을 포함하고,
    판독 모드에서:
    - 상기 제 1 버스 (AB) 는 상기 제 2 메모리 서브 유닛 (2) 의 상기 메모리 어드레스 출력 포트 (Cadr) 에 접속되고 상기 제 1 세트의 상기 제 1 메모리 서브 유닛들 (1_1 내지 1_n) 각각의 상기 메모리 어드레스 입력 포트들 (Adr) 에 접속되고;
    - 상기 제 2 버스는 상기 최대 우도를 선택하기 위한 유닛 (4) 의 입력에, 상기 제 1 세트의 상기 제 1 메모리 서브 유닛들 (1_1 내지 1_n) 각각의 콘텐츠를 유효화하기 위한 이진 출력 신호들 (M) 및 상기 메모리 어드레스 출력 포트들 (Cadr) 각각의 출력을 접속시키며;
    - 상기 최대 우도를 선택하기 위한 유닛 (4) 은 입력 값들 중에서 가장 대표적인 값 (L_i) 을 출력으로서 전달하도록 구성되며,
    상기 가장 대표적인 값 (L_i) 은 상기 제 2 메모리 서브 유닛 (2) 의 상기 어드레스 입력 포트 (Adr) 에 도입되는, 연관 메모리 스토리지 유닛.
  2. 제 1 항에 있어서,
    각각의 메모리 서브 유닛은 상기 메모리 서브 유닛들 모두에 공통인 시퀀싱 이진 입력 클록 (Ck), 메모리 선택 이진 입력 신호 (En) 및 기입 이진 입력 신호 (Wr) 을 수신하는 커맨드 포트를 포함하고,
    - 상기 메모리 선택 이진 입력 신호 (En) 및 기입 이진 입력 신호 (Wr) 가 활성화될 때 상기 기입 모드를 활성화시키고;
    - 상기 메모리 선택 이진 입력 신호 (En) 가 활성화되고 상기 기입 이진 입력 신호 (Wr) 가 비활성화일 때 상기 판독 모드를 활성화시키도록 구성되는, 연관 메모리 스토리지 유닛.
  3. 제 1 항에 있어서,
    상기 연관 메모리 스토리지 유닛은 비휘발성 메모리인, 연관 메모리 스토리지 유닛.
  4. 삭제
  5. 제 1 항에 있어서,
    판독 모드에서,
    - 상기 제 2 버스는 상기 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n) 의 상기 메모리 어드레스 출력 포트들 (Cadr) 과 상기 제 2 메모리 서브 유닛 (2) 의 상기 메모리 어드레스 입력 포트 (Adr) 사이에 접속되고;
    - 상기 제 1 버스 (AB) 는 상기 제 2 메모리 서브 유닛 (2) 의 상기 메모리 어드레스 출력 포트 (Cadr) 와 상기 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n) 의 상기 메모리 어드레스 입력 포트들 (Adr) 사이에 접속되는, 연관 메모리 스토리지 유닛.
  6. 제 1 항에 있어서,
    상기 기입 모드에서, 상기 제 1 버스 (AB) 는 2v 값의 카운트를 생성하는 v 비트 이진 카운터 (3) 의 출력에 접속되고, 각각의 메모리 서브 유닛 (1_1 내지 1_n 및 2) 의 상기 메모리 어드레스 입력 포트 (Adr) 에 접속되는, 연관 메모리 스토리지 유닛.
  7. 제 6 항에 있어서,
    상기 이진 카운터 (3) 는 비휘발성 메모리 스토리지를 채용하는, 연관 메모리 스토리지 유닛.
  8. 제 6 항에 있어서,
    - 상기 메모리 서브 유닛들을 초기화하기 위한 유닛 (6);
    - 초기화 입력 이진 신호 (Ini) 및 메모리 선택 이진 입력 신호 (En) 를 입력으로서 수신하는 커맨드 포트를 포함하고;
    상기 초기화 입력 이진 신호 (Ini) 의 활성화는 초기화 유닛 (6) 으로 송신되고, 상기 메모리 선택 이진 입력 신호 (En) 의 활성화와 함께, 초기화 페이즈를 생성하며, 상기 초기화 페이즈에서, 상기 초기화 유닛 (6) 은, 각각의 메모리 서브 유닛의 메모리 포지션들 모두를 0 으로 초기화하기 위해,
    - 상기 이진 카운터 (3) 를 0 으로 초기화하고;
    - 상기 기입 모드를 유효화하기 위해 기입 이진 입력 신호 (Wr) 를 활성화시키고;
    - 각각의 메모리 서브 유닛의 상기 데이터 입력 포트 (In) 를 0 으로 강제하고;
    - 2v + 1 사이클 동안 시퀀싱 이진 입력 클록 (Ck) 의 각각의 사이클에 대해 일 유닛만큼 상기 이진 카운터 (3) 를 증분시키도록 구성되는, 연관 메모리 스토리지 유닛.
  9. 제 8 항에 있어서,
    상기 초기화 페이즈의 외부에서, 상기 메모리 선택 이진 입력 신호 (En) 가 유효화되는 경우, 상기 이진 카운터 (3) 는 상기 기입 이진 입력 신호 (Wr) 의 각각의 유효화에 대해 증분되는, 연관 메모리 스토리지 유닛.
  10. 제 6 항에 있어서,
    상기 이진 카운터 (3) 는 상기 카운터의 이진 값이 2v - 1 와 동일할 때 카운트-제한 신호 (F) 를 활성화시키도록 구성되는, 연관 메모리 스토리지 유닛.
  11. 제 6 항에 있어서,
    상기 이진 카운터 (3) 는 0 으로 초기화된 다음, 전송 사이클을 정의하는 전송 이진 신호 (T) 에 의한 커맨드에 대해 일 유닛만큼 증분되고, 그 과정에서 상기 연관 메모리 스토리지 유닛은 상기 카운터의 값 (i) 과 연관되는 메시지 (MEout_i) 및 라벨 (Lout_i) 을 출력으로서 전달하는, 연관 메모리 스토리지 유닛.
  12. 삭제
  13. 제 1 항에 있어서,
    판독 모드 정정 이진 입력 신호 (Cor) 가 유효화될 때, 상기 제 1 버스 (AB) 로 송신된 정보 아이템들은 상기 최대 우도를 선택하기 위한 유닛 (4) 의 출력 (L_i) 인 것을 특징으로 하는, 연관 메모리 스토리지 유닛.
  14. 제 6 항에 있어서,
    기입 모드에서, 상기 이진 카운터 (3) 의 값은 상기 제 1 버스 (AB) 를 통해 새로운 어드레스에 대응하는 값을 전달하기 위해 기입 동작의 시작에서 일 유닛만큼 증분되는, 연관 메모리 스토리지 유닛.
  15. 제 8 항에 있어서,
    함께 그룹화된 제 1 세트의 메모리 서브 유닛들 (1_1 내지 1_n), 제 2 세트의 메모리 서브 유닛들 (2), 상기 이진 카운터 (3), 최대 우도를 계산하기 위한 유닛 (4), 상기 초기화 유닛 (6), 및 논리 제어 엘리먼트들의 세트를 포함하여, 상기 연관 메모리 스토리지 유닛 (10) 의 기본 유닛을 형성하는, 연관 메모리 스토리지 유닛.
  16. 제 15 항에 있어서,
    판독 모드에서, w 입력 비트의 n 개의 독립적인 입력 서브 메시지 (RSin_1 내지 RSin_n) 로 구성되는 입력 메시지 (MEin_i) 를 v 출력 비트의 출력 라벨 (Lout_i) 과 연관시키고, v 비트 입력 라벨 (Lin_j) 을 n 개의 w 비트 독립적인 출력 서브 메시지 (RSout_1 내지 RSout_n) 로 구성되는 출력 메시지 (MEout_j) 와 연관시키고;
    - 제 1 세트의 제 1 메모리 서브 유닛들의 상기 데이터 입력 포트들 (In) 각각이 w 비트 입력 서브 메시지 (RSin_1 내지 RSin_n) 를 각각 수신하고;
    - 상기 제 1 세트의 제 1 메모리 서브 유닛들의 상기 데이터 출력 포트들 (Out) 각각이 출력 서브 메시지 (RSout_1 내지 RSout_n) 를 각각 방출하고;
    - 상기 제 2 메모리 서브 유닛의 상기 데이터 입력 포트는 상기 입력 라벨 (Lin_j) 을 수신하고;
    - 상기 제 2 메모리 서브 유닛의 상기 데이터 출력 포트는 상기 출력 라벨 (Lout_i) 을 방출하는, 연관 메모리 스토리지 유닛.
  17. 제 16 항에 있어서,
    각각의 w 비트 입력 서브 메시지 (RSin_x) 및 w 비트 출력 서브 메시지 (RSout_x) 는 각각의 엘리먼트에 대해, 그 위치에 특정되는 정의를 갖는 w/p 비트의 p 개의 엘리먼트로 구조화되는, 연관 메모리 스토리지 유닛.
  18. 제 17 항에 있어서,
    w/p 비트의 각각의 엘리먼트는 TCAM (Ternary-content-addressable-memory) 모드에서 독립적으로 배치될 수 있는, 연관 메모리 스토리지 유닛.
  19. 제 18 항에 있어서,
    w/p 비트의 엘리먼트는, 저조하게 참조되거나 부재인 경우, TCAM (Ternary-content-addressable-memory) 모드에서 배치되는, 연관 메모리 스토리지 유닛.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 기재된 연관 메모리 스토리지 유닛 (10) 을 포함하는, 연관 메모리 스토리지 디바이스.
  21. 제 20 항에 있어서,
    - 입력 레지스터 유닛 (77) 및 결과 레지스터 유닛 (76) 을 갖는 적어도 하나의 동적 어트랙터 (80_x) 를 포함하고,
    상기 연관 메모리 스토리지 유닛 (10) 의 w 비트 출력 서브 메시지 (RSout_x) 는 상기 동적 어트랙터의 상기 입력 레지스터 유닛 (77) 으로 전달되고, 상기 연관 메모리 스토리지 유닛 (10) 의 w 비트 입력 서브 메시지 (RSin_x) 는 상기 동적 어트랙터의 상기 결과 레지스터 유닛 (76) 에 의해 전달되는, 연관 메모리 스토리지 디바이스.
  22. 제 20 항에 있어서,
    상기 w 비트 입력 서브 메시지 (RSin_x) 및 w 비트 출력 서브 메시지 (RSout_x) 의 w/p 비트의 p 개의 엘리먼트는, 그 개개의 위치들에 특정되는 정의로서, 글로벌, 동적 또는 구조적 유형의 기본적인 시맨틱 표현을 갖는, 연관 메모리 스토리지 디바이스.
  23. 제 21 항에 있어서,
    상기 동적 어트랙터 (80_x) 는, 입력 데이터 스트림 (70) 을 변환하기 위한 유닛 (71) 으로부터 출력된 서브 시퀀스-포함 시퀀싱된 데이터 (sub-sequence-containing sequenced data) 의 스트림들로부터, 포지션 (75) 에 의해 참조되고 서브 메시지에 대응하는 글로벌 유형 (72), 동적 유형 (73) 또는 구조적 유형 (74) 의 기본적인 시맨틱 표현을 추출하도록 구성되는, 연관 메모리 스토리지 디바이스.
  24. 제 23 항에 있어서,
    동적 어트랙터들의 세트를 포함하고, 각각의 동적 어트랙터 (80_x) 는 상기 연관 메모리 스토리지 유닛 (10) 의 입력 서브 메시지 (RSin_x) 를 정의하고, 입력 이진 신호 (Cin) 를 수신하고, 다음의 동적 어트랙터 (80_x + 1) 에 입력으로서 전달되는, 출력 이진 신호 (Cout) 를 전달하며, 상기 세트의 동적 어트랙터들은 반복적으로 채용되고, 새로운 동적 어트랙터는 상기 세트의 동적 어트랙터들 모두가 록킹될 때 그리고 최대 수의 동적 어트랙터들에 도달되지 않고, 마지막 동적 어트랙터에 의해 식별된 유사도의 수가 미리정의된 임계치보다 작지 않으면, 상기 세트에 채용되고 부가되는, 연관 메모리 스토리지 디바이스.
  25. 제 20 항에 있어서,
    상기 연관 메모리 스토리지 유닛들의 세트를 포함하고,
    상기 세트의 연관 메모리 스토리지 유닛들은 양방향 피라미드 모드로 접속되고, 그리고
    - 일 방향에서, 제 1 레벨은 p 개의 입력 메시지를 각각 수신하고 제 2 레벨의 연관 메모리 유닛의 입력 서브 메시지에 의해서 각각 접속되는 p 개의 출력 라벨을 각각 생성하는 다수 (p) 의 연관 메모리 유닛을 포함하고, 상기 제 2 레벨의 연관 메모리 유닛은 상기 입력 서브 메시지들을 요약하는 출력 라벨을 생성하고;
    - 반대 방향에서, 제 2 요약 라벨은 p 개의 출력 메시지의 세트를 각각 전달하는, 상기 제 1 레벨의 p 개의 연관 메모리 유닛의 세트의 입력 라벨들에 의해서 각각 접속되는 p 개의 출력 서브 메시지의 세트를 생성하는, 상기 제 2 레벨의 연관 메모리 유닛에 입력되는, 연관 메모리 스토리지 디바이스.
  26. 제 1 항 내지 제 3 항, 제 5 항 내지 제 11 항, 및 제 13 항 내지 제 19 항 중 어느 한 항에 기재된 연관 메모리 스토리지 유닛들을 2 개 포함하는 디바이스로서,
    2 개의 상기 연관 메모리 스토리지 유닛들 중 하나는 제 1 연관 메모리 스토리지 유닛이고 다른 하나는 제 2 연관 메모리 스토리지 유닛이고,
    정보 아이템들의 분배에 관하여, 제 1 연관 메모리 스토리지 유닛의 출력 포트들을 제 2 연관 메모리 스토리지 유닛의 입력 포트들에 접속시키고, 제 1 연관 메모리 스토리지 유닛의 판독 사이클을 제 2 연관 메모리 스토리지 유닛의 기입 사이클과 동기화시킴으로써, 상기 제 1 연관 메모리 스토리지 유닛의 취득된 연관 메모리 스토리지로부터 상기 제 2 연관 메모리 스토리지 유닛으로 지식의 전송을 수행하도록 구성되는, 디바이스.
  27. 제 20 항에 있어서,
    전자 부품에 통합된, 상기 연관 메모리 스토리지 유닛을 포함하는, 연관 메모리 스토리지 디바이스.
  28. 제 20 항에 있어서,
    전자 칩에 적층된, 상기 연관 메모리 스토리지 유닛을 포함하는, 연관 메모리 스토리지 디바이스.
  29. 연관 메모리 스토리지 유닛 (10) 에 의한 연관 메모리 스토리지를 위한 방법으로서,
    상기 연관 메모리 스토리지 유닛 (10) 은,
    - w 비트의 2v 워드를 각각 포함하는 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n) 으로서, 상기 적어도 하나의 제 1 메모리 서브 유닛은 n 개의 메모리 서브 유닛의 제 1 세트 (n≥1) 를 형성하는, 상기 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n);
    - 제 2 세트를 형성하는 v 비트의 2v 워드를 포함하는 제 2 메모리 서브 유닛 (2) 을 포함하고;
    각각의 메모리 서브 유닛은,
    - 상기 워드를 저장하기 위한 2v 메모리 포지션들로서, 각각의 포지션은 v 비트를 통해 메모리 어드레스에 의해 식별되는, 상기 2v 메모리 포지션들;
    - v 비트 메모리 어드레스 입력 포트 (Adr);
    - v 또는 w 비트 데이터 입력 포트 (In);
    - v 또는 w 비트 데이터 출력 포트 (Out);
    - v 비트 메모리 어드레스 출력 포트 (Cadr); 및
    - 콘텐츠를 유효화하기 위한 이진 출력 (M) 을 포함하며;
    상기 방법은,
    - 기입 모드에서, 상기 메모리 어드레스 입력 포트 (Adr) 를 통해 수신된 상기 어드레스에 상기 데이터 입력 포트 (In) 를 통해 수신된 상기 워드를 저장하는 단계;
    - 판독 모드에서:
    - 상기 2v 메모리 포지션들 중 하나가 상기 데이터 입력 포트 (In) 를 통해 수신된 상기 워드를 포함하는 경우, 현재 콘텐츠를 유효화하기 위한 이진 출력 신호 (M) 를 유효화하고, 상기 포지션의 어드레스를 상기 메모리 어드레스 출력 포트 (Cadr) 로 전달하고;
    - 그렇지 않으면, 상기 콘텐츠를 유효화하기 위한 상기 이진 출력 신호 (M) 를 유효화하지 않는 단계를 포함하고,
    상기 방법은,
    - 판독 및 기입 모드에서 연관 메모리 유닛의 제 1 버스 (AB) 를 활성화시키는 단계;
    - 판독 모드에서, 상기 연관 메모리 유닛의 제 2 버스를 상기 제 1 버스와 독립적으로 활성화시키는 단계를 포함하며,
    상기 연관 메모리 스토리지 유닛은 최대 우도를 선택하기 위한 유닛 (4) 을 포함하고,
    판독 모드에서:
    - 상기 제 1 버스 (AB) 는 상기 제 2 메모리 서브 유닛 (2) 의 상기 메모리 어드레스 출력 포트 (Cadr) 에 접속되고 상기 제 1 세트의 제 1 메모리 서브 유닛들 (1_1 내지 1_n) 각각의 상기 메모리 어드레스 입력 포트들 (Adr) 에 접속되고;
    - 상기 제 2 버스는 상기 최대 우도를 선택하기 위한 유닛 (4) 의 입력에, 상기 제 1 세트의 상기 제 1 메모리 서브 유닛들 (1_1 내지 1_n) 각각의 콘텐츠를 유효화하기 위한 이진 출력 신호들 (M) 및 상기 메모리 어드레스 출력 포트들 (Cadr) 각각의 출력을 접속시키며;
    상기 방법은 :
    - 상기 최대 우도를 선택하기 위한 유닛 (4) 으로부터의 출력으로서, 상기 최대 우도를 선택하기 위한 유닛 (4) 의 입력 값들 중에서 가장 대표적인 값 (L_i) 을 전달하는 단계, 및 상기 가장 대표적인 값 (L_i) 을 상기 제 2 메모리 서브 유닛 (2) 의 상기 어드레스 입력 포트 (Adr) 에 도입하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  30. 제 29 항에 있어서,
    각각의 메모리 서브 유닛은 상기 메모리 서브 유닛들 모두에 공통인 시퀀싱 이진 입력 클록 (Ck), 메모리 선택 이진 입력 신호 (En) 및 기입 이진 입력 신호 (Wr) 을 수신하는 커맨드 포트를 포함하고,
    상기 방법은,
    - 상기 메모리 선택 이진 입력 신호 (En) 및 기입 이진 입력 신호 (Wr) 가 활성화될 때 상기 기입 모드를 활성화시키는 단계;
    - 상기 메모리 선택 이진 입력 신호 (En) 가 활성화되고 상기 기입 이진 입력 신호 (Wr) 가 비활성화일 때 상기 판독 모드를 활성화시키는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  31. 삭제
  32. 제 29 항에 있어서,
    판독 모드에서,
    - 상기 제 2 버스는 상기 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n) 의 상기 메모리 어드레스 출력 포트들 (Cadr) 과 상기 제 2 메모리 서브 유닛 (2) 의 상기 메모리 어드레스 입력 포트 (Adr) 사이에 접속되고;
    - 상기 제 1 버스는 상기 제 2 메모리 서브 유닛 (2) 의 상기 메모리 어드레스 출력 포트 (Cadr) 와 상기 적어도 하나의 제 1 메모리 서브 유닛 (1_1 내지 1_n) 의 상기 메모리 어드레스 입력 포트들 (5)(Adr) 사이에 접속되는, 연관 메모리 스토리지를 위한 방법.
  33. 제 32 항에 있어서,
    상기 기입 모드에서, 상기 제 1 버스 (AB) 는 2v 값의 카운트를 생성하는 v 비트 이진 카운터 (3) 의 출력에 접속되고, 각각의 메모리 서브 유닛 (1_1 내지 1_n 및 2) 의 상기 메모리 어드레스 입력 포트 (Adr) 에 접속되는, 연관 메모리 스토리지를 위한 방법.
  34. 제 33 항에 있어서,
    상기 연관 메모리 스토리지 유닛 (10) 은,
    - 상기 메모리 서브 유닛을 초기화하기 위한 유닛 (6);
    - 초기화 입력 이진 신호 (Ini) 및 메모리 선택 이진 입력 신호 (En) 를 입력으로서 수신하는 커맨드 포트를 포함하고;
    상기 방법은, 상기 초기화 입력 이진 신호 (Ini) 및 상기 메모리 선택 이진 입력 신호 (En) 의 활성화의 경우에, 활성화 페이즈를 포함하고, 상기 활성화 페이즈는, 각각의 메모리 서브 유닛의 메모리 포지션들 모두를 0 으로 초기화하기 위해서,
    - 초기화 유닛 (6) 으로, 상기 이진 카운터 (3) 를 0 으로 초기화하는 단계;
    - 상기 초기화 유닛 (6) 으로, 상기 기입 모드를 유효화하기 위해 기입 이진 입력 신호 (Wr) 를 활성화시키는 단계;
    - 상기 초기화 유닛 (6) 으로, 각각의 메모리 서브 유닛의 상기 데이터 입력 포트 (In) 를 0 으로 강제하는 단계;
    - 상기 초기화 유닛 (6) 으로, 2v + 1 사이클 동안 시퀀싱 이진 입력 클록 (Ck) 의 각각의 사이클에 대해 일 유닛만큼 상기 이진 카운터 (3) 를 증분시키는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  35. 제 34 항에 있어서,
    초기화 페이즈의 외부에서, 상기 메모리 선택 이진 입력 신호 (En) 가 유효화되고,
    상기 기입 이진 입력 신호 (Wr) 의 각각의 유효화에서 상기 이진 카운터 (3) 를 증분시키는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  36. 제 33 항에 있어서,
    상기 v 비트 이진 카운터 (3) 의 값이 값 2v - 1 에 도달할 때 카운트-제한 신호 (F) 를 유효화하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  37. 제 33 항에 있어서,
    상기 이진 카운터 (3) 를 0 으로 초기화한 다음 상기 이진 카운터 (3) 를 전송 사이클을 정의하는 전송 이진 신호 (T) 에 의한 커맨드에 대해 일 유닛만큼 증분시키는 단계를 포함하고, 그 과정에서 상기 연관 메모리 스토리지 유닛은 상기 카운터의 값 (i) 과 연관되는 메시지 (MEout_i) 및 라벨 (Lout_i) 을 출력으로서 전달하는, 연관 메모리 스토리지를 위한 방법.
  38. 삭제
  39. 제 32 항에 있어서,
    판독 모드 정정 이진 입력 신호 (Cor) 가 유효화될 때, 상기 최대 우도를 선택하기 위한 유닛 (4) 의 출력 (L_i) 으로부터의 정보 아이템들을 상기 제 1 버스 (AB) 에 송신하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  40. 제 33 항에 있어서,
    기입 모드에서, 상기 제 1 버스 (AB) 를 통해 새로운 어드레스에 대응하는 값을 전달하기 위해 기입 동작의 시작에서 일 유닛만큼 상기 이진 카운터 (3) 의 값을 증분시키는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  41. 제 34 항에 있어서,
    제 1 세트의 메모리 서브 유닛들 (1_1 내지 1_n), 제 2 세트의 메모리 서브 유닛들 (2), 상기 이진 카운터 (3), 최대 우도를 계산하기 위한 유닛 (4), 상기 초기화 유닛 (6), 및 논리 제어 엘리먼트들의 세트가 함께 그룹화되어, 상기 연관 메모리 스토리지 유닛 (10) 의 기본 유닛을 형성하는, 연관 메모리 스토리지를 위한 방법.
  42. 제 41 항에 있어서,
    판독 모드에서, w 입력 비트의 n 개의 독립적인 입력 서브 메시지 (RSin_1 내지 RSin_n) 로 구성되는 입력 메시지 (MEin_i) 를 v 출력 비트의 출력 라벨 (Lout_i) 과 연관시키고, v 비트 입력 라벨 (Lin_j) 을 w 출력 비트의 n 개의 독립적인 출력 서브 메시지 (RSout_1 내지 RSout_n) 로 구성되는 출력 메시지 (MEout_j) 와 연관시키는 단계를 포함하고,
    상기 방법은,
    - 제 1 세트의 제 1 메모리 서브 유닛들의 상기 데이터 입력 포트들 (In) 각각으로, w 비트 입력 서브 메시지 (RSin_1 내지 RSin_n) 를 각각 수신하는 단계;
    - 상기 제 1 세트의 제 1 메모리 서브 유닛들의 출력 포트들 (Out) 각각으로, 출력 서브 메시지 (RSout_1 내지 RSout_n) 를 각각 방출하는 단계;
    - 상기 제 2 메모리 서브 유닛의 상기 데이터 입력 포트로, 상기 입력 라벨 (Lin_j) 을 수신하는 단계;
    - 상기 제 2 메모리 서브 유닛의 출력 데이터 포트로, 상기 출력 라벨 (Lout_i) 을 방출하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  43. 제 42 항에 있어서,
    각각의 w 비트 입력 서브 메시지 (RSin_x) 및 w 비트 출력 서브 메시지 (RSout_x) 를, 각각의 엘리먼트에 대해, 그 위치에 특정되는 정의를 갖는 w/p 비트의 p 개의 엘리먼트로 각각 구조화하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  44. 제 43 항에 있어서,
    TCAM (Ternary-content-addressable-memory) 모드에서 독립적으로 w/p 비트의 각각의 엘리먼트를 구현하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  45. 제 44 항에 있어서,
    w/p 비트의 각각의 엘리먼트는, 저조하게 참조되거나 부재인 경우, TCAM (Ternary-content-addressable-memory) 모드에서 배치되는, 연관 메모리 스토리지를 위한 방법.
  46. 제 42 항에 있어서,
    상기 연관 메모리 스토리지 유닛은 디바이스에 통합되는, 연관 메모리 스토리지를 위한 방법.
  47. 제 46 항에 있어서,
    상기 디바이스는,
    - 입력 레지스터 유닛 (77) 및 결과 레지스터 유닛 (76) 을 갖는 적어도 하나의 동적 어트랙터 (80_x) 를 포함하고,
    연관 메모리 스토리지 방법은,
    상기 연관 메모리 스토리지 유닛 (10) 의 w 비트 출력 서브 메시지 (RSout_x) 를 상기 동적 어트랙터의 상기 입력 레지스터 유닛 (77) 으로 전달하는 단계, 및 상기 동적 어트랙터의 상기 결과 레지스터 유닛 (76) 으로 상기 연관 메모리 유닛 (10) 의 상기 w 비트 입력 서브 메시지 (RSin_x) 를 전달하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  48. 제 47 항에 있어서,
    상기 w 비트 출력 서브 메시지 (RSout_x) 및 상기 w 비트 입력 서브 메시지 (RSin_x) 의 w/p 비트의 p 개의 엘리먼트는, 그 개개의 위치들에 특정되는 정의로서, 글로벌, 동적 또는 구조적 유형의 기본적인 시맨틱 표현을 갖는, 연관 메모리 스토리지를 위한 방법.
  49. 제 48 항에 있어서,
    상기 동적 어트랙터 (80_x) 로, 입력 데이터 스트림 (70) 을 변환하기 위한 유닛 (71) 으로부터 출력된 서브 시퀀스-포함 시퀀싱된 데이터의 스트림들로부터, 포지션 (75) 에 의해 참조되고 서브 메시지에 대응하는 글로벌 유형 (72), 동적 유형 (73) 또는 구조적 유형 (74) 의 기본적인 시맨틱 표현 (72) 을 추출하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  50. 제 49 항에 있어서,
    상기 디바이스는 동적 어트랙터들의 세트를 포함하고, 각각의 동적 어트랙터 (80_x) 는 상기 연관 메모리 스토리지 유닛 (10) 의 입력 서브 메시지 (Rsin_x) 를 정의하고, 입력 이진 신호 (Cin) 를 수신하고 출력 이진 신호 (Cout) 를 전달하며,
    상기 방법은,
    상기 동적 어트랙터들 (80_x) 중 하나의 상기 출력 이진 신호 (Cout) 를 다음의 동적 어트랙터 (80_x + 1) 에 전달하는 단계를 포함하고,
    상기 세트의 동적 어트랙터들은 반복적으로 채용되고, 새로운 동적 어트랙터는 상기 세트의 동적 어트랙터들 모두가 록킹될 때 그리고 최대 수의 동적 어트랙터들에 도달되지 않고, 마지막 동적 어트랙터에 의해 식별된 유사도의 수가 미리정의된 임계치보다 작지 않으면, 상기 세트에 채용되고 부가되는, 연관 메모리 스토리지를 위한 방법.
  51. 제 46 항에 있어서,
    상기 디바이스는 연관 메모리 스토리지 유닛들의 세트를 포함하고,
    상기 세트의 상기 연관 메모리 스토리지 유닛들 (10_x) 을 양방향 피라미드 모드로 접속시키는 단계;
    - 일 방향에서, 다수 (p) 의 제 1 레벨의 연관 메모리 유닛들로, p 개의 메시지를 수신하고, 상기 제 1 레벨의 연관 메시지 유닛들로, 제 2 레벨의 연관 메모리 유닛의 입력 서브 메시지에 의해서 각각 접속되는 p 개의 출력 라벨을 생성하는 단계로서, 상기 제 2 레벨의 연관 메모리 유닛은 상기 입력 서브 메시지를 요약하는 라벨을 생성하는, 상기 p 개의 메시지를 수신하고 p 개의 출력 라벨을 생성하는 단계;
    - 반대 방향에서, 상기 제 2 레벨의 상기 연관 메모리 유닛으로 입력된 제 2 요약 라벨로, p 개의 출력 메시지의 세트를 각각 전달하는, 상기 제 1 레벨의 p 개의 연관 메모리 유닛의 세트의 입력 라벨들에 의해서 각각 접속되는 p 개의 출력 서브 메시지의 세트를 생성하는 단계를 포함하는, 연관 메모리 스토리지를 위한 방법.
  52. 제 46 항 내지 제 51 항 중 어느 한 항에 기재된 상기 디바이스에 있어서, 상기 디바이스에는 상기 연관 메모리 스토리지 유닛들이 2개 통합되어 있고, 2 개의 상기 연관 메모리 스토리지 유닛들 중 하나는 제 1 연관 메모리 스토리지 유닛이고 다른 하나는 제 2 연관 메모리 스토리지 유닛이고, 상기 디바이스의 상기 제 1 연관 메모리 스토리지 유닛의 취득된 연관 메모리 스토리지로부터의 지식을, 상기 디바이스의 상기 제 2 연관 메모리 스토리지 유닛으로 전송하기 위한 방법으로서,
    정보 아이템들의 분배에 관하여, 상기 제 1 연관 메모리 스토리지 유닛의 출력 포트들을 상기 제 2 연관 메모리 스토리지 유닛의 입력 포트들에 접속시키는 단계, 및
    상기 제 1 연관 메모리 스토리지 유닛의 판독 사이클을 상기 제 2 연관 메모리 스토리지 유닛의 기입 사이클과 동기화시키는 단계를 포함하는, 방법.
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