RU77985U1 - Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти - Google Patents
Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти Download PDFInfo
- Publication number
- RU77985U1 RU77985U1 RU2008117797/22U RU2008117797U RU77985U1 RU 77985 U1 RU77985 U1 RU 77985U1 RU 2008117797/22 U RU2008117797/22 U RU 2008117797/22U RU 2008117797 U RU2008117797 U RU 2008117797U RU 77985 U1 RU77985 U1 RU 77985U1
- Authority
- RU
- Russia
- Prior art keywords
- channel mos
- signal
- mos transistor
- activation signal
- gate
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Полезная модель относится к устройствам для выбора сигнала с наивысшим приоритетом и может быть использована в ассоциативных запоминающих устройствах. Каждый из блоков пересылки активационного сигнала содержит: входную шину (ML); формирователь флага совпадения, состоящий из n-канального МОП транзистора (M1), подключенного затвором к входной сигнальной шине (ML), стоком к выходному узлу флага совпадения (NMF), истоком - к напряжению «земли»; инвертор (INV), подключенный входом к сигнальной шине (ML), а выходом - к затвору n-канального МОП транзистора (М3), исток которого подключен к входному узлу пересылки (SI) активационного сигнала, сток - к выходному узлу пересылки (SO) активационного сигнала; р-канальный МОП транзистор (М2) для предзаряда выходного узла пересылки (SI) активационного сигнала, подключенный затвором к узлу включения предзаряда (PC), истоком - к напряжению питания, стоком - к выходному узлу пересылки (SO) активационного сигнала; схему с положительной обратной связью, состоящую из р-канального МОП транзистора (М4), подключенного затвором к выходному узлу пересылки (SO) активационного сигнала, истоком - к напряжению питания, а стоком к затвору n-канального МОП транзистора (М5), исток которого подключен к напряжению «земли», сток - к выходному узлу пересылки (SO) активационного сигнала; n-канальный МОП транзистор (М6) для разряда узла схемы с положительной обратной связью, подключенный стоком к затвору n-канального МОП транзистора (М5), затвором к узлу включения разряда (NPC), истоком - к напряжению «земли»; формирователь выходного сигнала (NOR) совпадения, состоящий из логического элемента ИЛИ/НЕ, подключенного одним входом к входному узлу пересылки (SI) активационного сигнала, а вторым входом - к общему узлу, упомянутой связи инвертора (INV) и n-канального МОП транзистора (М3). 1 з.п.ф., 2 илл.
Description
Настоящая полезная модель относится к устройствам для выбора сигнала с наивысшим приоритетом в ассоциативных запоминающих устройствах. Основными областями применения ассоциативной памяти являются - поиск в базах данных, системах хранения файлов; системы распознавания образов (изображения, голоса); системы искусственного интеллекта; кэш-память для полностью ассоциативных или специальных процессорных систем; буферная-память диска; системы связи.
Ассоциативная память представляет собой бинарное, либо тернарное устройство для хранения информации. Режимами его работы являются: чтение данных, запись данных, а также контекстный поиск. Ассоциативная память имеет, так называемую, табличную организацию, при которой каждое информационное слово представляет собой строку накопителя. Ячейки в строке объединяются посредством шины совпадения. По столбцу ячейки ассоциативной памяти объединяются посредством шин сравнения. Как правило, в ассоциативной памяти осуществляется сравнение поданной на вход информации со всеми словами в накопителе. Полученные после сравнения множественные результаты совпадения поступают на вход схемы выбора сигнала, которая осуществляет выдачу адреса совпадения с наивысшим приоритетом в двоичном виде. В случае если данное слово в накопителе совпадает с искомым словом, на узле шины совпадения будет находиться состояние, свидетельствующее о совпадении, в противном случае - о несовпадении. Каждая строка и соответствующий ей узел шины совпадения имеет уникальный адрес размерностью N-бит. Это значит, что в цикле сравнения могут быть активизированы до 2N узлов шины совпадения. С помощью схемы выбора сигнала по наивысшему приоритету осуществляется выдача N-разрядного адреса совпадения. Как правило, в контексте ассоциативной памяти под адресом с наивысшим приоритетом подразумевается наименьший физический адрес.
Функция сравнения в ассоциативной памяти реализуется путем введения дополнительных элементов в ячейку памяти. При этом снижается скорость работы устройства. Проблема усугубляется тем, что в цикле сравнения необходимо осуществлять также поиск и выдачу адреса совпадения с наивысшим приоритетом.
Наиболее сложной операцией, которую должно выполнять устройство выбора сигнала, является поиск узла шины совпадения с наивысшим приоритетом, а также
деактивация всех остальных узлов, в которых произошли совпадения. При этом данная операция должна выполняться с высокой скоростью. Для определения бинарного адреса совпадения используется схема типа ПЗУ, на вход которой подается информация, полученная в результате работы схемы выбора сигнала по наивысшему приоритету.
Существует ряд технических решений, касающихся устройства выбора сигнала по наивысшему приоритету, которые основаны на использовании логических вентилей, они описаны в следующих статьях: IEEE "A 288-kb Fully Parallel Content Addressable Memory Using a Stacked Capacitor Cell Structure"; IEEE Journal of Solid State Circuits Vol.27, No. 12, December 1992 pp.1927-1933; а также статья "Fully Parallel Integrated CAM/RAM Using Preclassification to Enable Large Capacities", IEEE Journal of Solid State Circuits Vol.31, No 5, May 1996. Однако, при таком подходе значительно расходуется площадь на кристалле, а быстродействие схемы мало.
Также существуют решения на основе принципа пересылки уровня логического нуля по цепи блоков. Но в известных на данный момент решениях число уровней иерархии схемы приоритетного шифратора достаточно велико, что опять приводит к неэкономному использованию площади кристалла.
Таким образом, одной из важнейших задач в области создания ассоциативных запоминающих устройств является разработка устройства выбора сигнала с наивысшим приоритетом, которое будет иметь высокое быстродействие, при малой занимаемой площади.
Наиболее близкое техническое решение, касающееся устройства выбора сигнала по наивысшему приоритету для ассоциативной памяти, основанное на принципе пересылки уровня логического нуля (активационного сигнала) по цепи n-канальных МОП транзисторов представлено в патенте СА2365891, опубликованном также как US6580652.
Однако, недостатком при таком подходе является то, что при пересылке уровня логического нуля по цепочке n-канальных МОП транзисторов, происходит искажение пересылаемого сигнала из-за наличия сопротивления канала транзистора. Это обстоятельство делает затруднительной реализацию устройства выбора сигнала по наивысшему приоритету большой разрядности и приводит к необходимости введения дополнительного уровня иерархии.
Задачей, решаемой предлагаемой полезной моделью, является создание элемента с положительной обратной связью, который позволяет реализовать
устройство выбора сигнала по наивысшему приоритету неограниченной разрядности, обеспечивая при этом высокое быстродействие при малой занимаемой площади.
Эта задача достигается тем, что к выходному узлу пересылки активационного сигнала затвором подключен p-канальный МОП транзистор, исток которого подключен к напряжению питания, а сток - к затвору n-канального МОП транзистора, исток которого подключен к напряжению «земли», сток - к выходному узлу пересылки активационного сигнала.
фиг.1 Электрическая схема одного блока пересылки устройства выбора сигнала с наивысшим приоритетом.
фиг.2 Устройство выбора сигнала с наивысшим приоритетом для четырехразрядной шины совпадения.
На фиг.1 каждый из блоков пересылки устройства выбора сигнала с наивысшим приоритетом содержит следующие элементы:
- входную шину (ML);
- формирователь сигнала совпадения, состоящий из n-канального МОП транзистора (M1), подключенного затвором к входной шине (ML), стоком к выходному узлу (NMF), истоком - к напряжению «земли»;
- инвертор (INV), подключенный входом к сигнальной шине (ML);
- n-канальный МОП транзистор (М3) для пересылки активационного сигнала, подключенный затвором к выходу инвертора (INV), истоком - к входному узлу (SI) пересылки активационного сигнала, а стоком - к выходному узлу (SO) пересылки активационного сигнала;
- р-канального МОП транзистор (М2) для предзаряда выходного узла (SO) пересылки активационного сигнала, подключенный затвором к узлу включения предзаряда (PC), истоком - к напряжению питания, стоком - к выходному узлу пересылки (SO) активационного сигнала;
- схема с положительной обратной связью, состоящая из: р-канального МОП транзистора (М4), подключенного затвором к выходному узлу пересылки (SO) активационного сигнала, истоком - к напряжению питания, а стоком к затвору n-канального МОП транзистора (М5), подключенного истоком к напряжению «земли», стоком - к выходному узлу пересылки (SO) активационного сигнала;
- n-канального МОП транзистор (Мб) для разряда узла элемента с обратной связью, подключенного стоком к затвору n-канального МОП транзистора (М5), затвором - к узлу включения разряда (NPC), истоком - к напряжению «земли»;
- формирователь выходного сигнала (NOR) совпадения, состоящий из логического элемента ИЛИ/НЕ, подключенного одним входом к входному узлу пересылки (SI) активационного сигнала, а вторым входом - к общему узлу, упомянутой связи инвертора (INV) и n-канального МОП транзистора (М3) пересылки активационного сигнала.
На фиг.2 показано устройство выбора сигнала с наивысшим приоритетом для четырехразрядной шины совпадения. Узел шины сравнения (MLO) обладает наивысшим приоритетом, а узел шины сравнения (ML3) - самым низким приоритетом. Для представленной нами конфигурации блока пересылки подразумевается, что в случае, если в узле (ML) хранится состояние логической единицы, то информация в результате сравнения в данной строке накопителя совпала с искомой, в противном случае - не совпала.
Рассмотрим работу устройства выбора сигнала совпадения по наивысшему приоритету на примере фиг.1 и фиг.2. В начальный момент в каждом из блоков пересылки осуществляется предзаряд выходных узлов пересылки (SO) активационного сигнала с помощью р-канального МОП транзистора (М2), подключенного к узлу включения предзаряда (PC), и разряд узла в схеме с положительной обратной связью, с помощью n-канального МОП транзистора (М6), подключенного к узлу включения разряда (NPC). А также предзаряжается общий узел (NMF). На всех узлах входной шины (ML) установлено состояние логического нуля.
После того, как изменилась информация на входной шине (прошло сравнение), в тех блоках пересылки, на входах (ML) которых имеется значение логической единицы, будет открыт n-канальный МОП транзистор (M1), узел NMF будет разряжен, в результате узел CLK (фиг.2) переключится в состояние логической единицы и включится блок запуска пересылки активационного сигнала.
Активационный сигнал представляет собой уровень логического нуля, распространяемый по цепи блоков пересылки, включенных последовательно.
Особенностью представленной реализации блока пересылки является наличие схемы с положительной обратной связью. В процессе пересылки активационного сигнала, при достижении на выходном узле пересылки (SO) активационного сигнала напряжения, равного разнице напряжения питания и порогового напряжения р-канального МОП транзистора (взятого по модулю), открывается р-канальный транзистор (М4), и при достижении на затворе n-канального МОП транзистора (М5) напряжения, равного его пороговому напряжению, указанный транзистор открывается,
обеспечивая разряд выходного узла пересылки SO до значения напряжения логического нуля. Тем самым, напряжение логического нуля будет пересылаться без искажений.
Таким образом, пересылка уровня логического нуля может осуществляться по цепи блоков пересылки неограниченной длины.
Активационный сигнал последовательно распространяется по цепи блоков пересылки до тех пор, пока не будет встречен первый блок пересылки, на входе ML которого установлено значение логической единицы. В этот момент пересылка активационного сигнала прекращается и с помощью формирователя выходного сигнала (NOR) в соответствующем блоке формируется сигнал, свидетельствующий о том, что совпадение найдено. Полученный сигнал поступает на схему формирования адреса совпадения (см. фиг.2), которая представляет собой типовую схему ROM (зашивка из n-канальных МОП транзисторов). На адресных выходах формируется адрес найденного совпадения.
Представленная реализация позволяет делать приоритетный шифратор для входной шины (ML) неограниченной разрядности.
Claims (2)
1. Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти, содержащее: входную шину, первый n-канальный МОП-транзистор, выполняющий функцию формирования сигнала совпадения, подключенный затвором к входной шине, стоком к выходному узлу сигнала совпадения, а истоком - к напряжению «земли»; инвертор, подключенный входом к входной шине; второй n-канальный МОП-транзистор, выполняющий функцию пересылки активационного сигнала, подключенный затвором к выходу инвертора, истоком - к входному узлу пересылки активационного сигнала, а стоком - к выходному узлу пересылки активационного сигнала; логический элемент ИЛИ/НЕ, выполняющий функцию формирования выходного сигнала совпадения, подключенный одним входом к входному узлу пересылки активационного сигнала, а вторым - к общему узлу упомянутой связи инвертора и второго n-канального МОП-транзистора; первый p-канальный МОП-транзистор, осуществляющий функцию предзаряда выходного узла передачи активационного сигнала, подключенный затвором к узлу включения предзаряда, истоком - к напряжению питания, стоком - к выходному узлу пересылки активационного сигнала, отличающееся тем, что к выходному узлу передачи активационного сигнала затвором подключен второй р-канальный МОП-транзистор, исток которого подключен к напряжению питания, а сток - к затвору третьего n-канального МОП-транзистора, исток которого подключен к напряжению «земли», а сток - к выходному узлу передачи активационного сигнала.
2. Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти по п.1, отличающееся тем, что к затвору третьего n-канального МОП-транзистора подключен стоком четвертый n-канальный МОП-транзистор, исток которого подключен к напряжению «земли», а затвор - к узлу включения разряда.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008117797/22U RU77985U1 (ru) | 2008-05-07 | 2008-05-07 | Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008117797/22U RU77985U1 (ru) | 2008-05-07 | 2008-05-07 | Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU77985U1 true RU77985U1 (ru) | 2008-11-10 |
Family
ID=46274103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2008117797/22U RU77985U1 (ru) | 2008-05-07 | 2008-05-07 | Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU77985U1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2611246C1 (ru) * | 2015-12-25 | 2017-02-21 | Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН) | Способ предзаряда линии совпадения регистра ассоциативного запоминающего устройства (азу) и модуль предзаряда |
-
2008
- 2008-05-07 RU RU2008117797/22U patent/RU77985U1/ru not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2611246C1 (ru) * | 2015-12-25 | 2017-02-21 | Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН) | Способ предзаряда линии совпадения регистра ассоциативного запоминающего устройства (азу) и модуль предзаряда |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Pagiamtzis et al. | Content-addressable memory (CAM) circuits and architectures: A tutorial and survey | |
| KR101052812B1 (ko) | 감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리셀 | |
| US7602629B2 (en) | Content addressable memory | |
| RU2406167C2 (ru) | Ассоциативная память со смешанным параллельно-последовательным поиском | |
| US6539455B1 (en) | Method and apparatus for determining an exact match in a ternary content addressable memory device | |
| US20030028713A1 (en) | Method and apparatus for determining an exact match in a ternary content addressable memory device | |
| US7969759B1 (en) | Method and apparatus for improving SRAM write operations | |
| JPH1186567A (ja) | 連想記憶装置 | |
| CN110633069B (zh) | 一种基于静态随机存储器的乘法电路结构 | |
| US7057913B2 (en) | Low-power search line circuit encoding technique for content addressable memories | |
| Arsovski et al. | A current-saving match-line sensing scheme for content-addressable memories | |
| TWI391946B (zh) | 內容可定址記憶體 | |
| US20150339222A1 (en) | Content addressable memory and semiconductor device | |
| US6618280B2 (en) | Associative memory for accomplishing longest coincidence data detection by two comparing operations | |
| Datti et al. | Performance evaluation of content addressable memories | |
| RU77985U1 (ru) | Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти | |
| CN113053434A (zh) | 基于FeFET结构的高能效TCAM及其操作方法 | |
| KR101948126B1 (ko) | 반도체 기억 장치 | |
| JP3731046B2 (ja) | 半導体連想メモリ | |
| CN101950584B (zh) | 内容定址存储器及其设计方法 | |
| US7848130B1 (en) | Method and apparatus for improving SRAM write operations | |
| CN108199969B (zh) | 查表型硬件搜索引擎 | |
| CN108055206B (zh) | 紧凑查表型硬件搜索引擎及其数据转换方法 | |
| US6892272B1 (en) | Method and apparatus for determining a longest prefix match in a content addressable memory device | |
| US10852972B2 (en) | Retrieval memory and retrieval system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20081027 |
|
| NF1K | Reinstatement of utility model |
Effective date: 20110627 |
|
| MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20120508 |