KR101948126B1

KR101948126B1 - 반도체 기억 장치

Info

Publication number: KR101948126B1
Application number: KR1020147034459A
Authority: KR
Inventors: 다카히로 하뉴우; 쇼운 마쓰나가; 나오야 오니자와; 빈센트 가우뎃
Original assignee: 고쿠리츠다이가쿠호진 도호쿠다이가쿠
Priority date: 2012-05-06
Filing date: 2013-05-03
Publication date: 2019-02-14
Also published as: WO2013168685A1; JP5998381B2; KR20150014487A; JP2013235620A; US9324429B2; US20150109842A1

Abstract

반도체 기억 장치(1)는, 입력 제어부(3)와, 입력 제어부(3)에 접속되는 연상 메모리 블록(2)을 포함하고, 연상 메모리 블록(2)의 각 워드 회로(4)는, 입력 제어부(3)의 제1 서치 라인(SL1)에 접속되는 k 비트의 제1단 서브 워드 회로(4a)와, 입력 제어부(3)의 제2 서치 라인(SL2)에 접속되는 n―k 비트의 제2단 서브 워드 회로(4b)로 이루어지고, k 비트의 제1단 서브 워드 회로(4a)와 n―k 비트의 제2단 서브 워드 회로(4b)는, 세그먼트화 회로(5)를 통하여 분할되어 있다. 제1단 서브 워드 회로가 일치(매치) 신호를 출력하면, 일치한 결과가 세그먼트화 회로(5)에 기억(스토어)되고, 제2단 서브 워드 회로(4b) 내의, 복수의 로컬 일치 회로가 동작한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

본 발명은, 반도체 기억 장치에 관한 것이다. 또한, 상세하게는, 본 발명은, 고속으로 또한 저소비 전력으로 동작하는 반도체 기억 장치에 관한 것이다.

반도체 메모리의 일종인 연상 메모리((associative memory block), 이하, CAM이라고 함)는, 고속이고 저전력기능 메모리로서 사용되고 있다. CAM은, 입력되는 검색 워드를 기억된 워드와 비교하는 룩업(lookup) 테이블의 기능을 가지고 있고, CAM은, 완전히 병렬로 같은 검색 방법으로 일치한 워드를 고속으로 출력한다.

CAM은, 파라메트릭 곡선의 추출(비특허 문헌 1 참조), 디지털 화상 처리 변환의 특징 추출법에서 사용되는 허프(Hough) 변환(비특허 문헌 2 참조), 데이터 압축의 알고리즘의 일종인 Lempel―Ziv 변환(비특허 문헌 3 참조), 인체 통신의 제어 장치(비특허 문헌 4 참조), 주기 사상 발생기(비특허 문헌 5 참조), 캐시 메모리(비특허 문헌 6 참조), 바이러스 검출용 프로세서(비특허 문헌 7 참조) 등에 사용되고 있다.

현재는, CAM은, 주로 네트워크 라우터(network router)나 네트워크 스위치의 패킷 제어에 사용되고 있다(비특허 문헌 8∼11 참조).

도 18은, 종래의 CAM의 구성을 나타낸 블록도이다. 도 18에 나타낸 바와 같이, 종래의 CAM(100)은, 입력 제어부(102)와, 기억 영역인 워드 블록(103)과, 부호기(104)를 포함하여 구성되어 있다. 검색 워드는, 서치 라인(Search Line, 이하, SL이라고 함)으로부터 기억되어 있는 워드 블록(테이블이라고도 함)(103)에 송출된다. CAM(100) 중의 비트수는 통상 36 내지 144비트이다. 전형적인 CAM(100) 중의 워드 블록의 수는 수백으로부터 3만 2천 위(位)이다. 각 입력 또는 워드 회로는, 수 다스(dozen)의 CAM 셀을 포함하고 있다. 각 워드 블록(103)은, 검색 워드와 기억된 워드가 일치하고 있는지 또는 불일치한지를 나타내는 매치 라인(Match Line, 이하, ML이라고 함)을 가지고 있다.

입력되는 검색 비트에 따른 각 CAM 셀에서의 비교의 결과는, CAM 셀에 부속되어 매치 라인(ML)에 접속되는 패스 트랜지스터(pass transistor)의 오프인지 온인지에 따라 결정된다. ML은 부호기(104)에 접속되어 있다. 부호기(104)는, ML이 일치한 상태에 있는 2값의 일치한 장소(어드레스)를 생성한다.

워드 블록 또는 워드 회로는, 통상, 다이나믹 논리로 구성되어 있고(비특허 문헌 12 참조), NOR형(비특허 문헌 12 참조) 또는 NAND형(비특허 문헌 13∼15 참조)의 구조로 분류되어 있다.

NOR형의 워드 회로에 있어서, NOR형의 CAM 셀의 패스 트랜지스터는 ML과 접지 라인(그라운드 라인이라고 함)과의 사이에 병렬로 접속되어 있으므로, 워드 회로는 고속으로 동작한다. CAM에서는 기억되어 있는 워드의 대부분이 입력의 검색 워드와 불일치하므로, 대부분의 워드 회로는 일치하지 않은 상태이다. 그러므로, 일치하지 않은 워드 회로는, NOR형의 셀 중의 ML 용량을 고빈도로 방전하게 되어, 큰 전력을 소비한다.

상기 NOR형의 CAM 셀은 고속이지만, 소비 전력이 크다. 그러므로, 잡음 내성(耐性)을 가지고 ML의 소비 전력을 저감시키기 위해, 저전압화의 시도로서 전류 구동형(驅動型)의 회로가 제안되어 있다(비특허 문헌 16 및 17 참조).

한편, NAND형의 CAM 셀은, NAND형의 워드 회로에 있어서, 패스 트랜지스터가 ML과 접지 라인과의 사이에 직렬로 접속되어 있으므로, 워드 회로는 중속으로 동작한다. 일치한 워드 회로만이 ML 용량을 방전하므로, NAND형의 워드 회로는, NOR형의 워드 회로와 비교하여, 소비 전력은 저하된다.

상기 NAND형의 CAM 셀은, 소비 전력이 작지만, 중속이다. 그러므로, NAND형의 CAM 셀의 스루풋(throughput)을 증대시키기 위해, PF―CDPD(pseudo―footless clock―and―data precharged dynamic) 게이트라는 회로가 제안되어 있다(비특허 문헌 14 및 15 참조).

종래의 동기식(同期式)의 CAM에서는, 다음에, 검색되는 워드는, 현재의 검색이 완료하고 나서 유효하게 된다. 일치 동작의 최악의 경우의 지연 시간은, 통상은 워드의 비트수에 비례하므로, 종래의 동기식의 CAM의 스루풋은, CAM의 워드의 비트수에 의해 제한된다.

CAM은 수백 이상의 워드를 기억하는 메모리 셀과 입력 데이터 사이의 검색을 병렬로 행하고, 일치 워드의 어드레스를 출력한다. 종래의 동기식의 CAM에서는, 전체를 클록 신호로 일괄 제어하고 있고, 그 속도는 워드 회로의 비트 길이에 의한 전체 지연으로 결정되어 있었다. 인터넷의 차세대 프로토콜(통신 수순)인 IPv6에 있어서는 그 워드의 비트 길이는 144비트 이상에도 도달하고, CAM의 속도를 저하시키는 요인으로 되어 있다. 또한, 최근의 네트워크 트래픽의 증가에 의해, 기억해야 할 엔트리수도 증가하여 소비 전력이 증대하고 있다.

종래의 CAM 워드 회로 방식으로서, 저전력화를 위한 워드 회로의 세그먼트화 방법이 알려져 있다. 이 방법에서는, 워드 회로의 세그먼트화에 의해, 처음에 선두의 수비트의 검색을 행하고, 일치 및 불일치를 판정하고, 나머지의 대부분의 부분의 워드 회로의 동작을 정지시킴으로써, 저전력화를 도모하고 있었다. 그러나, 이 방법에서는, 세그먼트 사이에 센스 증폭기 등을 추가할 필요가 있어, 지연이 증대하는 요인으로 되고 있었다. 이 워드 회로 전체의 지연은, 각 세그먼트의 지연과 각각의 센스 증폭기의 지연의 합계로 결정된다.

이 세그먼트화 방법에서의 저전력화 효과를 유지하면서, 고속 동작을 실현하는 방법으로서, 아키텍쳐 레벨에서는, CAM 셀의 스루풋을 증대시키기 위해, 파이프라인을 사용한 회로가 제안되어 있다(비특허 문헌 18, 19 참조).

일본 공개특허 제2006―236515호 공보

M. Meribout, T. Ogura, and M. Nakanishi, "On using the CAM concept for parametric curve extraction", IEEE Transactions on Image Processing, vol.9, no.12, pp.2126―2130, Dec. 2000 M. Nakanishi and T. Ogura, "A real―time CAM―based Hough transform algorithm and its performance evaluation", Proc. 13th International Conference on Pattern Recognition, 1996, vol.2, pp.516―521, Aug.1996 D. J. Craft, "A fast hardware data compression algorithm and some algorithmic extensions", IBM Journal of Research and Development, vol.42, no.6, pp.733―746, Nov. 1998 S. Choi, S. ―J. Song, K. Sohn, H. Kim, J. Kim, N. Cho, J. ―H. Woo, J. Yoo, and H. ―J. Yoo, "A 24.2―mW dual―mode human body co㎜unication controller for body sensor network", Proc. 32 nd European Solid―State Circuits Conference, 2006, pp.227―230, Sept. 2006 S. Choi, K. Sohn, J. Kim, J. Yoo, and H. ―J. Yoo, "A TCAM―based periodic event generator for multi―node management in the body sensor network", Proc. Asian Solid―State Circuits Conference, 2006, pp.307―310, Nov. 2006 P. ―F. Lin and J. Kuo, "A 1―V 128―kb four―way set―associative cmos cache memory using wordline―oriented tag―compare (WLOTC) structure with the content―addressable―memory (CAM) 10―transistor tag cell", IEEE Journal of Solid―State Circuits, vol.36, no.4, pp.666―675, Apr. 2001 C. ―C. Wang, C. ―J. Cheng, T. ―F. Chen, and J. ―S. Wang, "An adaptively dividable dual―port bitcam for virus―detection processors in mobile devices", IEEE Journal of Solid―State Circuits, vol.44, no.5, pp.1571―1581, May(2009) N. ―F. Huang, K. ―B. Chen, and W. ―E. Chen, "Fast and scalable multi―TCAM classification engine for wide policy table lookup", Proc.19th International Conference on Advanced Information Networking and Applications, 2005, vol.1, pp.792―797, March(2005) M. Kobayashi, T. Murase, and A. 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Lin, J. ―C. Chang, and B. ―D. Liu, "A low―power precomputation―based fully parallel content―addressable memory", IEEE Journal of Solid―State Circuits, vol.38, no.4, pp.654―662, Apr. 2003 P. ―T. Huang and W. Hwang, "A(65) ㎚ 0.165 fJ/bit/search 256×144 TCAM macro design for IPv6 lookup tables", IEEE Journal of Solid―State Circuits, vol.46, no.2, pp.507―519, Feb. 2011 S. Hanzawa, T. Sakata, K. Kajigaya, R. Takemura, and T. Kawahara, "A large―scale and low―power CAM architecture featuring a one―hot―spot block code for IP―address lookup in a network router", IEEE Journal of Solid―State Circuits, vol.40, no.4, pp.853―861, April(2005)

종래의, CAM을 저전력화하기 위한 워드 회로에서의 세그먼트화 방법에서는, 지연 시간이 증대하여 고속으로 동작하지 않았다.

상기한 세그먼트화 방법에서의 저전력화 효과를 유지하면서, 고속 동작을 실현하는 파이프라인을 사용하는 방법에서는, 각 세그먼트 사이에 삽입되는 파이프라인 레지스터에 의한 소비 전력의 증가가 매우 큰 것과 파이프라인 레지스터를 설치하는 것에 의한 칩 면적의 증가가 생기고 있었다.

특허 문헌 1에 개시된 메모리를 2겹으로 하는 방식에서는, 메모리가 2배 필요하므로, 면적 및 소비 전력에서의 증가가 매우 크다.

본 발명은, 상기 문제점을 해결하기 위해, 지연 시간이 짧고, 저소비 전력으로 동작하는 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.

상기 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는, 레지스터와 비교기와 모드 제어부를 포함하여 구성되는 입력 제어부와, 입력 제어부에 접속되는 연상 메모리 블록을 포함하고, 연상 메모리 블록의 각 워드 회로는, 입력 제어부의 제1 서치 라인에 접속되는 k 비트의 제1단 서브 워드 회로와, 입력 제어부의 제2 서치 라인에 접속되는 n―k 비트의 제2단 서브 워드 회로로 이루어지고, k 비트의 제1단 서브 워드 회로와 n―k 비트의 제2단 서브 워드 회로는, 세그먼트화 회로를 통하여 접속되어 있는 것을 특징으로 한다.

상기 구성에 있어서, 제2단 서브 워드 회로는, 바람직하게는 다시 분할된 서브―서브 워드 회로와 각각의 상기 서브―서브 워드 회로에 접속되는 로컬 일치 회로와, 상기 서브―서브 워드 회로 전체의 글로벌 일치 회로로 이루어진다. 상기 서브―서브 워드 회로는, 바람직하게는, k 비트이다.

입력 제어부는, 바람직하게는, 고속 모드 및 저속 모드로 동작한다. 입력 제어부는, 바람직하게는, k 비트의 제1단 서브 워드가 검색하는 워드와 일치하지 않은 것으로 판정된 경우에는, 상이한 입력에 대하여 연속하여 일치 동작을 계속하도록 고속 모드로 동작한다. 입력 제어부는, 바람직하게는, k 비트의 제1단 서브 워드가 검색하는 워드와 일치한 것으로 판정된 경우에는, 검색이 연상 메모리 블록에서 완료할 때까지 대기하는 저속 모드로 동작한다.

연상 메모리 블록의 검색에 있어서, 바람직하게는, 각 워드 회로는 다음의 검색을 행하기 전에 매치 라인이 충전되고, 상기 워드 회로 내에 있어서 일치한 매치 라인만이, 워드 회로 내에서 생성된 국소적 제어 신호에 의해 충전된다.

연상 메모리 블록의 검색에 있어서, 바람직하게는, 각 워드 회로는 다음의 검색을 행하기 전에 매치 라인이 충전되고, 상기 워드 회로의 글로벌 일치 회로의 동작 후에 워드 회로의 매치 라인이 충전된다.

상기 구성에 있어서, 바람직하게는, 일치 회로는, 워드마다 비동기(非同期) 또는 동기하여 제어된다.

입력 제어부는, 바람직하게는, 동기 신호 또는 비동기 신호에 의해 구동된다.

연상 메모리 블록은, 바람직하게는, 2값의 연상 메모리 셀 또는 3값의 연상 메모리 셀로 이루어진다.

워드 회로는, 바람직하게는, 자율 사전 충전 회로를 포함하여 구성되어 있다.

일치 회로를, 바람직하게는, 워드마다 비동기로 제어하고, 검색하는 워드와 기억되어 있는 워드의 일치를 판정하는 일치 조작 후에, 일치한 워드의 매치 라인을, 국소적 제어 신호에 의해 자율 사전 충전하고, 자율 사전 충전에서의 지연 시간 T_PA를, 연상 메모리 블록의 사이클 타임 T_CA에 영향을 주지 않도록 동작시킨다.

본 발명에 의하면, 워드 단위에서의 독립 제어에 기초한 고속이고 저전력의 CAM을 제공할 수 있다. 즉, 종래의 동기식의 CAM에서의, 최악의 케이스라고도 할 워드 회로의 전체 지연이 아니고, 세그먼트화된 선두의 부분 워드 회로에서의 작은 부분 지연에 의해 검색 동작의 사이클 시간이 결정되고, 종래식의 CAM보다 고속 동작이 가능하다.

또한, 워드 회로 실현 방법으로서, 워드 단위에서의 독립 동작을 위해 비동기식 제어 방식을 이용함으로써, 파이프라인 레지스터 등을 이용하지 않고, 클록 신호에 의한 소비 전력을 저감하는 동시에, 최악 지연에 의하지 않는 회로 실현이 가능해진다. 물론, 워드 단위에서의 독립 동작을 위해 동기식 회로라도 실현 가능하다. 본 발명에 따른 워드 회로를 세그먼트화함으로써, 종래부터 알려져 있는 세그먼트화 방법에서의 저전력화 효과도 겸비하고 있다.

도 1은 본 발명의 반도체 기억 장치의 구성을 나타낸 블록도이다.
도 2는 m=1으로 했을 때의 입력 제어부의 구성을 나타낸 블록도이다.
도 3은 고속 모드로 동작하는 입력 제어부와 CAM 블록의 타임 차트를 나타낸 도면이다.
도 4는 저속 모드로 동작하는 입력 제어부와 CAM 블록의 타임 차트를 나타낸 도면이다.
도 5는 프리챠지의 블록도이다.
도 6은 일치의 경우의 블록도이다.
도 7은 일치하지 않은 경우의 블록도이다.
도 8은 2값의 NAND형의 CAM 셀의 회로도이다.
도 9는 본 발명의 위상 오버랩 처리에 따른 자율 제어에 의한 워드 회로의 블록도이다.
도 10은 도 9의 자율 제어에 의한 워드 회로의 동작을 설명하는 타임 차트를 나타낸 도면이다.
도 11은 동기형(同期型)의 워드 회로의 블록도이다.
도 12는 도 11의 동작을 설명하는 타임 차트도이다.
도 13은 본 발명의 CAM의 워드 회로를 나타낸 회로도이다.
도 14는 도 13의 워드 회로의 동작을 나타낸 타임 차트도이다.
도 15는 본 발명의 최소 가공 치수가 90㎚의 CAM에 대하여, 시뮬레이션의 결과를 나타낸 타이밍 차트도이다.
도 16은 본 발명의 자율 제어를 한 CAM과 비교예의 CAM의 사이클 시간을 비교한 도면이다.
도 17은 TCAM의 회로도이다.
도 18은 종래의 CAM의 구성을 나타낸 블록도이다.

이하, 도면을 참조하면서 본 발명의 실시형태를 구체적으로 설명한다.

(워드 중첩형 검색)

도 1은, 본 발명의 워드 중첩형 검색(Word Overlapped Search, 이하, WOS 방법과 약칭함)을 사용한 반도체 기억 장치(1)의 구성을 나타낸 블록도이다.

도 1에 나타낸 바와 같이, 본 발명의 반도체 기억 장치(1)는, CAM 블록(2)과 입력 제어부(3)를 포함하여 구성되어 있다. 본 발명의 반도체 기억 장치(1)는, 연상 메모리이며, CAM(Content―Addressable Memory의 약호)이라고도 한다.

CAM 블록(2)은, n비트의 워드를 기억하는 복수의 워드(w어)의 워드 블록(워드 블록은 워드 회로라고도 함)(4)을 포함하고 있고, 자율 제어 또는 동기 제어에 의해 동작한다.

워드 블록(4)은, 작은 k 비트의 서브 워드(4a)와 이 k 비트의 서브 워드(4a)에 접속되는 세그먼트화 회로(5)와, 세그먼트화 회로(5)의 출력측에 접속되는 후단(後段)의 (n―k) 비트의 서브 워드(4b)로 구성되어 있다. 즉, 워드 블록(4)은, 작은 k 비트의 서브 워드(4a)와 후단의 큰 (n―k) 비트의 서브 워드(4b)가, 세그먼트화 회로(5)를 통하여 분할되어 있다. k 비트의 서브 워드(4a)는, 입력 제어부(3)의 SL1(제1 서치 라인)에 접속되어 있다. n―k 비트의 서브 워드(4b)는, 입력 제어부(3)의 SL2(제2 서치 라인)에 접속되어 있다.

이와 같은 분할 방법은, 후의 워드 블록(4)의 가동률을 감소시키기 위해 사용되고 있다(비특허 문헌 20, 21).

워드로서는, 2값을 기억시키는 binary CAM(이하, BCAM이라고 약칭함) 또는 3값을 기억시키는 ternary CAM(이하, TCAM이라고 약칭함)에 적용할 수 있다. 이하의 설명에서는, 특별히 단정하지 않는 한 반도체 기억 장치(1)는, BCAM으로 하여 설명한다.

반도체 기억 장치(1)에 있어서, 대부분의 기억되어 있는 워드가, 일치 동작에 의해 입력되는 검색 워드의 최초의 수비트의 검색으로 불일치로 된다. 기억되어 있는 워드가, 균등 난수(uniform random number) 분포를 가지고 있는 것으로 가정한다. 최초의 k 비트의 검색으로 일치하는 확률은, 하기 (1)식에 의해 부여된다.

[수식 1]

최초의 k 비트의 검색 후에, 대부분의 일치하지 않은 워드 블록(4)은 사용되지 않는다. 스루풋을 증대시키기 위해, 본 발명에서는 사용되지 않는 블록을 사용한다. 본 발명의 반도체 기억 장치(1)에서는, 검색하는 워드는, 전부의 워드 블록(4)의 긴 지연 시간(T_slow)보다 제1 세그먼트의 짧은 지연 시간(T_1st)에 기초한 속도로 처리한다. 즉, 최초의 k 비트의 검색이 끝나는 동시에, 다음에, k 비트의 서브 워드(4a)가 입력된다. 계속되는 k 비트의 서브 워드가 상이한 한, 검색 워드는, 짧은 지연 시간(T_1st)에 기초한 속도에서 사용하고 있지 않으며 상이한 워드 블록(4)에 할당된다.

계속되는 서브 워드가 같은 것으로 판명된 경우, 다음의 검색은, 양쪽의 세그먼트에 있어서 현재의 검색이 완료했을 때 실행된다.

그러므로, 본 발명의 검색 방법에서는, 평균 검색 시간 T_SA는, 하기 (2)식에 의해 부여된다.

[수식 2]

여기서, m은, 비교되는 후단의 서브 워드수이다.

입력 데이터의 스케줄링은, 동기적(同期的)으로 동작하는 입력 제어부(3)에 의해 제어된다.

도 2는, m=1로 했을 때 입력 제어부(3)의 구성을 나타낸 블록도이다.

입력 제어부(3)는, 레지스터(12∼14)와, k 비트의 비교기(16)와, 모드 제어부(18)를 포함하여 구성되어 있다. 비교기(16)는 비교 회로나 비교기라고도 한다. 모드 제어부(18)는, 고속 및 저속의 2개의 모드로 동작한다. 입력 제어부(3)는, 동기 회로 방식으로 설계되어 있다. 이 방법은, 검색 워드를 CAM 블록(2) 중에서 검색하기 전에 처리함으로써, 사전 계산법으로 분류된다(비특허 문헌 20, 21).

검색 워드는, k 비트의 서브 워드(4a)와 n―k 비트의 서브 워드(4b)로 분할된다. 같은 제1 세그먼트에 일치하는 연속된 k 비트의 서브 워드를 조사하기 위해, 이들의 서브 워드는, 비교기(16)에 의해 비교된다. 이들 서브 워드가 같지 않은 경우에는, 입력 제어부(3)는, T_1st라는 시간에 검색 워드를 CAM 블록(2)에 송출한다.

도 3은, 고속 모드로 동작하는 입력 제어부(3)와 CAM 블록(2)의 타임 차트이다. 도 3에 나타낸 바와 같이, 입력 제어부(3)는, k 비트의 서브 워드(D1)[4a]와, n―k 비트의 서브 워드(D2)[4b]를, 각각 상이한 사이클에 SL1 라인과 SL2 라인에 송출한다.

최초에, D1₁이 k 비트의 제1 세그먼트(ML1₀)에 일치하고, 일치한 결과는 세그먼트화 회로(5)에 기억(스토어)된다.

2번째로, D2₁가 n―k 비트의 서브 워드(4b)가 k 비트 후의 세그먼트(ML2₀)에 일치한다. 동시에, D1₂가 다른 최초의 세그먼트(ML1₀) 중에서 처리된다. 연속된 서브 워드(D1)가 상이한 경우, 이 다른 최초의 세그먼트는, 1개 전의 일치 동작 시에 불일치로 판정되어 있으므로, 워드 회로의 내부 상태가 그대로 유지되어 있다. 일치 동작이란, 검색하는 워드와 기억되어 있는 워드의 일치를 판정하는 조작이다. 이 조작을 행하는 회로가 일치 회로이다. 그러므로, 상이한 입력에 대하여 연속하여 일치 동작을 계속하는 것이 가능해진다.

도 4는, 저속 모드로 동작하는 입력 제어부(3)와 CAM 블록(2)의 타임 차트를 나타낸다. 각 워드 회로(4)는, 한 번 일치라고 판정되면 ML이 방전되므로, 다음의 검색, 즉 일치 동작을 행하기 전에 ML을 사전 충전할 필요가 있다. 연속된 D1이 같은 경우, 같은 워드 회로(4)에 있어서 ML이 방전되는 것에 의해, 전단(前段)과 후단의 세그먼트에서의 일치 동작이 완료하고, ML의 사전 충전이 완료될 때까지, 대기할 필요가 있다. 이와 같이, 저속 모드에 있어서는, 입력 제어부(3)는 현재의 검색이 CAM 블록(2)에서 완료될 때까지는, 신규로 검색하는 워드의 송출을 정지한다. 저속 모드에서의 지연 시간은, 하기 (3)식에 의해 부여된다.

[수식 3]

여기서, T_reg, T_2nd, T_margine은, 각각 입력 제어부(3)로부터 CAM 블록(2)까지의 지연 시간, n―k 비트 후의 세그먼트의 지연 시간, 저속으로부터 고속로의 모드 천이(遷移)의 지연 시간이다.

저속 모드 후에, 입력 제어부(3)는 고속 모드로 동작한다. 실제로, 입력 제어부(3)의 SL로부터 입력된 검색 워드가 워드 블록(4) 중에서 일치했을 때, 워드 블록(4)은 T_slow의 사이 사용할 수 없다. 그러므로, 상기 (2)식 중의 비교되는 후단의 서브 워드수인 m은, 하기 (4)식에 의해 부여되는 조건을 만족시킬 필요가 있다.

[수식 4]

k=8로 하고, 상기 (2)식에 의해 부여되는 평균 검색 시간 T_SA가 대략 T_1st로 정해지는 것으로 한다. 또한, 입력 제어부(3)의 비교기(16)는 작은 것으로 한다.

(종래의 CAM)

한편, 종래의 동기형의 CAM에서는, 다음의 검색 워드는, 현재의 검색이 완료된 후에 할당된다. 따라서, 종래의 동기형의 CAM의 검색 시간(T_SS)은, 하기 (5)식에 의해 부여된다.

[수식 5]

여기서, T_2nd는 n―k 비트의 후단의 세그먼트의 지연 시간에 의해 정해진다. 예를 들면, 인터넷의 차세대 프로토콜(통신 수순)인 IPv6의 어드레스의 검색에 적용하는 경우에는, 워드의 비트 길이는 144비트이다. 즉, IPv6와 같이 n이 144에서 k가 8의 경우, n―k는 136이다.

본 발명의 반도체 기억 장치(1)의 동작에 대하여 설명한다.

예를 들면, 워드 검색을 2단계로 분할하고, 1단째의 검색에서는 선두의 수비트만의 워드 검색을 행한다. 반도체 기억 장치(1)에서는 선두의 수비트의 워드 검색으로 대부분의 워드 회로(4)를 불일치라고 판단할 수 있으므로, 대부분의 2단째의 긴 워드 회로(4)는 사용되지 않아, 내부 상태가 유지되고 있으므로, 계속하여 다음의 워드 검색을 실행할 수 있다. 이 사용되고 있지 않은 워드 회로(4)에 입력 데이터를 할당, 즉 실행하는 제어 회로를 반도체 기억 장치(1)의 입력 제어부(3)에 내장함으로써, 반도체 기억 장치(1)는 1단째의 검색 종료 후에 다음의 데이터의 워드 검색을 개시할 수 있다.

이로써, 반도체 기억 장치(1)의 속도는 종래의 CAM과 같이 워드의 비트 길이에는 의존하지 않고, 1단째가 작은 워드의 비트 길이에 의한 부분 지연에 의존한 고속 동작이 가능해진다.

(위상 오버랩 처리)

다음에, 반도체 기억 장치(1)의 워드 블록(4) 중의 자율 제어에 기초한 위상 오버랩 처리(Phase Overlapped Processing, 이하, POP이라고 약칭함)에 대하여 설명한다.

도 5∼ 도 8은, NAND형 셀의 워드 회로(20)의 블록도를 나타내고, 도 5는 프리챠지의 블록도, 도 6은 일치의 경우의 블록도, 도 7은 일치하지 않은 경우의 블록도, 도 8은, NAND형의 BCAM 셀(BCAM 셀을 워드 회로라고도 함)(30)의 회로도이다.

도 8에 나타낸 바와 같이, NAND형의 워드 회로(30)는, NAND형 셀 중에 직렬 접속된 패스 트랜지스터(33)를 사용하여 구성되어 있다. NAND형의 워드 회로(30)는, 다이나믹 논리에 의해 사전 충전상(充電相)(프리챠지) 및 평가상(評價相)(evaluate)이라는 2개의 상으로 동작한다. 사전 충전상에서는, ML[매치 라인(match line)이라고도 함]은 P형 MOS 트랜지스터(33e)를 통하여 충전된다.

평가상에서는, 만일, 도 6에 나타낸 바와 같이 검색 워드가 기억되어 있는 워드와 같은 경우, CAM 셀 중의 모든 패스 트랜지스터(21)는 온 상태이다. CAM 셀은, 후술하는 도 8에 나타낸 메모리 셀이다. 따라서, ML 라인의 용량은 방전된다. 이 상태는, 「일치」라고 하고 있다. 그리고, 도 6에서는, 검색 워드를, 「101」과 3비트로 간략화하여 나타내고 있다.

반대로, 만일, 도 7에 나타낸 바와 같이 검색 워드가 기억되어 있는 워드와 다른 경우, CAM 셀 중의 모든 패스 트랜지스터(21)는 온 상태가 아니다. 따라서, ML 라인의 전압은 하이레벨을 유지한다. 이 상태는, 「불일치」라고 하고 있다.

ML의 용량은, 일치한 회로만으로 방전하므로, NAND형의 워드 회로(20)는, NOR형의 워드 회로와 비교하면 전력 소비가 감소한다.

도 8에 나타낸 바와 같이, 2값의 NAND형의 BCAM 셀(30)은, 플립플롭(32)과 제1∼제5 개의 전송용 트랜지스터(33)[33a∼33e]로 구성되어 있다. 전송용 트랜지스터는, 전송용 트랜지스터라고도 하고 있다. BCAM 셀(30)에는, ML, SL, WL(Word Line의 약기, 워드선이라고도 함)이 설치되어 있다. ML에는, ML 신호가 인가된다. SL에는, SL 신호가 인가된다. WL에는, WL 신호가 인가된다.

WL은, 셀에 워드를 기록할 때만 활성화되어 검색 동작에서는 로우 레벨로 유지되어 있다. 기록 동작에서는, 모든 워드의 입력은, 비트 라인에 인가되는 상보적(相補的)인 신호인 BL과, BL 바 신호에 의해 기억된다. 데이터 "0"과 "1"은, 각각 (0, 1)과 (1, 0)에 대응한다. 검색 조작, 즉 평가상에서는, 검색 워드는, SL에 인가되는 상보적인 신호인 SL과 SL 바 신호에 할당된다.

한 번 검색 워드가 기억되어 있는 워드와 동일하게 되면, ML에 접속되어 있는 패스 트랜지스터(33e)는 온 상태로 된다.

도 9는, 본 발명의 위상 오버랩 처리(POP)에 기초한 자율 제어에 의한 워드 회로(40)의 블록도이다. 워드 회로(40)는 3개만 나타내고 있다.

도 9에 나타낸 바와 같이, 각 워드 회로(40)는, 비동기로 독립의 국소적 제어 신호(lctrl)에 의해 제어된다. 국소적 제어 신호(lctrl)는, 평가상(evaluate)에서는 하이레벨이며, 사전 충전상(프리챠지)에서는 로우 레벨이다.

본 발명의 워드 회로(40)에서는, 일치한 워드 회로(40)의 ML 만이, 전의 평가상(evaluate)의 후에 있어서, 국소적 제어 신호(lctrl)에 의해 충전된다. 다른 국소적 제어 신호(lctrl)는 하이레벨이므로, 다른 워드 회로(40)는 아직 평가상의 상태에 머물고 있다.

또한, WOS(Word Overlapped Search의 약기) 방법을 이용하고 있으므로, 후의 검색 워드는, 사용하고 있지 않은 다른 워드 회로(40)에 할당된다. 상기 사용하고 있지 않은 다른 워드 회로(40)는, 이미 충전된 상태를 유지하고 있으므로, 입력되는 검색 워드는, 사전 충전하는 시간을 사용하지 않고 처리된다.

도 10은, 도 9의 자율 제어에 의한 워드 회로(40)의 동작을 설명하는 타임 차트이다.

도 10에 나타낸 바와 같이, 일치 조작 후에, 일치한 워드의 ML은, 국소적 제어 신호(lctrl)에 의해 충전된다. 이 사전 충전상의 사이에 있어서, 다른 검색 워드는 사용하고 있지 않으며 평가상의 상태에 있는 다른 워드 회로(40)에 할당된다. 이들 상은 중복되어 행해지므로, 사전 충전상의 지연 시간 T_PA는, 사이클 타임 TCA에 영향을 주지 않는다. 이와 같이, POP 동작에 기초한 자율 제어는, 사전 충전상의 지연 시간 T_PA를 은폐하도록 작용한다. 통상, 평가상의 지연 시간 T_SA는, 사전 충전상의 지연 시간 T_PA보다 길다.

따라서, 사이클 타임 T_CA는, 하기 (6)식에 의해 부여된다.

[수식 6]

본 발명의 반도체 기억 장치(1)에서는, CAM 블록(2)의 워드 블록(4) 중의 자율 제어에 기초한 위상 오버랩 처리(POP)를 종래의 동기형으로 해도 된다.

도 11은, 동기형의 워드 회로(42)의 블록도이며, 도 12는, 도 11의 동작을 설명하는 타임 차트이다.

도 11에 나타낸 바와 같이, 워드 회로(42)를 동기형으로 한 경우에는, 각 충전용 트랜지스터(21)의 게이트에는 대국적(大局的) 제어 신호인 클록 신호가 인가된다. 구체적으로는, 평가상에서는 하이레벨의 클록 신호가 인가되고, 사전 충전상에서는 로우 레벨의 클록 신호가 인가된다.

그러므로, 워드 회로(42)를 동기형으로 한 CAM의 사이클 시간(TCS)은, 하기 (7)식에 의해 부여된다.

[수식 7]

여기서, T_SS는 (5)식에 의해 부여되는 검색 시간, 즉 평가상의 지연 시간이며, T_PS는 사전 충전상의 지연 시간이다. 통상 T_SS는 T_PS보다 길고, 그리고, 이들 지연 시간은 동기형 CAM에서는 같으므로, (7)식은 하기 (8)식으로 표현된다.

[수식 8]

동기식 회로에서의 클록 신호의 듀티비는 50%이다. 즉, (7)식에 나타낸 바와 같이, 클록 신호의 하이레벨 기간(평가상 기간)과 로우 레벨 기간(사전 충전상 기간)이 각각 같으므로, (8)식에 나타낸 바와 같이 클록 사이클은 평가상 기간의 2배로 된다.

본 발명의 반도체 기억 장치(1)의 종래의 동기형 CAM에 대한 스루풋 비는, 하기 (9)식에 의해 부여된다.

[수식 9]

또한, 상기 (2)식, (5)식, (7)식을 대입하면, 상기 (9)식의 스루풋 비는, 하기 (10)식에 의해 부여된다.

[수식 10]

여기서, 제1 서브 워드의 비트수 k를 8로 했을 때는, 평가상의 지연 시간 T_SA는, 대략 T_1st와 같다. 본 발명의 워드 블록(4)을 자율 제어로 동작시키면, 반도체 기억 장치(1)의 사이클 시간은, 사전 충전의 지연 시간의 영향이 없어진다. 그러므로, 자율 제어로 동작시키는 워드 블록(4)을 종래의 동기형의 CAM과 비교하면, 지연 시간은 현저하게 감소하는, 즉 스루풋이 커진다.

다음에, WOS와 POP를 포함한 반도체 기억 장치(1A)에 대하여 설명한다.

도 13은, WOS와 POP를 포함한 워드 회로(50)를 나타내는 회로도이다.

도 13에 나타낸 바와 같이, 본 발명의 워드 회로(50)는, 8비트의 제1단 서브 워드 회로(54a)와, 세그먼트화 회로(55)와, 자율 사전 충전 회로(56)와, 136비트의 제2단 서브 워드 회로(54b)를 포함하여 구성되어 있다.

도 13의 (a)에 나타낸 바와 같이, 8비트의 제1단 서브 워드 회로(54a)는, 8개의 NAND 셀(58)과, 자율 사전 충전용의 P형 MOS 트랜지스터(60)와, 약한 피드백용 P형 MOS 트랜지스터(62)로 구성되어 있다.

입력 제어부(3)로부터의 8비트의 서브 워드가 이 8개의 NAND 셀(58)에 입력되면, 기억되어 있는 8비트의 서브 워드와 비교된다. 세그먼트화 회로(55)의 출력인 ML1₀은, 입력된 서브 워드가 일치했을 때는 하이레벨로 되고, 입력된 서브 워드가 일치하지 않을 때는, 로우 레벨로 된다.

ML은, 자율 사전 충전 회로(56)에 의해 제어되는 자율 사전 충전용의 P형 MOS 트랜지스터(60)로 충전된다. 약한 피드백용 P형 MOS 트랜지스터(62)는, NAND 셀(58)에 의한 ML의 전하 분배의 문제를 해소하기 위해 사용되고 있다(비특허 문헌 14, 15, 24 참조). ML1₀은, 자율 사전 충전 회로(56)에 접속되는 동시에, 136비트의 제2단 서브 워드 회로(54b)에 접속되어 있다.

136비트의 제2단 서브 워드 회로(54b)는, 17개의 로컬 일치 회로(70)와 글로벌 일치 회로(72)를 포함하여 구성되어 있다. 일치 회로는, 검색하는 워드와 기억되어 있는 워드의 일치를 판정하는 회로이다. 이 조작을 행하는 회로가 일치 회로이다. 이와 같은 계층적(階層的)인 설계는, 워드 회로(50)를 로컬 일치 회로(70와 글로벌 일치 회로(72)로 분할한다(비특허 문헌 25 참조).

도 13의 (b)에 나타낸 바와 같이, 각각의 로컬 일치 회로(70)는, 인버터(71)와, 자율 사전 충전용의 P형 MOS 트랜지스터(60)와, 약한 피드백용 P형 MOS 트랜지스터(62)와, 8개의 NAND 셀(서브―서브 워드 회로)(58)과, 게이트에 세그먼트화 회로(55)의 출력 ML1₀이 입출되는 N형 MOS 트랜지스터(74)로 구성되어 있다. 한 번 ML1₀가 어써트(assert), 즉 유효하게 되면, 17개의 로컬 일치 회로(70)가 동작한다. 그 이외의 경우에는, 8비트의 제1단 서브 워드 회로(54a)가 불일치하므로, 17개의 로컬 일치 회로(70)는 동작하지 않는다.

나머지의 136비트의 서브 워드(54b)는, 입력 제어부(3)로부터 병렬로 송출되어 8비트씩 17개의 서브―서브 워드로 분할된다. 각 서브―서브 워드는, 로컬 일치 회로(70)에 의해 처리된다.

로컬 일치 회로(70)의 출력[LMLi₀(0≤i<17)]는, 입력된 서브―서브 워드가 일치했을 때는 하이레벨로 되고, 입력된 서브―서브 워드가 일치하지 않을 때는, 로우 레벨로 된다. ML1₀로부터 LMLi₀의 지연 시간은, T_2ndL로 정의된다.

LMLi₀의 모든 출력은, 글로벌 일치 회로(72)에 접속되어 있다.

도 13의 (d)에 나타낸 바와 같이, 글로벌 일치 회로(72)는, 17개의 직렬 접속된 N형 MOS 트랜지스터(74)와, 자율 사전 충전용의 P형 MOS 트랜지스터(60)와, 약한 피드백용 P형 MOS 트랜지스터(62)와, 인버터(71)를 포함하여 구성되어 있다. LMLi₀의 각각의 출력은, 글로벌 일치 회로(72)의 17개의 직렬 접속된 N형 MOS 트랜지스터(74)의 각 게이트에 입력된다.

모든 LMLi₀의 출력이 어써트, 즉 유효하게 되면, 글로벌 일치 회로(72)의 출력 ML2₀가 유효, 즉 하이레벨이 출력된다. 이 상태는, 검색 워드가 기억되어 있는 워드와 일치한 것을 의미하고 있다. 이 이외의 상태에서는, ML2₀은 로우 레벨이다.

LMLi₀로부터 ML2₀으로 천이할 때까지의 지연 시간은, T_2ndG로 정의된다. 이로써, 2단째의 세그먼트(54b)에서의 지연 시간 T_2nd는, 하기 (11)식에 의해 부여된다.

[수식 11]

2단째의 세그먼트가 동작하고 있는 동안에, 도 13의 (c)에 나타낸 자율 사전 충전 회로(56)도 동작하고 있다. 도 13의 (c)에 나타낸 바와 같이, 자율 사전 충전 회로(56)는, AND 게이트(78)가 직렬 접속된 회로이다. ML1₀가 어써트, 즉 유효하게 되면, 지연 시간 T_delay가 정의된다.

자율 사전 충전 회로(56)의 출력은, 지연 시간 T_delay 후에 무효로 된다. 그리고, 자율 사전 충전 회로(56)가 워드 회로(50)의 모든 ML을 충전한다.

도 14는, 도 13의 워드 회로(50)의 동작을 나타낸 타임 차트이다.

도 14에 나타낸 바와 같이, 검색 워드는 8비트의 서브 워드와 136비트의 서브 워드로 분할되고, 이들이, T_CA라는 주기에 기초한 속도로 입력 제어부(3)로부터 송출된다. 8비트의 서브 워드(54a)가 제1 세그먼트 중에서 일치했을 때, 나머지의 136비트의 서브 워드(54b)가 후단에서 처리된다. 서치 워드는, T_CA라는 주기에 기초하여 변화하므로, 136비트의 서브 워드는 T_CA의 범위 내에서 로컬 일치 회로(70)에 할당, 즉 유효로 될 필요가 있다. 그러므로, 로컬 일치 회로(70)의 지연 시간은 하기 (12)식의 조건을 만족시킬 필요가 있다.

[수식 12]

각 서브―서브 워드가 로컬 일치 회로(70)에 일치했을 때, 글로벌 일치 회로(72)는 검색 워드가 일치하는지의 여부를 결정한다. 이와 동시에, 자율 사전 충전 회로(56)가 동작한다.

글로벌 일치 회로(72)의 동작 후에 모든 ML을 충전할 필요가 있으므로, 지연 시간 T_delay는, 하기 (13)식의 조건을 만족시킬 필요가 있다.

[수식 13]

다음에, 검색을 하는 워드는, 일치한 워드 회로(70)에 있어서 T_slow 후에 유효하게 된다. 그러므로, T_slow는, 하기 (14)식의 조건을 만족시킬 필요가 있다.

[수식 14]

여기서, T_prec는, 모든 ML의 사전 충전의 지연 시간이다.

상기 (3)식, (4)식, (14)식으로부터, 비교되는 후단의 서브 워드(54b)의 수 m는 하기 (15)식에 의해 결정된다.

[수식 15]

여기서, 도 10 및 14에 나타나 있는 동안클 타임 T_CA는, 대략 T_1st이다.

(256×144비트의 반도체 기억 장치)

본 발명의 256×144비트의 반도체 기억 장치(1, 1A)에 대하여 설명한다.

본 발명의256×144비트의 반도체 기억 장치(1, 1A)를, 세그먼트법을 이용한 종래의 동기형 CAM과 비교한다. 비교예의 종래의 동기형 CAM은, 1단째의 서브 워드의 비트수는 k=8이며, 2단째의 서브 워드의 비트수 (n―k)는 136비트이다. 본 발명의 반도체 기억 장치(1, 1A)도 같은 워드 구성이다. 본 발명의 반도체 기억 장치(1, 1A)에서의 2단째의 서브 워드의 구성은, 계층형(階層型)이다(계층형의 서브 워드는 비특허 문헌 25 참조).

본 발명과 비교예의 반도체 기억 장치(1, 1A)는, 90㎚의 CMOS 기술에 기초하여 평가 되어 있다. 기억시키는 워드는, 균등 난수 분포를 가지고 있다. 90㎚는, 사용한 CMOS 제조 단계의 최소 가공 치수이다.

(지연 시간의 평가)

표 1은, 본 발명의 반도체 기억 장치(1)의 각각의 회로의 지연 시간을 나타내는 표이다. 구체적으로는, 본 발명의 반도체 기억 장치(1)를, 소프트웨어로서 HSPICE[시놉시스사 제조의 SPICE(Simulation Program with Integrated Circuit Emphasis]를 사용하여 평가했다. MOS 트랜지스터의 드레인 전압은, V_DD=1V로 하고, 온도는 실온으로 하였다.

자율 사전 충전 회로(56)는, (13)식을 만족시키도록 설계했다. (15)식을 이용하여, m을 3으로 설정하였다. 이로써, (2)식 및 (8)식으로부터 T_CA가 261 ps(1 ps=10^―12 s)로 되었다. 제조 단계의 변동에 의해, T_2nd는 T_delay보다 커질 가능성이 있어, 이 경우에는 (13)식을 만족시키지 않게 된다. 그러나, (15)식을 만족시키기 위해, m을 3보다 크게 함으로써 대처가 가능하다. 이로써, 입력 제어부(3)의 면적에 영향을 주지만, 사이클 시간 T_CA에는 직접 영향을 주지 않는다.

표 1에 나타낸 바와 같이, T_reg는 51ps, T_1st는 259ps, T_2ndL은 225ps, T_2ndG는 243ps, T_delay는 500ps, T_prec는 81ps이다.

[표 1]

도 15는, 본 발명의 90㎚의 CMOS 프로세스에서의 반도체 기억 장치(1, 1A)에 대하여, 시뮬레이션의 결과를 나타낸 타이밍 차트이다. 도 15에 나타낸 바와 같이, 후에 계속되는 검색 워드가, 사용하지 않으므로, 상이한 워드 회로에 할당되므로, 본 발명의 반도체 기억 장치(1, 1A)는, 짧은 주기 지연에 기초한 T_CA로 동작한다.

(사이클 시간)

도 16은, 본 발명의 자율 제어를 한 반도체 기억 장치(1, 1A)와 비교예의 CAM의 사이클 시간을 비교한 도면이다.

도 16에 나타낸 바와 같이, 비교예의 CAM의 사이클 시간은, (7)식에 의해 정해지고, 1454ps이다. 본 발명의 WOS를 사용한 반도체 기억 장치(1)의 사이클 시간은, 1단째의 서브 워드 회로의 지연 시간에 동작한다. 그러므로, 본 발명의 WOS를 사용한 반도체 기억 장치(1)의 사이클 시간은, 종래의 CAM과 비교하여 64.1% 감소하고, 555ps이다.

또한, 본 발명의 WOS와 POP를 사용한 반도체 기억 장치(1A)의 사이클 시간은, 사전 충전의 지연 시간의 영향이 없어지므로, 종래의 CAM과 비교하여 82% 감소하고, 약 261ps의 지연 시간에 동작한다.

(소비 전력)

다음에, 반도체 기억 장치(1, 1A)의 소비 전력에 대하여 설명한다.

반도체 기억 장치(1, 1A)의 소비 전력은 하기 (16)식에 의해 부여된다.

[수식 16]

여기서, E_match, E_search, E_ctrL은, 각각 ML, SL, 제어 신호의 소비 전력이다.

입력의 제1의 8비트의 서브 워드(54a)가, 제1단의 서브 워드 회로에 있어서, 일치하지 않은 경우에는, 로컬 일치 회로(70)는 동작하지 않는다. 또한, 글로벌 일치 회로(72)는, 각 서브―서브 워드가 로컬 일치 회로(70)로 일치했을 때만 동작한다. 그러므로, ML의 소비 전력은, 하기 (17)식에 의해 부여된다.

[수식 17]

여기서, E_1st, E_2ndL, E_2ndG는, 각각 1단째의 서브 워드 회로(54a), 로컬 일치 회로(70), 글로벌 일치 회로(72)의 소비 전력이다.

ML의 스위칭 확률은 매우 낮은 동시에, SL은 새로운 검색 워드가 할당되었을 때 변화한다.

(종래형의 CAM의 소비 전력)

제어 신호의 소비 전력인 E_ctrL은, 종래의 동기식의 CAM에 있어서는, 대국적 제어 신호인 클록 신호에 관계하고 있다.

클록 신호는, 모든 자율 사전 충전용의 P형 MOS 트랜지스터(60)를 온으로 한다(도 10 참조). 그러므로, 종래의 동기식의 CAM의 제어 신호의 소비 전력인 E_ctrl(sync)는, 하기 (18)식에 의해 부여된다.

[수식 18]

여기서, E_clk _{_(} _buffer ₎는 클록 버퍼의 소비 전력이며, E_prec는 모든 자율 사전 충전용의 P형 MOS 트랜지스터(60)의 소비 전력이다.

(본 발명의 반도체 기억 장치의 소비 전력)

종래의 동기형 CAM에 대하여, 본 발명의 반도체 기억 장치(1A)의 입력 신호의 소비 전력 E_ctrl ₍ _self ₎는, 자율 제어에 의한 반도체 기억 장치(1A)의 국소적 제어 신호(lctrl)에 관계하고 있다. 일치한 워드 회로에서의 사전 충전용 트랜지스터만이 prec 신호(사전 충전 신호)에 의해 온하므로, 사전 충전용의 P형 MOSFET(60)를 충전하는 소비 전력이 저감된다. 또한, 사전 충전 회로(56)는 1단째의 세그먼트가 일치했을 때만 동작한다. 그러므로, 본 발명의 반도체 기억 장치(1A)의 제어 신호의 소비 전력인 E_ctrl ₍ _self ₎는, 하기 (19)식에 의해 부여된다.

[수식 19]

여기서, E_self _{_} _precharge는, 사전 충전 회로의 소비 전력이다.

(본 발명의 반도체 기억 장치의 소비 전력)

표 2는, 본 발명의 반도체 기억 장치(1A)와 비교예의 CAM의 소비 전력을 비교한 표이다. 평균 사이클 시간 및 사용 트랜지스터의 수도 함께 나타내고 있다.

본 발명의 반도체 기억 장치(1A)의 평균 사이클 시간은 261ps이며, 비교예의 동기형 CAM의 평균 사이클 시간은 1454ps이다. 이로써, 본 발명의 반도체 기억 장치(1A)의 스루풋은, 비교예의 CAM의 5.57배인 것을 알 수 있다.

[표 2]

본 발명의 반도체 기억 장치(1A)는, 국소적 제어 신호(lctrl)를 사용하고 있어 제어 신호의 소비 전력이 감소하므로, 전체 소비 전력은, 비교예의 동기형 CAM의 61.6%로 감소하였다.

본 발명의 반도체 기억 장치(1A)에서는, 워드 회로를 국소적으로 제어하므로, 자율 사전 충전 제어 회로가 필요로 한다. 그러므로, 본 발명의 CAM의 면적은 매우 적지만, 8% 증가한다. 본 발명의 반도체 기억 장치(1A)의 트랜지스터수는 408k개(40.8만개)이며, 비교예의 동기형 CAM의 트랜지스터수는 372k 개(37.2만개)이다.

표 3은, 본 발명의 반도체 기억 장치(1A)를 종래예와 대비한 표이다.

하이브리드형의 장점은, 저소비 전력과 고속 동작이며, 각각 NAND형의 셀과 NOR형의 셀에 의한다.

본 발명의 반도체 기억 장치(1A)는, 최소 가공 치수가 0.1㎛의 하이브리드형 CAM과 비교하면, 사이클 타임은 8%로 단축되고, 1검색당의 소비 에너지/비트는 23%로 감소하였다. 또한, 본 발명의 반도체 기억 장치(1A)는, 최소 가공 치수가 65㎚의 NAND형 CAM과 비교하면, 약 3배의 속도로 동작한다.

[표 3]

(변형예)

다음에, 본 발명의 반도체 기억 장치(1, 1A)의 메모리 셀을, 3값을 기억시키는 TCAM으로 한 경우에 대하여 설명한다.

TCAM에서는, 「0」, 「1」, 「X」라고 하도록 3가지의 상태를 취급한다. 「X」는, 「돈트 케어(Don't care)」라고도 하고 있다.

도 17은, TCAM(80)의 회로도이다.

도 17에 나타낸 바와 같이, TCAM(80)은, 도 8에 나타낸 BCAM의 메모리 셀(30)을 매치 라인(ML)에 대하여 2개 병렬로 한 구성을 가지고 있다. 즉, TCAM(80)은, 상단의 「0」, 「1」을 기억시키는 NAND형의 제1 메모리 셀(81)과, 하단의 「X」를 기억시키는 NAND형의 제2 메모리 셀(82)과, 복수의 전송용 트랜지스터(84)와, ML용 전송용 트랜지스터(85)를 포함하여 구성되어 있다. NAND형의 제1 메모리 셀(81)에는, WL과, BL/SL과, BL 바/SL 바가 접속된다. NAND형의 제2 메모리 셀(82)에는, WL과 DCL(돈트 케어 라인)과 DCL 바가 접속된다. ML은, ML용 전송용 트랜지스터(85)를 통하여, NAND형의 제1 메모리 셀(81)과 NAND형의 제2 메모리 셀(82)에 접속된다.

도 1에 나타낸 반도체 기억 장치(1, 1A)의 CAM 블록(2)을, 도 17에서 그 일례를 나타낸 TCAM(80)으로 하고, 입력 제어부(3) 등을 2진수로부터 3값의 데이터로 함으로써, 반도체 기억 장치(1, 1A)는 3값의 데이터의 연상 메모리로서 동작한다.

본 발명은, 상기 실시형태에 한정되지 않고, 특허 청구의 범위에 기재한 발명의 범위 내에서 각종 변형이 가능하며, 이들도 본 발명의 범위 내에 포함되는 것은 물론이다.

1, 1A: 반도체 기억 장치
2: CAM 블록
3: 입력 제어부
4: 워드 블록
4a: k 비트의 서브 워드
4b: (n―k) 비트의 서브 워드
5, 55: 세그먼트화 회로
12, 13, 14: 레지스터
16: 비교기
18: 모드 제어부
20: 워드 회로
21: 패스 트랜지스터
30: BCAM 셀
32: 플립플롭
33, 84: 전송용 트랜지스터
40: 자율 제어에 의한 워드 회로
42: 동기형의 워드 회로
50: WOS와 POP를 포함한 워드 회로
54a: 8비트의 제1단 서브 워드 회로
54b: 136비트의 제2단 서브 워드 회로
56: 자율 사전 충전 회로
58: NAND 셀(서브―서브 워드 회로)
60, 76: 자율 사전 충전용의 P형 MOS 트랜지스터
62: 약한 피드백용 P형 MOS 트랜지스터
70: 로컬 일치 회로
71: 인버터
72: 글로벌 일치 회로
74: N형 MOS 트랜지스터
78: AND 게이트
80: TCAM
81: NAND형의 제1 메모리 셀
82: NAND형의 제2 메모리 셀
85: ML용 전송용 트랜지스터

Claims

레지스터와, 비교기와, 모드 제어부를 포함하여 구성되는 입력 제어부; 및
상기 입력 제어부에 접속되는 연상 메모리 블록(associative memory block);
을 포함하고,
상기 연상 메모리 블록의 각 워드 회로는, 상기 입력 제어부의 제1 서치 라인에 접속되는 k비트의 제1단 서브 워드 회로와, 상기 입력 제어부의 제2 서치 라인에 접속되는 n―k 비트(여기서, n―k＞k임)의 제2단 서브 워드 회로와, 상기 제1단 서브 워드 회로와 상기 제2단 서브 워드 회로를 접속하는 세그먼트화 회로를 구비하고,
상기 제2단 서브 워드 회로는, 분할된 서브―서브 워드 회로와, 상기 서브―서브 워드 회로의 각각에 접속되는 로컬 일치 회로와, 상기 서브―서브 워드 회로 전체의 글로벌 일치 회로로 이루어지고,
상기 서브―서브 워드 회로의 각각에는, 상기 입력 제어부로부터 검색 워드가 병렬로 송출되고, 상기 검색 워드와 상기 서브―서브 워드 회로의 각각에 있어서 기억되어 있는 워드와의 일치가 상기 로컬 일치 회로에 의해 판정되고,
상기 로컬 일치 회로의 모든 출력은, 상기 글로벌 일치 회로에 입력되며,
상기 입력 제어부는, 상기 제1단 서브 워드가 검색 워드와 일치하지 않은 것으로 판정된 경우에는, 상이한 입력에 대하여 연속하여 일치 동작을 계속하도록 고속 모드로 동작하는,
반도체 기억 장치.
제1항에 있어서,
상기 서브―서브 워드 회로는 k 비트인, 반도체 기억 장치.
제1항에 있어서,
상기 입력 제어부는, 상기 고속 모드 및 저속 모드로 동작하는, 반도체 기억 장치.
제3항에 있어서,
상기 입력 제어부는, 상기 제1단 서브 워드가 검색 워드와 일치한 것으로 판정된 경우에는, 상기 저속 모드로 동작하는, 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 연상 메모리 블록의 검색에 있어서, 각 워드 회로는 다음의 검색을 행하기 전에 매치 라인(match line)이 충전되고, 상기 워드 회로 내에 있어서 일치한 매치 라인만이, 상기 워드 회로 내에서 생성된 국소적 제어 신호에 의해 충전되는, 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 연상 메모리 블록의 검색에 있어서, 각 워드 회로는 다음의 검색을 행하기 전에 매치 라인이 충전되고, 상기 워드 회로의 글로벌 일치 회로의 동작 후에 상기 워드 회로의 매치 라인이 충전되는, 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 로컬 일치 회로는, 워드마다 비동기 또는 동기하여 제어되는, 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 입력 제어부는, 동기 신호 또는 비동기 신호에 의해 구동되는, 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 연상 메모리 블록은, 2값의 연상 메모리 셀로 이루어지는, 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 연상 메모리 블록은, 3값의 연상 메모리 셀로 이루어지는, 반도체 기억 장치.
제5항에 있어서,
상기 워드 회로는, 자율 사전 충전 회로를 포함하여 구성되어 있는, 반도체 기억 장치.
제7항에 있어서,
상기 로컬 일치 회로를, 워드마다 비동기로 제어하고,
검색 워드와 기억되어 있는 워드의 일치를 판정하는 일치 조작 후에, 일치한 워드의 매치 라인을, 국소적 제어 신호에 의해 자율 사전 충전하고, 상기 자율 사전 충전에서의 지연 시간 T_PA를, 상기 연상 메모리 블록의 사이클 타임 T_CA에 영향을 주지 않도록 동작시키는, 반도체 기억 장치.
제2항에 있어서,
상기 입력 제어부는, 상기 고속 모드 및 저속 모드로 동작하는, 반도체 기억 장치.
제6항에 있어서,
상기 워드 회로는, 자율 사전 충전 회로를 포함하여 구성되어 있는, 반도체 기억 장치.
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