CN1623205A - 减少内容可寻址存储器中的能量使用的电路和存储器 - Google Patents

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Abstract

一种内容可寻址存储器(CAM)，包括多个行，每一行包括具有与其相连的多个CAM单元的多个匹配线分段。设置一电路，用于将匹配线分段预充电为不匹配状况。对于每一个分段，读出电路对匹配进行检测，并且作为响应，启用在后续分段中的放电路径，以便在其中对匹配进行检测。这通过行中的所有分段来传播，以产生针对该行的搜索结果。

Description

减少内容可寻址存储器中的能量使用的电路和存储器
技术领域
本发明通常涉及内容可寻址存储器(CAM)领域，更具体地，涉及一种减小在CAM的搜索操作期间减少能量使用的电路和方法。
背景技术
CAM是根据所存储数据的内容而不是存储数据的位置来访问和修改数据的存储设备。通常，典型的CAM搜索操作涉及到：接收搜索数据字，并且将搜索数据字与CAM中的所有实体进行比较，以确定在搜索数据字和CAM中的实体之间存在单个匹配、多个匹配还是不匹配。在CAM的行中的每一个存储位置与匹配线相连，所述匹配线指示在所存储的数据字和搜索字之间比较的的匹配或不匹配结果。典型地，由优先编码器(PE)来处理指示匹配状态的所有匹配线，以确定作为CAM的输出而提供的最高优先级的匹配地址。
每一个数据字和匹配线组合在CAM内具有唯一的N比特的地址。因此，对于任意搜索周期，可能存在多达2N条激活的匹配线。优先编码器与匹配线相连，并且产生与最高优先级的激活匹配线相对应的N比特地址。然后，可以将该N比特的地址诸如用作在微处理器系统中的因特网协议(IP)路由表查询、压缩和解压或完全关联高速缓冲存储器实现中的指针。由于其能够存储逻辑“1”、逻辑“0”、以及“随意”状态，三态CAM广泛地用于网络应用。对更宽数据宽度的CAM存在日益增加的需要。CAM通常可用于等于72比特和144比特、以及在最近等于288比特宽度的数据宽度(由M表示)的情况下。
随着数据宽度的增加，在搜索操作期间CAM中的能量或电流消耗变得日益重要。对此原因的解释如下。
在搜索操作中，将数据提供给CAM，以便与所存储的数据进行比较。通常对CAM单元进行设计，从而在搜索数据和存储数据之间的匹配提供了非导电的路径，而不匹配提供了导电路径。CAM的行由在被称为匹配线(ML)的通用节点和尾线(TL)之间并联的单元构成。每一个单个的ML与M单元相连(其中，M是比特数量，或者通常为数据宽度)。典型地，在搜索操作中，将M比特的搜索数据提供给搜索数据路径，所述搜索数据路径由与CAM单元的相应列相连的M条搜索线组成。然后，CAM的所有N行同时将搜索数据与每一个单元中所存储的数据进行比较-典型地实现为“异或”比较块-并且将该比较的结果提供给与CAM的每一个行相关的每一条匹配线。然后，读出、放大并典型地锁存在匹配线上的结果，以便提供搜索操作的逻辑电平结果。
在CAM的搜索操作期间，存在两种主要的实质能量消耗的源：匹配线的能量消耗和搜索线的电能消耗。传统上，将所有匹配线预充电为逻辑“H”状态(匹配状况)，然后，允许与搜索数据的比较以便将匹配线变为到逻辑“L”状态(未命中状况)。
在大多数CAM应用中，“未命中”比“命中”发生得更为频繁。针对未命中而将匹配线预充电到逻辑“H”并将匹配线放电到逻辑“L”趋向于产生了较高的能量消耗，这是由于与针对每一个搜索操作的对所有匹配线充电和放电相关的高电流所造成的。此外，随着针对更宽字的CAM应用，与每一个匹配线相连的单元数量的增加，匹配线的电容相应地增加，结果，增加了对匹配线进行充电和放电所需的电流。
已经提出了多种解决方案来减少在搜索操作期间所消耗的能量，例如，将匹配线分割为多个分段，并且根据先前分段的匹配或未命中结果来顺序地激活分段。
例如，在美国专利No.6,243,280(授予Wong等人)中描述了分段匹配线结构，其中，将CAM的行分割为多个分段。对于每一条匹配线，对多个匹配线分段的第一分段进行预充电，并且对第一分段执行搜索操作。在第一分段中匹配的情况下，有选择地对第二匹配线分段进行预充电，并且对第二分段进行搜索。如果在第二分段中存在匹配，则对第三分段进行预充电并按照类似的方式来进行搜索，直到已经搜索了匹配线的所有分段。因此，后续分段的预充电仅发生在前面分段中的匹配结果的情况下。然而，在所有分段中均匹配的情况下，有选择地将每一个分段预充电为逻辑“H”仍然需要较大电流。此外，通过在进行该分段中的实际比较之前必须等待在分段中的有选择的预充电的发生，在搜索时间中引入了显著的延迟。
在美国专利No.6,191,970(授予Pereira)中，将匹配线分为多个分段，在开始搜索操作之前将所有这些分段预充电到逻辑“H”状态。此外，每一个CAM单元具有关联放电电路，用于响应来自前面的匹配线分段的禁止信号，有选择地对其相应的匹配线分段进行预充电。因此，仅当紧挨在前面的分段结果为未命中，同时所有后续分段保持预充电为逻辑“H”时，对分段进行放电。结果，一个分段的未命中状况沿该行的剩余部分传播，而不沿着该行对所有其他分段进行放电。在该方法缓解了通过有选择地预充电分段所引入的延迟问题的同时，仍然保持了针对高电流消耗的电位，这是由于必须首先将所有匹配线预充电到逻辑“H”状态。此外，每一个分段的匹配检测必须与自从匹配线预充电为命中开始而进行时钟控制的时钟信号相匹配。结果，或者必须产生大量的内部时钟，或者必须使用增加了系统等待时间的系统时钟。最后，为了防止在启用分段之前的放电，将一串联设备添加到每一个CAM单元上，从而增加芯片面积并减慢整个操作。
在由Zukowski等人在IEEE 1997中所写的题为“Use of SelectivePrecharge for Low power on the Match Lines of Content AddressableMemories”的文章中，公开了一种方法，其中，对整个匹配线中的较小分段进行预充电，并且首先用来进行局部比较，而且仅当在该第一较小分段中发生了匹配时，对匹配线的剩余分段进行预充电并最终进行搜索。该文章还提出：理论上，可以对选择性的预充电技术进行扩展，以覆盖多于一个阶段，而附加的开销、额外的时钟相位和附加缓存不将在这里所提出的单一阶段选择性预充电上提供任何较大的附加增益。该方法未考虑：假如足够快的处理技术可用于实现所需电路，具有顺序地而独立于时钟周期工作的多个匹配线分段的可能性。此外，由Zukowski等人所讨论的方法仍然依赖于预充电到逻辑“H”状态，如先前所解释的，这可能会提取大量电流。
因此，仍然需要一种在搜索操作期间消耗的能量比传统搜索技术消耗的更少的CAM。
发明内容
根据本发明，提出了一种在搜索操作期间，有选择地启用在内容可寻址存储器(CAM)阵列的行内的多个匹配线分段中的至少一个的方法，每一个匹配线分段具有多个与其相连的CAM单元，所述方法包括步骤：
(a)将匹配线分段设置为第一搜索结果状况；
(b)针对第二搜索结果状况，评估第一匹配线分段；以及
(c)响应第一匹配线分段中的第二搜索结果状况，有选择地启用第二匹配线分段，从而可以在此检测到所述第二搜索结果状况。
根据本发明的另一方面，提出了一种包括多个行的内容可寻址存储器(CAM)，每一个行包括：
(a)多个匹配线分段，具有多个与其相连的CAM单元；
(b)用于将匹配线分段预充电为第一搜索结果状况(未命中)的电路；
每一个所述分段包括：
(1)读出电路，用于检测第二结果状况(命中)；以及
(ii)用于启用后续分段中的放电路径，以检测其中的所述第二搜索结果状况(匹配)的电路。
附图说明
通过实例示出了本发明的特征和优点，但是这决不是对本发明范围的限制，在附图中描述了本发明的特定实施例，具体如下：
图1(a)是典型CAM的简化方框图；
图1(b)是图1(a)中的CAM阵列的一部分的示意图；
图1(c)是三态单元的示意图；
图2(a)是根据本发明实施例的CAM阵列中的行的方框图；
图2(b)是根据本发明另一实施例的CAM阵列中的行的图；
图3(a)是根据本发明另一实施例的CAM中的行的图。
图3(b)是图3(a)的CAM中的搜索操作的时序图；
图4是本发明的自定时实施例的图；
图5(a)是根据本发明的另一实施例的管线CAM的图；以及
图5(b)是示出了在图5(a)的CAM中的搜索操作的时序图。
具体实施方式
在以下描述中，相同的参考数字涉及附图中的相同结构。
参考图1a，其中示出了典型CAM 100的简化方框图，仅显示了将参考本发明进行讨论的主要元件。本领域的技术人员将会理解：CAM设备包括针对其他多种功能的许多其他的块，但是这些块并不直接与本发明相关，因此，为了简化而省略了这些块。CAM 100包括按照行和列排列的CAM单元104的阵列102，其中，每一行的单元与通用匹配线(ML)相连。在三态CAM的情况下，每一个单元存储了三种状态之一：还被称为逻辑“H”的逻辑“一”、还被称为逻辑“L”的逻辑“零”、以及还被称为“X”的“随意”状态，以便实际存储两个比特的数据。通常，CAM的每一行存储数据字。地址解码器106用来选择CAM阵列102中的任意行，以便将数据写入或读出所选择的行，尽管这是非常通用的，将数据写入或加载到CAM。双向数据访问电路114在CAM阵列102和CAM芯片数据引脚(未示出)之间传送数据，以便于外部处理器(未示出)访问。与CAM阵列102相邻的是匹配线读出电路块110，其包括N个匹配线读出电路，并且在搜索和比较操作期间使用，用于输出N比特结果112。优先编码器114处理针对所有行的匹配线读出电路块输出，以便产生与匹配字的位置相对应的最高优先级的匹配地址(即，最低物理地址)。还对多匹配检测电路116进行连接，以使其接收来自匹配线读出电路110的输出，结果，产生了两比特输出Q0、Q1，表示没有匹配、仅存在一个匹配、或多匹配的情况。
现在参考图1b，图1b示出了三态CAM的单元阵列的小子集(i和i+1)。如图所示，在阵列中的(i，i+1)单元的每一行形成了与匹配线MLi相连的行i中的每一个单元104的数据字。每一个三态单元104(j，j+1……)包含两个存储元件单元A、用于存储两个比特的单元B、以及用于将所存储的比特与搜索比特进行比较的异或(XOR)比较晶体管120。存储元件A、元件B可以具有以下任一类型：静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)单元，这两种类型均为本领域所公知的(对于本领域的技术人员显而易见，6晶体管的SRAM单元实现将明显需要额外的补充位线对)。XOR晶体管120是n沟道器件，用于在未命中的情况下，将匹配线MLi拉向“地”。
到目前为止已经提供了CAM阵列的一般结构，作为构成本发明所解决的特定问题的背景。此外，在以下描述中，仅为了简化，在CAM结构100的情况下来讨论本发明的实施例。应该理解，本发明的实施例同样适用于具有其他结构和/或采用了任何适当CAM单元的其他内容可寻址存储器。此外，在以下描述中，赋予各种信号的逻辑电平是任意的，因此，可以通过根据需要来反转相关设备的极性，对其进行修改。例如，图(c)示出了p型异或电路130的实现。
现在参考图2(a)，图2(a)示出了根据本发明实施例的CAM的所选行中的分段匹配线的示意图。为了简明，未示出位线、字线、搜索线和相关电路。将n比特(例如，72比特)匹配线分为多个匹配线分段MLS0、MLS1、……、MLSn，例如，每一个均为18比特长(因此，在第一实施例中，存在4个匹配线分段，每一个18比特长，构成了72比特宽度的字)。每一个分段MLS0-MLSn在一端处与相应的读出放大器210相连。在图2(a)的实例中，读出放大器210包括CMOS反相器读出放大器。可以使用更高级的读出放大器电路来提供更低阈值的读出性能，并因而提供更高的速度操作。每一个CMOS反相器读出放大器210输出与相应的匹配线搭接电路212相连，该电路由与电流源216串联的受控反相器214构成，匹配线搭接电路的受控反相器214由串联的P和N沟道器件与附加匹配线搭接使能N沟道器件218构成。每一个匹配线搭接使能N沟道期间218的栅极受相应信号匹配线分段使能信号MATLO1、MATLOn控制，其中n是在行中的位线分段的号码。如以下还将详细描述的那样，按照顺序的方式激活和禁用匹配线分段使能信号MATLO。如图2(a)所示，第一分段MLS0与匹配线头电路220相连，该匹配线头电路也由与电流源216串联的受控反相器224构成。该反相器224也由使能N沟道器件222控制，结果，由使能信号MATLO0控制。通用使能信号例如MLEN\可以用于与第一分段同时启用所有分段，并且将所有分段保持激活，直到已经搜索到整个字为止，但是这样的方法与图2所示的优选实施例相比，将会消耗更多的能量。
每一个分段MLS0-MLSn可以具有相同数量的位单元104，然而，可以根据统计能量分布原则来选择位单元的数量。在图2所示的CAM中，这些单元是如图1c所示的P沟道型的基于SRAM的CAM单元，其中，在未命中的情况下，将匹配线拉向VDD，即正电源。在第一分段MLS0中，匹配线头电路220将第一分段预充电为未命中状况。在匹配线头电路220的情况下，受控反相器224的P沟道和N沟道晶体管由在搜索操作的开始处所产生的匹配线使能信号MLEN\来控制。
对图2(a)中的分段匹配线的操作的解释如下。在开始搜索操作之前，将匹配线中的所有匹配线分段MLS0、MLS1、……、MLSn预充电为未命中状态，即，在该实施例中，通过每一个匹配线搭接电路212中的P沟道上拉晶体管将其预充电到逻辑“H”。匹配头电路220将利用代表为逻辑“L”的MLEN\信号开始预充电，从而导通匹配线头电路220的反相器224中的P沟道器件。结果，将第一匹配线分段MLS0预充电为逻辑“H”，并且该第一分段向第一反相器210和必须充当转发器的第一匹配线搭接电路212提供逻辑“H”信号，并且向MLS1传播逻辑“H”。第二分段MLS1的反相器和第二匹配线搭接电路执行相同的功能，并依此类推，直到将整个匹配线预充电到逻辑“H”，即未命中状况为止。
在搜索操作的开始，将MATLO信号保持在逻辑“L”，并且将搜索数据施加到搜索线(未示出)上。由声明为逻辑“H”的匹配线分段MLS0的MATLO0信号来发起搜索和存储信号的比较，由此，启用匹配头电路220中的电流源。第一匹配线分段的搜索结果可能会产生为未命中或匹配。
在第一实例中，在第一分段中的未命中将导致MLS0分段保持在预充电为未命中状态，即，将保持在逻辑“H”电平，这是由于将存在将提供匹配线分段和预充电电压VDD之间的导电路径的至少一个单元。该匹配线分段和VDD之间的单一导电路径将产生比由匹配线头电路220的电流源217所提供的电流更大的电流，因此，将超过电流源电流。结果，对第一匹配搭接电路的反相器210的输入信号是逻辑“H”，将对后续分段的匹配搭接电路的输出保持为逻辑“H”，从而禁用后续分段的搜索。
在第二实例中，如果在第一分段MLS0中检测到匹配，则在该分段上的电平将开始被匹配线头电流源电流拉向逻辑“L”，创建对“地”的下拉路径。当该电平达到了第一分段的反相器读出放大器210的切换阈值时，反相器读出放大器将其输出从逻辑“L”切换到逻辑“H”，结果，迫使第一匹配线搭接电路212的P沟道上拉晶体管截止，并且实现了针对随后分段MLS1的下拉路径，假定已经启用了下一个分段匹配线搭接使能信号MATLO1。如先前所提到的，可以将所有MATLO信号同时激活到逻辑“H”，或者如稍后还将描述的那样，可以顺序地对其进行激活。结果，每一个匹配线分段使用前面分段的搜索结果来确定是否继续沿匹配线搜索。沿从MLS0到MLSn的匹配线的整个长度重复该处理，之后，将匹配线的最终匹配结果提供给优先编码器，以便进行进一步处理。
因此，通常，前面的匹配线分段的搜索结果用于启用下一匹配线分段的搜索。如果在一个分段中不存在匹配，则下一个和所有剩余分段保持在预充电为未命中状态。如果在分段中存在匹配，则将该匹配结果传递到下一分段，并且随之进行在后续分段中的匹配搜索，并且该搜索将继续进行到下一分段，直到搜索了最后的分段为止。
在上面的一般描述中，MATLO匹配线使能信号的激活和禁用均是指顺序的。可以激活每一个使能信号，以便基本上与来自前面的分段的搜索结果相一致，并且一旦获得了搜索结果，则禁用该信号。可选地，可以同时激活所有的分段使能信号，并且一旦前面的分段已经完成了搜索，则顺序地禁用该信号。
参考图2(b)，图2(b)示出了用于根据上述方法来产生分段使能信号的电路。再次地，将典型匹配线MLi分割为如图2(a)所示的n个分段，由其栅极与VDD相连的N沟道晶体管230来实现电流源216。每一个分段具有其相关的匹配线搭接电路212，如图2(a)中所讨论的那样，以及“粘性”锁存器，所述锁存器包括反相器读出放大器210和N沟道下拉晶体管232以保持匹配状况，即当匹配线分段对“地”放电时的状况。即使在已经禁用了针对相关分段的匹配线分段使能信号MATLO之后，通过反相器210和下拉晶体管232之间的反馈连接，该“粘性”锁存器在其相关匹配线分段上保持逻辑“L”电平。
每一个分段从匹配线定时控制块250中接收其相关的匹配线使能信号MLS0、……、MATLOn。对定时控制块250进行连接，以使其接收也分割为n个分段的针对参考或伪匹配线260的定时信号。伪匹配线分段DMLS0、……、DMLSN与一般匹配线分段相同，即，也具有相关伪匹配线搭接和匹配线头电路，但除了伪匹配线头和伪匹配线搭接电路均接收到在搜索操作开始处由搜索控制电路(未示出)所产生的伪匹配线使能信号DMLEN\之外。与每一个伪匹配线分段相连的伪单元262均硬接线为匹配状况，即，对于图1(c)中所示的P沟道SRAM CAM单元实现，搜索和比较异或门的所有栅极与VDD进行硬接线。
伪匹配线的功能是复制普通匹配线的操作，以便产生用于禁用相应普通匹配线分段的适当定时。通过检测在伪匹配线上的匹配状况，并且根据伪匹配线的读出定时对相关普通匹配线的电流源的禁用进行定时，将会把适当的时间量分配用于读出普通匹配线分段，并且还将在完成的分段中禁用匹配线读出，以减少能量消耗。此外，使用针对该普通匹配线的自定时的伪匹配线确保了针对所有相关的匹配线分段的均匀定时，而与处理或温度变化无关。
下面将描述在图2(b)中所讨论的自定时匹配线分段的一般操作。前面参考图2(a)描述了分段匹配线的操作。图2(b)所示实施例的附加控制特征在于MATLO信号的激活定时。在预充电期间，如先前所描述的那样，将一般匹配线分段以及所有伪匹配线分段均预充电到未命中状况。当CAM接收到搜索命令时，搜索控制电路(未示出)声明了一般匹配线使能MLEN\信号和伪匹配线使能DMLEN\信号，用于启用匹配线头电路220、以及伪匹配线搭接电路212。在搜索数据路径(未示出)上提供搜索数据，并且在第一匹配线分段中开始搜索。匹配线定时控制电路产生匹配线头使能信号MATLO0，以便启用在第一匹配线分段中的读出。同时，匹配线定时控制电路250还产生针对其他分段MATLO1-MATLOn的使能信号，以便提供从一个分段到另一分段的针对搜索结果的最快可能流通路径。
同时激活所有分段的原因在于：从统计上说，如果在第一分段中存在未命中，则在沿该匹配线的后续分段中不可能找到匹配。一旦已经检测到硬接线匹配状况，即，在第一伪匹配线分段DMLS0上的逻辑“L”，则由反相器读出放大器的输出产生信号Finish MATLO0。将该Finish MATLO0提供给匹配线定时控制电路，结果，该定时控制电路解除匹配线头使能信号MATLO0的产生，从而禁用第一匹配线分段MLS0。一旦在第二伪匹配线分段中检测到匹配结果，则将Finish MATLO1信号提供给匹配线定时控制电路250，结果，该定时控制电路禁用第二一般匹配线分段MLS1。伪匹配线分段继续按照该方式读出和提供Finish MATLO信号，直到已经读出了所有伪分段为止，从而提供相应一般匹配线分段的顺序禁用。可选地，仅在已经搜索并读出了最后分段之后，可以禁用在第一分段之后的分段。
应该注意，如以上所描述的，通过将匹配线分割为多个分段，并且还结合在每一个匹配线分段上预充电为未命中状况，有选择地控制每一个匹配线分段的激活和禁用，可以实现显著的能量节省。此外，从一个分段向另一分段的搜索结果的流通实现了非常快的搜索操作。随着字宽度的增加，可以通过在匹配线分段的组之间使用管线阶段，可以扩展该方法，如以下所详细描述的那样。
参考图3(a)，图3(a)示出了其中包括N沟道ML异或下拉器件的本发明的另一实施例。为了简化，所示出的典型三态CAM单元仅使用了异或下拉晶体管。每一个匹配线搭接电路212包括串联的p沟道电流源晶体管和反相器(例如，分别为P3、P4、N2)。匹配线头电路具有与“地”进行硬接线的中间P沟道晶体管。每一个匹配线分段ML1、ML2等具有如图2(a)所示的相关的反相器读出放大器，并且每一个反相器读出放大器的输出表示为MLSO1、MLSO2等。同时将使能信号/EN提供给所有匹配线搭接电路。
现在将参考图3(a)以及参考图3(b)中的时序图，来描述该实施例的一般操作。在预充电期间，使能信号处于逻辑“H”，因此，将所有匹配线分段预充电为未命中状态。预充电脉动地通过以达到所有匹配线分段，如参考图2(a)所描述的那样。在使能信号/EN为高电平的同时，可以将新搜索数据提供给搜索数据路径(未示出)。当/EN信号表示逻辑“L”时，启用第一匹配线分段ML1。设置晶体管P2的尺寸，从而单比特的未命中将会使匹配线分段保持在逻辑“L”状态，即，匹配线将保持在预充电为未命中状态。因此，与CAM单元中的任意两个串联的下拉异或器件相比，P2必须具有明显更差的电流驱动能力。在匹配线分段上的所有单元匹配的情况下，则匹配线分段ML将缓慢地上升到逻辑“H”，即，达到匹配状态。相对较慢的上升是由于相对较差的器件P2造成的。一旦ML1超过了静态匹配线分段读出放大器的切换阈值(示出了简单的反相器，尽管可以使用更为高级的电路来提供更低的阈值，并因而提供更高速的操作)，则将释放第二匹配线分段。
参考图3(b)，该定时图示出了其中在第二分段中存在匹配，之后在第二分段中存在匹配的第一搜索。可以利用仅作为速度的限制来实现任意数量的分段(图3(a)中示出了匹配线分段1和2)。只要匹配结果具有足够的时间，在一个/EN低电平时间段(典型地为一个时钟周期)期间通过所有匹配线分段传播，则图3(a)中所示的实施例将适当地提供搜索结果通过匹配线分段的流通操作。图3(b)还示出了其中在第一匹配线分段中存在未命中的第二搜索。结果，在随后分段中未发生另外的信号转换，结果节省了能量。
如先前所提到的，利用该方法来分段匹配线的好处包括：在前面的分段中检测到未命中之后，通过消除了不必要的信号转换，节省了能量消耗；更高的操作速度，其中关注了匹配线的电阻性/电容性RC延迟，(该技术将延迟减少为RC/n，其中n是分段数，而RC是在分段之前的整个匹配线ML的时间常数)。此外，对于深度亚微米工艺，处于“截止”的器件的泄漏可能会较显著，特别是其中72比特或144比特的CAM单元可以与单个匹配线相连的情况。如果该总计泄漏电流接近于单个比特未命中的电流，则将不能够在匹配和未命中之间进行区分。通过将匹配线断开为多个分段，减少了并联的电位泄漏路径的数量，并且解决了问题。
在匹配线分段中未命中的情况下，将存在在相关匹配线搭接电路中的使能p沟道上拉路径和在CAM单元自身中的一个或多个串联的下拉路径之间流动的静态电流。可以通过记录未命中的禁用分段和所有后续分段，消除所浪费的电流。根据本发明的另一实施例，这样的禁用信号由参考或伪匹配线直接地产生，如图4所示。应该注意，术语参考匹配线和伪匹配线可彼此交换地使用，并且表示相同的结构。如参考图3所解释的，参考匹配线具有相同数量的单元和匹配线搭接电路，以便匹配一般匹配线的电容，而所有CAM单元与“0”数据内部进行硬接线，从而创建匹配状况。当在参考匹配线分段上检测到该匹配时，通过相关的DISABLE信号来切断在该分段中的所有相关的普通匹配线中的电流。该相关的DISABLE信号还用于通过图4所示的反馈连接在禁用参考匹配线分段。
在匹配线超过可由其相关的反相器读出放大器检测的匹配阈值的时间和断开p沟道电流源的时间之间，应该存在足够的定时余量，以容许在启用匹配线分段和相关参考匹配线分段之间的任何差异。这可以通过经过驱动禁用信号的反相器链的时间延迟，或者通过在常规匹配线读出放大器中设计较低的切换阈值，而在参考匹配线读出放大器中设置较高的切换阈值来实现。
切断电流源的另一方法是仅使用参考匹配线的最后阶段的输出，以切断分段匹配线阵列的所有阶段，如参考图2(b)所简要提到的那样。将会浪费稍微多一点的能量，因为在更长的时间段内启用较早的阶段，但是将会获得更为简单的禁用方案。
参考图5(a)，图5(a)示出了用于实现更高速度的操作的本发明的另一实施例。在该实施例中，每一个匹配线分段具有整个时钟周期来完成每一个分段的搜索和比较操作。因此，对每一个匹配线分段进行管线处理，从而使整个时钟周期可用于产生未命中或匹配指示。在图3和图4的实施例中与先前实现为反相器的每一个匹配线分段相关的静态匹配线读出放大器由启用信号/EN进行时钟控制的D型触发器来替代，并且存储了针对其相应的匹配线分段的搜索结果。可选地，如前所述，可以使用更高级的读出放大器，然后，将锁存读出放大器的输出。
图5(a)还示出了由多个D型触发器(每一个CAM单元的列，一个D型触发器)和用于将搜索数据路径连接到每一个CAM单元上的相关逻辑门构成的寄存器。通过在搜索数据路径中引入寄存器，可以仅在前面的分段中已经找到匹配结果的情况下，有选择地将搜索结果提供给下一个分段。可选地，在前面分段中未命中的情况下，不启用搜索数据而将其传递到后续分段的CAM单元，导致了显著的能量节省。将搜索数据和掩码信息转换为三态格式并由D型触发器进行锁存，以便驱动用于访问每一个阵列中的所有CAM单元的行的搜索线，即，由匹配线头电路所驱动的分段，由于不存在前面的分段搜索结果，因此，无条件地锁存搜索数据信号。利用/EN的上升沿，在比较操作结束时，将匹配结果作为时钟提供给D型触发器。
按照与第一阶段相同的方式，将针对第二管线阶段的搜索数据，即第二匹配线分段无条件地锁存在第一寄存器中。然而，为了使用前一个阶段的搜索结果来确定是否继续进行搜索，需要附加寄存器来延迟搜索数据，直到第一阶段匹配/未命中指示可用为止。该第二管线阶段是由多个D型触发器构成的寄存器，多个D型触发器中的每一个由表示所有第一分段匹配结果的结果来启用，如以下将更为详细描述的那样，即，仅当/EN输入为低电平时，其输出才发生改变。这防止了当前一个阶段的结果为未命中时搜索数据发生变化，从而节省了在搜索线上的不必要转换中已经另外耗散的相当大的CV能量。对于每一个附加ML分段，必须将另外的管线阶段添加到搜索数据路径上。仅最后的阶段需要由匹配线检测信号来控制。
搜索数据寄存器由受阵列的分段中的所有匹配线控制的线连或电路来启用。在该阵列分段中的任意匹配线分段上的匹配将把\SLDEN信号拉向逻辑“L”，以允许要被时钟控制的新搜索数据通过而达到搜索线。由/EN对线连或节点进行预充电，同时在匹配线分段上正在发生比较操作。
还可以将参考图4所讨论的对p沟道电流源的自定时断开添加到该实施例中，从而甚至节省更多的能量。
图5b示出了针对图5a的实施例的操作的一般定时。
尽管已经结合其特定实施例及其特定使用而描述了本发明，但是在不脱离本发明精神的情况下，各种修改对于本领域的技术人员而言将是显而易见的。
在说明书中已经采用的术语和表达用作描述术语而非限制，在使用这样的术语和表达时不存在排除所示出和描述的特征的任意等价物或其一部分的意图，但是应该意识到，在不脱离本发明范围的情况下，能够进行各种修改。

Claims (15)

1.一种在搜索操作期间有选择地启用内容可访问存储器(CAM)阵列内的多个匹配线分段的至少一个的方法，每一个匹配线分段具有与其相连的多个CAM单元，所述方法包括步骤：
(a)将匹配线分段设置为第一搜索结果状况；
(b)针对第二搜索结果状况，评估第一匹配线分段；以及
(c)响应在第一匹配线分段中的第二搜索结果状况，有选择地启用第二匹配线分段，从而可以在其中检测到所述第二搜索结果状况。
2.根据权利要求1所述的方法，其特征在于包括：沿行来传播第一匹配线分段中的第二搜索结果状况条件，以指示针对所述行的搜索结果状况。
3.根据权利要求1所述的方法，其特征在于：所述第一搜索结果状况是未命中状况，而所述第二搜索结果状况是匹配状况。
4.根据权利要求1所述的方法，其特征在于：所述设置步骤包括将所有所述匹配线分段预充电为未命中状况。
5.根据权利要求1所述的方法，其特征在于：评估第一匹配线分段包括启用匹配线分段和读出第一匹配线分段的逻辑状态。
6.根据权利要求4所述的方法，其特征在于：所述启用步骤包括使匹配线分段预充电为匹配状况。
7.根据权利要求1所述的方法，其特征在于：仅当在第一行分段中存在匹配状况时，不阻止第二匹配线分段向地电位放电。
8.一种包括多个行的内容可访问存储器(CAM)，每一个行包括：
(a)具有与其相连的多个CAM单元的多个匹配线分段；
(b)用于将匹配线分段预充电为第一搜索结果状况的电路，每一个所述分段包括：
(i)读出电路，用于检测其中的第二结果状况；以及
(ii)用于启用后续分段中的放电路径的电路，以检测其中的所述第二搜索结果状况。
9.一种搜索具有多个CAM单元的行的内容可寻址存储器(CAM)的方法，每一个行均与相关匹配线相连，每一个匹配线具有多个匹配线分段，所述方法包括：
(a)将多个匹配线分段预充电为第一状况；
(b)搜索每一个匹配线中的第一分段；以及
(c)仅当第一分段的搜索产生了除了第一状况之外的其他状况时，有选择地搜索第二分段。
10.根据权利要求9所述的搜索CAM的方法，其特征在于还包括附加步骤，用于进当前面分段的搜索产生了除了第一状况之外的其他状况时，有选择地搜索接在第二分段之后的任意分段。
11.一种搜索具有多个CAM单元的行的内容可寻址存储器(CAM)的方法，每一个行均与相关匹配线相连，每一个匹配线具有多个匹配线分段，所述方法包括：
(a)将多个匹配线分段预充电为“未命中”状况；
(b)搜索第一匹配线分段；以及
(c)仅当在第一匹配线分段中检测到“命中”状况时，有选择地搜索第二匹配线分段。
12.根据权利要求11所述的方法，其特征在于：将“命中”状况通过表示“命中”状况的所有匹配线分段来传播，直到检测到“未命中”状况而使分段和任意后续的分段被禁用为止。
13.一种在具有分段匹配线的内容可寻址存储器(CAM)中进行管线搜索操作的方法，包括以下步骤：
(a)将所有匹配线分段预充电为“未命中”状况；
(b)在第一时钟周期期间搜索匹配线分段；以及
(c)仅在前面的匹配线分段中检测到“命中”状况的情况下，在后续的时钟周期期间搜索后续的匹配线分段。
14.根据权利要求13所述的方法，其特征在于还包括在前面的匹配线分段中检测到“未命中”状况的情况下，禁用后续的匹配线分段的步骤。
15.根据权利要求13所述的方法，其特征在于还包括一旦在前面的匹配线分段中已经检测到“未命中”状况时，有选择地禁用与后续匹配线分段相关的搜索线驱动器的步骤。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403018A (zh) * 2011-11-07 2012-04-04 中国科学院声学研究所 内容可寻址存储器存储单元匹配检测方法和电路
CN104335285A (zh) * 2012-05-29 2015-02-04 国际商业机器公司 内容可寻址存储器早期预测后期校正单端传感
CN110729013A (zh) * 2018-07-16 2020-01-24 联华电子股份有限公司 用于三态内容寻址存储器的控制电路
CN111933198A (zh) * 2020-09-14 2020-11-13 新华三半导体技术有限公司 内容寻址存储器cam的匹配线检测电路

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2307240C (en) * 2000-05-01 2011-04-12 Mosaid Technologies Incorporated Matchline sense circuit and method
US6965519B1 (en) 2003-06-18 2005-11-15 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize dual-capture match line signal repeaters to achieve desired speed/power tradeoff and methods of operating same
US6760242B1 (en) 2002-04-10 2004-07-06 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having speed adjustable match line signal repeaters therein
US6879532B1 (en) 2002-04-10 2005-04-12 Integrated Device Technology, Inc. Content addressable and random access memory devices having high-speed sense amplifiers therein with low power consumption requirements
US6967856B1 (en) 2002-04-10 2005-11-22 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize segmented match lines and word lines to support pipelined search and write operations and methods of operating same
US7634668B2 (en) * 2002-08-22 2009-12-15 Nvidia Corporation Method and apparatus for adaptive power consumption
US7100013B1 (en) 2002-08-30 2006-08-29 Nvidia Corporation Method and apparatus for partial memory power shutoff
US7006368B2 (en) * 2002-11-07 2006-02-28 Mosaid Technologies Incorporated Mismatch-dependent power allocation technique for match-line sensing in content-addressable memories
US6867990B2 (en) * 2002-12-17 2005-03-15 Micron Technology, Inc. Reducing power dissipation in a match detection circuit
US7355872B2 (en) * 2003-09-29 2008-04-08 International Business Machines Corporation Segmented content addressable memory architecture for improved cycle time and reduced power consumption
US7295481B2 (en) * 2003-10-16 2007-11-13 International Business Machines Corporation Power saving by disabling cyclic bitline precharge
US7464217B2 (en) * 2004-02-24 2008-12-09 International Business Machines Corporation Design structure for content addressable memory
US7120732B2 (en) * 2004-02-24 2006-10-10 International Business Machines Corporation Content addressable memory structure
US20050213359A1 (en) * 2004-03-26 2005-09-29 Kim Jin K Hybrid content addressable memory
US7113415B1 (en) * 2004-06-01 2006-09-26 Netlogic Microsystems, Inc. Match line pre-charging in a content addressable memory having configurable rows
US7486531B2 (en) * 2004-11-09 2009-02-03 Integrated Device Technology, Inc. Low power content addressable memory array (CAM) and method of operating same
US20060143374A1 (en) * 2004-12-29 2006-06-29 Sailesh Kottapalli Pipelined look-up in a content addressable memory
US7203082B1 (en) * 2005-05-31 2007-04-10 Sun Microsystems, Inc. Race condition improvements in dual match line architectures
US7400520B2 (en) * 2006-01-19 2008-07-15 Norvelics, Llc Low-power CAM
US7372713B2 (en) * 2006-04-17 2008-05-13 Texas Instruments Incorporated Match sensing circuit for a content addressable memory device
US7471537B1 (en) 2006-06-23 2008-12-30 Integrated Device Technology, Ltd. Content addressable memories (CAM) having low power dynamic match line sensing circuits therein
US7616468B2 (en) * 2006-08-04 2009-11-10 Qualcomm Incorporated Method and apparatus for reducing power consumption in a content addressable memory
US7586772B2 (en) * 2006-08-04 2009-09-08 Qualcomm Incorporated Method and apparatus for aborting content addressable memory search operations
US7414872B2 (en) * 2006-09-12 2008-08-19 Jinn-Shyan Wang Segmented search line circuit device for content addressable memory
US7474546B2 (en) * 2007-04-02 2009-01-06 Sun Microsystems, Inc. Hybrid dual match line architecture for content addressable memories and other data structures
US8085568B1 (en) * 2007-06-29 2011-12-27 Netlogic Microsystems, Inc. Methods and circuits for placing unused content addressable memory (CAM) cells into low current states
US8255623B2 (en) * 2007-09-24 2012-08-28 Nvidia Corporation Ordered storage structure providing enhanced access to stored items
US8327173B2 (en) * 2007-12-17 2012-12-04 Nvidia Corporation Integrated circuit device core power down independent of peripheral device operation
US9411390B2 (en) 2008-02-11 2016-08-09 Nvidia Corporation Integrated circuit device having power domains and partitions based on use case power optimization
US8762759B2 (en) 2008-04-10 2014-06-24 Nvidia Corporation Responding to interrupts while in a reduced power state
US9423846B2 (en) 2008-04-10 2016-08-23 Nvidia Corporation Powered ring to maintain IO state independent of the core of an integrated circuit device
US7848129B1 (en) 2008-11-20 2010-12-07 Netlogic Microsystems, Inc. Dynamically partitioned CAM array
US8214672B2 (en) * 2009-01-07 2012-07-03 Micron Technology, Inc. Method and systems for power consumption management of a pattern-recognition processor
US7944724B2 (en) 2009-04-28 2011-05-17 Netlogic Microsystems, Inc. Ternary content addressable memory having reduced leakage effects
US8826048B2 (en) * 2009-09-01 2014-09-02 Nvidia Corporation Regulating power within a shared budget
US8700925B2 (en) * 2009-09-01 2014-04-15 Nvidia Corporation Regulating power using a fuzzy logic control system
US9501705B2 (en) 2009-12-15 2016-11-22 Micron Technology, Inc. Methods and apparatuses for reducing power consumption in a pattern recognition processor
US9256265B2 (en) 2009-12-30 2016-02-09 Nvidia Corporation Method and system for artificially and dynamically limiting the framerate of a graphics processing unit
US9830889B2 (en) 2009-12-31 2017-11-28 Nvidia Corporation Methods and system for artifically and dynamically limiting the display resolution of an application
US7920397B1 (en) 2010-04-30 2011-04-05 Netlogic Microsystems, Inc. Memory device having bit line leakage compensation
US7920399B1 (en) 2010-10-21 2011-04-05 Netlogic Microsystems, Inc. Low power content addressable memory device having selectable cascaded array segments
US8467213B1 (en) 2011-03-22 2013-06-18 Netlogic Microsystems, Inc. Power limiting in a content search system
US8493763B1 (en) * 2011-10-27 2013-07-23 Netlogic Microsystems, Inc. Self-timed match line cascading in a partitioned content addressable memory array
US9471395B2 (en) 2012-08-23 2016-10-18 Nvidia Corporation Processor cluster migration techniques
US8947137B2 (en) 2012-09-05 2015-02-03 Nvidia Corporation Core voltage reset systems and methods with wide noise margin
US8891273B2 (en) * 2012-12-26 2014-11-18 Qualcomm Incorporated Pseudo-NOR cell for ternary content addressable memory
US8958226B2 (en) 2012-12-28 2015-02-17 Qualcomm Incorporated Static NAND cell for ternary content addressable memory (TCAM)
US8934278B2 (en) 2012-12-28 2015-01-13 Qualcomm Incorporated Hybrid ternary content addressable memory
USD796235S1 (en) 2016-01-06 2017-09-05 Chicago Display Company Display rack
TWI713051B (zh) 2019-10-21 2020-12-11 瑞昱半導體股份有限公司 內容可定址記憶體裝置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517441A (en) * 1994-12-14 1996-05-14 International Business Machines Corporation Content addressable memory circuitry and method of operation
US5471189A (en) * 1994-12-14 1995-11-28 International Business Machines Corp. Comparator circuitry and method of operation
KR0150072B1 (ko) * 1995-11-30 1998-10-15 양승택 병렬처리 컴퓨터 시스템에서의 메모리 데이타 경로 제어장치
CA2277717C (en) * 1999-07-12 2006-12-05 Mosaid Technologies Incorporated Circuit and method for multiple match detection in content addressable memories
US6243280B1 (en) * 1999-09-09 2001-06-05 Netlogic Microsystems, Inc. Selective match line pre-charging in a partitioned content addressable memory array
US6191969B1 (en) * 1999-09-09 2001-02-20 Net Logic Microsystems, Inc. Selective match line discharging in a partitioned content addressable memory array
US6452822B1 (en) * 2001-04-26 2002-09-17 International Business Machines Corporation Segmented match line arrangement for content addressable memory
US6477071B1 (en) * 2001-05-07 2002-11-05 Switchcore Ab Method and apparatus for content addressable memory with a partitioned match line
CA2384039C (en) * 2001-12-28 2012-08-14 Mosaid Technologies Incorporated Low power content addressable memory architecture

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403018A (zh) * 2011-11-07 2012-04-04 中国科学院声学研究所 内容可寻址存储器存储单元匹配检测方法和电路
CN102403018B (zh) * 2011-11-07 2014-04-30 中国科学院声学研究所 内容可寻址存储器存储单元匹配检测方法和电路
CN104335285A (zh) * 2012-05-29 2015-02-04 国际商业机器公司 内容可寻址存储器早期预测后期校正单端传感
CN104335285B (zh) * 2012-05-29 2017-07-21 国际商业机器公司 搜索内容可寻址存储器的系统和方法、电路和存储器操作方法
CN110729013A (zh) * 2018-07-16 2020-01-24 联华电子股份有限公司 用于三态内容寻址存储器的控制电路
CN110729013B (zh) * 2018-07-16 2021-10-29 蓝枪半导体有限责任公司 用于三态内容寻址存储器的控制电路
CN111933198A (zh) * 2020-09-14 2020-11-13 新华三半导体技术有限公司 内容寻址存储器cam的匹配线检测电路
CN111933198B (zh) * 2020-09-14 2021-02-05 新华三半导体技术有限公司 内容寻址存储器cam的匹配线检测电路

Also Published As

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DE60214773T2 (de) 2007-09-06
EP1470554B1 (en) 2006-09-13
DE60214773D1 (de) 2006-10-26
CN100520969C (zh) 2009-07-29

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