JP2002304891A

JP2002304891A - 連想記憶装置

Info

Publication number: JP2002304891A
Application number: JP2001107444A
Authority: JP
Inventors: Miki Yanagawa; 幹柳川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-04-05
Filing date: 2001-04-05
Publication date: 2002-10-18
Anticipated expiration: 2021-04-05
Also published as: US6542392B2; JP5072145B2; US20020145899A1

Abstract

(57)【要約】【課題】本発明は、アドレスと優先順位とを関係付ける
ことなく、最優先のエントリデータを検出可能な連想記
憶装置を提供することを目的とする。【解決手段】連想記憶装置は、有効データである０と１
及び無効データの３値のデータを格納するターナリセル
と、同一ワード線に接続される複数のターナリセルのエ
ントリデータがエントリキーと一致し、且つエントリデ
ータのあるビット位置にある第１のターナリセルの内容
が有効データであるとき、このビット位置における有効
データの存在を広報する有効データ検出回路と、このビ
ット位置における有効データの存在が広報されている状
態でこのビット位置にある第２のターナリセルに無効デ
ータが存在する場合に、第２のターナリセルと同一のワ
ード線に接続される複数のターナリセルのエントリデー
タを不一致であると判定するロンゲストマッチ検出回路
を含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳細には連想記憶装置に関する。

【従来の技術】連想記憶装置（ＣＡＭ：Content Addres
sable Memory）は、データを入力としてアドレスを出力
する記憶装置であり、入力データと一致するデータを記
憶領域内で検出して、一致するデータが格納されている
アドレスを出力する。この入力データをエントリキーと
呼び、記憶されているデータをエントリデータと呼ぶ。

【０００２】通常の半導体記憶装置では、１つのアドレ
ス入力に対してデータ出力が一意に決定されるが、ＣＡ
Ｍではエントリキー（入力データ）と一致するエントリ
データ（記憶データ）が複数個存在する場合があり、一
致検出だけでは出力データを一意に決定することが出来
ない。このような場合に備えて、ＣＡＭ内部では、エン
トリデータに対して優先順位が割り振られており、複数
のエントリデータが一致する場合には、優先順位が一番
高いエントリデータのアドレスが出力される。

【０００３】エントリデータの優先順位を決定するため
には、各アドレスに優先順位を割り当てておき、優先順
位が一番高いアドレスを出力する構成が一般的である。
この場合、例えば、先頭アドレスを最優先の優先順位と
して、アドレスが大きくなるほど優先順位が下がるよう
に構成する。複数のエントリデータがエントリキーに一
致する場合には、一致するエントリデータのアドレスの
うちで最も小さいアドレスを検出し、そのアドレスを出
力する。

【発明が解決しようとする課題】上記のような構成にお
いて、所定の優先順位を有するエントリデータを書き込
む際、アドレス空間内において優先順位の順に並べられ
た既存のエントリデータが存在するので、順番に並べら
れた既存のエントリデータの途中に新たなエントリデー
タを挿入する必要がある。即ち例えば、既存のエントリ
データと比較して３番目に重要なエントリデータを書き
込む際には、既存のエントリデータのうちで優先順位が
３番目以降のエントリデータを全て、夫々１つ大きいア
ドレスに格納し直して、優先順位が３番目に対応するア
ドレスを空ける必要がある。このように既存データのう
ちで、移動が必要な部分全体をアドレス空間内でシフト
した後に、空いたアドレスに新規のエントリデータを書
き込むことになる。

【０００４】このように、アドレスに優先順位を付けて
アドレス空間内でエントリデータをプライオリティー順
に並べる方式では、上記のようにエントリデータ書き込
み時に、既存のエントリデータの一部を全体的に移動す
る必要があり、システムの実効性能が著しく低下すると
いう問題がある。

【０００５】以上を鑑みて、本発明は、アドレスと優先
順位とを関係付けることなく、最優先のエントリデータ
を検出可能な連想記憶装置を提供することを目的とす
る。

【課題を解決するための手段】本発明の連想記憶装置
は、有効データである０と１及び無効データの３値のデ
ータを格納するターナリセルと、同一ワード線に接続さ
れる複数のターナリセルのエントリデータがエントリキ
ーと一致し、且つ該エントリデータのあるビット位置に
ある第１のターナリセルの内容が有効データであると
き、該ビット位置における有効データの存在を広報する
有効データ検出回路と、該ビット位置における有効デー
タの存在が広報されている状態で該ビット位置にある第
２のターナリセルに無効データが存在する場合に、該第
２のターナリセルと同一のワード線に接続される複数の
ターナリセルのエントリデータを不一致であると判定す
るロンゲストマッチ検出回路を含むことを特徴とする。

【０００６】上記発明においては、ロンゲストマッチの
エントリデータを検出するために、各ターナリセルに広
報機能を備える。この広報機能は、自らのターナリセル
の属するエントリデータが一致データであり、しかも自
らのセルの内容が有効データであるときに、同一のビッ
ト位置にある他のターナリセルに対して、自らが有効デ
ータであることを広報する。このようにして有効データ
の存在が広報されると、同一のビット位置にある他のタ
ーナリセルは、自らのセルの内容が無効データである場
合には、自らのターナリセルの属するエントリデータが
一致データであるがロンゲストマッチではないことが判
明するので、データ一致を示す状態からデータ不一致を
示す状態に変更する。

【０００７】このように、あるセルの内容が無効データ
であり、同一ビット位置の他のセルにエントリデータが
一致する有効データが存在する場合には、自らの属する
エントリデータが最優先データでないことを判断して、
このエントリデータを最優先データの候補からおろす。
これによって、最終的に残ったエントリデータを、最優
先データとして検出することが出来る。

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。

【０００８】最初に、実施例の理解を容易にするため
に、本発明の原理を説明する。

【０００９】ＣＡＭにおいて、エントリキー及びエント
リデータは、１、０、及びｘ（マスク或いはマスクプレ
フィックス）の３値からなるターナリデータ（Ternar
y）である。図１は、ＣＡＭにおいて一般的に用いられ
るターナリセルを示す。

【００１０】図１のターナリセル１０は、ＮＭＯＳトラ
ンジスタ１１乃至１８とインバータ１９乃至２２とを含
む。インバータ１９及び２０で１ビットを格納するラッ
チを形成し、インバータ２１及び２２で１ビットを格納
するラッチを形成する。ターナリセル１０が１を格納す
る場合には、ノードＮ１が０でノードＮ２が１になるよ
うにデータが格納される。ターナリセル１０が０を格納
する場合には、ノードＮ１が１でノードＮ２が０になる
ようにデータが格納される。またターナリセル１０がｘ
を格納する場合には、ノードＮ１及びノードＮ２が双方
とも０になるようにデータが格納される。なおデータ格
納は、ビット線ＢＬ（１）及び／ＢＬ（１）とビット線
ＢＬ（２）及び／ＢＬ（２）にデータを供給して、ワー
ド線ＷＬを活性化することにより行われる。

【００１１】エントリキーは、サーチバスＳＢ及び／Ｓ
Ｂから供給される。エントリキーが１の場合には、サー
チバスＳＢ及び／ＳＢはそれぞれ１及び０となる。また
エントリキーが０の場合には、サーチバスＳＢ及び／Ｓ
Ｂはそれぞれ０及び１となる。更に、エントリキーがｘ
の場合には、サーチバスＳＢ及び／ＳＢは双方共に０と
なる。従って、エントリキーの０／１がエントリデータ
の０／１と一致する場合には、マッチラインＭＬはＨＩ
ＧＨのままである。不一致の場合にはＮＭＯＳトランジ
スタ１３及び１４が同時に導通するか、或いはＮＭＯＳ
トランジスタ１７及び１８が同時に導通し、結果として
マッチラインＭＬはグランドに接続されてＬＯＷとな
る。またエントリキー或いはエントリデータの何れか一
方がマスクｘであるときは、マッチラインＭＬはＨＩＧ
Ｈのままである。

【００１２】このようなターナリセル１０が、並列に接
続されて、複数のデータ列からなるエントリキーに対す
る一致／不一致が判定される。

【００１３】図２は、ターナリセル１０が縦横に配置さ
れたセルマトリックスを示す。図２に示されるように、
行列状に配置されたターナリセル１０のうち、行方向の
ターナリセル１０のマッチラインＭＬを共通とする。こ
のような構成において、サーチバスＳＢ及び／ＳＢに供
給されるエントリキーが、行方向に配置された複数のタ
ーナリセル１０のデータ列であるエントリデータと一致
すると、マッチラインＭＬはＨＩＧＨである。またエン
トリキーとエントリデータとの間に一箇所でも不一致が
あると、不一致箇所のターナリセル１０においてマッチ
ラインＭＬがグランドに接続されるために、マッチライ
ンＭＬはＬＯＷとなる。

【００１４】エントリキー或いはエントリデータにマス
クｘが含まれる場合には、その箇所においては不一致判
定が出ることは無く、データの一致／不一致には無関係
なドントケアとなる。従って、例えば、“001011xx”が
エントリキーであるときは、“00101xxx” や“0010110
x”のエントリデータは一致判定となる。なおマスクデ
ータ即ち非有効データは、必ずＬＳＧ側に連続して並ぶ
ように存在し、マスクデータが有効データの間に挟まれ
るように存在することはない一般的に、エントリデータ
の優先順位は、マスクｘの数によって決定される。即
ち、エントリデータのうちでマスクｘの数が最も少ない
ものが最優先のエントリデータであり、マスクｘの数が
最も多いものが最も優先順位の低いエントリデータであ
る。例えば、以下の複数のエントリデータは、最初の行
のものが最優先であり、下の行に行くほど順番に優先順
位が低くなる。

【００１５】“00101001” “1011100x” “011000xx” “11101xxx” “1001xxxx” 従って、エントリキーと一致するエントリデータが複数
個存在する場合、一致するエントリデータのうちで、マ
スクｘの数が最も少ないものを最優先のエントリデータ
として検出し、そのメモリアドレスをＣＡＭの出力とす
ればよい。

【００１６】本発明においては、マスクｘの数が最も少
ないものを最優先のエントリデータとして検出する。こ
の目的のために、マスクデータ即ち非有効データは必ず
ＬＳＧ側に連続して並ぶように存在し、マスクデータが
有効データの間に挟まれるように存在することはないと
いう性質を利用する。例えば、エントリキーが“001011
1x”であるとして、以下のような複数の一致エントリデ
ータが存在するとする。

【００１７】“0010110x” （第１のエントリデータ） “001011xx” （第２のエントリデータ） “00101xxx” （第３のエントリデータ） “0010xxxx” （第４のエントリデータ）この場合、第４のエントリデータにおいては、右から４
番目のビットがマスクデータであり、第１乃至第３のエ
ントリデータの同じ位置のビットである右から４番目の
ビットが有効データであることから、第４のエントリデ
ータはマスク数が最小の一致データではない。また第３
のエントリデータにおいては、右から３番目のビットが
マスクデータであり、第１及び第２のエントリデータの
同じ位置のビットである右から３番目のビットが有効デ
ータであることから、第３のエントリデータはマスク数
が最小の一致データではない。また第２のエントリデー
タにおいては、右から２番目のビットがマスクデータで
あり、第１のエントリデータの同じ位置のビットである
右から２番目のビットが有効データであることから、第
２のエントリデータはマスク数が最小の一致データでは
ない。従って、第２乃至第４のエントリデータは、マス
ク数が最小である一致データではないことが分かる。こ
れによって、第２乃至第４のエントリデータを除いて唯
一残った第１のエントリデータが、マスク数が最小であ
る一致データであることになる。

【００１８】以降、マスクデータ数が最小である一致エ
ントリデータ即ち有効データ長が最長である一致エント
リデータを、ロンゲストマッチ（longest match）のエ
ントリデータと呼ぶ。

【００１９】本発明においては、ロンゲストマッチ（lo
ngest match）のエントリデータを検出するために、各
ターナリセル１０に広報機能を備える。この広報機能
は、自らのターナリセル１０の属するエントリデータが
一致データであり、しかも自らのセルの内容が有効デー
タであるときに、同一のビット位置にある他のターナリ
セル１０に対して、自らが有効データであることを広報
する。このようにして有効データの存在が広報される
と、同一のビット位置にある他のターナリセル１０は、
自らのセルの内容がマスクデータである場合には、自ら
のターナリセル１０の属するエントリデータが一致デー
タであるがロンゲストマッチではないことが判明するの
で、データ一致を示すマッチラインＭＬをＬＯＷに引き
下げる。

【００２０】このように本発明においては、あるセルの
内容がマスクデータであり、同一ビット位置の他のセル
にエントリデータが一致する有効データが存在する場合
には、自らの属するエントリデータが最優先データでな
いことを判断して、このエントリデータを最優先データ
の候補からおろす。これによって、最終的に残ったエン
トリデータを、最優先データとして検出することが出来
る。

【００２１】図３は、本発明による連想記憶装置のセル
の構成を示すブロック図である。

【００２２】本発明によるＣＡＭセル２５は、ターナリ
セル１０、有効データ検出回路２６、及びロンゲストマ
ッチ検出回路２７を含む。ここで有効データ検出回路２
６が、上記の広報機能を備える回路である。

【００２３】ターナリセル１０は、例えば図１に示すよ
うな構成であり、１、０、及びｘ（マスク或いはマスク
プレフィックス）の３値からなるターナリデータを格納
する。データ格納は、ビット線ＢＬ及び／ＢＬ（実際に
は図１に示されるようにＢＬ（１）及び／ＢＬ（１）と
ＢＬ（２）及び／ＢＬ（２））にデータを供給して、ワ
ード線ＷＬを活性化することにより行われる。またエン
トリキーは、サーチバスＳＢ及び／ＳＢから供給され
る。

【００２４】有効データ検出回路２６は、ターナリセル
１０の内容の有効／無効を示す信号をターナリセル１０
から受け取ると共に、マッチラインＭＬ上に現れている
信号を入力として受け取る。同一ワード線上のＣＡＭセ
ル即ちエントリデータを構成するＣＡＭセルが全て一致
状態の時に、有効データ検出回路２６がマッチラインＭ
Ｌから受け取る信号はＨＩＧＨである。マッチラインＭ
ＬからＨＩＧＨ信号を受け取り、かつターナリセル１０
の内容が有効データであると、有効データ検出回路２６
は、プライオリティーバスＰＢに自らのセルが有効デー
タであることを通知する信号を送出する。例えばこれを
通知するために、プライオリティーバスＰＢのレベルを
ＬＯＷにする。

【００２５】ロンゲストマッチ検出回路２７は、ターナ
リセル１０の内容の有効／無効を示す信号をターナリセ
ル１０から受け取ると共に、プライオリティーバスＰＢ
上に現れている信号を入力として受け取る。ターナリセ
ル１０の内容が無効データ（マスクデータ）である場
合、プライオリティーバスＰＢ上に有効データの存在を
通知する信号がのっていれば、ロンゲストマッチ検出回
路２７はマッチラインＭＬをＬＯＷにする。ターナリセ
ル１０の内容が無効データ（マスクデータ）であって
も、プライオリティーバスＰＢ上に有効データの存在を
通知する信号がのっていなければ、ロンゲストマッチ検
出回路２７はマッチラインＭＬに対して何ら操作をしな
い。マッチラインＭＬが最初からＬＯＷであれば、ロン
ゲストマッチ検出回路２７の動作は無関係である。また
ターナリセル１０の内容が有効データであれば、ロンゲ
ストマッチ検出回路２７はマッチラインＭＬに対して何
ら操作をしない。

【００２６】このように有効データ検出回路２６が広報
機能を備え、自らのターナリセル１０の属するエントリ
データが一致データであり、しかも自らのセルの内容が
有効データであるときに、同一のビット位置にある他の
ＣＡＭセル２５に対して、自らが有効データであること
をプライオリティーバスＰＢを介して広報する。プライ
オリティーバスＰＢ上に有効データの存在が広報される
と、ロンゲストマッチ検出回路２７は、自らのセルの内
容がマスクデータである場合に、自らのＣＡＭセル２５
の属するエントリデータがロンゲストマッチではないこ
とが判明するので、データ一致を示すマッチラインＭＬ
をＬＯＷに引き下げる。

【００２７】このようにして本発明においては、図３の
ＣＡＭセル２５を用いることにより、あるセルの内容が
マスクデータであり、同一ビット位置の他のセルに有効
データが存在する場合には、自らの属するエントリデー
タが最優先データでないことを判断して、このエントリ
データを最優先データの候補からおろす。これによっ
て、最終的に残ったエントリデータを、最優先データと
して検出することが出来る。

【００２８】図４は、本発明による連想記憶装置の全体
構成を示すブロック図である。

【００２９】図４の連想記憶装置３０は、ＣＡＭセル配
列３１、サーチバスドライバ３２、マッチラインセンス
アンプ３３、プライオリティーエンコーダ３４、アドレ
スデコーダ３５、ワードラインドライバ３６、及びセン
スアンプ＆ライトアンプ３７を含む。

【００３０】ＣＡＭセル配列３１には、図３に示される
ＣＡＭセル２５が縦横に配置され、サーチバスドライバ
３２からのサーチバスＳＢ及び／ＳＢと、ワードライン
ドライバ３６からのワード線ＷＬと、センスアンプ＆ラ
イトアンプ３７からのビット線ＢＬ及び／ＢＬとが、各
ＣＡＭセル２５に接続される。また同一のワード線ＷＬ
に接続される複数のＣＡＭセル２５は、同一のマッチラ
インＭＬを共有し、マッチラインＭＬはマッチラインセ
ンスアンプ３３へと供給される。またエントリデータの
同一のビット位置に対応する複数のＣＡＭセル２５は、
プライオリティーバスＰＢを共有する。図３を参照して
説明したように、このプライオリティーバスＰＢを介し
て、一致エントリデータの有効データの存在が広報され
る。

【００３１】サーチバスドライバ３２は、外部から入力
されるエントリキーに応じて、サーチバスＳＢを駆動す
る。アドレスデコーダ３５は、外部から入力される書き
込みアドレスをデコードして、デコード結果をワードラ
インドライバ３６に供給する。ワードラインドライバ３
６は、デコード結果に応じて、入力アドレスに対応する
ワード線ＷＬを選択活性化する。センスアンプ＆ライト
アンプ３７は、外部から入力される書き込みデータを増
幅してＣＡＭセル配列３１に供給すると共に、ＣＡＭセ
ル配列３１から読み出されるデータを増幅して装置外部
に出力する。マッチラインセンスアンプ３３は、マッチ
ラインＭＬの信号を増幅して、プライオリティーエンコ
ーダ３４に供給する。プライオリティーエンコーダ３４
は、ロンゲストマッチのマッチラインＭＬに対応するア
ドレスをエンコードして、最優先マッチデータのアドレ
スとして装置外部に出力する。

【００３２】なおプライオリティーエンコーダ３４は、
仮にエントリデータ一致を示すマッチラインＭＬが複数
ある場合、例えば最小アドレスに対応するマッチライン
ＭＬのアドレスを、最優先マッチデータのアドレスとし
て装置外部に出力するように構成される。

【００３３】ここで本発明の原理によれば、前記広報機
能によって、最優先でない（ロンゲストマッチでない）
エントリデータは、最優先データの候補からおろされ
る。従って、基本的には、マッチラインＭＬは一本だけ
がロンゲストマッチを示すはずである。しかしながら、
例えば、通常とは異なった使用方法として、エントリキ
ーが“001011xx”であり、以下のような複数の一致エン
トリデータが存在するとする。

【００３４】“0010110x” （第１のエントリデータ） “0010111x” （第２のエントリデータ） “00101xxx” （第３のエントリデータ） “0010xxxx” （第４のエントリデータ）このとき第１のエントリデータと第２のエントリデータ
との双方が、ロンゲストマッチとして検出されてしまう
ことになる。従って、このような通常とは異なった使用
をする場合に備えて、プライオリティーエンコーダ３４
には、エントリデータ一致を示すマッチラインＭＬが複
数ある場合に備えて、それに対応できる構成を備えてお
くことが望ましい。

【００３５】図５は、本発明によるＣＡＭセル２５の構
成を示す回路図である。

【００３６】図５のＣＡＭセル２５は、図４にも示され
るように、ターナリセル１０、有効データ検出回路２
６、及びロンゲストマッチ検出回路２７を含む。

【００３７】ターナリセル１０は、ＮＭＯＳトランジス
タ１１乃至１８とインバータ１９乃至２２とを含む。イ
ンバータ１９及び２０で１ビットを格納するラッチを形
成し、インバータ２１及び２２で１ビットを格納するラ
ッチを形成する。ターナリセル１０が１を格納する場合
には、ノードＮ１が０でノードＮ２が１になるようにデ
ータが格納される。ターナリセル１０が０を格納する場
合には、ノードＮ１が１でノードＮ２が０になるように
データが格納される。またターナリセル１０がマスクデ
ータｘを格納する場合には、ノードＮ１及びノードＮ２
が双方とも０になるようにデータが格納される。なおデ
ータ格納は、ビット線ＢＬ（１）及び／ＢＬ（１）とビ
ット線ＢＬ（２）及び／ＢＬ（２）にデータを供給し
て、ワード線ＷＬを活性化することにより行われる。こ
のターナリセル１０の動作は、図１を参照して詳細に説
明したとおりである。

【００３８】有効データ検出回路２６は、ＮＭＯＳトラ
ンジスタ４１乃至４４を含む。ＮＭＯＳトランジスタ４
１のゲートには、制御信号線ＰＳの信号が供給される。
ＮＭＯＳトランジスタ４２のゲートには、マッチライン
ＭＬの信号が供給される。ＮＭＯＳトランジスタ４３の
ゲートには、ターナリセル１０のノードＮ１の信号が供
給され、ＮＭＯＳトランジスタ４４のゲートには、ター
ナリセル１０のノードＮ２の信号が供給される。有効デ
ータ検出回路２６は、当該エントリデータが一致でマッ
チラインＭＬがＨＩＧＨである状態で、かつターナリセ
ル１０の内容が有効データである場合に、プライオリテ
ィーバスＰＢをＬＯＷに引き下げる。これによって、同
一のビット位置にある他のＣＡＭセル２５に、自らのセ
ルにある有効データの存在を広報する。

【００３９】初期状態において、マッチラインＭＬを、
ハイレベルにプリチャージするか、或いはプルアップ状
態にしてハイレベルに保持する。制御信号線ＰＳは、初
期状態においてＬＯＷレベルに固定しておく。これは、
サーチバスＳＢ及び／ＳＢにエントリキーが伝播される
前の状態で、回路が誤動作することを防ぐためである。
即ち、サーチバスＳＢ及び／ＳＢにエントリキーが伝播
される前は、セルの内容に対する一致／不一致の判定が
まだ実行されていない状態であり、この状態では、マッ
チラインＭＬはセルの内容に関わらずＨＩＧＨである。
この時、有効データ検出回路２６は、当該データが不一
致であってもセル内容が有効データであれば、誤ってプ
ライオリティーバスＰＢをＬＯＷに引き下げてしまうこ
とになる。これを防ぐために、制御信号線ＰＳは、初期
状態においてＬＯＷレベルに固定しておいて、その後サ
ーチバスＳＢ及び／ＳＢが駆動された後に、ＨＩＧＨレ
ベルに設定される。

【００４０】有効データ検出回路２６において、当該エ
ントリデータが一致でマッチラインＭＬがＨＩＧＨであ
ると、ＮＭＯＳトランジスタ４２が導通する。またター
ナリセル１０の内容が有効データであると、ＮＭＯＳト
ランジスタ４３或いは４４が導通する。また制御信号線
ＰＳは上述のようにＨＩＧＨとなっているので、ＮＭＯ
Ｓトランジスタ４１も導通状態である。従って有効デー
タ検出回路２６は、当該エントリデータが一致でマッチ
ラインＭＬがＨＩＧＨである状態で、かつターナリセル
１０の内容が有効データである場合に、プライオリティ
ーバスＰＢをＬＯＷに引き下げる。

【００４１】ロンゲストマッチ検出回路２７は、ＮＭＯ
Ｓトランジスタ４５乃至４８、及びインバータ４９を含
む。ＮＭＯＳトランジスタ４５のゲートには、プライオ
リティーバスＰＢの信号の反転信号がインバータ４９を
介して入力される。ＮＭＯＳトランジスタ４６のゲート
には、制御信号線ＰＳの信号が供給される。ＮＭＯＳト
ランジスタ４７のゲートには、ターナリセル１０のノー
ドＮ１の反転信号が供給され、ＮＭＯＳトランジスタ４
４のゲートには、ターナリセル１０のノードＮ２の反転
信号が供給される。

【００４２】プライオリティーバスＰＢがＬＯＷにな
り、有効データの存在が広報されると、ＮＭＯＳトラン
ジスタ４５が導通する。またターナリセル１０の内容が
無効データ（マスクデータｘ）である場合には、ノード
Ｎ１及びＮ２は双方ともＬＯＷレベルであり、この反転
信号をゲートに供給されるＮＭＯＳトランジスタ４７及
び４８は双方とも導通する。また制御信号線ＰＳは上述
のようにＨＩＧＨとなっているので、ＮＭＯＳトランジ
スタ４６も導通状態である。従って、有効データの存在
が広報されてプライオリティーバスＰＢがＬＯＷである
状態で、ターナリセル１０の内容が無効データである場
合には、ＮＭＯＳトランジスタ４５乃至４８が全て導通
されて、マッチラインＭＬをＬＯＷに引き下げる。

【００４３】このように有効データ検出回路２６が広報
機能を備え、自らのターナリセル１０の属するエントリ
データが一致データであり、しかも自らのセルの内容が
有効データであるときに、同一のビット位置にある他の
ＣＡＭセル２５に対して、自らが有効データであること
を、プライオリティーバスＰＢをＬＯＷにすることで広
報する。プライオリティーバスＰＢ上に有効データの存
在が広報されると、ロンゲストマッチ検出回路２７は、
自らのセルの内容がマスクデータである場合に、自らの
ＣＡＭセル２５の属するエントリデータがロンゲストマ
ッチではないことが判明するので、データ一致を示すマ
ッチラインＭＬをＬＯＷに引き下げる。

【００４４】図６は、エントリデータが一致している状
態で自らのセルの内容が有効データの場合において各信
号の変化を示すタイムチャートである。

【００４５】図６（ａ）はサーチバスＳＢ及び／ＳＢの
信号、（ｂ）はマッチラインＭＬの信号、（ｃ）は制御
信号線ＰＳの信号、（ｄ）はプライオリティーバスＰＢ
の信号、（ｄ）はマッチラインＭＬ及びプライオリティ
ーバスＰＢをプリチャージする信号を示す。図６に示さ
れるように、サーチバスＳＢ及び／ＳＢが駆動された後
に、制御信号線ＰＳがＨＩＧＨに設定される。エントリ
データが一致している状態で自らのセルの内容が有効デ
ータの場合においては、有効データの信号（図示せず）
と、制御信号線ＰＳのＨＩＧＨ信号と、マッチラインＭ
ＬのＨＩＧＨ信号とによって、プライオリティーバスＰ
Ｂの信号がＬＯＷに引き下げられる。この場合、自らの
セルの内容が有効データであるので、プライオリティー
バスＰＢの信号がＬＯＷになっても、マッチラインＭＬ
の信号レベルはＨＩＧＨのままである。サーチバスＳＢ
及び／ＳＢの駆動が終了すると、プライオリティーバス
ＰＢ及びマッチラインＭＬはＨＩＧＨにプリチャージさ
れる。

【００４６】図７は、エントリデータが一致している状
態で自らのセルの内容が無効データであり、同一ビット
位置の他のセルに有効データが存在する場合において、
各信号の変化を示すタイムチャートである。

【００４７】図７に示されるように、サーチバスＳＢ及
び／ＳＢが駆動された後に、制御信号線ＰＳがＨＩＧＨ
に設定される。エントリデータが一致している状態で自
らのセルの内容が無効データの場合においては、自らの
ＣＡＭセル２５は、プライオリティーバスＰＢをＬＯＷ
に引き下げることはしない。しかし図７の例では、同一
ビット位置にある他のＣＡＭセル２５に有効データが存
在するので、プライオリティーバスＰＢの信号がＬＯＷ
に引き下げられる。この場合、図７に示される自らのセ
ルの内容は無効データであるので、プライオリティーバ
スＰＢの信号がＬＯＷになると、これに応じて、マッチ
ラインＭＬの信号レベルはＬＯＷに引き下げられる。サ
ーチバスＳＢ及び／ＳＢの駆動が終了すると、プライオ
リティーバスＰＢ及びマッチラインＭＬはＨＩＧＨにプ
リチャージされる。

【００４８】図８は、エントリデータが一致している状
態で自らのセルの内容が無効データであり、同一ビット
位置の他のセルに有効データが存在しない場合におい
て、各信号の変化を示すタイムチャートである。

【００４９】図８に示されるように、サーチバスＳＢ及
び／ＳＢが駆動された後に、制御信号線ＰＳがＨＩＧＨ
に設定される。エントリデータが一致している状態で自
らのセルの内容が無効データの場合においては、自らの
ＣＡＭセル２５は、プライオリティーバスＰＢをＬＯＷ
に引き下げることはしない。また図８の例では、同一ビ
ット位置にある他のＣＡＭセル２５にも有効データが存
在しないので、プライオリティーバスＰＢの信号はＨＩ
ＧＨのままである。従って、マッチラインＭＬの信号レ
ベルは、ＨＩＧＨのままであり。サーチバスＳＢ及び／
ＳＢの駆動が終了すると、プライオリティーバスＰＢ及
びマッチラインＭＬはＨＩＧＨレベルにプリチャージさ
れる。

【００５０】図９は、本発明によるＣＡＭセル２５の別
の実施例の構成を示す回路図である。

【００５１】図９のＣＡＭセル５０は、ターナリセル５
１、有効データ検出回路５２、及びロンゲストマッチ検
出回路５３を含む。

【００５２】ターナリセル５１は、ＮＭＯＳトランジス
タ６１乃至６９とインバータ７０乃至７３とを含む。イ
ンバータ７０及び７１で１ビットを格納するラッチを形
成し、インバータ７２及び７３で１ビットを格納するラ
ッチを形成する。ターナリセル５１が１を格納する場合
には、ノードＮ１が０でノードＮ２が１になるようにデ
ータが格納される。ターナリセル５１が０を格納する場
合には、ノードＮ１が１でノードＮ２が１になるように
データが格納される。またターナリセル５１がマスクデ
ータｘを格納する場合には、ノードＮ１はドントケアで
ノードＮ２が０になるようにデータが格納される。なお
データ格納は、ビット線ＢＬ（１）及び／ＢＬ（１）と
ビット線ＢＬ（２）及び／ＢＬ（２）にデータを供給し
て、ワード線ＷＬを活性化することにより行われる。

【００５３】有効データ検出回路５２は、ＮＭＯＳトラ
ンジスタ８４乃至８６を含む。有効データ検出回路５２
において、当該エントリデータが一致でマッチラインＭ
ＬがＨＩＧＨであると、ＮＭＯＳトランジスタ８５が導
通する。またターナリセル５１の内容が有効データであ
ると、ノードＮ２がＨＩＧＨであるので、ＮＭＯＳトラ
ンジスタ８４が導通する。また制御信号線ＰＳはＨＩＧ
Ｈとなっているので、ＮＭＯＳトランジスタ８６も導通
状態である。従って有効データ検出回路５２は、当該エ
ントリデータが一致でマッチラインＭＬがＨＩＧＨであ
る状態で、かつターナリセル５１の内容が有効データで
ある場合に、プライオリティーバスＰＢをＬＯＷに引き
下げる。

【００５４】ロンゲストマッチ検出回路５３は、ＮＭＯ
Ｓトランジスタ８１乃至８３、及びインバータ８７を含
む。プライオリティーバスＰＢがＬＯＷになり、有効デ
ータの存在が広報されると、ＮＭＯＳトランジスタ８３
が導通する。またターナリセル５１の内容が無効データ
（マスクデータｘ）である場合には、ノードＮ２はＬＯ
Ｗレベルであり、この反転信号をゲートに供給されるＮ
ＭＯＳトランジスタ８１が導通する。また制御信号線Ｐ
ＳはＨＩＧＨとなっているので、ＮＭＯＳトランジスタ
８２も導通状態である。従って、有効データの存在が広
報されてプライオリティーバスＰＢがＬＯＷである状態
で、ターナリセル５１の内容が無効データである場合に
は、ＮＭＯＳトランジスタ８１乃至８３が全て導通され
て、マッチラインＭＬをＬＯＷに引き下げる。

【００５５】このように有効データ検出回路５２が広報
機能を備え、自らのターナリセル５１の属するエントリ
データが一致データであり、しかも自らのセルの内容が
有効データであるときに、同一のビット位置にある他の
ＣＡＭセル５０に対して、自らが有効データであること
を、プライオリティーバスＰＢをＬＯＷにすることで広
報する。プライオリティーバスＰＢ上に有効データの存
在が広報されると、ロンゲストマッチ検出回路５３は、
自らのセルの内容がマスクデータである場合に、自らの
ＣＡＭセル５０の属するエントリデータがロンゲストマ
ッチではないことが判明するので、データ一致を示すマ
ッチラインＭＬをＬＯＷに引き下げる。

【００５６】図９のＣＡＭセル５０の構成においては、
図５のＣＡＭセル２５の構成と比較して、有効データ検
出回路５２及びロンゲストマッチ検出回路５３のＮＭＯ
Ｓトランジスタの数を減らすことが出来る。ＣＡＭセル
は、図４に示されるようなＣＡＭセル配列３１において
多数個が縦横に配置されるので、各ＣＡＭセルにおける
回路素子の数が若干であっても減ることは、ＣＡＭセル
配列３１の回路規模を減少するうえで大きな効果があ
る。

【００５７】図１０は、制御信号線ＰＳの制御機構を示
す構成図である。

【００５８】上記説明においては、制御信号線ＰＳは、
同一のワードにおいて一律にＨＩＧＨになるものとして
説明された。即ち、同一ワード上の全てのＣＡＭセル２
５（或いは５０）に対して、制御信号線ＰＳがＨＩＧＨ
となり、各ＣＡＭセルにおいて有効データ検出回路とロ
ンゲストマッチ検出回路が動作する。しかしながら有効
データ検出回路とロンゲストマッチ検出回路の動作は、
同一ビット位置のデータが全て有効データである場合に
は、特に実行する必要がない動作である。従って、同一
ビット位置のデータが全て有効データであるビット位置
においては、制御信号線ＰＳをＨＩＧＨとしないこと
で、消費電力の削減を図ることが出来る。

【００５９】図１０においては、（ａ）に示されるセル
マトリクスイメージのように、セル配列に格納されるエ
ントリデータのうちで、最長のマスクデータの数（マス
クプレフィックスの数）が５であるとする。このとき図
１０（ｂ）に示されるように、制御信号線ＰＳを制御す
るＰＳコントロールレジスタ９１を設けておき、この最
長マスクデータの数に対応して、ＰＳコントロールレジ
スタ９１の各ビットに０及び１のデータを格納する。こ
の例では、最長マスクデータの数に等しい数である５つ
の１を、ＰＳコントロールレジスタ９１に連続して並べ
るように格納する。それ以外のビットには、０を格納し
ておく。

【００６０】更に複数のＡＮＤ回路が、ＰＳコントロー
ルレジスタ９１の各ビットに対して設けられる。例えば
ＡＮＤ回路９２は、ＰＳコントロールレジスタ９１の右
から６番目のビットに対応し、ＡＮＤ回路９３は、ＰＳ
コントロールレジスタ９１の一番右のビットに対応す
る。これらのＡＮＤ回路は、ＰＳタイミング信号とＰＳ
コントロールレジスタ９１の各ビットとのＡＮＤをとる
ことで、各ビット位置に対する制御信号線ＰＳの信号を
生成する。これによって、マスクデータの長さが最長で
あるエントリデータのマスクデータの位置でのみ、有効
データ検出回路及びロンゲストマッチ検出回路を駆動す
ることが出来る。従って、図１０の構成を用いれば、無
駄な電力消費を無くすことが可能となる。

【００６１】図１１は、本発明による連想記憶装置の変
形例におけるＣＡＭセル及びその周辺の構成を示す回路
図である。図１１において、図５と同一の構成要素は同
一の参照番号で参照し、その説明は省略する。

【００６２】図１１のＣＡＭセル２５Ａは、ターナリセ
ル１０、有効データ検出回路２６、及びロンゲストマッ
チ検出回路２７Ａを含む。ここでターナリセル１０及び
有効データ検出回路２６は、図５の構成と同一である。
ロンゲストマッチ検出回路２７Ａにおいては、図５のロ
ンゲストマッチ検出回路２７からインバータ４９及びＮ
ＭＯＳトランジスタ４６が削除されている。

【００６３】有効データ検出回路２６は、図５の構成と
同様に、プライオリティーバスＰＢに接続される。これ
によって、当該エントリデータが一致でマッチラインＭ
ＬがＨＩＧＨである状態で、かつターナリセル１０の内
容が有効データである場合に、プライオリティーバスＰ
ＢをＬＯＷに引き下げる。

【００６４】プライオリティーバスＰＢは、ＰＢリピー
タ１０１に接続される。ＰＢリピータ１０１は、インバ
ータ１０２及びＮＯＲ回路１０３を含む。インバータ１
０２は制御信号線ＰＳの信号を受け取り、出力をＮＯＲ
回路１０３に供給する。従って制御信号線ＰＳの信号が
ＨＩＧＨのときに、ＮＯＲ回路１０３は、プライオリテ
ィーバスＰＢ上の信号に対する反転回路として動作す
る。制御信号線ＰＳの信号がＬＯＷのときは、ＮＯＲ回
路１０３の出力はＬＯＷに固定である。

【００６５】ここでＮＯＲ回路１０３の出力は、リピー
トプライオリティーバスＲＰＢとして、同一ビット位置
にある各ＣＡＭセル２５Ａに供給される。

【００６６】プライオリティーバスＰＢがＬＯＷに引き
下げられると、制御信号線ＰＳの信号がＨＩＧＨである
場合に、リピートプライオリティーバスＲＰＢがＨＩＧ
Ｈとなる。このリピートプライオリティーバスＲＰＢの
ＨＩＧＨ信号が、ロンゲストマッチ検出回路２７ＡのＮ
ＭＯＳトランジスタ４５のゲートに入力されて、当該セ
ルのデータが無効である場合には、マッチラインＭＬの
レベルがＬＯＷに引き下げられる。

【００６７】このように図１１の構成では、図５におけ
るロンゲストマッチ検出回路２７のインバータ４９の役
割とＮＡＮＤ回路４６の役割を、ＰＢリピータ１０１に
よって代用させる。これによって、図５の構成と同一の
動作を、各ＣＡＭセルあたりの回路素子数を少なくして
実現することが出来る。

【００６８】図１２は、ＰＢリピータを図９の構成に適
用した場合の構成を示す回路図である。図１２におい
て、図９と同一の構成要素は同一の参照番号で参照し、
その説明は省略する。

【００６９】図１１のＣＡＭセル５０Ａは、ターナリセ
ル５１、有効データ検出回路５２、及びロンゲストマッ
チ検出回路５３Ａを含む。ここでターナリセル５１及び
有効データ検出回路５２は、図９の構成と同一である。
ロンゲストマッチ検出回路５３Ａにおいては、図９のロ
ンゲストマッチ検出回路５３からインバータ８７及びＮ
ＭＯＳトランジスタ８２が削除されている。

【００７０】プライオリティーバスＰＢは、ＰＢリピー
タ１０１に接続される。ＰＢリピータ１０１の出力は、
リピートプライオリティーバスＲＰＢとして、同一ビッ
ト位置にある各ＣＡＭセル２５Ａに供給される。

【００７１】プライオリティーバスＰＢがＬＯＷに引き
下げられると、制御信号線ＰＳの信号がＨＩＧＨである
場合に、リピートプライオリティーバスＲＰＢがＨＩＧ
Ｈとなる。このリピートプライオリティーバスＲＰＢの
ＨＩＧＨ信号が、ロンゲストマッチ検出回路５３ＡのＮ
ＭＯＳトランジスタ８３のゲートに入力されて、当該セ
ルのデータが無効である場合には、マッチラインＭＬの
レベルがＬＯＷに引き下げられる。

【００７２】このように図１２の構成では、図９におけ
るロンゲストマッチ検出回路５３のインバータ８７の役
割とＮＡＮＤ回路８２の役割を、ＰＢリピータ１０１に
よって代用させる。これによって、図９の構成と同一の
動作を、各ＣＡＭセルあたりの回路素子数を少なくして
実現することが出来る。

【００７３】図１３は、本発明による連想記憶装置の更
なる変形例におけるＣＡＭセル及びその周辺の構成を示
す回路図である。図１３において、図１１と同一の構成
要素は同一の参照番号で参照し、その説明は省略する。

【００７４】図１３のＣＡＭセル２５Ｂは、ターナリセ
ル１０、有効データ検出回路２６Ａ、及びロンゲストマ
ッチ検出回路２７Ａを含む。ここでターナリセル１０及
びロンゲストマッチ検出回路２７Ａは、図１１の構成と
同一である。有効データ検出回路２６Ａにおいては、図
１１の有効データ検出回路２６からＮＭＯＳトランジス
タ４１が削除されている。

【００７５】図１３の構成において、マッチラインＭＬ
は、有効データ検出回路２６Ａにもロンゲストマッチ検
出回路２７Ａにも接続されない。マッチラインＭＬは、
ＭＬセンスアンプ１２１に接続される。ＭＬセンスアン
プ１２１はマッチラインＭＬの信号レベルを増幅し、増
幅された出力が、クロック信号Φに同期してフリップフ
ロップ１２２にラッチされる。ラッチされたデータはＲ
ＭＬドライバ１２３に入力され、ＲＭＬドライバ１２３
がリピートマッチラインＲＭＬを駆動する。これによっ
てリピートマッチラインＲＭＬには、マッチラインＭＬ
の信号が、クロック信号Φの１クロック後に現れる。

【００７６】有効データ検出回路２６Ａは、リピートマ
ッチラインＲＭＬの信号を入力とすると共に、プライオ
リティーバスＰＢに接続される。これによって、当該エ
ントリデータが一致でリピートマッチラインＲＭＬがＨ
ＩＧＨである状態で、かつターナリセル１０の内容が有
効データである場合に、プライオリティーバスＰＢをＬ
ＯＷに引き下げる。

【００７７】プライオリティーバスＰＢは、ＰＢセンス
アンプ１１１に接続される。ＰＢセンスアンプ１１１は
プライオリティーバスＰＢの信号レベルを増幅し、増幅
された出力が、クロック信号Φに同期してフリップフロ
ップ１１２にラッチされる。ラッチされたデータは、イ
ンバータ１１３を介してＲＰＢドライバ１１４に入力さ
れ、ＲＰＢドライバ１１４がリピートプライオリティー
バスＲＰＢを駆動する。これによってリピートプライオ
リティーバスＲＰＢには、プライオリティーバスＰＢの
反転信号が、クロック信号Φの１クロック後に現れる。

【００７８】リピートプライオリティーバスＲＰＢは、
同一ビット位置にある各ＣＡＭセル２５Ｂに供給され
る。

【００７９】図１４は、図１３の構成においてサーチバ
スＳＢ及び／ＳＢの活性化から、リピートプライオリテ
ィーバスＲＰＢの変化までのタイミングを示す図であ
る。図１４において、（ａ）はクロック信号（図１３の
Φ）、（ｂ）はサーチバスＳＢ及び／ＳＢ、（ｃ）はマ
ッチラインＭＬ、（ｄ）はＭＬセンスアンプ１２１の出
力、（ｅ）はフリップフロップ１２２の出力、（ｆ）は
リピートマッチラインＲＭＬ、（ｇ）はプライオリティ
ーバスＰＢ、（ｈ）はＰＢセンスアンプ１１１の出力、
（ｉ）はフリップフロップ１１２の出力、（ｊ）はリピ
ートプライオリティーバスＲＰＢを示す。

【００８０】図１４に示されるように、一致判定結果が
マッチラインＭＬに現れてからクロック信号Φの１クロ
ック後に、プライオリティーバスＰＢがＬＯＷに引き下
げられると、クロック信号Φの１クロック後に、リピー
トプライオリティーバスＲＰＢがＨＩＧＨとなる。

【００８１】このリピートプライオリティーバスＲＰＢ
のＨＩＧＨ信号が、ロンゲストマッチ検出回路２７Ａの
ＮＭＯＳトランジスタ４５のゲートに入力されて、当該
セルのデータが無効である場合には、ロンゲストマッチ
ラインＬＭＬのレベルがＬＯＷに引き下げられる。

【００８２】なおリピートマッチラインＲＭＬは、フリ
ップフロップ１２４に入力され、クロック信号Φに同期
してラッチされる。ラッチされたデータはＬＭＬドライ
バ１２５に入力され、これに応じてＬＭＬドライバ１２
５がロンゲストマッチラインＬＭＬを駆動する。これに
よってロンゲストマッチラインＬＭＬには、リピートマ
ッチラインＲＭＬの信号が、クロック信号Φの１クロッ
ク後に現れる。

【００８３】このようにマッチラインＭＬの信号は、ク
ロック信号Φの１クロック後にリピートマッチラインＲ
ＭＬに伝播し、更にリピートマッチラインＲＭＬの信号
は、クロック信号Φの１クロック後にロンゲストマッチ
ラインＬＭＬに伝播する。有効データ検出回路２６Ａ
は、リピートマッチラインＲＭＬの信号に基づいて、エ
ントリデータが一致で当該データが有効である場合に、
有効データの存在をリピートプライオリティーバスＲＰ
Ｂに広報する。またロンゲストマッチ検出回路２７Ａ
は、有効データの存在がリピートプライオリティーバス
ＲＰＢに広報されかつ当該セルのデータが無効である場
合に、ロンゲストマッチラインＬＭＬをＬＯＷに引き下
げる。

【００８４】このようにマッチラインＭＬ、リピートマ
ッチラインＲＭＬ、及びロンゲストマッチラインＬＭＬ
の信号を、クロック信号Φのサイクル毎に分離する。そ
して一致判定はマッチラインＭＬの信号に基づいて、ま
た有効データの広報はリピートマッチラインＲＭＬの信
号に基づいて実行することで、ロンゲストマッチの判定
結果をロンゲストマッチラインＬＭＬに送出する。これ
によって一致判定、有効データの広報、及びロンゲスト
マッチの判定を各クロックサイクルで実行することが可
能になる。

【００８５】このように各動作を各クロックサイクルで
実行する場合には、一般に、各動作のパイプライン動作
を実現することが出来る。即ち本発明の場合には、第１
のサイクルで第１のエントリキーに対する一致判定を行
い、第２のサイクルで第２のエントリキーに対する一致
判定と第１のエントリキーに対する有効データの広報と
を同時に実行し、第３のサイクルで、第３のエントリキ
ーに対する一致判定と、第２のエントリキーに対する有
効データの広報と、第１のエントリキーに対するロンゲ
ストマッチの判定とを同時に実行する。以下同様に、一
致判定、有効データの広報、及びロンゲストマッチの判
定を、各サイクルで同時に実行することが可能になる。
このパイプライン動作によって、一連のロンゲストマッ
チ判定に要する処理時間を、大幅に削減することが可能
になる。

【００８６】図１５は、パイプライン動作を実現する機
構を図１２の構成に適用した場合の回路図である。図１
５において、図１２と同一の構成要素は同一の参照番号
で参照し、その説明は省略する。

【００８７】図１５のＣＡＭセル５０Ｂは、ターナリセ
ル５１、有効データ検出回路５２Ａ、及びロンゲストマ
ッチ検出回路５３Ａを含む。ここでターナリセル５１及
びロンゲストマッチ検出回路５３Ａは、図１２の構成と
同一である。有効データ検出回路５２Ａにおいては、図
１２の有効データ検出回路５２からＮＭＯＳトランジス
タ８６が削除されている。

【００８８】図１５の構成の動作は、図１３の構成の動
作と実質的に同一であるので、その説明は省略する。図
１５の構成においても、図１３の構成と同様に、パイプ
ライン動作を実現することが出来る。

【００８９】図１６は、図１３のようなパイプライン動
作可能な構成のＣＡＭセル配列全体の構成を示す図であ
る。

【００９０】ＣＡＭセル２５Ｂ（或いは５０Ｂ）が、縦
横に配置されてＣＡＭセル配列１３０を構成する。サー
チバスＳＢ及び／ＳＢの延長方向の各列に対して、ＰＢ
センスアンプ１１１、フリップフロップ１１２、インバ
ータ１１３、ＲＰＢドライバ１１４のセットが設けら
れ、プライオリティーバスＰＢに基づいてリピートプラ
イオリティーバスＲＰＢを駆動する。またワード線ＷＬ
の延長方向の各行に対して、ＭＬセンスアンプ１２１、
フリップフロップ１２２、ＲＭＬドライバ１２３、フリ
ップフロップ１２４、及びＬＭＬドライバ１２５のセッ
トが設けられ、マッチラインＭＬの信号に基づいてリピ
ートマッチラインＲＭＬ及びロンゲストマッチラインＬ
ＭＬを駆動する。また各行に対して、ＬＭＬセンスアン
プ１２６が設けられ、ロンゲストマッチラインＬＭＬの
信号を増幅し、例えば図４のプライオリティーエンコー
ダ３４に供給する。

【００９１】このようにＰＢセンスアンプ１１１、フリ
ップフロップ１１２、インバータ１１３、ＲＰＢドライ
バ１１４のセットは各列に対して設ければよく、またＭ
Ｌセンスアンプ１２１、フリップフロップ１２２、ＲＭ
Ｌドライバ１２３、フリップフロップ１２４、及びＬＭ
Ｌドライバ１２５のセットは各行に対して設ければよい
ので、ＣＡＭセル配列１３０の回路面積が増大すること
はなく、また上記各セットの個数もセルの個数よりは遥
かに小さいので、回路全体の規模もそれ程は大きくなら
ない。

【００９２】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。

【発明の効果】本発明においては、あるセルの内容が無
効データであり、同一ビット位置の他のセルにエントリ
データが一致する有効データが存在する場合には、自ら
の属するエントリデータが最優先データでないことを判
断して、このエントリデータを最優先データの候補から
おろす。これによって、最終的に残ったエントリデータ
を、最優先データとして検出することが出来る。

【００９３】従って、アドレスと優先順位とを関係付け
ることなく最優先のエントリデータを検出可能な構成と
なり、アドレスと優先順位とを関係付けていた従来の構
成と比較して、メモリシステムの実行性能を著しく向上
させることが出来る。

【図面の簡単な説明】

【図１】ＣＡＭにおいて一般的に用いられるターナリセ
ルを示す回路図である。

【図２】ターナリセルが縦横に配置されたセルマトリッ
クスを示す図である。

【図３】本発明による連想記憶装置のセルの構成を示す
ブロック図である。

【図４】本発明による連想記憶装置の全体構成を示すブ
ロック図である。

【図５】本発明によるＣＡＭセルの構成を示す回路図で
ある。

【図６】エントリデータが一致している状態で自らのセ
ルの内容が有効データの場合において各信号の変化を示
すタイムチャートである。

【図７】エントリデータが一致している状態で自らのセ
ルの内容が無効データであり、同一ビット位置の他のセ
ルに有効データが存在する場合において、各信号の変化
を示すタイムチャートである。

【図８】エントリデータが一致している状態で自らのセ
ルの内容が無効データであり、同一ビット位置の他のセ
ルに有効データが存在しない場合において、各信号の変
化を示すタイムチャートである。

【図９】本発明によるＣＡＭセルの別の実施例の構成を
示す回路図である。

【図１０】制御信号線の制御機構を示す構成図である。

【図１１】本発明による連想記憶装置の変形例における
ＣＡＭセル及びその周辺の構成を示す回路図である。

【図１２】ＰＢリピータを図９の構成に適用した場合の
構成を示す回路図である。

【図１３】本発明による連想記憶装置の更なる変形例に
おけるＣＡＭセル及びその周辺の構成を示す回路図であ
る。

【図１４】図１３の構成においてサーチバスＳＢ及び／
ＳＢの活性化から、リピートプライオリティーバスＲＰ
Ｂの変化までのタイミングを示す図である。

【図１５】パイプライン動作を実現する機構を図１２の
構成に適用した場合の回路図である。

【図１６】図１３のようなパイプライン動作可能な構成
のＣＡＭセル配列全体の構成を示す図である。

【符号の説明】

１０ターナリセル２５ＣＡＭセル２６有効データ検出回路２７ロンゲストマッチ検出回路３１ＣＡＭセル配列３２サーチバスドライバ３３マッチラインセンスアンプ３４プライオリティーエンコーダ３５アドレスデコーダ３６ワードラインドライバ３７センスアンプ＆ライトアンプ

Claims

【特許請求の範囲】

【請求項１】有効データである０と１、及び無効データ
の３値のデータを格納するターナリセルと、同一ワード線に接続される複数のターナリセルのエント
リデータがエントリキーと一致し、且つ該エントリデー
タのあるビット位置にある第１のターナリセルの内容が
有効データであるとき、該ビット位置における有効デー
タの存在を広報する有効データ検出回路と、該ビット位置における有効データの存在が広報されてい
る状態で該ビット位置にある第２のターナリセルに無効
データが存在する場合に、該第２のターナリセルと同一
のワード線に接続される複数のターナリセルのエントリ
データを不一致であると判定するロンゲストマッチ検出
回路を含むことを特徴とする連想記憶装置。
【請求項２】該有効データ検出回路及び該ロンゲストマ
ッチ検出回路は、各ターナリセルに対して設けられるこ
とを特徴とする請求項１記載の連想記憶装置。
【請求項３】初期状態で第１の状態であるマッチライン
を更に含み、各々のターナリセルは格納内容が該エント
リキーの対応する部分と不一致の場合に該マッチライン
を第２の状態とする構成であり、該ロンゲストマッチ回
路は該不一致判定の結果として該第２のターナリセルに
対応する該マッチラインを第２の状態とすることを特徴
とする請求項１記載の連想記憶装置。
【請求項４】最長有効データ長を記憶するレジスタと、該レジスタが示す有効データ部分では該有効データ検出
回路と該ロンゲストマッチ検出回路の動作を停止させ、
該レジスタが示す無効データ部分で該有効データ検出回
路と該ロンゲストマッチ検出回路を動作させる回路を更
に含むことを特徴とする請求項１記載の連想記憶装置。
【請求項５】各ビット位置毎に該有効データ検出回路が
有効データの存在を広報する広報信号線と、該広報信号線の信号に応じて該ロンゲストマッチ検出回
路に有効データの存在を知らせる通知信号線を更に含む
ことを特徴とする請求項１記載の連想記憶装置。
【請求項６】該通知信号線は該広報信号線の論理反転信
号を送信することを特徴とする請求項５記載の連想記憶
装置。
【請求項７】初期状態で第１の状態である第１のマッチ
ラインと、該第１のマッチラインの信号を１サイクル遅れて伝播す
る第２のマッチラインと、該第２のマッチラインの信号を１サイクル遅れて伝播す
る第３のマッチラインを含み、各々のターナリセルは格
納内容が該エントリキーの対応する部分と不一致の場合
に該第１のマッチラインを第２の状態とし、該有効デー
タ検出回路は該第２のマッチラインの信号が該第１の状
態で且つ該ビット位置にある該第１のターナリセルの内
容が有効データであるとき該ビット位置における有効デ
ータの存在を広報し、該ロンゲストマッチ検出回路は、
該不一致判定の結果として該第２のターナリセルに対応
する該第３のマッチラインを該第２の状態とすることを
特徴とする請求項１記載の連想記憶装置。
【請求項８】各ビット位置毎に該有効データ検出回路が
有効データの存在を広報する広報信号線と、該広報信号線の信号に応じて該ロンゲストマッチ検出回
路に有効データの存在を知らせる通知信号線を更に含む
ことを特徴とする請求項７記載の連想記憶装置。
【請求項９】該ターナリセルにより該エントリキーと該
エントリデータとの一致を判定する動作と、該有効デー
タ検出回路により有効データの存在を広報する動作と、
該ロンゲストマッチ検出回路により該不一致判定の結果
として該第３のマッチラインを該第２の状態にする動作
が、クロックの１サイクルで同時に実行されることを特
徴とする請求項６記載の連想記憶装置。
【請求項１０】有効データである０と１、及び無効デー
タの３値のデータを格納するターナリセルと、エントリデータがエントリキーと一致し且つあるビット
位置にあるターナリセルの内容が有効データである場合
に有効データの存在を広報する有効データ検出回路と、有効データの存在が広報されている状態で該ビット位置
にある他のターナリセルの内容が無効データである場合
に該他のターナリセルを含むエントリデータは該エント
リキーと不一致であると判定するロンゲストマッチ検出
回路を含むことを特徴とする連想記憶装置。