JP3646276B2 - 連想メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリさらにはデータ一致検出機能を備えた連想メモリに係り、特にキャッシュメモリ等に用いられる連想メモリに利用して有効な技術に関する。
【０００２】
【従来の技術】
連想メモリは、番地を指定してアクセスする代わりに、記憶内容の一部を指定して、その内容が記憶されている一あるいは残りの内容を読み出せるように構成されたメモリで、計算機システムでは、キャッシュメモリやアドレス変換用のテーブル等に用いられている。
【０００３】
連想メモリは、２つのメモリ部から構成され、第１のメモリ部には外部から入力されるデータ（検索データ）との比較を行うデータ（被検索データ）が格納され、第２のメモリ部には第１のメモリでの比較において一致したときに取り出すデータが格納される。上記第１のメモリ部は、データを保持するメモリ本来の記憶機能の他に、外部から入力されたデータと内部に保持しているデータとの一致を検出する比較機能を有しており、ＣＡＭ（Content Addressable Memory）と呼ばれている。
【０００４】
従来のＣＡＭでは、データを保持する記憶回路毎に一致を検出する比較機能を内蔵したメモリセル（ＣＡＭセル）を用い、記憶回路に保持したデータを読み出さずに、外部から入力されたデータと記憶回路に保持しているデータとの一致検出を実行するように構成されたものが提案されている(特開昭59-231789号等)。上記従来の比較機能内蔵のメモリセルにあっては、各メモリセルごとに複数の論理ゲート回路からなるデータ一致検出回路を設けるようにしているため、セルの構成素子数が多くなるという欠点を有する。
【０００５】
そこで、本発明者等は、図３に示すような比較機能内蔵のメモリセルについて検討した。図において、１０が比較機能内蔵のメモリセルで、１１は記憶回路、１２は比較回路、WL1はワード線、DL1-P，DL1-Nは差動データ線、HITは比較出力線である。記憶回路１１は一般的な６ＭＯＳからなるスタティック型記憶素子であり、データの書き込み・読み出しは、ワード線WL1がその制御をして、差動データ線DL1-P，DL1-Nを介して行われる。比較回路１２は２つの相補データのＥＯＲ論理を実現するもので、記憶回路１の保持データと差動データ線DL1-P，DL1-Nのデータとの一致を検出し、その結果を比較出力線HITに出力する。
【０００６】
このメモリセルにデータを格納し、外部から入力されたデータ（検索データ）とメモリセルに保持したデータ（保持データ）との一致を検出するには、比較出力線HITを予めプリチャージしておいて、ワード線WL1で記憶回路１１を選択しない状態のまま差動データ線DL1-P，DL1-Nに検索データを入力する。すると、比較回路１２で記憶回路１１の保持データと差動データ線DL1-P，DL1-Nの検索データとの一致が検出され、その結果が比較出力線HITに出力される。すなわち、比較機能内蔵のメモリセルを用いると、記憶回路に保持したデータを読み出さなくても一致／不一致を検出することが出来る。
【０００７】
【発明が解決しようとする課題】
上記連想メモリにおいては、一致判定するときにメモリセルに保持されているデータを外部へ読み出さずに比較判定結果のみ出力するため、メモリセル内に保持されているデータにソフトエラーが発生していても、それを検出することができないという問題点があった。
【０００８】
本発明の目的は、メモリセル内に保持しているデータで発生したソフトエラーを検出する機能を有する連想メモリを提供することである。
【０００９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１１】
すなわち、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を内蔵するメモリセルを用いた連想メモリにおいて、上記メモリセルを、データを保持する記憶回路と一致を検出する比較回路を各々２重化した構成とし、第１及び第２の記憶回路に同一のデータを格納し、第１の比較回路は第１の記憶回路の保持データと外部から入力されたデータとの一致を検出し、第２の比較回路は第１の記憶回路の保持データと第２の記憶回路の保持データとの一致を検出するようにしたものである。
【００１２】
同一のデータを第１と第２の記憶回路に格納し、両者の保持データの一致を第２の比較回路で検出することは、１ビット単位にパリティビットを設けて、パリティチェックをするのと等価である。従って、第２の比較回路の出力はパリティチェック出力であり、第２の比較回路の出力をモニターすることで、記憶回路に保持されているデータを読み出さなくてもソフトエラーの発生を検出することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて説明する。
【００１４】
図１に本発明の一実施例である比較機能内蔵のメモリセルを示す。図１において、１０は比較機能内蔵のメモリセルで、１１Ａおよび１１Ｂは記憶回路、１２Ａおよび１２Ｂは比較回路、WL1はワード線、DL1-P，DL1-Nは記憶回路１１Ａ側の差動データ線、HITは記憶回路１１Ａ側の比較出力線である。また、DL10-P，DL10-Nは記憶回路１１Ｂ側の差動データ線、PCKは記憶回路１１Ｂ側の比較出力線、Ｑp1，Ｑp2は上記比較出力線HIT，PCKの一方の端にそれぞれ接続されたプリチャージ用ＭＯＳＦＥＴ、ＳＡ１，ＳＡ２は上記比較出力線HIT，PCKの他端にそれぞれ接続されたセンス回路、１３は上記比較出力線HIT，PCKの信号に基づいてソフトエラーの有無を検出するソフトエラー検出回路である。
【００１５】
上記記憶回路１１Ａは、上記差動データ線DL1-P，DL1-Nにソース・ドレイン端子が接続されゲート端子が上記ワード線WL1に接続された伝送ＭＯＳＦＥＴ Ｑ1，Ｑ2と、フリップフロップ型ラッチ回路を構成するＭＯＳＦＥＴ Ｑ3〜Ｑ6とから構成されている。Ｑp1，Ｑp2，Ｑ3，Ｑ4はＰチャネルＭＯＳＦＥＴであり、他はＮチャネルＭＯＳＦＥＴである。上記記憶回路１１Ｂは上記記憶回路１１Ａと同じ回路構成であり、ワード線WL1は共通とされ、差動データ線は各々独立して設けられている。
【００１６】
上記比較回路１２Ａは、比較出力線HITと接地点との間にそれぞれ直列に接続されたＭＯＳＦＥＴ Ｑ11，Ｑ12とＱ21，Ｑ22とからなり、Ｑ11のゲート端子は上記記憶回路１１Ａの内部ノードＮNに接続され、Ｑ12のゲート端子は上記差動データ線DL1-Pに接続され、Ｑ21のゲート端子は上記記憶回路１１Ａの内部ノードＮPに接続され、Ｑ22のゲート端子は上記差動データ線DL1-Nに接続され、記憶回路１１Ａの保持データと差動データ線DL1-P，DL1-N上のデータとの一致／不一致を検出し、その結果を比較出力線HITに出力する。
【００１７】
すなわち、予めプリチャージＭＯＳＦＥＴ Ｑp1をオンして比較出力線HITをプリチャージしておいて、差動データ線DL1-P，DL1-N上に検索データを乗せると、記憶回路１２Ａの保持データと一致すると直列形態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22のいずれかのペアのＭＯＳＦＥＴが同時にオン状態とされて電流が流れ、比較出力線HITの電荷が引き抜かれることでロウレベルとなり、センス回路ＳＡ１によって増幅、検出される。
【００１８】
また、差動データ線DL1-P，DL1-N上の検索データと記憶回路１２Ａの保持データと一致しない場合には、直列形態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22の各ペアのＭＯＳＦＥＴのうちいずれかがオフとされるため、比較出力線PCKの電荷が引き抜かれないでハイレベルを維持し、センス回路ＳＡ２により増幅、検出される。上記センス回路ＳＡ１，ＳＡ２は、それぞれ比較出力線HIT，PCKのハイレベルとロウレベルの相違を検出できればよいので、インバータのような簡単な回路で構成するようにしてもよい。
【００１９】
比較回路１２Ｂは比較回路１２Ａと同じ回路構成であり、４個のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'により構成されている。比較回路１２Ｂが比較回路１２Ａと異なるのは、ＭＯＳＦＥＴ Ｑ12'とＱ22'のゲート端子が、差動データ線DL1-P，DL1-Nではなく、記憶回路１１Ａの内部ノードＮP，ＮNに接続されている点のみである。ＭＯＳＦＥＴ Ｑ11'のゲート端子は上記記憶回路１１Ｂの内部ノードＮN'に接続され、Ｑ12'のゲート端子は上記記憶回路１１Ｂの内部ノードＮP'に接続されている。これによって、比較回路１２Ｂは記憶回路１１Ａの保持データと記憶回路１１Ｂの保持データとの一致／不一致を検出して、その結果（イクスクルーシブＮＯＲ論理値）を比較出力線PCKに出力する。
【００２０】
すなわち、予めプリチャージＭＯＳＦＥＴ Ｑp2をオンして比較出力線PCKをプリチャージしておいて比較回路１２Ｂを作動させると、記憶回路１２Ａの保持データと記憶回路１２Ｂの保持データとが一致しているときに直列形態のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'のいずれかのペアのＭＯＳＦＥＴが同時にオン状態とされて電流が流れ、比較出力線PCKの電荷が引き抜かれることでロウレベルとなり、センス回路ＳＡ２で検出される。
【００２１】
また、差動データ線DL1-P，DL1-N上の検索データと記憶回路１２Ａの保持データと記憶回路１２Ｂの保持データとが一致しない場合には、直列形態のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'の各ペアのＭＯＳＦＥＴのうちいずれかがオフとされるため、比較出力線PCK の電荷が引き抜かれないでハイレベルを維持し、図外のセンス回路ＳＡ２で検出される。このようにして、記憶回路１１Ａの保持データと記憶回路１１Ｂの保持データとの一致／不一致が検出され、その結果が比較出力線PCKに出力される。
【００２２】
さらに、図示しないが、上記ワード線WL1および比較出力線HIT,PCKには、上記と同様な構成を持つ複数の比較機能内蔵型メモリセルが接続されて１つのメモリ行を構成しており、１つのメモリ行内に１つでもデータが不一致のメモリセルがあるとそのメモリ行に対応する比較出力線HIT,PCKがロウレベルとなり、すべてのメモリセルにおいてデータが一致すると比較出力線HIT,PCKがハイレベルとなるように構成されている。さらに、上記のような構成のメモリ行が複数本設けられてタグアレイのようなメモリアレイが構成される。上記比較出力線HITの信号は、本来のデータが格納されているデータアレイのワード線選択信号とすることができ、これによって、データの一致／不一致の判定後、データが一致していれば直ちに必要とするデータを得ることができるようになる。
【００２３】
図１の実施例のメモリセル１０にデータを格納するときには、ワード線WL1を選択レベル（ハイレベル）にしてＭＯＳＦＥＴ Ｑ1，Ｑ2をオンさせた状態で差動データ線DL1-P，DL1-Nと差動データ線DL10-P，DL10-Nに同じデータを乗せて記憶回路１１Ａと１１Ｂに同じデータを書き込む。そして、外部から入力されたデータ（検索データ）とメモリセルに保持したデータ（保持データ）との一致／不一致を検出するには、ワード線WL1を非選択レベル（ロウレベル）として記憶回路１１Ａ，１１Ｂを選択しない状態のまま、差動データ線DL1-P，DL1-Nに検索データを入力する。
【００２４】
すると、比較回路１２Ａで記憶回路１１Ａの保持データと差動データ線DL1-P，DL1-Nの検索データとの一致／不一致を検出し、その結果が比較出力線HITに出力される。このとき、もう１つの比較回路１２Ｂでは、記憶回路１１Ａの保持データと記憶回路１１Ｂの保持データとの一致／不一致を検出して、その結果が比較出力線PCKに出力される。従って、比較出力線PCKの信号と上記比較出力線HITの信号とを比較して比較出力線HITが一致を示すハイレベルであるにもかかわらず比較出力線PCKが不一致を示すロウレベルであれば、メモリセルにおいてデータエラーが発生していることを知ることができる。ソフトエラー検出回路１３はそのための回路であり、例えば比較出力線PCKのレベルを反転するインバータＩＮＶと、このインバータで反転した信号と比較出力線HITの信号とを入力信号とするＡＮＤゲートＧ１とによって構成することができる。
【００２５】
前記動作において、同一のデータを記憶回路１１Ａ，１１Ｂに格納し、両者の保持データの一致を比較回路１２Ｂで検出することは、１ビット単位にパリティビットを設けて、パリティチェックをするのと等価である。従って、比較出力線PCKの信号がパリティチェックの出力結果となっており、比較出力線PCKをモニターすることにより、ソフトエラーの発生を検出することができる。すなわち、本実施例のメモリセルを用いると、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を実現するのと同時に、保持したデータで発生したソフトエラーを検出する機能も実現することができる。その結果、読み出されたデータのパリティをチェックするための回路をメモリアレイの外側に設ける必要がないという利点がある。
【００２６】
また、本実施例のメモリセルでは、保持したデータで発生したソフトエラーを検出する機能も実現するために追加した比較回路は、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を実現するための比較回路と同じ回路構成であり、比較出力線に出力されるソフトエラー検出の信号を取り出すための回路も一致検出の信号を取り出すための回路と同じ回路構成とすることができる。そのため、設計が容易であるとともに、レイアウト上余分なスペースが生じにくくなり、パリティチェックのための回路が不要となることと相まってチップサイズの増大を最小限に抑えることができる。
【００２７】
さらに、上記各メモリ行にパリティビットを記憶するメモリセルを用意しておいて、外部のパリティ生成回路で生成されたパリティビットも記憶するようにすれば、あるビットのメモリセルにアルファ線等によるソフトエラーが発生した場合、当該ビットを含むデータのパリティとパリティビットの内容との不一致が生じるので、たまたまソフトエラーを生じたデータと同じ検索データが入ってきても、その場合にはパリティビット同士が不一致を起こすため誤ってデータの一致を信号（ロウレベル）が出力されるのを防止することができる。
【００２８】
なお、上記実施例において、プリチャージの際にメモリセル内の比較回路を介して貫通電流が流れないようにするため、例えば図１のＭＯＳＦＥＴ Ｑ12，Ｑ22と接地点との間にプリチャージの際にオフ状態とされるようなＭＯＳＦＥＴを設けるようにしても良い。
【００２９】
図２に上記比較機能内蔵型メモリセルを使用したキャッシュメモリの構成例を示す。図において、２０が図１に示されているような比較機能内蔵型メモリセル１０がマトリックス状に配置されてなるタグアレイ、３０が本来のデータが格納されたデータアレイであり、タグアレイ２０の各比較出力線HITがデータアレイ３０のワード線WL2にセンス回路ＳＡを介して接続されており、データが一致してハイレベルにされている比較出力線HITに対応するデータアレイ３０内のメモリ行が選択されて保持されているデータが読み出される。データアレイ３０を構成するメモリセル３１としては、例えば上記タグアレイ２０を構成するメモリセル１０の記憶回路１１Ａ，１１Ｂと同様な回路構成を有するスタティック型メモリセルが使用される。
【００３０】
この実施例のキャッシュメモリにおいては、上記タグアレイ２０内のすべての比較出力線HITの論理積をとるＮＡＮＤ回路Ｇ４が設けられており、すべてのメモリ行においてデータが一致しなかった場合に、ミスヒットを示す信号が外部に出力されるように構成されている。外部のマイクロプロセッサは、上記ミスヒット信号を受けると、データアレイ３０内に所望のデータがないと判断して図示しないメインメモリをアクセスして所望のデータを読み出したり、そのデータを含むブロックをキュッシュメモリへ転送してブロックの置換等を行なうことができる。
【００３１】
さらに、この実施例のキャッシュメモリにおいては、上記タグアレイ２０内のすべてのメモリ行ごとに設けられているソフトエラー検出回路１３の論理和をとるＯＲゲートＧ５が設けられており、いずれかのメモリ行において記憶回路１１Ａの保持データと１１Ｂの保持データが一致しないソフトエラーが検出された場合に、ソフトエラーを示す信号が外部へ出力されるように構成されている。外部のマイクロプロセッサは、上記ソフトエラー検出信号を受けると、キャッシュメモリ内のすべてのデータの書き換え等の処理を実行してデータの信頼性を保証することができる。
【００３２】
なお、図２において、２１はタグアレイ２０およびデータアレイ３０にデータを書き込む際に外部から入力されたアドレス信号をデコードするデコーダである。また、Ｇ２，Ｇ３はタグアレイ２０内のメモリセル１０にデータを書き込む際に差動データ線DL1-P，DL1-Nに差動データを与えるための論理ゲート、ＢＦＦ１，ＢＦＦ２はデータアレイ３０のリードデータを外部へ出力する出力バッファおよび外部から入力されるデータアレイへの書込みデータを取り込んでデータ線に乗せる入力バッファである。
【００３３】
以上説明したように、上記実施例は、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を内蔵するメモリセルを用いた連想メモリにおいて、上記メモリセルを、データを保持する記憶回路と一致を検出する比較回路を各々２重化した構成とし、第１及び第２の記憶回路に同一のデータを格納し、第１の比較回路は第１の記憶回路の保持データと外部から入力されたデータとの一致を検出し、第２の比較回路は第１の記憶回路の保持データと第２の記憶回路の保持データとの一致を検出するようにしたので、第２の比較回路の出力をモニターすることで、記憶回路に保持されているデータを読み出さなくてもソフトエラーの発生を検出することができるという効果がある。
【００３４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば実施例では、比較回路１２Ａ，１２ＢをＮチャネルＭＯＳＦＥＴのみで構成しているが、ＰチャネルＭＯＳＦＥＴのみあるいはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを組み合わせて比較回路を構成することも可能である。
【００３５】
以上の説明では主として本発明者によってなされた発明を、その背景となった利用分野である連想メモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、入力されたデータが予め記憶されているデータと一致しているか否か判定する回路を有する半導体集積回路に広く利用することができる。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００３７】
すなわち、本発明によれば、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を実現するのと同時に、メモリセルに保持したデータで発生したソフトエラーを検出する機能も実現することが出来るので、連想メモリの信頼性を向上させる効果がある。
【図面の簡単な説明】
【図１】本発明を適用した比較機能内蔵のメモリセルの一実施例を示す回路図。
【図２】実施例のメモリセルを使用した連想メモリ全体の実施例を示すブロック図。
【図３】本発明に先立って検討した比較機能内蔵型メモリセルの一例を示す回路図。
【符号の説明】
１０ メモリセル
１１Ａ，１１Ｂ 記憶回路
１２Ａ，１２Ｂ 比較回路
１３ ソフトエラー検出回路
WL1ワード線
DL1-P，DL1-N 差動データ線
DL10-P，DL10-N 差動データ線
HIT比較出力線
PCK比較出力線
２０ タグアレイ
２１ アドレスデコーダ
３０ データアレイ
３１ メモリセル
【発明の属する技術分野】
本発明は、半導体メモリさらにはデータ一致検出機能を備えた連想メモリに係り、特にキャッシュメモリ等に用いられる連想メモリに利用して有効な技術に関する。
【０００２】
【従来の技術】
連想メモリは、番地を指定してアクセスする代わりに、記憶内容の一部を指定して、その内容が記憶されている一あるいは残りの内容を読み出せるように構成されたメモリで、計算機システムでは、キャッシュメモリやアドレス変換用のテーブル等に用いられている。
【０００３】
連想メモリは、２つのメモリ部から構成され、第１のメモリ部には外部から入力されるデータ（検索データ）との比較を行うデータ（被検索データ）が格納され、第２のメモリ部には第１のメモリでの比較において一致したときに取り出すデータが格納される。上記第１のメモリ部は、データを保持するメモリ本来の記憶機能の他に、外部から入力されたデータと内部に保持しているデータとの一致を検出する比較機能を有しており、ＣＡＭ（Content Addressable Memory）と呼ばれている。
【０００４】
従来のＣＡＭでは、データを保持する記憶回路毎に一致を検出する比較機能を内蔵したメモリセル（ＣＡＭセル）を用い、記憶回路に保持したデータを読み出さずに、外部から入力されたデータと記憶回路に保持しているデータとの一致検出を実行するように構成されたものが提案されている(特開昭59-231789号等)。上記従来の比較機能内蔵のメモリセルにあっては、各メモリセルごとに複数の論理ゲート回路からなるデータ一致検出回路を設けるようにしているため、セルの構成素子数が多くなるという欠点を有する。
【０００５】
そこで、本発明者等は、図３に示すような比較機能内蔵のメモリセルについて検討した。図において、１０が比較機能内蔵のメモリセルで、１１は記憶回路、１２は比較回路、WL1はワード線、DL1-P，DL1-Nは差動データ線、HITは比較出力線である。記憶回路１１は一般的な６ＭＯＳからなるスタティック型記憶素子であり、データの書き込み・読み出しは、ワード線WL1がその制御をして、差動データ線DL1-P，DL1-Nを介して行われる。比較回路１２は２つの相補データのＥＯＲ論理を実現するもので、記憶回路１の保持データと差動データ線DL1-P，DL1-Nのデータとの一致を検出し、その結果を比較出力線HITに出力する。
【０００６】
このメモリセルにデータを格納し、外部から入力されたデータ（検索データ）とメモリセルに保持したデータ（保持データ）との一致を検出するには、比較出力線HITを予めプリチャージしておいて、ワード線WL1で記憶回路１１を選択しない状態のまま差動データ線DL1-P，DL1-Nに検索データを入力する。すると、比較回路１２で記憶回路１１の保持データと差動データ線DL1-P，DL1-Nの検索データとの一致が検出され、その結果が比較出力線HITに出力される。すなわち、比較機能内蔵のメモリセルを用いると、記憶回路に保持したデータを読み出さなくても一致／不一致を検出することが出来る。
【０００７】
【発明が解決しようとする課題】
上記連想メモリにおいては、一致判定するときにメモリセルに保持されているデータを外部へ読み出さずに比較判定結果のみ出力するため、メモリセル内に保持されているデータにソフトエラーが発生していても、それを検出することができないという問題点があった。
【０００８】
本発明の目的は、メモリセル内に保持しているデータで発生したソフトエラーを検出する機能を有する連想メモリを提供することである。
【０００９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１１】
すなわち、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を内蔵するメモリセルを用いた連想メモリにおいて、上記メモリセルを、データを保持する記憶回路と一致を検出する比較回路を各々２重化した構成とし、第１及び第２の記憶回路に同一のデータを格納し、第１の比較回路は第１の記憶回路の保持データと外部から入力されたデータとの一致を検出し、第２の比較回路は第１の記憶回路の保持データと第２の記憶回路の保持データとの一致を検出するようにしたものである。
【００１２】
同一のデータを第１と第２の記憶回路に格納し、両者の保持データの一致を第２の比較回路で検出することは、１ビット単位にパリティビットを設けて、パリティチェックをするのと等価である。従って、第２の比較回路の出力はパリティチェック出力であり、第２の比較回路の出力をモニターすることで、記憶回路に保持されているデータを読み出さなくてもソフトエラーの発生を検出することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて説明する。
【００１４】
図１に本発明の一実施例である比較機能内蔵のメモリセルを示す。図１において、１０は比較機能内蔵のメモリセルで、１１Ａおよび１１Ｂは記憶回路、１２Ａおよび１２Ｂは比較回路、WL1はワード線、DL1-P，DL1-Nは記憶回路１１Ａ側の差動データ線、HITは記憶回路１１Ａ側の比較出力線である。また、DL10-P，DL10-Nは記憶回路１１Ｂ側の差動データ線、PCKは記憶回路１１Ｂ側の比較出力線、Ｑp1，Ｑp2は上記比較出力線HIT，PCKの一方の端にそれぞれ接続されたプリチャージ用ＭＯＳＦＥＴ、ＳＡ１，ＳＡ２は上記比較出力線HIT，PCKの他端にそれぞれ接続されたセンス回路、１３は上記比較出力線HIT，PCKの信号に基づいてソフトエラーの有無を検出するソフトエラー検出回路である。
【００１５】
上記記憶回路１１Ａは、上記差動データ線DL1-P，DL1-Nにソース・ドレイン端子が接続されゲート端子が上記ワード線WL1に接続された伝送ＭＯＳＦＥＴ Ｑ1，Ｑ2と、フリップフロップ型ラッチ回路を構成するＭＯＳＦＥＴ Ｑ3〜Ｑ6とから構成されている。Ｑp1，Ｑp2，Ｑ3，Ｑ4はＰチャネルＭＯＳＦＥＴであり、他はＮチャネルＭＯＳＦＥＴである。上記記憶回路１１Ｂは上記記憶回路１１Ａと同じ回路構成であり、ワード線WL1は共通とされ、差動データ線は各々独立して設けられている。
【００１６】
上記比較回路１２Ａは、比較出力線HITと接地点との間にそれぞれ直列に接続されたＭＯＳＦＥＴ Ｑ11，Ｑ12とＱ21，Ｑ22とからなり、Ｑ11のゲート端子は上記記憶回路１１Ａの内部ノードＮNに接続され、Ｑ12のゲート端子は上記差動データ線DL1-Pに接続され、Ｑ21のゲート端子は上記記憶回路１１Ａの内部ノードＮPに接続され、Ｑ22のゲート端子は上記差動データ線DL1-Nに接続され、記憶回路１１Ａの保持データと差動データ線DL1-P，DL1-N上のデータとの一致／不一致を検出し、その結果を比較出力線HITに出力する。
【００１７】
すなわち、予めプリチャージＭＯＳＦＥＴ Ｑp1をオンして比較出力線HITをプリチャージしておいて、差動データ線DL1-P，DL1-N上に検索データを乗せると、記憶回路１２Ａの保持データと一致すると直列形態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22のいずれかのペアのＭＯＳＦＥＴが同時にオン状態とされて電流が流れ、比較出力線HITの電荷が引き抜かれることでロウレベルとなり、センス回路ＳＡ１によって増幅、検出される。
【００１８】
また、差動データ線DL1-P，DL1-N上の検索データと記憶回路１２Ａの保持データと一致しない場合には、直列形態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22の各ペアのＭＯＳＦＥＴのうちいずれかがオフとされるため、比較出力線PCKの電荷が引き抜かれないでハイレベルを維持し、センス回路ＳＡ２により増幅、検出される。上記センス回路ＳＡ１，ＳＡ２は、それぞれ比較出力線HIT，PCKのハイレベルとロウレベルの相違を検出できればよいので、インバータのような簡単な回路で構成するようにしてもよい。
【００１９】
比較回路１２Ｂは比較回路１２Ａと同じ回路構成であり、４個のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'により構成されている。比較回路１２Ｂが比較回路１２Ａと異なるのは、ＭＯＳＦＥＴ Ｑ12'とＱ22'のゲート端子が、差動データ線DL1-P，DL1-Nではなく、記憶回路１１Ａの内部ノードＮP，ＮNに接続されている点のみである。ＭＯＳＦＥＴ Ｑ11'のゲート端子は上記記憶回路１１Ｂの内部ノードＮN'に接続され、Ｑ12'のゲート端子は上記記憶回路１１Ｂの内部ノードＮP'に接続されている。これによって、比較回路１２Ｂは記憶回路１１Ａの保持データと記憶回路１１Ｂの保持データとの一致／不一致を検出して、その結果（イクスクルーシブＮＯＲ論理値）を比較出力線PCKに出力する。
【００２０】
すなわち、予めプリチャージＭＯＳＦＥＴ Ｑp2をオンして比較出力線PCKをプリチャージしておいて比較回路１２Ｂを作動させると、記憶回路１２Ａの保持データと記憶回路１２Ｂの保持データとが一致しているときに直列形態のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'のいずれかのペアのＭＯＳＦＥＴが同時にオン状態とされて電流が流れ、比較出力線PCKの電荷が引き抜かれることでロウレベルとなり、センス回路ＳＡ２で検出される。
【００２１】
また、差動データ線DL1-P，DL1-N上の検索データと記憶回路１２Ａの保持データと記憶回路１２Ｂの保持データとが一致しない場合には、直列形態のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'の各ペアのＭＯＳＦＥＴのうちいずれかがオフとされるため、比較出力線PCK の電荷が引き抜かれないでハイレベルを維持し、図外のセンス回路ＳＡ２で検出される。このようにして、記憶回路１１Ａの保持データと記憶回路１１Ｂの保持データとの一致／不一致が検出され、その結果が比較出力線PCKに出力される。
【００２２】
さらに、図示しないが、上記ワード線WL1および比較出力線HIT,PCKには、上記と同様な構成を持つ複数の比較機能内蔵型メモリセルが接続されて１つのメモリ行を構成しており、１つのメモリ行内に１つでもデータが不一致のメモリセルがあるとそのメモリ行に対応する比較出力線HIT,PCKがロウレベルとなり、すべてのメモリセルにおいてデータが一致すると比較出力線HIT,PCKがハイレベルとなるように構成されている。さらに、上記のような構成のメモリ行が複数本設けられてタグアレイのようなメモリアレイが構成される。上記比較出力線HITの信号は、本来のデータが格納されているデータアレイのワード線選択信号とすることができ、これによって、データの一致／不一致の判定後、データが一致していれば直ちに必要とするデータを得ることができるようになる。
【００２３】
図１の実施例のメモリセル１０にデータを格納するときには、ワード線WL1を選択レベル（ハイレベル）にしてＭＯＳＦＥＴ Ｑ1，Ｑ2をオンさせた状態で差動データ線DL1-P，DL1-Nと差動データ線DL10-P，DL10-Nに同じデータを乗せて記憶回路１１Ａと１１Ｂに同じデータを書き込む。そして、外部から入力されたデータ（検索データ）とメモリセルに保持したデータ（保持データ）との一致／不一致を検出するには、ワード線WL1を非選択レベル（ロウレベル）として記憶回路１１Ａ，１１Ｂを選択しない状態のまま、差動データ線DL1-P，DL1-Nに検索データを入力する。
【００２４】
すると、比較回路１２Ａで記憶回路１１Ａの保持データと差動データ線DL1-P，DL1-Nの検索データとの一致／不一致を検出し、その結果が比較出力線HITに出力される。このとき、もう１つの比較回路１２Ｂでは、記憶回路１１Ａの保持データと記憶回路１１Ｂの保持データとの一致／不一致を検出して、その結果が比較出力線PCKに出力される。従って、比較出力線PCKの信号と上記比較出力線HITの信号とを比較して比較出力線HITが一致を示すハイレベルであるにもかかわらず比較出力線PCKが不一致を示すロウレベルであれば、メモリセルにおいてデータエラーが発生していることを知ることができる。ソフトエラー検出回路１３はそのための回路であり、例えば比較出力線PCKのレベルを反転するインバータＩＮＶと、このインバータで反転した信号と比較出力線HITの信号とを入力信号とするＡＮＤゲートＧ１とによって構成することができる。
【００２５】
前記動作において、同一のデータを記憶回路１１Ａ，１１Ｂに格納し、両者の保持データの一致を比較回路１２Ｂで検出することは、１ビット単位にパリティビットを設けて、パリティチェックをするのと等価である。従って、比較出力線PCKの信号がパリティチェックの出力結果となっており、比較出力線PCKをモニターすることにより、ソフトエラーの発生を検出することができる。すなわち、本実施例のメモリセルを用いると、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を実現するのと同時に、保持したデータで発生したソフトエラーを検出する機能も実現することができる。その結果、読み出されたデータのパリティをチェックするための回路をメモリアレイの外側に設ける必要がないという利点がある。
【００２６】
また、本実施例のメモリセルでは、保持したデータで発生したソフトエラーを検出する機能も実現するために追加した比較回路は、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を実現するための比較回路と同じ回路構成であり、比較出力線に出力されるソフトエラー検出の信号を取り出すための回路も一致検出の信号を取り出すための回路と同じ回路構成とすることができる。そのため、設計が容易であるとともに、レイアウト上余分なスペースが生じにくくなり、パリティチェックのための回路が不要となることと相まってチップサイズの増大を最小限に抑えることができる。
【００２７】
さらに、上記各メモリ行にパリティビットを記憶するメモリセルを用意しておいて、外部のパリティ生成回路で生成されたパリティビットも記憶するようにすれば、あるビットのメモリセルにアルファ線等によるソフトエラーが発生した場合、当該ビットを含むデータのパリティとパリティビットの内容との不一致が生じるので、たまたまソフトエラーを生じたデータと同じ検索データが入ってきても、その場合にはパリティビット同士が不一致を起こすため誤ってデータの一致を信号（ロウレベル）が出力されるのを防止することができる。
【００２８】
なお、上記実施例において、プリチャージの際にメモリセル内の比較回路を介して貫通電流が流れないようにするため、例えば図１のＭＯＳＦＥＴ Ｑ12，Ｑ22と接地点との間にプリチャージの際にオフ状態とされるようなＭＯＳＦＥＴを設けるようにしても良い。
【００２９】
図２に上記比較機能内蔵型メモリセルを使用したキャッシュメモリの構成例を示す。図において、２０が図１に示されているような比較機能内蔵型メモリセル１０がマトリックス状に配置されてなるタグアレイ、３０が本来のデータが格納されたデータアレイであり、タグアレイ２０の各比較出力線HITがデータアレイ３０のワード線WL2にセンス回路ＳＡを介して接続されており、データが一致してハイレベルにされている比較出力線HITに対応するデータアレイ３０内のメモリ行が選択されて保持されているデータが読み出される。データアレイ３０を構成するメモリセル３１としては、例えば上記タグアレイ２０を構成するメモリセル１０の記憶回路１１Ａ，１１Ｂと同様な回路構成を有するスタティック型メモリセルが使用される。
【００３０】
この実施例のキャッシュメモリにおいては、上記タグアレイ２０内のすべての比較出力線HITの論理積をとるＮＡＮＤ回路Ｇ４が設けられており、すべてのメモリ行においてデータが一致しなかった場合に、ミスヒットを示す信号が外部に出力されるように構成されている。外部のマイクロプロセッサは、上記ミスヒット信号を受けると、データアレイ３０内に所望のデータがないと判断して図示しないメインメモリをアクセスして所望のデータを読み出したり、そのデータを含むブロックをキュッシュメモリへ転送してブロックの置換等を行なうことができる。
【００３１】
さらに、この実施例のキャッシュメモリにおいては、上記タグアレイ２０内のすべてのメモリ行ごとに設けられているソフトエラー検出回路１３の論理和をとるＯＲゲートＧ５が設けられており、いずれかのメモリ行において記憶回路１１Ａの保持データと１１Ｂの保持データが一致しないソフトエラーが検出された場合に、ソフトエラーを示す信号が外部へ出力されるように構成されている。外部のマイクロプロセッサは、上記ソフトエラー検出信号を受けると、キャッシュメモリ内のすべてのデータの書き換え等の処理を実行してデータの信頼性を保証することができる。
【００３２】
なお、図２において、２１はタグアレイ２０およびデータアレイ３０にデータを書き込む際に外部から入力されたアドレス信号をデコードするデコーダである。また、Ｇ２，Ｇ３はタグアレイ２０内のメモリセル１０にデータを書き込む際に差動データ線DL1-P，DL1-Nに差動データを与えるための論理ゲート、ＢＦＦ１，ＢＦＦ２はデータアレイ３０のリードデータを外部へ出力する出力バッファおよび外部から入力されるデータアレイへの書込みデータを取り込んでデータ線に乗せる入力バッファである。
【００３３】
以上説明したように、上記実施例は、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を内蔵するメモリセルを用いた連想メモリにおいて、上記メモリセルを、データを保持する記憶回路と一致を検出する比較回路を各々２重化した構成とし、第１及び第２の記憶回路に同一のデータを格納し、第１の比較回路は第１の記憶回路の保持データと外部から入力されたデータとの一致を検出し、第２の比較回路は第１の記憶回路の保持データと第２の記憶回路の保持データとの一致を検出するようにしたので、第２の比較回路の出力をモニターすることで、記憶回路に保持されているデータを読み出さなくてもソフトエラーの発生を検出することができるという効果がある。
【００３４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば実施例では、比較回路１２Ａ，１２ＢをＮチャネルＭＯＳＦＥＴのみで構成しているが、ＰチャネルＭＯＳＦＥＴのみあるいはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを組み合わせて比較回路を構成することも可能である。
【００３５】
以上の説明では主として本発明者によってなされた発明を、その背景となった利用分野である連想メモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、入力されたデータが予め記憶されているデータと一致しているか否か判定する回路を有する半導体集積回路に広く利用することができる。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００３７】
すなわち、本発明によれば、外部から入力されたデータと内部に保持したデータとの一致を検出する比較機能を実現するのと同時に、メモリセルに保持したデータで発生したソフトエラーを検出する機能も実現することが出来るので、連想メモリの信頼性を向上させる効果がある。
【図面の簡単な説明】
【図１】本発明を適用した比較機能内蔵のメモリセルの一実施例を示す回路図。
【図２】実施例のメモリセルを使用した連想メモリ全体の実施例を示すブロック図。
【図３】本発明に先立って検討した比較機能内蔵型メモリセルの一例を示す回路図。
【符号の説明】
１０ メモリセル
１１Ａ，１１Ｂ 記憶回路
１２Ａ，１２Ｂ 比較回路
１３ ソフトエラー検出回路
WL1ワード線
DL1-P，DL1-N 差動データ線
DL10-P，DL10-N 差動データ線
HIT比較出力線
PCK比較出力線
２０ タグアレイ
２１ アドレスデコーダ
３０ データアレイ
３１ メモリセル
Claims (1)
- タグデータを読出し書込み可能な第１のメモリアレイと、前記タグデータと関連したデータを読出し書込み可能であって前記第１のメモリアレイの第１の出力線からの出力によって対応するワード線が選択される第２のメモリアレイと、前記第１のメモリアレイの第１の出力線からの出力と前記第１のメモリアレイの第２の出力線からの出力に基づいてエラー信号を生成するエラー検出回路と、を備えた連想メモリであって、
前記第１のメモリアレイは、共通のワード線に接続された２個のスタティック型記憶回路と該記憶回路と同一回路構成を有する第１および第２の比較回路とからなるメモリセルが行方向と列方向にそれぞれ複数個配置されてなり、前記第２のメモリアレイは、１個のスタティック型記憶回路からなるメモリセルが行方向と列方向にそれぞれ複数個配置されてなり、前記第２のメモリアレイの同一行のメモリセルは前記第１のメモリアレイの対応する行の第１の出力線の出力に応じて駆動される同一のワード線に接続され、
前記第１のメモリアレイの前記２個のスタティック型記憶回路には同一データが記憶され、前記２個の比較回路の一方は入力される検索データと前記２個のスタティック型記憶回路の一方に記憶されているデータとを比較し、前記２個の比較回路の他方は前記２個のスタティック型記憶回路のそれぞれに記憶されているデータを比較するようにされ、
前記２個の比較回路のうち一方の比較回路は前記第１の出力線と定電位点との間に直列形態に接続された２個のトランジスタを２組備え、前記２個の比較回路のうち他方の比較回路は第２の出力線と定電位点との間に直列形態に接続された２個のトランジスタを２組備え、
前記一方の比較回路の２組の直列形態のトランジスタのうち前記第１の出力線側のトランジスタの制御端子は前記一方のスタティック型記憶回路の一対の内部ノードのそれぞれに接続され、前記定電位側のトランジスタの制御端子は前記一方のスタティック型記憶回路の一対の入出力端子が接続された差動データ線のそれぞれに接続され、
前記他方の比較回路の２組の直列形態のトランジスタのうち前記第２の出力線側のトランジスタの制御端子は前記他方のスタティック型記憶回路の一対の内部ノードのそれぞれに接続され、前記定電位側のトランジスタの制御端子は前記一方のスタティック型記憶回路の一対の内部ノードにそれぞれ接続され、
前記第１の出力線と前記第２の出力線にはそれぞれプリチャージ回路が接続され、該プリチャージ回路によって前記第１の出力線と前記第２の出力線がプリチャージされた後に前記前記２個の比較回路による比較動作が行なわれ、その比較動作によって変化もしくは変化しない前記第１の出力線の出力に基づいて前記第１のメモリアレイのワード線の選択駆動が行なわれ、
前記比較回路の比較動作によって変化もしくは変化しない前記第２の出力線の出力レベルと前記第１の出力線の出力レベルとが前記エラー検出回路により判定され前記第１のメモリアレイの同一行のすべてのメモリセルにおいて検索データと記憶データとが一致し、かつ同一行のいずれかのメモリセルにおいて２個のスタティック型記憶回路の記憶データが不一致である場合にソフトエラーを示す信号が生成され、
前記第１の出力線の出力に基づいて前記入力された検索データと同一のタグデータが記憶されたメモリセルが前記第１のメモリアレイ内に存在するか否かを示す信号が生成されて出力されるように構成されていることを特徴とする連想メモリ。
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