JP4823901B2

JP4823901B2 - 小さいフットプリントおよび効率的なレイアウトアスペクト比を有するターナリ検索機能付きメモリ（ｔｃａｍ）セル

Info

Publication number: JP4823901B2
Application number: JP2006518651A
Authority: JP
Inventors: イェン，ティン‐プー; パーク，キー
Original assignee: ネットロジック・マイクロシステムズ，インコーポレイテッド
Priority date: 2003-06-30
Filing date: 2004-06-17
Publication date: 2011-11-24
Anticipated expiration: 2024-06-17
Also published as: TWI266319B; US20050135134A1; TW200514083A; US7110275B2; CN1849669A; WO2005006343A2; US20050213360A1; JP2007527591A; WO2005006343A3; CN1849669B; US6900999B1

Description

本発明は、集積回路メモリ装置に関し、特に、検索機能付きメモリ（CAM：Content Addressable Memory）装置に関する。

ランダムアクセスメモリ（ＲＡＭ）装置を含む多くのメモリ装置において、データは、一般に、メモリセルのアレイに対してアドレスを供給した後にその供給したアドレスに存在するメモリセルからデータを読み取ることにより、アクセスされる。しかしながら、検索機能付きメモリ（ＣＡＭ）装置において、ＣＡＭアレイ内のデータは、最初にアドレスを供給することによってはアクセスされず、最初にデータ（例えば検索ワード）をアレイに対して加えた後に、検索作業を行なって、加えられたデータと等価なデータを含むＣＡＭアレイ内の１または複数のエントリを識別し、それにより「マッチ」条件を表示することによりアクセスされる。このように、データは、そのアドレスではなくその内容にしたがってアクセスされる。検索作業の完了時、等価データを含む識別された記憶場所は、一般に、マッチングエントリが位置するアドレス（例えば、ブロックアドレス＋ブロック内の行アドレス）を与えるためにエンコードされる。検索作業に応じて複数のマッチングエントリが識別される場合には、最良の或いは最も高い優先マッチングエントリの場所を識別するために、ローカルプライオリティエンコーディング演算が行なわれても良い。そのような優先エンコーディング演算は、最も高いプライオリティマッチングエントリを識別するために、ＣＡＭアレイ内の複数のマッチングエントリの相対的な物理的場所を頻繁に利用する。

ＣＡＭアレイ内のセルは、データビット（「１」または「０」の論理値として）だけを記憶するバイナリＣＡＭセルとして、または、ビットおよびマスクビットを記憶するターナリ（またはクオータナリ）ＣＡＭセルとして頻繁に構成される。当業者であれば分かるように、ターナリＣＡＭセル内のマスクビットが非アクティブ（例えば、論理１値に設定される）であると、ターナリＣＡＭセルは、「マスクされていない」データビットを記憶する従来のバイナリＣＡＭセルとして機能することができる。マスクビットがアクティブ（例えば、論理０値に設定される）であると、ターナリＣＡＭセルは、アクティブにマスクされたターナリＣＡＭセルで行なわれる全ての比較演算によってセルマッチ条件が得られることを意味する「ｄｏｎ’ｔｃａｒｅ」（Ｘ）値を記憶するものとして処理される。したがって、アクティブマスクビットおよび論理１データビットを記憶するターナリＣＡＭセルに対して論理０データビットが加えられると、比較演算がセルマッチ条件を示す。また、セルマッチ条件は、アクティブマスクビットおよび論理０データビットを記憶するターナリＣＡＭセルに対して論理１データビットが加えられる場合にも示される。したがって、内部に複数のエントリを有するターナリＣＡＭアレイに対して長さがＮ（Ｎは整数）のデータワードが加えられる場合、比較回路は、ターナリＣＡＭアレイ内の１つのエントリのマスクされていない全てのデータビットが加えられた検索ワードの対応するデータビットと同じ場合にはいつでも、１または複数のマッチ条件をもたらす。このことは、加えられた検索ワード｛１０１１｝と等しい場合に、その後のエントリが、ターナリＣＡＭセルを備えるＣＡＭにおいてマッチ条件すなわち｛１０１１｝，｛Ｘ０１１｝，｛１Ｘ１１｝，｛１０Ｘ１｝，｛１０１Ｘ｝，｛ＸＸ１１｝，｛１ＸＸ１｝，．．．．，｛１ＸＸＸ｝，｛ＸＸＸＸ｝をもたらすことを意味する。クオータナリＣＡＭセルは、状態の４つの有効な組み合わせ（（データ＝０、マスク＝アクティブ），（データ＝１、マスク＝アクティブ），（データ＝０、マスク＝非アクティブ），（データ＝１、マスク＝非アクティブ））を有しているため、ターナリＣＡＭセルとは異なる。クオータナリＣＡＭセルは、検索作業が行なわれるときに４つの状態のうちの２つが等しいアクティブマスク条件を示すため、「ターナリ」ＣＡＭセルとして頻繁に処理される。しかしながら、ターナリＣＡＭ（ＴＣＡＭ）セルおよびクオータナリＣＡＭ（ＱＣＡＭ）セルは、ここでは、ＣＡＭセルの別個のカテゴリーとして処理される。

ＣＡＭセルは、揮発性ＳＲＡＭおよびＤＲＡＭ技術並びに不揮発性メモリ技術を含む様々な異なるメモリセル技術を使用しても良い。これらの技術に基づくＣＡＭセルは、本譲受人に対して譲渡された米国特許第６，１０１，１１６号、第６，１２８，２０７号、第６，２５６，２１６号、第６，２６６，２６３号、第６，３７３，７３９号、第６，４９６，３９９号において開示されている。また、Ｆｏｓｓに対して付与され且つ「レイアウトが改良された検索機能付きメモリセル」と題された米国特許第６，５２２，５６２号は、ＳＲＡＭアクセストランジスタとしてｐチャンネルトランジスタを使用するＣＡＭセルを開示している。これらのｐチャンネルトランジスタは、各ＣＡＭセル内のｐチャンネルトランジスタの数とＮチャンネルトランジスタの数とを釣り合わせることによりレイアウト効率を高めていると言われている。特に、’５６２特許の図４は、２つのＰＭＯＳアクセストランジスタＰ３，Ｐ４と２つのＰＭＯＳプルアップｔランジスタＰ１，Ｐ２と２つのＮＭＯＳプルダウントランジスタＮ１，Ｎ２とによって形成された６ＴＳＲＡＭセルを含むＣＡＭハーフセルを示している。また、４Ｔ比較回路の１つの半分部位は、２つのＮＭＯＳトランジスタＮ３，Ｎ４を含むように示されている。残念ながら、ＰＭＯＳトランジスタは一般にサイズが等しいＮＭＯＳトランジスタに対してモビリティが低いため、ＳＲＡＭセル内のアクセストランジスタとしてＰＭＯＳトランジスタを使用するには、全体の単位セルサイズを大きくする比較的大きなＰＭＯＳトランジスタが必要になる場合がある。

また、トランジスタ総数が低いダイナミックＣＡＭセルを使用することにより、小さな単位セルサイズを有するＣＡＭセルを得ることもできる。例えば、Ｏｎｇに対して付与され且つ「ピッチが短い６−トランジスタＮＭＯＳ検索機能付きメモリセル」と題された米国特許第６，１８８，５９４号の図５は、単一性がないレイアウトアスペクト比を有する６ＴＣＡＭセルを開示している。

本発明の実施形態は、スケーラビリティおよび巻線ピッチの均一性を高める効率的なレイアウトアスペクト比および極めて小さいレイアウトフットプリントサイズを有するターナリＣＡＭセルを含んでいる。また、ターナリＣＡＭセルは、トランジスタ等価ハーフセル間のビアの広範囲にわたる共有を容易にする高度の対称性も有している。これらの共有されたビアは、ビット線、データ線、マッチ線の端子間の電気的な相互接続を行なう。したがって、ＣＡＭハーフセルが４つの全ての側で互いに結合されて大きなＣＡＭアレイを形成すると、１セル当りのビア総数を下げることができる。

本発明の第１の実施形態は、半導体基板内で延び且つ略正方形のレイアウトアスペクト比を有する１６ＴＳＲＡＭ型ターナリＣＡＭセルを含んでいる。特に、ＣＡＭセルは、前記ターナリＣＡＭセルの第１の側に隣接して延びる第１および第２の対のアクセストランジスタと、前記ターナリＣＡＭセルの第２の側に隣接して延びる第１および第２の対の交差結合インバータとを有している。また、４Ｔ比較回路の第１および第２の半分部位も設けられている。４Ｔ比較回路の第１の半分部位は、第１の対のアクセストランジスタと第１の対の交差結合インバータとの間で延びるように位置されている。同様に、４Ｔ比較回路の第２の半分部位は、第２の対のアクセストランジスタと第２の対の交差結合インバータとの間で延びるように位置されている。

第１の対の交差結合インバータは、第１のＰＭＯＳプルアップトランジスタおよび第１のＮＭＯＳプルダウントランジスタを内部に有する第１のインバータと、第２のＰＭＯＳプルアップトランジスタおよび第２のＮＭＯＳプルダウントランジスタを内部に有する第２のインバータとを有している。高いセル密度を容易にするため、第１および第２のＮＭＯＳプルダウントランジスタは、第１および第２のＰＭＯＳプルアップトランジスタ（一方側）と４Ｔ比較回路の第１の半分部位（反対側）との間で延びるように位置されている。第２の対の交差結合インバータは、第２の対のＰＭＯＳプルアップトランジスタと４Ｔ比較回路の第２の半分部位との間で延びる第２の対のＮＭＯＳプルダウントランジスタおよび第２の対のＰＭＯＳプルアップトランジスタを有している。

これらの実施形態の好ましい態様において、第１および第２の対のアクセストランジスタは、第１の幅／長さ（Ｗ／Ｌ）比を有するサイズが等しいＮＭＯＳトランジスタであり、前記４Ｔ比較回路は、前記第１の幅／長さ比よりも大きい第２の幅／長さ比を有するサイズが等しい４つのＮＭＯＳトランジスタを備えている。幾つかの実施形態においては、前記第１の幅／長さ比が約１．１５よりも小さく、前記第２の幅／長さ比が約１．１５よりも大きい。より好ましくは、前記第１の幅／長さ比が約１．０４であり、前記第２の幅／長さ比が約１．２５である。第１の対の交差結合インバータは、第３の幅／長さ比を有するサイズが等しい２つのＮＭＯＳプルダウントランジスタと、第３の幅／長さ比よりも小さい第４の幅／長さ比を有するサイズが等しい２つのＰＭＯＳプルアップトランジスタとを備えている。幾つかの実施形態においては、前記第３の幅／長さ比が約１．５よりも大きく、前記第４の幅／長さ比が約１．２５よりも小さい。より好ましくは、前記第３の幅／長さ比が約１．８であり、前記第４の幅／長さ比が約１．０である。

高度のスケーラビリティを達成し且つ比較的均一な水平および垂直巻線ピッチをサポートするために、ターナリＣＡＭセルの幅／高さアスペクト比は、ほぼ正方形である。幾つかの実施形態においては、幅／高さアスペクト比が約１．０８〜約１．２０の範囲内にあっても良い。高い充填密度を達成する垂直なｘ方向およびｙ方向でＣＡＭセルのＭＯＳトランジスタを配置して方向付けることにより高密度レイアウトも達成できる。特に、約３．０μｍ²〜約３．６μｍ²の範囲内のフットプリントを有するターナリＣＡＭセルを得ることができる。

本発明の更なる実施形態に係るターナリＣＡＭセルは、ターナリＣＡＭセルの第１象限内にｙ方向に配置されたソース・ドレイン領域を有する第１の対のＮＭＯＳアクセストランジスタを有している。ターナリＣＡＭセルの第２象限内には第２の対のＮＭＯＳアクセストランジスタも設けられており、これらのソース・ドレイン領域もｙ方向に配置されている。また、ターナリＣＡＭセルは、第４象限および第３象限にそれぞれ位置された第１および第２の対の交差結合インバータも有している。第１の対の交差結合インバータは、ｙ方向に対して垂直なｘ方向に配置された２つのＰＭＯＳプルアップトランジスタおよび２つのＰＭＯＳプルアップトランジスタを備えている。同様に、第２の対の交差結合インバータは、ｘ方向に配置された２つのＰＭＯＳプルアップトランジスタおよび２つのＰＭＯＳプルアップトランジスタを備えている。また、ターナリＣＡＭセルは、２つの半分部位に分けられる４Ｔ比較回路も有することができる。４Ｔ比較回路の第１の半分部位は、第１の対のアクセストランジスタと第１の対の交差結合インバータとの間に位置されているとともに、ｘ方向に配置された２つのＮＭＯＳトランジスタを備えている。同様に、４Ｔ比較回路の第２の半分部位は、第２の対のアクセストランジスタと第２の対の交差結合インバータとの間に位置されているとともに、ｘ方向に配置された２つのＮＭＯＳトランジスタを備えている。

ここで更に説明するように、本発明の多くの更なる実施形態も提供される。

ここで、本発明の好ましい実施形態が示されている添付図面を参照しながら、本発明について更に十分に説明する。しかしながら、この発明は、多くの様々な形態で具現化されても良く、ここに示される実施形態に限定されるものと解釈されるべきではない。むしろ、これらの実施形態は、この開示内容が十分に完全であり且つ本発明の範囲を当業者に対して十分に伝えるように与えられている。同様の参照符号は全体にわたって同様の要素を示しており、信号ラインと信号ライン上の信号とが同じ参照符号によって示される場合がある。また、信号は、同期されても良く及び／又は異なる信号と見なされることなく僅かなブール演算（例えば、転置）が施されても良い。信号名に対する添字Ｂ（または接頭記号「／」）は、例えば相補的なデータまたは情報信号あるいはアクティブロー制御信号を示しても良い。

ここで、図１Ａを参照すると、本発明の一実施形態に係るターナリＣＡＭセル１０Ａの電気的な概略図が示されている。ターナリＣＡＭセル１０Ａは、２つのＳＲＡＭセルと４トランジスタ（４Ｔ）比較回路とを内部に有する１６トランジスタ（１６Ｔ）ターナリＣＡＭセルを表わしている。各ＳＲＡＭセルは、２つのアクセストランジスタと、記憶素子として機能する一対の交差結合されたインバータとを有している。図１Ａの左側には、ターナリＣＡＭセル１０Ａの左半分が示されている。この左半分は、４Ｔ比較回路の左半分に対して供給されるＸ出力を生成するＸ−ＳＲＡＭ記憶素子を含んでいる。Ｘ−ＳＲＡＭ記憶素子は、ＰＭＯＳプルアップトランジスタＰ１とＮＭＯＳプルダウントランジスタＮ１とからなる第１のインバータと、ＰＭＯＳプルアップトランジスタＰ２とＮＭＯＳプルダウントランジスタＮ２とからなる第２のインバータとによって形成されている。第１のインバータの入力はラベルＸで示されており、第２のインバータの入力は相補的ラベルＸＢで示されている。

第１のインバータの入力Ｘは、ＮＭＯＳアクセストランジスタＮ１０の第１の電流伝送端子に対して電気的に接続されている。ＮＭＯＳアクセストランジスタＮ１０のこの第１の電流伝送端子は、ドレイン端子として示されている。ＮＭＯＳアクセストランジスタＮ１０は、ワード線信号ＷＬに対応するゲート端子と、真のビット線信号（ＢＸとして示されている）に対応する第２の電流伝送端子とを有している。第２のインバータの入力ＸＢは、ＮＭＯＳアクセストランジスタＮ９の第１の電流伝送端子に対して電気的に接続されている。ＮＭＯＳアクセストランジスタＮ９は、ワード線信号ＷＬに対応するゲート端子と、相補的なビット線信号（ＢＸＢとして示されている）に対応する第２の電流伝送端子とを有している。４Ｔ比較回路の左半分は、マッチ線（ＭＬ）とグラウンド基準線（Ｖｓｓ）との間に直列（すなわち、ソース−ドレイン）に接続されたＮＭＯＳトランジスタＮ５，Ｎ６によって形成されている。ＮＭＯＳトランジスタＮ５は、ＰＭＯＳプルアップトランジスタＰ２とＮＭＯＳプルダウントランジスタＮ２とによって形成される第２のインバータの出力である信号Ｘを受けるように構成されている。ＮＭＯＳトランジスタＮ６は、検索作業中にターナリＣＡＭセル１０Ａに対して加えられる被比較数の真のビットを表わす真のデータ信号（Ｄとして示されている）を受けるように構成されている。

ターナリＣＡＭセル１０Ａの右半分は、４Ｔ比較回路の左半分に対する出力を生成するＹ−ＳＲＡＭ記憶素子を含んでいる。Ｙ−ＳＲＡＭ記憶素子は、ＰＭＯＳプルアップトランジスタＰ３とＮＭＯＳプルダウントランジスタＮ３とからなる第３のインバータと、ＰＭＯＳプルアップトランジスタＰ４とＮＭＯＳプルダウントランジスタＮ４とからなる第４のインバータとによって形成されている。第４のインバータの入力はラベルＹで示されており、第３のインバータの入力はラベルＹＢで示されている。第４のインバータの入力Ｙは、ＮＭＯＳアクセストランジスタＮ１２の第１の電流伝送端子に対して電気的に接続されている。ＮＭＯＳアクセストランジスタＮ１２は、ワード線信号ＷＬに対応するゲート端子と、真のビット線信号（ＢＹとして示されている）に対応する第２の電流伝送端子とを有している。

第３のインバータの入力ＹＢは、ＮＭＯＳアクセストランジスタＮ１１の第１の電流伝送端子に対して電気的に接続されている。ＮＭＯＳアクセストランジスタＮ１１は、ワード線信号ＷＬに対応するゲート端子と、相補的なビット線信号（ＢＹＢとして示されている）に対応する第２の電流伝送端子とを有している。４Ｔ比較回路の右半分は、マッチ線（ＭＬ）とグラウンド基準線（Ｖｓｓ）との間に直列（すなわち、ソース−ドレイン）に接続されたＮＭＯＳトランジスタＮ７，Ｎ８によって形成されている。ＮＭＯＳトランジスタＮ８は、ＰＭＯＳプルアップトランジスタＰ３とＮＭＯＳプルダウントランジスタＮ３とによって形成される第３のインバータの出力である信号Ｙを受けるように構成されている。ＮＭＯＳトランジスタＮ７は、前述した被比較数の相補的なビットを表わす相補的なデータ信号（ＤＢとして示されている）を受けるように構成されている。

図１Ａのセルの実施形態におけるトランジスタおよび配線の図示の構成に基づいて、ターナリＣＡＭセル１０Ａは、表１にしたがって３つの有効な状態をサポートするように構成されている。

同様に、ＣＡＭアレイ内の差動データ線（ＤおよびＤＢ）の位置を逆にすることにより、ＣＡＭセル１０Ａは、表２によって示される３つの有効な状態をサポートする。

図１Ａによって示されるターナリＣＡＭセル１０Ａの電気的な概略図は、図１Ｂによって示されるターナリＣＡＭセル１０Ｂのレイアウト概略図に対応している。したがって、図１Ａにおいて、ＰＭＯＳプルアップトランジスタＰ１−Ｐ４およびＮＭＯＳトランジスタＮ１−Ｎ８の横（左−右）方向は、図１Ｂによって示されるＰＭＯＳプルアップトランジスタＰ１−Ｐ４およびＮＭＯＳトランジスタＮ１−Ｎ８の横ｘ方向の方位を表わしている。同様に、ＮＭＯＳアクセストランジスタＮ９−Ｎ１２の垂直（上−下）方向は、図１Ｂによって示されるＮＭＯＳアクセストランジスタＮ９−Ｎ１２の垂直ｙ方向の方位を表わしている。当業者でアレイば分かるように、図１Ｂのレイアウト中の空白の（すなわち、斜線が付けられていない）多角形は、ソース／ドレイン拡散パターンを表わしており、また、斜線が付けられた多角形は、ゲート「ポリ」パターン（すなわち、ポリシリコンパターン）を表わしている。したがって、図１Ｂにおいて、ＰＭＯＳプルアップトランジスタＰ１−Ｐ４およびＮＭＯＳトランジスタＮ１−Ｎ８のソース−ドレイン方向（すなわち、チャンネル長さ方向）はｘ方向に対応しており、また、ＮＭＯＳアクセストランジスタＮ９−Ｎ１２のソース−ドレイン方向はｙ方向に対応している。

ターナリＣＡＭセル１０Ｂにおいて、ＰＭＯＳプルアップトランジスタＰ１、ＮＭＯＳプルダウントランジスタＮ１、ＮＭＯＳトランジスタＮ５に関連付けられたゲートポリパターンは、図１Ａの信号線Ｘの一部を表わすため、互いに連結されて１つの連続するパターンとなる。同様に、ＰＭＯＳプルアップトランジスタＰ２およびＮＭＯＳプルダウントランジスタＮ２に関連付けられた連続するゲートポリパターン（gate poly pattern）は、図１Ａの信号線ＸＢの一部を表わしている。ＰＭＯＳプルアップトランジスタＰ３およびＮＭＯＳプルダウントランジスタＮ３に関連付けられた連続するゲートポリパターンは、図１Ａの信号線ＹＢの一部を表わしている。ＰＭＯＳプルアップトランジスタＰ４およびＮＭＯＳプルダウントランジスタＮ４に関連付けられた連続するゲートポリパターンは、図１Ａの信号線Ｙの一部を表わしている。ＮＭＯＳトランジスタＮ６およびＮＭＯＳトランジスタＮ７に関連付けられたゲートポリパターンは、真のデータ線Ｄおよび相補的なデータ線ＤＢに対する真の接続部の一部および相補的な接続部の一部をそれぞれ表わしている。ターナリＣＡＭセル１０Ｂの上端側を横切って横方向に延びる１つのゲートポリパターンは、ワード線（ＷＬ）を表わしている。

ターナリＣＡＭセル１０Ｂの上端側に沿って延びる基準ラベルＢＸＢ，ＢＸ，ＢＹＢ，ＢＹは、２対の差動ビット線に対して（ビアにより）電気的に接続されるアクセストランジスタのソース領域を表わしている。基準ラベルＭＬは、一般的に更に高いレベルのメタライゼーションで形成されるマッチ線（図示せず）に対して（ビアにより）電気的に接続される２つのＮＭＯＳトランジスタＮ５，Ｎ８のドレイン領域を表わしている。基準ラベルＶｓｓは、グラウンド基準線に対して（ビアにより）電気的に接続されるＮＭＯＳトランジスタＮ１−Ｎ４，Ｎ６−Ｎ７のソース領域を表わしている。最後に、基準ラベルＶｄｄは、給電線に対して（ビアにより）電気的に接続されるＰＭＯＳプルアップトランジスタＰ１−Ｐ４のドレイン領域を表わしている（例えば、Ｖｄｄ＝１ボルト）。

ここで、図１Ｃを参照すると、本発明の他の実施形態に係る１６ＴターナリＣＡＭセル１０Ｃが示されている。このＣＡＭセル１０Ｃは、図１ＡのターナリＣＡＭセル１０Ａと基本的に同一であるが、４Ｔ比較回路内のＮＭＯＳトランジスタＮ６，Ｎ７のソース端子が、固定されたグラウンド基準線（Ｖｓｓ）ではなく、切替可能な擬似グラウンド線（ＰＧＮＤ）に対して接続されている。特定の用途においてターナリＣＡＭアレイの性能を高めるために切替可能な擬似グラウンド線を使用することについては、米国特許第６，６５７，８７８号およびＰａｒｋｅｔａｌ．の２００２年１２月１８日に出願された米国特許出願第１０／３２３，２３６号に更に十分に記載されている。

図１ＤのターナリＣＡＭセル１０Ｄによって示されるように、図１Ａ−１ＢのＣＡＭセルのレイアウトは、２つの半分のセルを左右に含んでいる。これらの２つのハーフセルは等しい数のトランジスタを有しており、また、これらのハーフセルのソース／ドレイン拡散領域は互いに鏡像を成している。図１Ｆによって更に十分に示されるように、これらのハーフセルは、左／右のハーフセルを交互に連続して並べるように複製することにより、ＣＡＭセルの列を形成しても良い（例えば、ａ×８０列）。また、図１ＤのＣＡＭセル１０Ｄおよびｘ軸を中心に回転させた際のこのセルの鏡像により、ＣＡＭアレイ内に２つの隣り合うＣＡＭセルの列を形成するために並行して複製することができる一対のセルが得られる。これらの２つの隣り合うＣＡＭセルの列は、ＣＡＭセル１０Ｄの多数の行および列を内部に有するアレイを形成するために垂直に積み重ねられても良い。

また、図１Ｄは、ターナリＣＡＭセル１０Ａ−１０Ｄのレイアウトの結果として略正方形の幅−高さレイアウトアスペクト比がどのようにして得られるのかも示している。特に、配線ピッチのスケーラビリティおよび均一性を（ｘおよびｙの両方向で）高めるためには、幅／高さアスペクト比を、約１．０８〜約１．２０の範囲内にすることが好ましく、約１．１４にすることが更に好ましい。アスペクト比に影響を与えるファクタとしては、１つのセル内の１６個のトランジスタの配置、サイズ、方向を挙げることができる。以下で更に十分に説明するように、配置および方向は、結果として得られるＣＡＭセルが略等しい左右のハーフセルを有するように選択される。これらのハーフセルは、全てのＭＬ，Ｖｓｓ，Ｖｄｄビアを、ＣＡＭアレイの同じ行内の隣接するハーフセルと共有しても良く、また、全てのビット線ビアおよびデータ線ビア（例えば、ＢＸＢ，ＢＸ，ＢＹＢ，ＢＹ，Ｄ，ＤＢ）を、ＣＡＭアレイの同じ列内の隣接するセルと共有しても良い。また、ＴａｉｗａｎＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇＣｏｍｐａｎｙ，Ｌｔｄ．によって開発されたＮｅｘｓｙｓ（商標）９０−ナノメートルプロセス技術を含む深いサブミクロンＣＭＯＳプロセスを使用することにより、ここで説明したＣＡＭセルにおいて、約３．０μｍ²〜約３．６μｍ²の範囲内にある小さなレイアウトフットプリントを得ることができる。この９０−ナノメートルプロセス技術は、１．８ボルト〜３．３ボルトの範囲の入出力およびアナログブロック供給電圧を用いて、１．０ボルト〜１．２ボルトの範囲のコア供給電圧（Ｖｄｄ）をサポートする。

また、ターナリＣＡＭセル１０Ｄ内の１６個のトランジスタは、高いソフトエラーイミュニティ特性を含む好ましい作動特性を得るように寸法付けられている。ビット線、データ線、マッチ線キャパシタンスに対する各セルの寄与度とセル速度と間で適切なバランスもとられる。１つの重要な設計の検討は、各セルのマッチ線プルダウン強度と検索作業中のマッチ線出力の著しい消費源であるマッチ線キャパシタンスに対するその寄与度との間の速度／出力のトレードオフである。これら及び他の設計パラメータの適切なバランスを得るため、第１および第２の対のアクセストランジスタはサイズが等しいＮＭＯＳトランジスタであり、４Ｔ比較回路内のＮＭＯＳトランジスタもサイズが同じである。特に、第１および第２の対のアクセストランジスタＮ９−Ｎ１０，Ｎ１１−Ｎ１２は、第１の幅／長さ（Ｗ／Ｌ）比を有するサイズが等しいＮＭＯＳトランジスタである。４Ｔ比較回路は、第１の幅／長さ比よりも大きい第２の幅／長さ比を有するサイズが等しい４つのＮＭＯＳトランジスタＮ５−Ｎ８を備えている。第１の幅／長さ比が約１．１５よりも小さく且つ第２の幅／長さ比が約１．１５よりも大きいことが好ましい。より好ましくは、図１Ｄによって示されるように、第１の幅／長さ比が約１．０４であり且つ第２の幅／長さ比が約１．２５である。

また、第１および第２の対の交差結合インバータは、第３の幅／長さ比を有するサイズが等しいＮＭＯＳプルダウントランジスタＮ１−Ｎ２，Ｎ３−Ｎ４と、第４の幅／長さ比を有するサイズが等しいＰＭＯＳプルアップトランジスタＰ１−Ｐ２，Ｐ３−Ｐ４とを有するように構成されている。第３の幅／長さ比は第４の幅／長さ比よりも大きい。第３の幅／長さ比が約１．５よりも大きく且つ第４の幅／長さ比が約１．２５よりも小さいことが好ましい。より好ましくは、図１Ｄによって示されるように、第３の幅／長さ比が約１．８であり且つ第４の幅／長さ比が約１．０である。

ここで、図１Ｅを参照すると、図１Ｂおよび図１Ｄによって示されたＣＡＭセル１０Ｂ，１０Ｄの４つの象限Ｉ〜ＩＶに分けられたレイアウトパターンが示されている。なお、４つの象限は、３．３μｍ²のレイアウトフットプリントを占めている。象限Ｉは、右側の対のアクセストランジスタと４Ｔ比較回路の右半分部位とを含むように示されている。同様に、象限ＩＩは、左側の対のアクセストランジスタと４Ｔ比較回路の左半分部位とを含むように示されている。象限ＩＶは、ＳＲＡＭセル内の記憶素子を形成する２つの交差結合インバータを含むように示されている。これらの２つの交差結合インバータは、図１Ａ〜１ＣにＮ３−Ｎ４，Ｐ３−Ｐ４として示された２つのＮＭＯＳプルダウントランジスタおよび２つのＰＭＯＳプルアップトランジスタによって形成されている。同様に、象限ＩＩＩは、図１Ａ〜１ＣにＮ１−Ｎ２，Ｐ１−Ｐ２として示された２つのＮＭＯＳプルダウントランジスタおよび２つのＰＭＯＳプルアップトランジスタを備える２つの交差結合インバータを含むように示されている。したがって、図１Ｅに示されるＣＡＭセル１０Ｂ，１０Ｄの各象限は、等しい数のトランジスタを含んでいる。

図１Ｆにおいては、ＣＡＭアレイの行内に配置されている２対のＣＡＭハーフセルが、参照符号１０Ｆによって特定されている。これらのハーフセルは、図１Ｄに示されたハーフセルと同様であるが、ハーフセルが互いに結合されてＣＡＭセルの二次元アレイを形成するときに、ｘおよびｙの両方向において隣接するハーフセル間で共有する広範囲のビアを強調するように多数のビア接続パターンが加えられている。これらのビア接続は、第１レベルメタライゼーション（Ｍ１）からポリゲートパターンまたはソース／ドレイン拡散パターンへと至るＣＯ接点ホール、第１レベルメタライゼーションを第２レベルメタライゼーション（Ｍ２）（図示せず）に対して接続するＶｌＡ１ホール、または、第２レベルメタライゼーションを第３レベルメタライゼーション（図示せず）に対して接続するＶｌＡ２ホールを示していても良い。例えば、図１Ｂに参照ラベルＣ，ＤＢによって示されるＮＭＯＳトランジスタＮ６，Ｎ７のポリゲートは、図１Ｆに加えられたそれぞれの第１レベルメタライゼーションパターンに対してＣＯ接点ホールを介して接続されるように示されている。これらの第１レベルメタライゼーションパターンは、ポリゲートパターンに対して逆方向で斜線が付されている。また、これらのハーフセルレイアウトの好ましい態様においては、ｘおよびｙの両方向において隣接するハーフセル間で高度のビア共有（１／２ビアまたは１／４ビア）を達成するため、給電線（Ｖｄｄ）、グラウンド基準線（Ｖｓｓ）、マッチ線（ＭＬ）、ビット線およびデータ線（ＢＹＢ，ＢＹ，ＢＸＢ，ＢＸ，Ｄ，ＤＢとして示されている）に対するビア接続は、各ハーフセルの外周に沿って位置されている。この高度のビア共有は、略正方形のアスペクト比を有する小さなレイアウトフットプリントに寄与する。

図面および明細書中においては、本発明の典型的な好ましい実施形態が開示され、また、特定の用語が使用されているが、これらの用語は、包括的且つ記述的な意味でのみ使用されており、限定の目的で使用されていない。本発明の範囲は以下の請求項に記載されている。

本発明の一実施形態に係るターナリＣＡＭセルの電気的な概略図である。図１ＡのターナリＣＡＭセルのレイアウト概略図である。レイアウト概略図内のＭＯＳトランジスタ左右および上下の方向は、図１Ａの電気的な概略図のＭＯＳトランジスタの方向と一致している。図１Ａの実施形態に類似するが擬似グラウンド（ＰＧＮＤ）接続が設けられたターナリＣＡＭセルの電気的な概略図である。レイアウトアスペクト比およびトランジスタサイズ情報が与えられた図１ＢのターナリＣＡＭセルのレイアウト概略図である。図１Ｂおよび図１ＤのターナリＣＡＭセルのレイアウト概略図であり、破線は、略正方形のＣＡＭセルの４つの象限内の様々なトランジスタの位置を示している。１／２ビアおよび１／４ビアパターンが図示された４つのハーフセルの別個のレイアウト図である。

Claims

半導体基板と、
前記半導体基板内の１６ＴＳＲＡＭ型ターナリＣＡＭセルと、
を備え、前記ターナリＣＡＭセルは、
前記ターナリＣＡＭセルの第１の側に隣接して延びる第１および第２の対のアクセストランジスタと、
前記ターナリＣＡＭセルの第２の側に隣接して延びる第１および第２の対の交差結合インバータと、
前記第１の対のアクセストランジスタと前記第１の対の交差結合インバータとの間で延びる４Ｔ比較回路の第１の半分部位と、
前記第２の対のアクセストランジスタと前記第２の対の交差結合インバータとの間で延びる４Ｔ比較回路の第２の半分部位と、
を備える集積回路装置。
前記第１の対の交差結合インバータは、
第１の対のＰＭＯＳプルアップトランジスタと、
前記第１の対のＰＭＯＳプルアップトランジスタと前記４Ｔ比較回路の第１の半分部位との間で延びる第１の対のＮＭＯＳプルダウントランジスタと、
を備える請求項１に記載の集積回路装置。
前記第２の対の交差結合インバータは、
第２の対のＰＭＯＳプルアップトランジスタと、
前記第２の対のＰＭＯＳプルアップトランジスタと前記４Ｔ比較回路の第２の半分部位との間で延びる第２の対のＮＭＯＳプルダウントランジスタと、
を備える請求項２に記載の集積回路装置。
半導体基板と、
前記半導体基板内のターナリＣＡＭセルと、
を備え、前記ターナリＣＡＭセルは、
前記ターナリＣＡＭセルの第１象限に設けられた第１の対のアクセストランジスタと、
前記ターナリＣＡＭセルの第２象限に設けられた第２の対のアクセストランジスタと、
前記ターナリＣＡＭセルの第４象限に設けられた第１の対の交差結合インバータと、
前記ターナリＣＡＭセルの第３象限に設けられた第２の対の交差結合インバータと、
前記第１の対のアクセストランジスタと前記第１の対の交差結合インバータとの間に設けられた４Ｔ比較回路の第１の半分部位と、
前記第２の対のアクセストランジスタと前記第２の対の交差結合インバータとの間に設けられた４Ｔ比較回路の第２の半分部位と、
を備える集積回路装置。
半導体基板と、
前記半導体基板内のターナリＣＡＭセルと、
を備え、前記ターナリＣＡＭセルは、
前記半導体基板内で並行して延びる第１および第２の対のアクセストランジスタと、
前記半導体基板内で並行して延びる第１および第２の対の交差結合インバータと、
前記第１の対のアクセストランジスタと前記第１の対の交差結合インバータとの間で延びる比較回路の第１の半分部位と、
前記第２の対のアクセストランジスタと前記第２の対の交差結合インバータとの間で延びる比較回路の第２の半分部位と、
を備える集積回路装置。
半導体基板と、
前記半導体基板内のＳＲＡＭ型ターナリＣＡＭセルと、
を備え、前記ターナリＣＡＭセルは、
前記半導体基板内で並行して位置された複数のＮＭＯＳアクセストランジスタと、
前記半導体基板内で並行して位置されているとともに、前記複数のアクセストランジスタの電流伝送端子に対して電気的に接続された一対のデータ記憶素子と、
前記複数のアクセストランジスタと前記一対のデータ記憶素子との間に位置された比較回路と、
を備える集積回路装置。
前記ターナリＣＡＭセルは、１．０８〜１．２０の範囲内の幅／高さ比と、３．０μｍ² 〜３．６μｍ²の範囲内のフットプリントとを有している、請求項１に記載の集積回路装置。
半導体基板と、
前記半導体基板内のターナリＣＡＭセルと、
を備え、前記ターナリＣＡＭセルは、
前記ターナリＣＡＭセルの第１象限内にｙ方向に配置された第１の対のＮＭＯＳアクセストランジスタと、
前記ターナリＣＡＭセルの第２象限内にｙ方向に配置された第２の対のＮＭＯＳアクセストランジスタと、
前記ターナリＣＡＭセルの第４象限内に位置されているとともに、ｘ方向に配置された２つのＮＭＯＳプルダウントランジスタと２つのＰＭＯＳプルアップトランジスタとを備える第１の対の交差結合インバータと、
前記ターナリＣＡＭセルの第３象限内に位置されているとともに、ｘ方向に配置された２つのＮＭＯＳプルダウントランジスタと２つのＰＭＯＳプルアップトランジスタとを備える第２の対の交差結合インバータと、
前記第１の対のアクセストランジスタと前記第１の対の交差結合インバータとの間に位置されているとともに、ｘ方向に配置された２つのＮＭＯＳトランジスタを備える４Ｔ比較回路の第１の半分部位と、
前記第２の対のアクセストランジスタと前記第２の対の交差結合インバータとの間に位置されているとともに、ｘ方向に配置された２つのＮＭＯＳトランジスタを備える４Ｔ比較回路の第２の半分部位と、
を備える集積回路装置。