JP2007527591A - 小さいフットプリントおよび効率的なレイアウトアスペクト比を有するターナリ検索機能付きメモリ(tcam)セル - Google Patents
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Abstract
Description
Claims (57)
- 半導体基板と、
前記半導体基板内の16T SRAM型ターナリCAMセルと、
を備え、前記ターナリCAMセルは、
前記ターナリCAMセルの第1の側に隣接して延びる第1および第2の対のアクセストランジスタと、
前記ターナリCAMセルの第2の側に隣接して延びる第1および第2の対の交差結合インバータと、
前記第1の対のアクセストランジスタと前記第1の対の交差結合インバータとの間で延びる4T比較回路の第1の半分部位と、
前記第2の対のアクセストランジスタと前記第2の対の交差結合インバータとの間で延びる4T比較回路の第2の半分部位と、
を備える集積回路装置。 - 前記第1の対の交差結合インバータは、
第1の対のPMOSプルアップトランジスタと、
前記第1の対のPMOSプルアップトランジスタと前記4T比較回路の第1の半分部位との間で延びる第1の対のNMOSプルダウントランジスタと、
を備える請求項1に記載の装置。 - 前記第2の対の交差結合インバータは、
第2の対のPMOSプルアップトランジスタと、
前記第2の対のPMOSプルアップトランジスタと前記4T比較回路の第2の半分部位との間で延びる第2の対のNMOSプルダウントランジスタと、
を備える請求項2に記載の装置。 - 前記ターナリCAMセルは、トランジスタ等価ハーフセルを有する対称なセルである請求項1に記載の装置。
- 前記ターナリCAMセルは、マスク状態を1つだけ含む3つの有効状態をサポートするように構成されている請求項4に記載の装置。
- 前記ターナリCAMセルは、マスク状態を1つだけ含む3つの有効状態をサポートするように構成されている請求項1に記載の装置。
- 前記第1および第2の対のアクセストランジスタはサイズが等しいNMOSトランジスタであり、前記4T比較回路はサイズが等しい4つのNMOSトランジスタを備える請求項1に記載の装置。
- 前記第1および第2の対のアクセストランジスタは、第1の幅/長さ比を有するサイズが等しいNMOSトランジスタであり、前記4T比較回路は、前記第1の幅/長さ比よりも大きい第2の幅/長さ比を有するサイズが等しい4つのNMOSトランジスタを備える請求項1に記載の装置。
- 前記第1の幅/長さ比が約1.15よりも小さく、前記第2の幅/長さ比が約1.15よりも大きい請求項9に記載の装置。
- 前記第1の幅/長さ比が約1.04であり、前記第2の幅/長さ比が約1.25である請求項9に記載の装置。
- 前記第1の対の交差結合インバータは、第3の幅/長さ比を有するサイズが等しい2つのNMOSプルダウントランジスタと、第4の幅/長さ比を有するサイズが等しい2つのPMOSプルアップトランジスタとを備える請求項1に記載の装置。
- 前記第3の幅/長さ比が前記第4の幅/長さ比よりも大きい請求項12に記載の装置。
- 前記第3の幅/長さ比が約1.5よりも大きく、前記第4の幅/長さ比が約1.25よりも小さい請求項13に記載の装置。
- 前記第3の幅/長さ比が約1.8であり、前記第4の幅/長さ比が約1.0である請求項14に記載の装置。
- 前記第1の対の交差結合インバータは、第3の幅/長さ比を有するサイズが等しい2つのNMOSプルダウントランジスタと、第4の幅/長さ比を有するサイズが等しい2つのPMOSプルアップトランジスタとを備える請求項10に記載の装置。
- 前記第3の幅/長さ比が前記第4の幅/長さ比よりも大きい請求項16に記載の装置。
- 前記第3の幅/長さ比が約1.5よりも大きく、前記第4の幅/長さ比が約1.25よりも小さい請求項17に記載の装置。
- 前記第3の幅/長さ比が約1.8であり、前記第4の幅/長さ比が約1.0である請求項18に記載の装置。
- 前記半導体基板内の前記ターナリCAMセルの幅/高さアスペクト比が約1.08〜約1.20の範囲内にある請求項4に記載の装置。
- 前記ターナリCAMセルのフットプリントが約3.0μm2〜約3.6μm2の範囲内にある請求項20に記載の装置。
- 半導体基板と、
前記半導体基板内のターナリCAMセルと、
を備え、前記ターナリCAMセルは、
前記ターナリCAMセルの第1象限に設けられた第1の対のアクセストランジスタと、
前記ターナリCAMセルの第2象限に設けられた第2の対のアクセストランジスタと、
前記ターナリCAMセルの第4象限に設けられた第1の対の交差結合インバータと、
前記ターナリCAMセルの第3象限に設けられた第2の対の交差結合インバータと、
前記第1の対のアクセストランジスタと前記第1の対の交差結合インバータとの間に設けられた4T比較回路の第1の半分部位と、
前記第2の対のアクセストランジスタと前記第2の対の交差結合インバータとの間に設けられた4T比較回路の第2の半分部位と、
を備える集積回路装置。 - 前記ターナリCAMセルは、トランジスタ等価ハーフセルを有する対称なセルである請求項22に記載の装置。
- 前記ターナリCAMセルは、マスク状態を1つだけ含む3つの有効状態をサポートするように構成されている請求項23に記載の装置。
- 前記第1および第2の対のアクセストランジスタはサイズが等しいNMOSトランジスタであり、前記4T比較回路はサイズが等しい4つのNMOSトランジスタを備える請求項22に記載の装置。
- 前記第1および第2の対のアクセストランジスタは、第1の幅/長さ比を有するサイズが等しいNMOSトランジスタであり、前記4T比較回路は、前記第1の幅/長さ比よりも大きい第2の幅/長さ比を有するサイズが等しい4つのNMOSトランジスタを備える請求項25に記載の装置。
- 前記第1の幅/長さ比が約1.15よりも小さく、前記第2の幅/長さ比が約1.15よりも大きい請求項26に記載の装置。
- 前記第1の対の交差結合インバータは、第3の幅/長さ比を有するサイズが等しい2つのNMOSプルダウントランジスタと、前記第3の幅/長さ比よりも小さい第4の幅/長さ比を有するサイズが等しい2つのPMOSプルアップトランジスタとを備える請求項26に記載の装置。
- 前記第1の幅/長さ比が約1.15よりも小さく、前記第2の幅/長さ比が約1.15よりも大きく、前記第3の幅/長さ比が約1.5よりも大きく、前記第4の幅/長さ比が約1.25よりも小さい請求項28に記載の装置。
- 半導体基板と、
前記半導体基板内のターナリCAMセルと、
を備え、前記ターナリCAMセルは、
前記半導体基板内で並行して延びる第1および第2の対のアクセストランジスタと、
前記半導体基板内で並行して延びる第1および第2の対の交差結合インバータと、
前記第1の対のアクセストランジスタと前記第1の対の交差結合インバータとの間で延びる比較回路の第1の半分部位と、
前記第2の対のアクセストランジスタと前記第2の対の交差結合インバータとの間で延びる比較回路の第2の半分部位と、
を備える集積回路装置。 - 前記ターナリCAMセルは、マスク状態を1つだけ含む3つの有効状態をサポートするように構成されている請求項30に記載の装置。
- 前記ターナリCAMセルは、トランジスタ等価ハーフセルを有する対称なセルである請求項30に記載の装置。
- 前記半導体基板内の前記ターナリCAMセルの幅/高さアスペクト比が約1.08〜約1.20の範囲内にある請求項30に記載の装置。
- 前記ターナリCAMセルのフットプリントが約3.0μm2〜約3.6μm2の範囲内にある請求項34に記載の装置。
- 半導体基板と、
前記半導体基板内のSRAM型ターナリCAMセルと、
を備え、前記ターナリCAMセルは、
前記半導体基板内で並行して位置された複数のNMOSアクセストランジスタと、
前記半導体基板内で並行して位置されているとともに、前記複数のアクセストランジスタの電流伝送端子に対して電気的に接続された一対のデータ記憶素子と、
前記複数のアクセストランジスタと前記一対のデータ記憶素子との間に位置された比較回路と、
を備える集積回路装置。 - 前記半導体基板内の前記ターナリCAMセルの幅/高さアスペクト比が約1.08〜約1.20の範囲内にある請求項36に記載の装置。
- 前記ターナリCAMセルのフットプリントが約3.0μm2〜約3.6μm2の範囲内にある請求項37に記載の装置。
- 半導体基板と、
前記半導体基板内の16T SRAM型XYターナリCAMセルと、
を備え、前記ターナリCAMセルは、約1.08〜約1.20の範囲内の幅/高さアスペクト比と、約3.0μm2〜約3.6μm2の範囲内のフットプリントとを有している集積回路装置。 - 前記ターナリCAMセルは、4つのPMOSトランジスタと、12個のNMOSトランジスタとを備える請求項39に記載の装置。
- 半導体基板と、
前記半導体基板内のターナリCAMセルと、
を備え、前記ターナリCAMセルは、
前記ターナリCAMセルの第1象限内にy方向に配置された第1の対のNMOSアクセストランジスタと、
前記ターナリCAMセルの第2象限内にy方向に配置された第2の対のNMOSアクセストランジスタと、
前記ターナリCAMセルの第4象限内に位置されているとともに、x方向に配置された2つのNMOSプルダウントランジスタと2つのPMOSプルアップトランジスタとを備える第1の対の交差結合インバータと、
前記ターナリCAMセルの第3象限内に位置されているとともに、x方向に配置された2つのNMOSプルダウントランジスタと2つのPMOSプルアップトランジスタとを備える第2の対の交差結合インバータと、
前記第1の対のアクセストランジスタと前記第1の対の交差結合インバータとの間に位置されているとともに、x方向に配置された2つのNMOSトランジスタを備える4T比較回路の第1の半分部位と、
前記第2の対のアクセストランジスタと前記第2の対の交差結合インバータとの間に位置されているとともに、x方向に配置された2つのNMOSトランジスタを備える4T比較回路の第2の半分部位と、
を備える集積回路装置。 - 前記第1象限および前記第4象限内のソース/ドレイン拡散パターンのレイアウトは、前記第2象限および前記第3象限内のソース/ドレインパターンのレイアウトに対する鏡像である請求項42に記載の装置。
- 前記ターナリCAMセルは、約1.08〜約1.20の範囲内の幅/高さアスペクト比と、約3.0μm2〜約3.6μm2の範囲内のフットプリントとを有している請求項42に記載の装置。
- 半導体基板と、
前記半導体基板内のSRAM型ターナリCAMセルと、
を備え、前記ターナリCAMセルは、
前記半導体基板内に並行して位置された4つのNMOSアクセストランジスタと、
前記半導体基板内で並行して位置されているとともに、前記4つのNMOSアクセストランジスタの電流伝送端子に対して電気的に接続される一対のデータ記憶素子と、
前記4つのNMOSアクセストランジスタと前記一対のデータ記憶素子との間に位置された4T NMOS型比較回路と、
を備える集積回路装置。 - 前記半導体基板内の前記ターナリCAMセルの幅/高さアスペクト比が約1.08〜約1.20の範囲内であり、前記ターナリCAMセルのフットプリントが約3.0μm2〜約3.6μm2の範囲内である請求項45に記載の装置。
- 半導体基板と、
前記半導体基板内のターナリCAMハーフセルと、
を備え、前記ターナリCAMハーフセルは、
前記CAMハーフセルの第1の側に隣接して位置された第1の対のNMOSアクセストランジスタと、
前記CAMハーフセルの第2の側に隣接して位置されているとともに、第1および第2のPMOSプルアップトランジスタと第1および第2のNMOSプルダウントランジスタとを備える第1の対の交差結合インバータと、
前記第1の対のNMOSアクセストランジスタと前記第1の対の交差結合インバータとの間に位置された4T比較回路の第1の半分部位と、
前記第1のPMOSプルアップトランジスタのソースに関連付けられた第1のVdd1/4ビアと、
前記第2のPMOSプルアップトランジスタのソースに関連付けられた第2のVdd1/4ビアと、
前記第1のNMOSプルダウントランジスタのソースに関連付けられた第1のVss1/2ビアと、
前記第2のNMOSプルダウントランジスタのソースに関連付けられた第2のVss1/2ビアと、
前記第1の対のNMOSアクセストランジスタのうちの第1のアクセストランジスタの電流伝送端子に関連付けられた第1のBL1/2ビアと、
前記第1の対のNMOSアクセストランジスタのうちの第2のアクセストランジスタの電流伝送端子に関連付けられた第2のBL1/2ビアと、
を備える集積回路装置。 - 半導体基板と、
前記半導体基板内のSRAM型CAMセルと、
を備え、前記CAMセルが左右のトランジスタ等価ハーフセルを有し、これらの左右のハーフセルは、当前記左右のハーフセルが前記半導体基板内で並行に位置されるときにフルマッチ線ビアとして互いに結合される対応するマッチ線ハーフビアを有している集積回路装置。 - 前記左右のハーフセルに関連付けられた全てのビット線ビアがハーフビアである請求項48に記載の装置。
- 前記左右のハーフセルに関連付けられた全てのVssビアがハーフビアである請求項48に記載の装置。
- 前記左右のハーフセルに関連付けられた全てのM1−M2データ線ビアがハーフビアである請求項48に記載の装置。
- 前記左右のハーフセルに関連付けられた全てのVddビアが1/4ビアである請求項48に記載の装置。
- 前記SRAM型CAMセルがターナリCAMセルである請求項48に記載の装置。
- 半導体基板と、
前記半導体基板内の16T SRAM型ターナリCAMセルと、
を備え、前記ターナリCAMセルは、
x方向に配置された複数のトランジスタを内部に有する4T比較回路の左右の半分部位と、
x方向に配置されたプルダウントランジスタおよびプルアップトランジスタを内部に有する左右対の交差結合インバータと、
y方向に配置され且つ前記左右対の交差結合インバータに対して電気的に接続された左右対のアクセストランジスタと、
を備える集積回路装置。 - 前記ターナリCAMセルは、約1.08〜約1.20の範囲内の幅/高さアスペクト比を有する請求項54に記載の装置。
- 前記左右対のアクセストランジスタは、x軸を中心とする前記ターナリCAMセルの鏡像である他のCAMセル内の左右対のアクセストランジスタのN型ソース/ドレイン領域に隣接するように構成されるN型ソース/ドレイン領域を有するNMOSトランジスタである請求項54に記載の装置。
- 前記プルアップトランジスタは、x軸を中心とする前記ターナリCAMセルの鏡像である他のCAMセル内のPMOSプルアップトランジスタのP型ソース・ドレイン領域に隣接するように構成されるP型ソース/ドレイン領域を有するPMOSトランジスタである請求項54に記載の装置。
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US7136006B2 (en) * | 2004-12-16 | 2006-11-14 | Texas Instruments Incorporated | Systems and methods for mismatch cancellation in switched capacitor circuits |
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US7369422B2 (en) * | 2006-02-23 | 2008-05-06 | Laurence Hager Cooke | Serial content addressable memory |
US8085567B2 (en) * | 2006-02-23 | 2011-12-27 | Cooke Laurence H | Iterative serial content addressable memory |
US7825777B1 (en) | 2006-03-08 | 2010-11-02 | Integrated Device Technology, Inc. | Packet processors having comparators therein that determine non-strict inequalities between applied operands |
US7298636B1 (en) | 2006-03-08 | 2007-11-20 | Integrated Device Technology, Inc. | Packet processors having multi-functional range match cells therein |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US7355890B1 (en) | 2006-10-26 | 2008-04-08 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having NAND-type compare circuits |
US7888705B2 (en) | 2007-08-02 | 2011-02-15 | Tela Innovations, Inc. | Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US7840783B1 (en) | 2007-09-10 | 2010-11-23 | Netlogic Microsystems, Inc. | System and method for performing a register renaming operation utilizing hardware which is capable of operating in at least two modes utilizing registers of multiple widths |
TWI349288B (en) * | 2007-12-25 | 2011-09-21 | Univ Nat Chiao Tung | Leakage current super cut-off device for ternary content addressable memory |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
KR101761530B1 (ko) | 2008-07-16 | 2017-07-25 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US7944724B2 (en) * | 2009-04-28 | 2011-05-17 | Netlogic Microsystems, Inc. | Ternary content addressable memory having reduced leakage effects |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
US7920397B1 (en) | 2010-04-30 | 2011-04-05 | Netlogic Microsystems, Inc. | Memory device having bit line leakage compensation |
US8462532B1 (en) | 2010-08-31 | 2013-06-11 | Netlogic Microsystems, Inc. | Fast quaternary content addressable memory cell |
US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
US8582338B1 (en) | 2010-08-31 | 2013-11-12 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having single transistor pull-down stack |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
JP6023453B2 (ja) * | 2011-04-15 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
US8891273B2 (en) | 2012-12-26 | 2014-11-18 | Qualcomm Incorporated | Pseudo-NOR cell for ternary content addressable memory |
US8958226B2 (en) | 2012-12-28 | 2015-02-17 | Qualcomm Incorporated | Static NAND cell for ternary content addressable memory (TCAM) |
US8934278B2 (en) | 2012-12-28 | 2015-01-13 | Qualcomm Incorporated | Hybrid ternary content addressable memory |
US9201727B2 (en) | 2013-01-15 | 2015-12-01 | International Business Machines Corporation | Error protection for a data bus |
US9021328B2 (en) | 2013-01-15 | 2015-04-28 | International Business Machines Corporation | Shared error protection for register banks |
US9041428B2 (en) | 2013-01-15 | 2015-05-26 | International Business Machines Corporation | Placement of storage cells on an integrated circuit |
US9043683B2 (en) | 2013-01-23 | 2015-05-26 | International Business Machines Corporation | Error protection for integrated circuits |
US9824756B2 (en) | 2013-08-13 | 2017-11-21 | Globalfoundries Inc. | Mapping a lookup table to prefabricated TCAMS |
US9449667B2 (en) | 2014-03-31 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit having shared word line |
EP3284093B1 (en) | 2015-04-14 | 2021-08-04 | Cambou, Bertrand, F. | Memory circuits using a blocking state |
US9804974B2 (en) | 2015-05-11 | 2017-10-31 | Bertrand F. Cambou | Memory circuit using dynamic random access memory arrays |
US9588908B2 (en) | 2015-06-02 | 2017-03-07 | Bertrand F. Cambou | Memory circuit using resistive random access memory arrays in a secure element |
US9728258B1 (en) | 2016-10-04 | 2017-08-08 | National Tsing Hua University | Ternary content addressable memory |
US9916889B1 (en) * | 2016-12-01 | 2018-03-13 | Intel Corporation | Memory circuitry with row-wise gating capabilities |
JP2019033161A (ja) * | 2017-08-07 | 2019-02-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
KR20200086144A (ko) * | 2019-01-08 | 2020-07-16 | 울산과학기술원 | 3진 메모리 셀 및 이를 포함하는 메모리 장치 |
US11437320B2 (en) | 2019-07-23 | 2022-09-06 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001065565A1 (en) * | 2000-03-03 | 2001-09-07 | Mosaid Technologies Incorporated | An improved high density memory cell |
US20020141218A1 (en) * | 2001-04-03 | 2002-10-03 | Richard Foss | Content addressable memory cell |
JP2002304891A (ja) * | 2001-04-05 | 2002-10-18 | Fujitsu Ltd | 連想記憶装置 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5699288A (en) * | 1996-07-18 | 1997-12-16 | International Business Machines Corporation | Compare circuit for content-addressable memories |
US5859791A (en) * | 1997-01-09 | 1999-01-12 | Northern Telecom Limited | Content addressable memory |
US6078987A (en) * | 1997-09-30 | 2000-06-20 | Sun Microsystems, Inc. | Translation look aside buffer having separate RAM arrays which are accessable with separate enable signals |
EP0936625A3 (en) * | 1998-02-17 | 2003-09-03 | Texas Instruments Incorporated | Content addressable memory (CAM) |
US5999435A (en) * | 1999-01-15 | 1999-12-07 | Fast-Chip, Inc. | Content addressable memory device |
US6044005A (en) * | 1999-02-03 | 2000-03-28 | Sibercore Technologies Incorporated | Content addressable memory storage device |
US6166938A (en) * | 1999-05-21 | 2000-12-26 | Sandisk Corporation | Data encoding for content addressable memories |
US6188594B1 (en) * | 1999-06-09 | 2001-02-13 | Neomagic Corp. | Reduced-pitch 6-transistor NMOS content-addressable-memory cell |
US6195278B1 (en) * | 1999-12-30 | 2001-02-27 | Nortel Networks Limited | Content addressable memory cells and words |
JP4298104B2 (ja) * | 2000-01-18 | 2009-07-15 | Okiセミコンダクタ株式会社 | 連想メモリ |
US6262907B1 (en) * | 2000-05-18 | 2001-07-17 | Integrated Device Technology, Inc. | Ternary CAM array |
US6256216B1 (en) * | 2000-05-18 | 2001-07-03 | Integrated Device Technology, Inc. | Cam array with minimum cell size |
US6240004B1 (en) * | 2000-06-19 | 2001-05-29 | James B. Kuo | Low-voltage content addressable memory cell with a fast tag-compare capability using partially-depleted SOI CMOS dynamic-threshold techniques |
US6370052B1 (en) * | 2000-07-19 | 2002-04-09 | Monolithic System Technology, Inc. | Method and structure of ternary CAM cell in logic process |
ATE341818T1 (de) * | 2000-09-23 | 2006-10-15 | Ibm | Assoziativspeicherschaltung für wiederauffindung in einem datenverarbeitungssystem |
US6430073B1 (en) * | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
US6496398B2 (en) * | 2000-12-15 | 2002-12-17 | International Business Machines Corporation | Content addressable memory |
US6385070B1 (en) * | 2001-03-13 | 2002-05-07 | Tality, L.P. | Content Addressable Memory array, cell, and method using 5-transistor compare circuit and avoiding crowbar current |
US6349049B1 (en) * | 2001-03-22 | 2002-02-19 | Sun Microsystems, Inc. | High speed low power content addressable memory |
CA2342575A1 (en) * | 2001-04-03 | 2002-10-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
US6760249B2 (en) * | 2001-06-21 | 2004-07-06 | Pien Chien | Content addressable memory device capable of comparing data bit with storage data bit |
US6707694B2 (en) * | 2001-07-06 | 2004-03-16 | Micron Technology, Inc. | Multi-match detection circuit for use with content-addressable memories |
US6480406B1 (en) * | 2001-08-22 | 2002-11-12 | Cypress Semiconductor Corp. | Content addressable memory cell |
US6515884B1 (en) * | 2001-12-18 | 2003-02-04 | Cypress Semiconductor Corporation | Content addressable memory having reduced current consumption |
US6678184B2 (en) * | 2002-06-05 | 2004-01-13 | Stmicroelectronics, Inc. | CAM cell having compare circuit formed over two active regions |
US6563727B1 (en) * | 2002-07-31 | 2003-05-13 | Alan Roth | Method and structure for reducing noise effects in content addressable memories |
-
2003
- 2003-06-30 US US10/609,756 patent/US6900999B1/en not_active Expired - Lifetime
-
2004
- 2004-06-17 WO PCT/US2004/019148 patent/WO2005006343A2/en active Application Filing
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-
2005
- 2005-05-25 US US11/137,163 patent/US7110275B2/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001065565A1 (en) * | 2000-03-03 | 2001-09-07 | Mosaid Technologies Incorporated | An improved high density memory cell |
US20020141218A1 (en) * | 2001-04-03 | 2002-10-03 | Richard Foss | Content addressable memory cell |
JP2002304891A (ja) * | 2001-04-05 | 2002-10-18 | Fujitsu Ltd | 連想記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
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