JPH11284658A - 最長一致検索装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、インターネット通信回線網内に配置
されその通信回線網内を流れるネットワークパケットの
伝達を仲介するルータに搭載される、登録されたアドレ
スと、入力されたネットワークパケット中のアドレスと
の最長一致検索を行なう最長一致検索装置に関し、連想
メモリを用い正しい最長一致検索を行なう。 【解決手段】連想メモリに、各エントリのアドレスと各
エントリのプレフィックス長（ネットワークアドレスの
長さ）とのペアを格納しておき、それらのペアで検索を
行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インターネット通
信回線網内に配置されその通信回線網内を流れるネット
ワークパケットの伝達を仲介するルータに搭載される、
登録されたアドレスと、入力されたネットワークパケッ
ト中のアドレスとの最長一致検索を行なう最長一致検索
装置に関する。

【０００２】

【従来の技術】現在インターネットと呼ばれる通信が広
く普及してきており、それに伴って発信元や受信先を特
定するアドレスの枯渇が問題となり、現在、インターネ
ットプロトコルでは、アドレスの枯渇問題への対策か
ら、３２ビットからなるＩＰアドレスを構成するネット
ワークアドレスとホストアドレスとの境目を自由に設定
できる手法が採られてきている。ここで、ＩＰアドレス
のうちのネットワークアドレスの長さはプレフィックス
長と呼ばれる。

【０００３】このような手法が採用されたインタネット
プロトコルのＩＰアドレスは、最長一致検索と呼ばれる
方法でそのアドレスの検索が行なわれる。図９は、最長
一致検索の説明図である。図９（Ａ）は、ルータが伝達
を仲介しようとしているネットワークパケット中のデス
ティネーションＩＰアドレスからなるキーデータであ
り、ここでは、１８６．２４１．０．６であるとする。

【０００４】ルータ内には、図９（Ｂ）に示す２つのエ
ントリ、すなわちエントリ１：１８６．２４０．０／１
２、エントリ２：１８６．１９２．０．０／１０が登録
されているものとする。ここで／１２，／１０は各エン
トリのプレフィックス長を示すものであり、例えば／１
２は、上位１２ビットがネットワークアドレスであるこ
とを示している。

【０００５】ここで、図９（Ａ）に示すキーデータが検
索対象として入力された（すなわち、図９（Ａ）に示す
デスティネーションＩＰアドレスをもったネットワーク
パケットが入力された）とすると、両エントリ共に、各
エントリがもつプレフィックス長までキーデータと一致
するが、この場合、上位ビット側から最も長いビット長
部分が一致しているエントリ１のネットワークに対して
経路が開かれることになる。このように、上位ビット側
から最も長いビット長部分までキーデータと一致してい
るエントリを検索することを最長一致検索と称する。

【０００６】上記の最長一致検索を、連想メモリを使用
して実現することを考える。ここで、連想メモリとは、
複数のメモリ領域を備え、それら複数のメモリ領域それ
ぞれに所定のビット長のデータを格納しておき、キーデ
ータが入力され、マスクされたビットを除く残りのビッ
トについて、入力されたキーデータと一致するデータが
格納されたメモリ領域を検索する機能を有する一種のメ
モリである。連想メモリ自体は、既に広く知られた技術
であり、ここでは連想メモリ自体についての詳細説明は
省略する。

【０００７】図１０は、連想メモリを用いた最長一致検
索方法の説明図である。ＩＰアドレスは３２ビットであ
るため、連想メモリによって検索を行なう場合に、ま
ず、図１０（Ａ）に示すように、３２ビットをマスクな
しで検索する。つまり、３２ビット全てについて一致し
ているエントリが存在するか否かを検索する。次に、図
１０（Ｂ）に示すように、最下位ビット１ビットのみに
マスクをかけて３１ビットの検索を行なう。次には、最
下位ビット側から２ビットにマスクをかけて３０ビット
の検索を行ない、以後同様にしてマスクを順次１ビット
ずつ増加させながら検索を行なう。

【０００８】このように、順次マスク長を増やしながら
３２回の検索を行なえば、最長一致しているエントリを
得ることができる。上記の順序に従えば、検索の結果ヒ
ットが最初に生じた（マスクがかけられないビット部分
について一致が検出された）エントリが最長一致したエ
ントリとなる。

【０００９】

【発明が解決しようとする課題】図１１は、連想メモリ
を用い上記のようにして行なう最長一致検索の問題点の
説明図である。上記のようにして検索を行なっても、こ
の図１１を参照して説明するような場合は、最長一致を
正確に求めていることにはならない。すなわち、２つの
エントリ１，２が図１１（Ｂ），（Ｃ）のように定義さ
れていたとき、図１１（Ａ）に示すキーデータを用い下
位３ビットをマスクして検索を行なうと、エントリ１と
エントリ２では、プレフィックス長は、エントリ１の場
合はプレフィックス長＝１２，エントリ２の場合はプレ
フィックス長＝１０のように異なるが、検索の結果とし
てはエントリ１とエントリ２の双方で一致が検出される
ことになる。インターネットプロトコルのルールによる
とプレフィックス長の長いエントリ、すなわちここでは
エントリ１が選ばれるべきであるが、このような場合、
エントリ１が選ばれるという保証がないことになる。

【００１０】本発明は、上記事情に鑑み、連想メモリを
用い、正しいエントリを検出することのできる最長一致
検索装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成する本発
明の最長一致検索装置は、受信先アドレスをあらわすデ
ステイネーションＩＰアドレスを含むネットワークパケ
ットが入力され、入力されたネットワークパケットを、
登録された複数のエントリのうちの、入力されたネット
ワークパケット中のデスティネーションＩＰアドレスに
適合したエントリのネットワークに送り出すルータにお
ける、複数のエントリのアドレスが登録され、これら登
録された複数のエントリの中から、入力されたネットワ
ークパケット中のデスティネーションＩＰアドレスに最
上位ビット側から最長ビット長一致するアドレスをもつ
エントリを検索する最長一致検索装置において、複数の
メモリ領域それぞれに所定のビット長のデータを格納し
ておき、キーデータが入力され、マスクされたビットを
除く残りのビットについてキーデータと一致するデータ
が格納されたメモリ領域を検索する連想メモリであっ
て、上記複数のメモリ領域それぞれに、各エントリのア
ドレスをあらわすアドレスデータと各エントリのプレフ
ィックス長をあらわすプレフィックスデータとのペアが
格納されてなる連想メモリと、検索用のプレフィックス
データを順次に作成するプレフィックスデータ作成回路
と、入力されたネットワークパケット中のデスティネー
ションＩＰアドレスとプレフィックスデータ作成回路に
より作成されたプレフィックスデータとに基づいて、検
索用のキーデータを作成するキーデータ作成回路とを備
え、上記連想メモリが、キーデータ作成回路により作成
されたキーデータに基づいて、最上位ビット側から最長
ビット長一致するアドレスデータであって、かつ、最上
位ビット側から最長ビット長一致するアドレスデータが
複数格納されていた場合に、これら複数のアドレスデー
タのうち、最長のプレフィックス長をあらわすプレフィ
ックスデータとペアのアドレスデータが格納されたメモ
リ領域を検索するものであることを特徴とする。

【００１２】図１は、本発明の原理説明図である。連想
メモリには、図１（Ｂ）に示すエントリ１と図１（Ｃ）
に示すエントリ２が登録されているものとする。すなわ
ち、各エントリに対応して、ここに示す例では、３２ビ
ットのアドレスデータと、５ビットのプレフィックスデ
ータが登録されている。

【００１３】キーデータも、図１（Ａ）に示すように、
３２ビットのアドレスデータと５ビットのプレフィック
スデータとの合計３７ビットであり、図１に示す例で
は、図１（Ａ）に示すキーデータを用いて検索を行なう
と、アドレスデータとしてはエントリ１とエントリ２の
双方で一致するが、プレフィックスデータは、キーデー
タが１Ｃ（ｈｅｘ）（プレフィックス＝２９を意味す
る）であるのに対し、エントリ１のプレフィックス長
は、キーデータのプレフィックス長と同じ１Ｃ（ｈｅ
ｘ）、エントリ２のプレフィックス長は、キーデータの
プレフィックス長とは異なり１Ａ（ｈｅｘ）（プレフィ
ックス長＝２７を意味する）であり、したがってここに
示す例では、エントリ１のみが検出される。

【００１４】このように本発明の最長一致検索装置は、
連想メモリに、各エントリのアドレスをあらわすアドレ
スデータと各エントリのプレフィックス長（ネットワー
クアドレスの長さ）をあらわすプレフィックスデータと
をペアを格納しておき、それらのペアで検索を行なうよ
うにしたため、エントリのアドレスのみでは同時に複数
のエントリで一致が検出されるような状況であっても、
プレフィックス長の長いエントリのみで一致が検出され
ることになり、図１１を参照して説明したような問題が
解消され、正しいエントリが検出される。

【００１５】

【発明の実施の形態】以下、本発明の実施形態における
２種類の最長一致検索法について説明し、次いで本発明
の最長一致検索装置の実施形態について説明する。図２
は、２種類の最長一致検索法のうちの第１の最長一致検
索法の説明図である。

【００１６】この図２には、検索回数ごとのキーデータ
のビット配列が示されでおり、各検索において３２ビッ
トからなるアドレスデータは同一、５ビットからなるプ
レフィックスデータは検索１回目は１Ｆ（ｈｅｘ）（プ
レフィックス長＝３２を意味する）から始まり、１ずつ
デクリメントされて検索３２回目では０（ｈｅｘ）（プ
レフィックス長＝１を意味する）となる。また、検索１
回目はマスクなし、検索２回目は３２ビットのアドレス
データの最下位１ビットをマスクする、検索３回目は３
２ビットのアドレスデータのうちの下位２ビットをマス
クする、……、検索３２回目では３２ビットのアドレス
データのうちの下位３１ビットをマスクする（最上位１
ビットのみ有効とする）、のようにマスクを１ビットず
つ順次増やして検索する。尚プレフィックスデータに関
しては上記のように検索毎に値が書き換えられ、常に有
効データとして検索に参加する。

【００１７】この図２に示す検索順序に従って順次に検
索を行ない、最初にヒットのあったエントリが、プレフ
ィックス長も含めて正しいエントリとして検出される。
尚、この図２に示す最長一致検索法を採用すると、検索
対象を指定するためのマスクが３２種類必要になるよう
にも考えられるが、キーデータの検索対象部分は順次１
ビットずつ狭められるため、マスクレジスタとしてシフ
トレジスタを１つ用意すればよい。

【００１８】図３は、２種類の最長一致検索法のうちの
第２の最長一致検索法の説明図である。この図３におけ
る検索１回目のキーデータを構成するアドレスデータ
（３２ビット）およびプレフィックスデータ（５ビッ
ト）は、いずれも、図２に示す検索法における検索１回
目のものと同一である。

【００１９】検索２回目〜検索３２回目について、プレ
フィックスデータが順次デクリメントされる点も、図２
に示す検索法と同一である。ただし、３２ビットのアド
レスデータに関し、検索２回目は最下位１ビットを
‘０’に置き換えたデータで検索を行ない、検索３回目
は下位２ビットを‘０’に置き換えたデータで検索を行
ない、……、検索３２回目では、下位３１ビットを
‘０’に置き換えたデータで検索を行なう。すなわち、
図２を参照して説明した検索法におけるマスクをかける
ビットに、マスクをかける代わりに‘０’を代入する。

【００２０】一方、この図３に示すキーデータを用いた
検索が行なわれる連想メモリ側には、各エントリに対応
して、アドレスデータとしては、ネットワークアドレス
のみ有効なデータを登録し、ホストアドレスの部分は全
て‘０’を登録しておく。各エントリに対応して、この
ようなアドレスデータと、プレフィックスデータとのペ
アを連想メモリに登録しておく。

【００２１】こうしておいて、キーデータを図３に示す
ように順次変更しながら順次検索を行なう。この検索法
によっても、図２を参照して説明した検索法と同様に、
プレフィックス長を含め正しいエントリを検出すること
ができる。尚、図３を参照して説明した検索法では、キ
ーデータ側はマスクをかける代わりに‘０’を代入し、
連想メモリ側はホストアドレスの部分は全て‘０’を登
録しておく旨説明したが、例えばキーデータ側はマスク
の代わりに‘１’を代入し、連想メモリ側のホストアド
レスの部分に全て‘１’を登録しておいてもよく、検索
の障害とならないように双方が同一のビット配列であれ
ばよい。

【００２２】図４は、本発明の最長一致検索装置の一実
施形態を示すブロック図、図５は、そのタイミングチャ
ートである。ここでは、この図４に示す最長一致検索装
置において、図２を参照して説明した検索法による検索
が行なわれるものとして説明する。この図４に示す最長
一致検索装置１０にはＣＡＭメモリブロック１１が備え
られており、このＣＡＭメモリブロック１１には、メン
テナンスポートを経由して入力されるデータに応じて、
ＣＡＭデータ入出力制御回路１２により各エントリに対
応したデータが登録され、必要に応じて追加、変更され
る。

【００２３】図６は、ＣＡＭメモリブロック１１内に登
録される１つのエントリに対応するデータ構成を示す図
である。ここには、３２ビットのＩＰアドレスデータ
と、５ビットのプレフィックスデータと、その他のデー
タの各領域が示されている。その他のデータの中には、
詳細説明は省略するが、例えばそのエントリの登録時刻
をあらわすタイムスタンプなどがある。

【００２４】図４に示す最長一致検索装置には、最長一
致検索制御回路１３が備えられており、この最長一致検
索制御回路１３にはクロックが入力され、この最長一致
検索制御回路１３は、入力されたクロックに同期して、
ＣＡＭメモリブロック１１に登録された各エントリの中
から所望のエントリを検索するための各部の制御を行な
う。

【００２５】また、図４に示す最長一致検索装置１０に
は、キーデータ生成回路１４およびプレフィックスデー
タ生成回路１５が備えられている。キーデータ生成回路
１４には、入力ポートを経由して検索用キーデータの基
になる入力データ（デスティネーションＩＰアドレス）
が入力され、さらに検索の開始を指示する検索開始信号
が入力される（図５参照）。すると、プレフィックスデ
ータ生成回路１５では、前述したように順次デクリメン
トされるプレフィックスデータが生成されてキーデータ
生成回路１４に入力され、キーデータ生成回路１４で
は、ＩＰアドレスとプレフィックスデータとからなるキ
ーデータが生成されてＣＡＭメモリブロック１１に入力
される。

【００２６】図７は、キーデータ生成回路１４で生成さ
れるキーデータの構成を示した図である。キーデータ生
成回路１４では、３２ビットのＩＰアドレスデータと５
ビットのプレフィックスデータと、さらにその他のデー
タとからなるキーデータが生成される。ここではその他
のデータは、ＣＡＭメモリブロックに登録されたデータ
（図６参照）とデータ長を合わせるためだけの役割りを
担っており、どのようなデータであってもかまわない。

【００２７】図８は、検索１回目〜検索３２回目の各検
索に用いられるキーデータの一例を示した図である。各
回の検索とも、ＩＰアドレスデータは同一であり、プレ
フィックスデータは順次１ずつデクリメントされてい
る。マスク生成回路１６では、キーデータをマスクする
ためのマスクデータが生成されてＣＡＭメモリブロック
１１に入力される。検索１回目では、その他のデータの
部分についてのみマスクされ、検索２回目では、その他
のデータの部分と、３２ビットのＩＰアドレスデータの
うちの最下位１ビットについてマスクされ、……、検索
３２回目では、その他のデータの部分と、３２ビットの
ＩＰアドレスデータのうちの下位３１ビットについてマ
スクされるように、順次異なるマスクデータが生成され
る。

【００２８】ＣＡＭメモリブロック１１内では、キーデ
ータ生成回路１４で生成されてＣＡＭメモリブロック１
１に入力されるキーデータのうち、マスク生成回路１６
で生成されたマスクデータでマスクされていない有効部
分について順次に３２回の検索が行なわれ、最初にヒッ
トがあった時点のＣＡＭメモリブロック１１のアドレス
とそのアドレスに格納された内容からなる最長一致検索
結果がＣＡＭメモリブロック１１から出力されて最長一
致検索結果出力回路１７に一旦格納され、３２回の検索
が終了した時点で最長一致検索制御回路１３から最長一
致検索結果出力回路１７に検索終了信号が送られ、最長
一致検索結果出力回路１７は、その検索終了信号を受け
て、その最長一致検索結果を出力ポートから出力する。

【００２９】尚、上記の、図４に示す最長一致検索装置
１０の説明は、図２を参照して説明した検索法を適用す
るものとしたときの説明であるが、この図４に示した最
長一致検索装置１０では、図３を参照して説明した検索
法を適用した検索を行なうこともできる。すなわち、こ
のときは、ＣＡＭメモリブロック１１には、各エントリ
のＩＰアドレスのうちのネットワークアドレスのみ有効
なデータを格納し、ホストアドレスの部分には全て
‘０’を書き込んでおき、一方、キーデータ生成回路１
４では、検索２回目は３２ビットのアドレスデータの最
下位１ビットを‘０’とし、検索３回目は３２ビットの
アドレスデータの下位２ビットを‘０’とし、……、検
索３２回目は３２ビットのアドレスデータの下位３１ビ
ットを‘０’としたデータを生成し、ＣＡＭメモリブロ
ック１１では、そのように生成されたキーデータを用い
た検索を行なう。このとき、マスク生成回路１６で生成
されるマスクデータは、３２回の検索の全てにおいて、
その他のデータの部分のみマスクをかけるマスクデータ
を生成する。このような検索を行なうことにより、図４
に示した最長一致検索装置１０を用い、図３を参照して
説明した検索法がそのまま実現される。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
正しい最長一致検索が行なわれる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】２種類の最長一致検索法のうちの第１の最長一
致検索法の説明図である。

【図３】２種類の最長一致検索法のうちの第２の最長一
致検索法の説明図である。

【図４】本発明の最長一致検索装置の一実施形態を示す
ブロック図である。

【図５】図５は、そのタイミングチャートである。

【図６】ＣＡＭメモリブロック１１内に登録される１つ
のエントリに対応するデータ構成を示す図である。

【図７】キーデータ生成回路１５で作成されるキーデー
タの構成を示した図である。

【図８】検索１回目〜検索３２回目の各検索に用いられ
るキーデータの一例を示した図である。

【図９】最長一致検索の説明図である。

【図１０】連想メモリを用いた最長一致検索方法の説明
図である。

【図１１】連想メモリを用いた最長一致検索の問題点の
説明図である。

【符号の説明】

１０ 最長一致検索装置 １１ ＣＡＭメモリブロック １２ ＣＡＭデータ入出力制御回路 １３ 最長一致検索制御回路 １４ キーデータ生成回路 １５ プレフィックスデータ生成回路 １６ マスク生成回路 １７ 最長一致検索結果出力回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受信先アドレスをあらわすデステイネー
   ションＩＰアドレスを含むネットワークパケットが入力
   され、入力されたネットワークパケットを、登録された
   複数のエントリのうちの、入力されたネットワークパケ
   ット中のデスティネーションＩＰアドレスに適合したエ
   ントリのネットワークに送り出すルータにおける、複数
   のエントリのアドレスが登録され、これら登録された複
   数のエントリの中から、入力されたネットワークパケッ
   ト中のデスティネーションＩＰアドレスに最上位ビット
   側から最長ビット長一致するアドレスをもつエントリを
   検索する最長一致検索装置において、 複数のメモリ領域それぞれに所定のビット長のデータを
   格納しておき、キーデータが入力され、マスクされたビ
   ットを除く残りのビットについて該キーデータと一致す
   るデータが格納されたメモリ領域を検索する連想メモリ
   であって、前記複数のメモリ領域それぞれに、各エント
   リのアドレスをあらわすアドレスデータと各エントリの
   プレフィックス長をあらわすプレフィックスデータとの
   ペアが格納されてなる連想メモリと、 検索用のプレフィックスデータを順次に作成するプレフ
   ィックスデータ作成回路と、 入力されたネットワークパケット中のデスティネーショ
   ンＩＰアドレスと前記プレフィックスデータ作成回路に
   より作成されたプレフィックスデータとに基づいて、検
   索用のキーデータを作成するキーデータ作成回路とを備
   え、 前記連想メモリが、前記キーデータ作成回路により作成
   されたキーデータに基づいて、最上位ビット側から最長
   ビット長一致するアドレスデータであって、かつ、最上
   位ビット側から最長ビット長一致するアドレスデータが
   複数格納されていた場合に、これら複数のアドレスデー
   タのうち、最長のプレフィックス長をあらわすプレフィ
   ックスデータとペアのアドレスデータが格納されたメモ
   リ領域を検索するものであることを特徴とする最長一致
   検索装置。