JP4511790B2 - 連想記憶装置 - Google Patents

Description

技術分野
本発明は、大規模で、かつ低消費電力で動作する連想記憶装置に関する。
背景技術
連想記憶装置は、内容アドレス記憶装置と呼ばれ、番地（アドレス）を指定してデータの読み出しまたは書き込みをおこなう通常の記憶装置とは異なり、入力された検索データと一致または類似するデータを検索し出力する機能を有する。連想記憶装置では、複数本のマッチ線（一致検出線）のそれぞれに複数個の連想メモリセルが接続されており、すべてのマッチ線で同時にデータ検索が実行される。
データ検索を実行する際には、まず、すべてのマッチ線の電位を相対的に高いＨレベルにプリチャージする必要がある。そして、検索の結果、それぞれのマッチ線の電位は、接続されたすべての連想メモリセルの保持データが検索データと一致した場合には相対的に高いＨレベルのままであるが、接続された複数の連想メモリセルのうち１個でも不一致であれば相対的に低いＬレベルとなる。
したがって、あるデータの検索の結果、電位レベルがＬレベルに引き下げられたマッチ線が多数存在すると、つぎのデータ検索のためにプリチャージをおこなう際に、ＬレベルからＨレベルに電位を引き上げる必要のあるマッチ線が多いため、消費電力が多くなってしまう。
従来より、連想記憶装置において消費電力を削減するための提案が種々なされている。たとえば、特開昭６２−２９３５９６号公報には、１ワードをｎビットで構成する連想記憶装置において、ｎビットのデータを書き込むためのワードの選択をおこなうデコーダと、１ワードをｍビットで構成する第１の連想メモリセルアレイと、この第１の連想メモリセルアレイの比較結果を検出する第１のセンスアンプと、この第１のセンスアンプの出力を用いて比較動作をおこなう１ワードを（ｎ−ｍ）ビットとする第２の連想メモリセルアレイと、この第２の連想メモリセルアレイの比較結果を、第１のセンスアンプの出力に応じて検出する第２のセンスアンプとを備えてなる連想記憶装置について開示されている。
この従来技術によれば、第１の連想メモリセルアレイで一致したワードについてだけ第２の連想メモリセルアレイおよび第２のセンスアンプを動作させるために、低消費電力がはかられるとしている。しかしながら、近時のように、連想記憶装置の記憶容量が増大し、マッチ線の数がたとえば８ｋ（ｋ＝１０２４）本以上と、上記公報出願当時の数十倍程度になると、センスアンプでの消費電力よりもマッチ線のプリチャージに要する電力消費量の方が著しく多いため、消費電力を十分に低減させることができない。本発明は、大規模で、かつ低消費電力で動作する連想記憶装置を提供することを目的としている。
発明の開示
本発明にかかる連想記憶装置は、複数の連想メモリセルからなるメモリセルマトリックスおよびマッチ線をマッチライン方向にそれぞれｎ個に分割したものである。そして、第１のメモリセルマトリックスには、第１のマッチ線をプリチャージする第１のマッチ線プリチャージ回路と、前記第１のマッチ線の電位を検出する第１のセンスアンプとを設ける。また、第ｍのメモリセルマトリックスには、第ｍのマッチ線をプリチャージする第ｍのマッチ線プリチャージ回路と、第ｍ−１のセンスアンプにより検出された第ｍ−１のマッチ線の電位が、当該第ｍ−１のマッチ線に接続された連想メモリセルの記憶データと検索データとが一致したときの電位であるときにのみ、前記第ｍのマッチ線プリチャージ回路を動作させる第ｍのマッチ線用制御回路と、前記第ｍのマッチ線の電位を検出する第ｍのセンスアンプと、を設ける。ここで、ｎは２以上の整数であり、ｍは２からｎまでの整数である。たとえばｎおよびｍがいずれも２であれば、メモリセルマトリックスが２段構成の連想記憶装置が得られる。
この発明によれば、後段のメモリセルマトリックスにおいては、その直前の段のメモリセルマトリックスにおいて記憶データと検索データとが一致したマッチ線に対応するマッチ線のみがプリチャージされる。すなわち、直前の段のメモリセルマトリックスにおいてデータが不一致となったマッチ線に対応する後段のメモリセルマトリックスのマッチ線については、プリチャージがおこなわれない。したがって、前段のメモリセルマトリックスにおいてデータが不一致となったマッチ線が多数存在しても、それらに起因して消費される電力はゼロであるため、連想記憶装置の記憶容量を大きくしても消費電力を減らすことができる。
また、この発明において、後段のメモリセルマトリックスにおいては、その直前の段のメモリセルマトリックスにおけるデータ検索が終了した後にマッチ線のプリチャージがおこなわれるが、そのプリチャージ後にサーチバス駆動回路によりその後段のメモリセルマトリックスの連想メモリセルに対して検索データが供給される。そのため、各段のメモリセルマトリックスにおいて、データ検索対象のマッチ線がプリチャージされた後に、そのマッチ線に接続された連想メモリセルに対してデータ検索がおこなわれる。
また、この発明において、直前の段のメモリセルマトリックスの連想メモリセルに検索データを供給するためのサーチバス制御信号は、遅延回路により遅延されて、後段のメモリセルマトリックスの連想メモリセルに対して検索データを供給するためのサーチバス制御信号として、後段のメモリセルマトリックスに供給される構成となっていてもよい。そうすれば、遅延回路により所定のタイミングだけ遅延されて順次後段のメモリセルマトリックスに検索データを供給するためのサーチバス制御信号が供給されるので、順次後段のメモリセルマトリックスに検索データが供給されてデータ検索がおこなわれるが、その際の各段のメモリセルマトリックス間のタイミング制御が容易となる。
また、この発明において、直前の段のメモリセルマトリックスのデータ検索結果であるセンスアンプ出力、および直前の段のメモリセルマトリックスの連想メモリセルに検索データを供給するためのサーチバス制御信号が、それぞれラッチ回路によりラッチされた後、つぎのクロックパルスに同期して後段のメモリセルマトリックスに供給される構成となっていていもよい。そうすれば、後段のメモリセルマトリックスにおいてデータ検索をおこなっている間に、その直前の段のメモリセルマトリックスにおいて別のデータに対する検索をおこなうことができる。つまり、各段のメモリセルマトリックスにおけるデータ検索をパイプライン動作でおこなうことができる。したがって、連想記憶装置を高速で動作させることができる。
発明を実施するための最良の形態
以下に、本発明にかかる連想記憶装置の実施の形態について、図面を参照しつつ、詳細に説明する。
１．連想メモリセルの構成
第１図に示すように、この連想記憶装置を構成する連想メモリセル１は、２個のＰＭＯＳトランジスタ１１，１２、４個のＮＭＯＳトランジスタ１３，１４，１５，１６および２個のインバータ１７，１８を備えている。第１図において、ＭＬはマッチ線、ＷＬはワード線、ＳＢおよび／ＳＢはサーチバス、ＢＬおよび／ＢＬはビット線である。特に限定しないが、たとえば第１図に示す構成の連想メモリセル１では、検索データが「１」のときに、第１のサーチバスＳＢの電位が相対的に高い「Ｈ」レベルとなり、一方、第２のサーチバス／ＳＢの電位は相対的に低い「Ｌ」レベルとなる。検索データが「０」のときにはその逆となる。
第１のＰＭＯＳトランジスタ１１について、ソース、ゲートおよびドレインはそれぞれマッチ線ＭＬ、サーチバス／ＳＢおよび第１のＮＭＯＳトランジスタ１３のドレインに接続されている。第１のＮＭＯＳトランジスタ１３のソースは接地されている。第２のＰＭＯＳトランジスタ１２について、ソース、ゲートおよびドレインはそれぞれマッチ線ＭＬ、サーチバスＳＢおよび第２のＮＭＯＳトランジスタ１４のドレインに接続されている。第２のＮＭＯＳトランジスタ１４のソースは接地されている。第２のＮＭＯＳトランジスタ１４のゲートは第１のインバータ１７の入力端子に接続されており、その第１のインバータ１７の出力端子は第１のＮＭＯＳトランジスタ１３のゲートに接続されている。また、第１のＮＭＯＳトランジスタ１３のゲートは第２のインバータ１８の入力端子に接続されており、その第２のインバータ１８の出力端子は第２のＮＭＯＳトランジスタ１４のゲートに接続されている。第３のＮＭＯＳトランジスタ１５のゲートはワード線ＷＬに接続されており、ソースまたはドレインは第１のビット線ＢＬまたは第１のＮＭＯＳトランジスタ１３のゲートに接続される。第４のＮＭＯＳトランジスタ１６のゲートはワード線ＷＬに接続されており、ソースまたはドレインは第２のビット線／ＢＬまたは第２のＮＭＯＳトランジスタ１４のゲートに接続される。したがって、この連想メモリセル１がデータとして「１」を記憶している場合には、第１のＮＭＯＳトランジスタ１３のゲート電位が「Ｌ」レベルとなり、第２のＮＭＯＳトランジスタ１４のゲート電位は「Ｈ」レベルとなる。記憶データが「０」の場合にはその逆となる。
この連想メモリセル１の記憶データと検索データとの比較動作について説明する。まず、データ検索の開始時にマッチ線ＭＬが「Ｈ」レベルにプリチャージされる。検索データが「１」のときには、第１のサーチバスＳＢの電位は「Ｈ」レベルとなり、第２のサーチバス／ＳＢは「Ｌ」レベルとなる。したがって、第１のＰＭＯＳトランジスタ１１はオン状態となるが、第２のＰＭＯＳトランジスタ１２はオフ状態のままである。このとき、記憶データが「１」の場合、すなわち検索データと記憶データが一致している場合には、第１のＮＭＯＳトランジスタ１３は、そのゲート電位が「Ｌ」レベルであるため、オフ状態のままである。したがって、マッチ線ＭＬから接地点へ向かって電流が流れないため、マッチ線の電位は「Ｈ」レベルのままである。一方、記憶データが「０」のときに「１」のデータを検索すると、第１のＰＭＯＳトランジスタ１１がオン状態で、かつ第１のＮＭＯＳトランジスタ１３も、そのゲート電位が「Ｈ」レベルであるため、オン状態となる。したがって、第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１３を介してマッチ線ＭＬから接地点へ向かって電流が流れるため、ゼロボルト付近まで引き下げられる。つまり、マッチ線の電位は、検索データが記憶データと一致する場合には「Ｈ」レベルのままであり、一致しない場合には「Ｌ」レベルとなる。
このような連想メモリセル１は、第２図に示すように、同一のマッチ線ＭＬに複数個接続されており、それら複数の連想メモリセル１は同時にデータの比較がおこなわれる。マッチ線ＭＬはマッチ線（ＭＬ）プリチャージ回路２により所定の電位にプリチャージされる。また、マッチ線ＭＬの電位、すなわちデータの検索結果はマッチ線センスアンプ（ＭＬＳＡ）３により検出される。以下、説明の便宜上、この１本のマッチ線ＭＬに複数の連想メモリセル１、マッチ線プリチャージ回路２およびマッチ線センスアンプ３が接続された構成をマッチ線ブロックと称する。
同一のマッチ線ＭＬに接続されたすべての連想メモリセル１の各記憶データが、それぞれのビットに対応する検索データと一致している場合には、第３図に示すように、マッチ線ＭＬの電位はほぼ「Ｈ」レベルである。この場合には、つぎのデータ検索のためにマッチ線ＭＬを再びプリチャージしても消費電力は少ない。一方、同一のマッチ線ＭＬに接続されたすべての連想メモリセル１のうち一つでも記憶データと検索データとが一致しないメモリセルがあれば、第３図に示すように、マッチ線ＭＬの電位はゼロボルトとなる。この場合には、マッチ線ＭＬの電位をゼロボルトから「Ｈ」レベルまでプリチャージしなければならないため、消費電力が多くなる。同一のマッチ線ＭＬに接続された連想メモリセル１の数が多いほど、そのマッチ線ＭＬをゼロボルトからプリチャージするときに消費される電力は多くなる。したがって、マッチ線ＭＬのプリチャージによる消費電力を下げるには、同一のマッチ線ＭＬに接続される連想メモリセル１の数を減らせばよい。
２．連想記憶装置の全体構成
第４図に示す連想記憶装置１００は、第１のメモリセルマトリックス４、第２のメモリセルマトリックス５、遅延回路６、サーチバス（ＳＢ）ドライバ制御回路７１、プリチャージ制御回路７２、マッチ線センスアンプ（ＭＬＳＡ）制御回路７３を備えている。
第１のメモリセルマトリックス４は、上述したマッチ線ＭＬ、複数の連想メモリセル１、マッチ線プリチャージ回路２およびマッチ線センスアンプ３からなるマッチ線ブロック４１を複数備えている。第４図には、マッチ線ブロック４１内の構成を一ブロックのみ代表して示すが、その他のマッチ線ブロック４１の構成も同じである。また、第１のメモリセルマトリックス４は、マッチ線ブロック４１内の連想メモリセル１に対応した数のサーチバス駆動回路４２を備えている。
第１のメモリセルマトリックス４において、各サーチバス駆動回路４２には、サーチバスドライバ制御回路７１よりサーチバス制御信号ＳＢＣ１が供給される。このサーチバス制御信号ＳＢＣ１に基づいて、第１のメモリセルマトリックス４の各サーチバス駆動回路４２は対応する連想メモリセル１に検索データを供給する。また、第１のメモリセルマトリックス４において、各マッチ線ブロック４１内のマッチ線プリチャージ回路２には、プリチャージ制御回路７２よりプリチャージ信号ＰＣＨ１が供給される。マッチ線プリチャージ回路２は、このプリチャージ信号ＰＣＨ１を受け取ると、対応するマッチ線ＭＬをプリチャージする。また、第１のメモリセルマトリックス４において、各マッチ線ブロック４１内のマッチ線センスアンプ３には、マッチ線センスアンプ制御回路７３よりマッチ線センスアンプ制御信号ＭＬＳＡＣ１が供給される。マッチ線センスアンプ３は、このマッチ線センスアンプ制御信号ＭＬＳＡＣ１を受け取ると、対応するマッチ線ＭＬの電位を検出する。
これら、サーチバスドライバ制御回路７１、プリチャージ制御回路７２およびマッチ線センスアンプ制御回路７３は、それぞれクロック信号φおよび検索開始のトリガーとなる信号に基づいてそれぞれの制御信号を出力する。この検索開始のトリガーとなる信号は、連想記憶装置１００の外部に設けられた図示しない命令デコード回路において、データ検索コマンドがデコードされたときに与えられる。
第２のメモリセルマトリックス５は、上述したマッチ線ＭＬ、複数の連想メモリセル１、マッチ線プリチャージ回路２およびマッチ線センスアンプ３からなるマッチ線ブロック５１を複数備えている。なお、第４図には、マッチ線ブロック５１内の構成を一ブロックのみ代表して示すが、その他のマッチ線ブロック５１の構成も同じである。また、第２のメモリセルマトリックス５は、マッチ線ブロック５１内の連想メモリセル１に対応した数のサーチバス駆動回路５２を備えている。また、第２のメモリセルマトリックス５において、各マッチ線ブロック５１には、それぞれのブロック内のマッチ線プリチャージ回路２を駆動制御するための第２のマッチ線用制御回路８が設けられている。この第２のマッチ線用制御回路８は、第１のメモリセルマトリックス４の各マッチ線ブロック４１のデータ比較結果がすべて一致の場合、すなわち第１のメモリセルマトリックス４のマッチ線センスアンプ３の出力電位が「Ｈ」レベルのときに、第２のメモリセルマトリックス５の対応するマッチ線ＭＬをプリチャージさせるためのプリチャージ信号ＰＣＨ２を出力する。
第２のメモリセルマトリックス５において、各サーチバス駆動回路５２には、サーチバスドライバ制御回路７１から第１のメモリセルマトリックス４に供給されたサーチバス制御信号ＳＢＣ１が、遅延回路６により所定のタイミング、すなわち第１のメモリセルマトリックス４でのデータ検索が終了するタイミングだけ遅れて、サーチバス制御信号ＳＢＣ２として供給される。このサーチバス制御信号ＳＢＣ２に基づいて、第２のメモリセルマトリックス５の各サーチバス駆動回路５２は対応する連想メモリセル１に検索データを供給する。また、第２のメモリセルマトリックス５において、各マッチ線ブロック５１内のマッチ線プリチャージ回路２には、第２のマッチ線用制御回路８よりプリチャージ信号ＰＣＨ２が供給される。マッチ線プリチャージ回路２は、このプリチャージ信号ＰＣＨ２を受け取ると、対応するマッチ線ＭＬをプリチャージする。また、第２のメモリセルマトリックス５において、各マッチ線ブロック５１内のマッチ線センスアンプ３には、第１のメモリセルマトリックス４の各マッチ線ブロック４１内のマッチ線センスアンプ３の出力信号がマッチ線センスアンプ制御信号ＭＬＳＡＣ２として供給される。第２のメモリセルマトリックス５の各マッチ線センスアンプ３は、このマッチ線センスアンプ制御信号ＭＬＳＡＣ２を受け取ると、対応するマッチ線ＭＬの電位を出力する。
ここで、第１のメモリセルマトリックス４のマッチ線ブロック４１で検索されるデータと、そのマッチ線ブロック４１に対応する第２のメモリセルマトリックス５のマッチ線ブロック５１で検索されるデータとは、従来は同一のマッチ線に接続された複数の連想メモリセルによって一時にデータ比較されていたものである。つまり、この実施の形態では、複数ビットからなる一つのブロックとしてのデータを上位数ビットと残りの下位数ビットの２つのブロックに分割し、たとえば上位ビットのデータを第１のメモリセルマトリックス４においてデータ検索し、残りの下位ビットのデータを第２のメモリセルマトリックス５においてデータ検索をおこなう。その際、第２のメモリセルマトリックス５においては、第１のメモリセルマトリックス４においてデータがすべて一致したマッチ線ＭＬについてのみプリチャージをおこなう。
３．マッチ線センスアンプの構成
マッチ線センスアンプ３は、第１のメモリセルマトリックス４および第２のメモリセルマトリックス５において共通の構成であり、たとえば第５図に示すように、カレントミラー回路３１、トランスファゲート３２、ＮＭＯＳトランジスタ３３および３個のインバータ３４，３５，３６を備えている。カレントミラー回路３１の出力電位は、マッチ線ＭＬの電位が基準電位Ｖｒｅｆよりも高いとき、すなわちマッチ線ＭＬに接続されたすべての連想メモリセル１においてデータの比較結果が一致したときに「Ｈ」レベルとなる。マッチ線ＭＬに接続された複数の連想メモリセル１のうち一つでもデータの比較結果が不一致であると、マッチ線ＭＬの電位は基準電位Ｖｒｅｆよりも低くなり、カレントミラー回路３１の出力電位は「Ｌ」レベルとなる。トランスファゲート３２は、第１のメモリセルマトリックス４においてはマッチ線センスアンプ制御信号ＭＬＳＡＣ１（また、第２のメモリセルマトリックス５においてはマッチ線センスアンプ制御信号ＭＬＳＡＣ２）が「Ｈ」レベルのときにカレントミラー回路３１の出力電位を出力する。トランスファゲート３２から出力された信号は２個のインバータ３５，３６を介して出力される。したがって、データ比較の結果が一致である場合には、マッチ線センスアンプ３の出力電位は「Ｈ」レベルとなり、不一致である場合には「Ｌ」レベルとなる。
また、トランスファゲート３２の出力端子には、第１のメモリセルマトリックス４においてはマッチ線センスアンプ制御信号ＭＬＳＡＣ１（また、第２のメモリセルマトリックス５においてはマッチ線センスアンプ制御信号ＭＬＳＡＣ２）をインバータ３４により反転してなる信号をゲート入力とするＮＭＯＳトランジスタ３３が接続されている。このＮＭＯＳトランジスタ３３は、マッチ線センスアンプ制御信号ＭＬＳＡＣ１（または、マッチ線センスアンプ制御信号ＭＬＳＡＣ２）が「Ｌ」レベルのときにオン状態となって、マッチ線センスアンプ３の出力電位を「Ｌ」レベルとする。第１のメモリセルマトリックス４においては、データ検索時に、すべてのマッチ線センスアンプ３に「Ｈ」レベルのマッチ線センスアンプ制御信号ＭＬＳＡＣ１が供給されるので、マッチ線センスアンプ３の出力電位はデータ検索結果に対応した電位レベルとなる。
一方、第２のメモリセルマトリックス５においては、データ検索時に、第１のメモリセルマトリックス４におけるデータ検索結果に対応した電位レベルの信号がマッチ線センスアンプ制御信号ＭＬＳＡＣ２としてマッチ線センスアンプ３に供給される。したがって、第１のメモリセルマトリックス４においてデータ検索結果が一致である場合、それに対応する第２のメモリセルマトリックス５のマッチ線センスアンプ３の出力電位は、第２のメモリセルマトリックス５におけるデータ検索結果に対応した電位レベルとなる。第１のメモリセルマトリックス４においてデータ検索結果が不一致である場合には、それに対応する第２のメモリセルマトリックス５のマッチ線センスアンプ３ではＮＭＯＳトランジスタ３３がオン状態となるので、マッチ線センスアンプ３の出力電位は「Ｌ」レベルとなる。
４．第２のマッチ線用制御回路８の構成
第２のマッチ線用制御回路８は、たとえば第６図に示すように、ナンド回路８１とインバータ遅延回路８２とから構成されている。インバータ遅延回路８２は、２ｎ＋１段のインバータを直列に接続した構成となっている。ナンド回路８１の一方の入力端子およびインバータ遅延回路８２の入力端子には、第１のメモリセルマトリックス４のマッチ線センスアンプ３から出力された信号が入力される。ナンド回路８１のもう一方の入力端子にはインバータ遅延回路８２の出力信号が供給される。つまり、ナンド回路８１は、第１のメモリセルマトリックス４のマッチ線センスアンプ３の出力信号が「Ｌ」レベルから「Ｈ」レベルに切り替わった直後に「Ｌ」レベルのパルス信号を、第２のメモリセルマトリックス５のマッチ線ＭＬをプリチャージするためのプリチャージ信号ＰＣＨ２として出力する。
５．マッチ線プリチャージ回路２の構成
マッチ線プリチャージ回路２は、第１のメモリセルマトリックス４および第２のメモリセルマトリックス５において共通の構成であり、たとえば第７図に示すように、ＰＭＯＳトランジスタ２１で構成されている。このＰＭＯＳトランジスタ２１は、プリチャージ信号ＰＣＨ１（またはＰＣＨ２）の「Ｌ」レベルのパルス信号によってオン状態となり、マッチ線ＭＬに電源電位Ｖｄｄを印加する。
６．連想記憶装置１００のデータ検索動作の説明
連想記憶装置１００のデータ検索時の各信号の変化について説明する。
（１）検索結果が一致の場合
第１のメモリセルマトリックス４のあるマッチ線ブロック４１において、データ検索の結果、そのブロック４１の記憶データと検索データとが一致する場合について第８図を参照しながら説明する。図示しない命令デコード回路から連想記憶装置１００に検索開始のトリガーとなる信号が与えられると、データ検索が開始する。まず、第１のメモリセルマトリックス４に対するプリチャージ信号ＰＣＨ１が「Ｈ」レベルから「Ｌ」レベルに切り替わる。そのときの立下りエッジに基づいて、メモリセルマトリックス４のマッチ線ＭＬが「Ｌ」レベルから「Ｈ」レベルにプリチャージされる。第１のメモリセルマトリックス４に対するプリチャージ信号ＰＣＨ１は、プリチャージ制御回路７２により、マッチ線ＭＬのプリチャージが終了した時点で「Ｈ」レベルに切り替わるように制御されている。プリチャージ信号ＰＣＨ１が「Ｈ」レベルに戻った後、第１のメモリセルマトリックス４に対するサーチバス制御信号ＳＢＣ１が「Ｌ」レベルから「Ｈ」レベルに切り替わり、第１のメモリセルマトリックス４の各連想メモリセル１に検索データが供給される。第１のメモリセルマトリックス４の各連想メモリセル１において記憶データと検索データとの比較が終了すると、サーチバス制御信号ＳＢＣ１は再び「Ｌ」レベルに切り替わる。そして、マッチ線センスアンプ制御信号ＭＬＳＡＣ１が「Ｌ」レベルから「Ｈ」レベルに切り替わる。それによって、第１のメモリセルマトリックス４のマッチ線センスアンプ３は、マッチ線ＭＬの電位に基づいて「Ｈ」レベルまたは「Ｌ」レベルの信号を出力することができる状態となる。ここでは、検索結果が一致しているため、マッチ線センスアンプ３の出力信号ＭＬＳＡ１は「Ｌ」レベルから「Ｈ」レベルに切り替わる。
第１のメモリセルマトリックス４のマッチ線センスアンプ３の出力信号ＭＬＳＡ１の変化を受けて、第２のメモリセルマトリックス５に対するプリチャージ信号ＰＣＨ２が「Ｈ」レベルから「Ｌ」レベルに切り替わる。そのときの立下りエッジに基づいて、第２のメモリセルマトリックス５のマッチ線ＭＬが「Ｌ」レベルから「Ｈ」レベルにプリチャージされる。第２のメモリセルマトリックス５に対するプリチャージ信号ＰＣＨ２は、第１のメモリセルマトリックス４に対するプリチャージ信号ＰＣＨ１と同様に、マッチ線ＭＬのプリチャージが終了した時点で「Ｈ」レベルに切り替わる。その後、第２のメモリセルマトリックス５に対するサーチバス制御信号ＳＢＣ２が「Ｌ」レベルから「Ｈ」レベルに切り替わり、第２のメモリセルマトリックス５の各連想メモリセル１に検索データが供給され、データ比較がおこなわれる。データ比較終了後、マッチ線センスアンプ制御信号ＭＬＳＡＣ２が「Ｌ」レベルから「Ｈ」レベルに切り替わる。それによって、第２のメモリセルマトリックス５のマッチ線センスアンプ３は、マッチ線ＭＬの電位に基づいて「Ｈ」レベルまたは「Ｌ」レベルの信号を出力することができる状態となる。ここでは、検索結果が一致しているため、マッチ線センスアンプ３の出力信号ＭＬＳＡ２、すなわち連想記憶装置１００における比較結果は「Ｌ」レベルから「Ｈ」レベルに切り替わる。
（２）検索結果が不一致の場合
第１のメモリセルマトリックス４のあるマッチ線ブロック４１において、データ検索の結果、そのマッチ線ブロック４１の記憶データと検索データとが一致しない場合について第９図を参照しながら説明する。データ検索の開始時点から、第１のメモリセルマトリックス４の各連想メモリセル１において記憶データと検索データとの比較が終了し、第１のメモリセルマトリックス４のマッチ線センスアンプ３が出力可能な状態となるまでは、上述した（１）検索結果が一致の場合と同じである。そして、ここでは検索結果が不一致であるため、第１のメモリセルマトリックス４のマッチ線センスアンプ３の出力信号ＭＬＳＡ１は「Ｌ」レベルのままである。したがって、第２のメモリセルマトリックス５に対するプリチャージ信号ＰＣＨ２は「Ｈ」レベルのままであり、第２のメモリセルマトリックス５のマッチ線ＭＬはプリチャージされない。そのため、第２のメモリセルマトリックス５に対するサーチバス制御信号ＳＢＣ２が「Ｈ」レベルとなって第２のメモリセルマトリックス５の各連想メモリセル１に検索データが供給されても、データの比較結果は不定となる。その際、第２のメモリセルマトリックス５のマッチ線センスアンプ制御信号ＭＬＳＡＣ２は「Ｌ」レベルのままであるため、第２のメモリセルマトリックス５のマッチ線センスアンプ３は、マッチ線ＭＬの電位にかかわらず、「Ｌ」レベルの信号を出力しつづける。つまり、マッチ線センスアンプ３の出力信号ＭＬＳＡ２、すなわち連想記憶装置１００における比較結果は「Ｌ」レベルとなる。
なお、連想記憶装置１００からのデータの読み出し動作、および連想記憶装置１００へのデータの書き込み動作については、従来通りであるため、説明を省略する。
このように、第１のメモリセルマトリックス４のマッチ線ブロック４１において、データ検索結果が不一致となった場合、そのブロックに対応する第２のメモリセルマトリックス５のマッチ線ＭＬをプリチャージしないため、データ検索時の消費電力を減らすことができる。たとえば、従来の連想記憶装置において同一のマッチ線に接続されていた複数個の連想メモリセルを半分ずつ第１のメモリセルマトリックス４と第２のメモリセルマトリックス５に分けたとする。その場合、第１のメモリセルマトリックス４の同一のマッチ線ＭＬに接続された連想メモリセル１の数は従来の半分となるので、第１のメモリセルマトリックス４の全マッチ線ＭＬをプリチャージする際の消費電力は従来のおおよそ半分となる。そして、第２のメモリセルマトリックス５では、全マッチ線ＭＬのうち一部しかプリチャージしないため、そのときの消費電力はわずかである。したがって、連想記憶装置１００全体では、データ検索時のプリチャージにより消費される電力は、従来の半分よりもわずかに多い程度となる。
７．連想記憶装置の他の構成
第１０図に示す連想記憶装置２００は、第４図に示す構成の連想記憶装置１００に、第２のサーチバスドライバ制御回路７４と第１〜第３のラッチ回路（フリップフロップ）９１，９２，９３を追加し、遅延回路６をなくして、第１のメモリセルマトリックス４におけるデータ比較動作と第２のメモリセルマトリックス５におけるデータ比較動作をパイプライン動作させるようにしたものである。
第１のラッチ回路９１は、図示しない命令デコード回路から連想記憶装置２００に供給された検索開始のトリガーとなる信号をラッチし、つぎのクロックパルスに同期してサーチバスドライバ制御回路７１、プリチャージ制御回路７２およびマッチ線センスアンプ制御回路７３に出力する。また、第１のラッチ回路９１の出力信号は、第２のラッチ回路９２においてラッチされ、つぎのクロックパルスに同期して第２のサーチバスドライバ制御回路７４に供給される。第２のサーチバスドライバ制御回路７４は、第２のメモリセルマトリックス５のサーチバス駆動回路５２にサーチバス制御信号ＳＢＣ２を供給する。第３のラッチ回路９３は、第１のメモリセルマトリックス４のマッチ線センスアンプ３の出力信号ＭＬＳＡをラッチし、つぎのクロックパルスに同期して第２のメモリセルマトリックス５の第２のマッチ線用制御回路８に出力する。このような構成とすることによって、パイプライン動作が可能となり、高速で動作させることが可能となる。
なお、この連想記憶装置２００におけるデータ検索動作は、第８図および第９図に関連して説明したとおりであるため、その説明を省略する。また、連想記憶装置２００からのデータの読み出し動作、および連想記憶装置２００へのデータの書き込み動作については、説明を省略する。
以上、本発明の特定の具体例を図示して説明したが、これらの具体例に対する変更や他の実施形態が可能であることは、当業者にとって明らかである。たとえば、連想メモリセル１、マッチ線プリチャージ回路２、マッチ線センスアンプ３および第２のマッチ線用制御回路８は種々設計変更可能である。また、第２のメモリセルマトリックス５の後段に第３以降のメモリセルマトリックスを直列に接続して、メモリセルマトリックスがｎ段構成の連想記憶装置としてもよい。そのような実施形態の変更や他の実施形態は、請求の範囲により限定される本発明の範囲に含まれるのはいうまでもない。
産業上の利用可能性
以上のように、本発明は、ネットワークサーバやルータやスイッチングハブなどに内蔵される連想記憶装置に適用できる。この連想記憶装置は、記憶容量が大きく、低消費電力で動作する。
【図面の簡単な説明】
第１図は、本発明にかかる連想記憶装置を構成する連想メモリセルの一例を示す回路図であり、第２図は、本発明にかかる連想記憶装置を構成する連想メモリセル、マッチ線プリチャージ回路およびマッチ線センスアンプを含む部分を示す回路図であり、第３図は、第２図に示す構成においてデータの検索結果とマッチ線電位との関係を示す特性図であり、第４図は、本発明にかかる連想記憶装置の一例を示すブロック図であり、第５図は、本発明にかかる連想記憶装置を構成するマッチ線センスアンプの一例を示す回路図であり、第６図は、本発明にかかる連想記憶装置を構成する第２マッチ線制御回路の一例を示す回路図であり、第７図は、本発明にかかる連想記憶装置を構成するマッチ線プリチャージ回路の一例を示す回路図であり、第８図は、本発明にかかる連想記憶装置においてデータが一致したときの各信号波形の変化を示す波形図であり、第９図は、本発明にかかる連想記憶装置においてデータが一致しないときの各信号波形の変化を示す波形図であり、第１０図は、本発明にかかる連想記憶装置の他の例を示すブロック図である。

Claims (5)

1. 複数の連想メモリセルがそれぞれ接続された第１から第ｎ（ただし、ｎは２以上の整数）までの複数のマッチ線と、
   第１のマッチ線をプリチャージする第１のマッチ線プリチャージ回路と、
   前記第１のマッチ線の電位を検出する第１のセンスアンプと、
   第ｍ（ただし、ｍは２からｎまでの整数）のマッチ線をプリチャージする第ｍのマッチ線プリチャージ回路と、
   第ｍ−１のセンスアンプにより検出された第ｍ−１のマッチ線の電位が、当該第ｍ−１のマッチ線に接続された連想メモリセルの記憶データと検索データとが一致したときの電位であるときにのみ、前記第ｍのマッチ線プリチャージ回路を動作させる第ｍのマッチ線用制御回路と、
   前記第ｍのマッチ線の電位を検出する第ｍのセンスアンプと、
   を具備することを特徴とする連想記憶装置。
2. 前記第ｍのマッチ線のプリチャージ後に、前記第ｍのマッチ線に接続された連想メモリセルに対して検索データを供給する第ｍのサーチバス駆動回路をさらに具備することを特徴とする請求の範囲第１項に記載の連想記憶装置。
3. 前記第ｍ−１のマッチ線に接続された連想メモリセルに対して検索データを供給する第ｍ−１のサーチバス駆動回路と、
   前記第ｍ−１のサーチバス駆動回路を活性化させるためのサーチバス制御信号を、前記第ｍのサーチバス駆動回路を活性化させるために所定のタイミングだけ遅延させて前記第ｍのサーチバス駆動回路に供給する遅延回路と、
   をさらに具備することを特徴とする請求の範囲第２項に記載の連想記憶装置。
4. 前記第ｍ−１のセンスアンプにより検出された第ｍ−１のマッチ線の電位を一時的に保持し、つぎのクロックパルスに同期して前記第ｍのマッチ線用制御回路に供給する第１のラッチ回路と、
   前記第ｍ−１のマッチ線に接続された連想メモリセルに対して検索データを供給する第ｍ−１のサーチバス駆動回路と、
   前記第ｍのマッチ線に接続された連想メモリセルに対して検索データを供給する第ｍのサーチバス駆動回路と、
   前記第ｍ−１のサーチバス駆動回路を活性化させるためのサーチバス制御信号を一時的に保持し、つぎのクロックパルスに同期して前記第ｍのサーチバス駆動回路に、前記第ｍのサーチバス駆動回路を活性化させるためのサーチバス制御信号として供給する第２のラッチ回路と、
   をさらに具備し、前記第ｍ−１のマッチ線に接続された連想メモリセルに対するデータ検索と、前記第ｍのマッチ線に接続された連想メモリセルに対するデータ検索とをパイプライン動作でおこなうことを特徴とする請求の範囲第１項に記載の連想記憶装置。
5. 前記ｎおよび前記ｍはいずれも２であることを特徴とする請求の範囲第１項〜第４項のいずれか一つに記載の連想記憶装置。

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