JPS63500551A - 非同期行および列制御を有するメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 非同期行および列制御を有するメモリ回路発明の分野 本発明は、アドレス変換を検出するメモリに関するものであり、更に詳しく云う とアドレス変換に応答してビットラインをプリチャージし等化するメモリ回路に 関する。

発明の背景 スタティックランダムアクセスメモリ　（ＳＲＡＭ）においては、データを与え る場合にアドレス変換に応答して種々の回路機能を行うことが望ましいことが見 出されている。アドレス変換検出（Ａ　Ｔ　Ｄ）を用いるＳＲＡＭにおいては、 一部の場合にデータが失われるという問題が起きてきている０時にはパターン感 度（ｐａｔｔｅｒｎ　５ｅｎｓｉｔｉｖｉｔｉｅｓ）がある、また時にはアドレ ススキューの問題がある。アドレススキューは２つ以上のアドレスが全く同時に ではなく変化する場合に起きる。一般的な動作では、アドレススキューは全アク セス時間に比べると極めて小さい、システム内の一般的なアクセスについては、 アクセススキューは一般に１〜２ナノ秒（ｎｓ）であるが、ＳＲＡＭは３５ｎｓ ＳＲＡＭ程度のアクセス時間を有する。この種類のアクセススキューについては 問題は殆んど起きていない、しかし、−ａ的なシステムでは、有効となる前にア ドレスが比較的長い時間、例えば２５ｎｓの間急速に変化しつつある場合がある 。これは故障が起きる可能性が比較的高い状態である。この問題が起きる理由は 判断することはむずかしし２が、本発明において扱われている原因の１つＪよ、 代表的な先行技術ＡＴＤメモリ回路ではワードラインをひどいアドレススキュー の帰還中に付勢できるという事実に関係がある。ワードラインが付勢されると、 その行上にあるＳＲＡＭセルは使用可能になり、ビットライン上の電圧を微分し ようとしつつある。

次に別のワードラインがアクセスされると、ビットラインは十分に微分されるか もしれないので、新たに付勢されたセルは、特にそのセルが比較的に弱いと、デ ータを逆にするかもしれない、一般的なアドレス指定状態では、この問題は０、 次のワードラインを付勢する前にビットラインを確実に等化してお（ことレスス キュー状態では、ビットラインは十分には等化されず、時にはデータが失われる ことがあるかもしれない。

事態を複雑なものにしているもう１つの要因は、最高サイクル周波数以下で動作 する場合にはサイクル間においてメモリの主要部分をオフにすることが望ましい という点である。これはサイクルの終りに一部の電力消費部分をオフにするサイ クルエンドタイマで一般に処理される。この結果比較的遅いサイクル速度で動作 すると電力が著しく節約される。しかし、これはタイマがタイムアウトした後に アクセスがあるとサイクルの長さを長くする可能性のある回路の複雑さを増すこ とになる。

発明の要約 本発明の目的はメモリにおける改良された行および列制御を提供することである 。

本発明のもう１つの目的は改良された行および列制御を有する改良されたメモリ を提供することである。

本発明の更にもう１つの目的は、２本以上のワードラインが同時にアクティブに なるのを防止する改良された技術を提供することである。

これらの、およびその他の目的は、列アドレスによって選択される複数のビット ライン対および行アドレスによって選択される複数のワードラインを有するメモ リ回路において達成され、前記ビットライン対は列アドレスによって決定される 列デコーダによって共通のデータラインに選択的に結合され、ワードラインは行 アドレスによって決定される行デコーダによって選択的に使用可能にされ、メモ リセルはビットライン対とワードラインの各交差点に位置している。メモリ回路 は行検出回路、列検出回路、使用禁止回路および減結合（ｄｅｃｏｕｐｌｉｎｇ ）回路を含む。行検出回路は行アドレス変換の検出に応答して行変換信号を発生 させる０列検出回路は列アドレス変換の検出に応答して列変換信号を発生させる 。使用禁止回路は行変換信号に応答して行デコーダを使用禁止にする。Ｍ結合回 路列変換信号に応答してデータラインからビットラインを減結合する。

図面の簡単な説明 第１図は、本発明を理解するのに役立つメモリのレイアウトである。

第２図は、第１図のメモ゛り回路の一部のブロック図である。

第３図は、第２図のブロック図の第１部分の回路図である。

第４図は、第２図のブロック図の第２部分のブロック図と回路図を組合わせたち のである。

第５図は、本発明の好ましい実施例によるプリチャージおよびデコーダ制御回路 のブロック図と回路図を組合わせたものである。

第６図は、第５図のプリチャージおよびデコーダ制御回路の一部のブロック図と 論理図を組合わせたものである。

発明の説明 第１図にはメモリ１ｏがメモリアーキテクチュアを構成する一部の重要な機能ブ ロックの物理的関係を示すレイアウトの形で示されている。メモリ１０は８つの サブアレイ１１．１２゜１３．１４，１５．１６．１７および１８．８つのワー ドライントライバブロック２１，２２，２３，２４．２５．２６．２７および２ ８、列ブロック３１．左大域（グローバル）行デコーダ３２、右大域（グローバ ル）行デコーダ３３、行アドレスバツフア／制御ブロック３４、列アドレスバッ ファ／制御ブロック３５、制御データＩ１０ブロック３６を含む０種々の機能ブ ロックはメモリにおけるアーキテクチュア定義の特色を示すレイアウトの形で主 として相互の関連性をもって位置している。

第１図は頂部と底ブロック、および左側と右側を有する２次元の形のアーキテク チュアを示す０行アドレスバッファ／制御ブロック３４は頂部にあって、バス３ ７は下方へ、また左大域（グローバル）行デコーダブロック３２まで左方へ実行 し、バス３８は下方へ、また右大域（グローバル）行デコーダ３３まで右方へ実 行する。サブアレイ１１はワードライントライバ２１のすぐ下にある。ワードラ イントライバ２２はサブアレイ１１のすぐ下にある。サブアレイ１２はドライバ ２２のすぐ下にある。ワードライントライバ２３はサブアレイ１２のすぐ下にあ る。サブアレイ１３のドライバ２３のすぐ下にある。ワードライントライバ２４ はサブアレイ１３のすぐ下にある。サブアレイ１４はドライバ２４のすぐ下にあ る。ワードライントライバブロック２５は行デコーダ３３のすぐ下にある。サブ アレイ１５はワードライントライバ２５のすぐ下にある。ワードライントライバ ２６はサブアレイ１５のすぐ下にある。サブアレイ１６はドライバ２６のすぐ下 にある。ワードライントライバ２７はサブアレイ１６のすぐ下にある。サブアレ イ１７はドライバ２７のすぐ下にある。ワードライントライバ２８はサブアレイ １７のすぐ下にある。サブアレイ１８はドライバ２８のすぐ下にある。頂部から 底部の方向に実行するサブアレイ１１−１４はサブアレイの列３９を形成してい る。頂部から底部の方向へ実行するサブアレイ１５−１８はサブアレイの列４０ を形成している。左から右の方向へ実行するサブアレイ１１および１５はサブア レイの行４２を形成している。左から右の方向へ実行するサブアレイ１２および １６はサブアレイの行４３を形成している。左から右の方向へ実行するサブアレ イ１３および１７はサブアレイの行４４を形成している。左から右の方向へ実行 するサブアレイ１４および１７はサブアレイの行４５を形成している０列ブロッ ク３７は列３９と４０の間でそれらと平行して実行する。従って列ブロック３１ は間に置かれて行４２−４列３９のサブアレイ１１−１４の上にそれぞれある。

ワードライントライバ２５−２８はサブアレイ１ｓ−ｉｓの上にそれぞれある。

ここに用いられている１〜の上に”という語はアーキテクチュアを説明するのに 適当な２次元子面の意味に用いられている。

サブアレイ１１−１８はそれぞれ、１２８の上に重なっているビットライン対と ６４本の上に重なっているワードラインを有する。ここに用いられている１上に 重っている”という語は３次元の意味に用いられている。ワードラインおよびビ ットラインの用法は技術上周知である０例として、サブアレイの各々に対して４ 本のワードラインが示されており、サブアレイ１５に対して３本のビットライン が示されている。ワードラインは頂部から底部の方向へ実行し、ビットラインは 左から右の方向へ実行する。サブアレイ１１についてはワードライン４６−４９ が示されている。サブアレイ１２についてはワードライン５０−５３が示されて いる。サブアレイ１３についてはワードライン５４−５７が示されている。サブ アレイ１４についてはワードライン５Ｂ−６１が示されている。サブアレイ１５ についてはビットライン対６２−６４が示されている０列３９および４０はそれ ぞれ頂部から底部の方向へ実行する３２本の行選択ラインを有する０例として、 列３９について行選択ライン６５および６６が示されている。各行選択ラインつ いて、特定の列における各サブアレイ用としてその行選択ラインに隣接する２本 の対応するワードラインがある。各ワードラインは１本だけの行選択ラインに隣 接しており、それは対応する行選択ラインである０行選択ライン６５は対応する ワードライン４６−４７．５０−５１．５４−５５および５８−５９を有する０ 行選択ライン６６は対応するワードライン４８−４９．５２−５３．５６−５７ および６０−６１を存する０行選択ライン６５および６６は行デコーダ３２から ワードライントライバ２４までのびており、その間ではサブアレイ１１−１３の 上に重なっている。

ワードラインは２層に形成されている。１層は個々のメモリセルを使用可能にす る転送（ｔｒａｎｓｆｅｒ））ランジスタのゲートを形成するポリシリコンであ る。もう一方の層はポリシリコンワードラインの上に重なっている金属である。

上に重なっている各金属ワードラインは対応するポリシリコンワードラインにス トライブ（ｓｔｒａｐ）されていて、メモリセルがアクセスされる速度を早める 。高速ワードラインのためにこのようにポリシリコンに対してその上に重なって いる金属をストラップすることは技術上周知である０行選択ラインは金属ワード ラインと同じ層に形成された金属ラインである０行選択ラインはワードライント ライバによって用いられる情報を運びそれは最後のワードライントライバで終テ する。従って、行選択ラインはサブアレイの列中の最後のサブアレイに重なると ころまで延長する必要はない０図示されているように、行選択ライン６５および ６６はサブアレイ１４、即ち列３９中の最後のサプアレイに重なるところまでは 延びていない。各行選択ラインは最後のサブアレイを除くすべてのサブアレイの 上方にあるその行選択ラインに対応するワードラインの間で実行する。第１図に 示すように、行選択ライン６５はサブアレイ１１の上方にあるワードライン４６ および４７の間、サブアレイ１２の上方にあるワードライン５０および５１は５ １の間、およびサブアレイ１３の上方にあるワードライン５４および５５の間で 実行する。

列ブロック３１はサブアレイ１１−１８、ワードライントライバ２１−２８、ブ ロック３４、ブロック３５およびブロック３６に結合されている０列ブロック３ １は列後号、データの局部的検知、サブアレイ選択信号の経路指定およびデータ の経路指定を行う、１６のアドレス信号ＡＯ〜Ａ１５によって定められる６５． ５３６のメモリ位置がある。アドレス信号ＡＯ〜Ａ８はどのワードラインが付勢 されるか（又は使用可能になるか）を定める。６４本のワードラインおよび８つ のサブアレイを用いた場合には、５１２のうちの１つの選択となる０列ブロック ３１はサブアレイ選択信号をワードライントライバへ送ってワードライン使用可 能プロセスを助ける。各列３９．４０および３２が行選択ラインを有するので全 部で６４本の行選択ラインがある。アドレス信号ＡＯ〜Ａ５は６４のうちの１つ の選択を行い、どの行選択ラインが付勢されるかを定める。付勢された行選択ラ インに対応する２本のワードラインのうちの１本が付勢される。この２つのうち の１つの選択はアドレスＡ６によって決められる。アドレスＡ５は左と右の間、 即ち列３９と４０の間を定める。ブロック３４は１６のサブアレイ選択信号ヲ列 ブロック３１に与える。各ワードライントライバブロックはこれらのサブアレイ 選択信号のうちの２つを受信する。成る１つのワードライン選択について、１６ のサブアレイ選択信号のうちの１つだけが付勢される。各ワードライントライバ ブロックが２つのサブアレイ選択信号を受信する理由は、付勢された行選択ライ ンに対応しそれに隣接する２本のワードラインの間で選択を行うからである。ア ドレス信号Ａ７および八８はサブアレイの１つの列のなかのどのサブアレイを選 択するかを定める。アドレス信号Ａ５．Ａ７およびＡ８はワードライン選択なら びにブリチャージングのためにどのサブアレイを付勢するかを定める。

続出モードでは、信号ＡＯ−Ａ８のうちの１つが状態を変えると、行アドレス変 換信号が付勢され、選択されたサブアレイをプリチャージする。これは高速ＳＲ ＡＭにおける代表的技術となっている。サブアレイのブリチャージングはそのビ ットラインをプリチャージして等化することである。このブリチャージングはメ モリが消費する電力の重要な部分である。そのような重要な電力節約がデータを 与えるサブアレイのみをプリチャージすることによって達成される。アドレス信 号Ａ５．Ａ７およびＡ８はアドレス信号ＡＯ−Ａ８のうちの１つ又はそれ以上の アドレス信号のアドレス変換に応答してどの１つのサブアレイをプリチャージす るかを定める。他のすべてのサブアレイはプリチャージされたままになっていて 選択されない。

付勢されるワードラインとともに、列ブロック３１は復号および検知を行い、続 出モードにおいて付勢されたサブアレイから選択されたデータを得る。アドレス 信号は１２８のうちの１つの選択を行い、サブアレイ内のどのビットラインがデ ータを与えるかを定める。ワードライン選択手順ならびに検知手段において、付 勢されたサブアレイを決めなければならない、サブアレイ選択信号はまたこの目 的にとっても有用である。という訳は、それらの信号はどのサブアレイを選択す るかを定めるからである０列ブロック３７には４セツトのセンス増幅器があり、 それらは列４２．４３．４４および４５にそれぞれ対応する。

センス増幅器の各セットは４つのセンス増幅器からなる。セット６７は対応する サブアレイ１１および１５に近接しているセンス増幅器７１−７４からなる。セ ット６８は対応するサブアレイ１２および１６に近接しているセンス増幅器７５ −７８かからなるセット６９は対応するサブアレイ１３および１７に近接してい るセンス増幅器？　９−８２からなる。セット７ｏは対応するサブアレイ１４お よび１８に近接しているセンス増幅器８３−８６からなる。アドレス信号Ａ９− Ａ１３によって定められる。プリデコーディングは付勢されたサブアレイからの ４つのビットライン対をその付勢されたサブアレイに対応するそれぞれのセンス 増幅器に結合する。

第１図には示されていないが第２図に示されている大域データライン８８はセン ス増幅器７１−８６から列ブロック３１を通ってブロック３６に至る。第２図に は列ブロック３１の一部８９とサブアレイ１３および１７が示されている０部分 ８９はサブアレイ１３に結合した列デコーダ部分、サブアレイ１７に結合した列 デコーダ部分９１、センス増幅器のセット６９、な、９３．９４および９５は大 域データライン８８を含む、センス増幅器のセット６７−７０の各々は出力をこ れらの４つのデータライン対に制御できるように結合させている。増幅器のどの セットかデータライン対に結合されるかはアドレス信号Ａ７およびＡ８によって 定められる。増幅器の各セット６７−７０は同じ行にある２つのサブアレイのう ちの１つに制御できるように結合されている入力を有する。４対のデータライン ９２−９５のうちのどの１つをデータ用に選択するかは、アドレス信号Ａ１４お よびＡ１５によって決められる。信号Ａ１４およびＡ１５はまた増幅器セット内 の４つのセンス増幅器のうちのどれが使用禁示にされないかを定める。４つのう ちの１つのデータ対選択を行うのに必要な制御信号はブロック３５からブロック ３６へ結合される。

書込モードにおいてもモードライン選択は続出モードの場合と同じである。書込 モードではビットライン対をプリチャージする必要はない０列後号もまた非常に よ（似ている。センス増幅器の代わりに書込ドライバが用いられる。書込ドライ バはブロック３６に置かれている。アドレス信号Ａ１４およびＡ１５は大域デー タライン８８のどの対が書込まれるデータを運ぶかを決める。センス増幅器はす べて３゛状態として一般に知られている高インピーダンスとなるように作られて いる。センス増幅器は書込モードにおいてはバイパスされるので、選択されたデ ータライン対は列デコーダに結合される。一定のアドレスについて、４つのデー タバス（ｐ　ａ　ｔ　ｈ）か選択されたサブアレイとそのサブアレイ用のセンス 増幅器セットとの間で利用可能とされている。大域データラインとデコーダの間 の各々に対するバイパスは１つのデータバスのみが所望される場合に４つのデー タバスを設ける。これらの可能性のあるデータバスのうちの３つはアドレス信号 Ａ１４およびＡ１５によって決められるようにブロックされる。

第２図には列ブロック３１によって行われるデータ選択および検知プロセスを説 明するのに役立つより詳細な図が示されている０列デコーダ９０は４つの列プリ デコーダ９７．　９８．９９および１００．４つの二次列デコーダ１０１，１０ ２，１０３および１０４．４つの書込結合回路１０５，１０６，１０７および１ ０８からなる。同様に、列デコーダ９１は４つの列プリデコーダ１１０，１１１ ．１１２および１１３．４つの二次列デコーダ１１４，１１５．１１６および１ １７、および４つの書込結合回路１１８，１１９，１２０および１２１かうなる 。

その他のサブアレイ対１１−１５．１２−１６および１４−１８の各々にもまた 対応づけられた４つの列プリデコーダ、４つの２次列デコーダおよび４つの書込 結合回路を有する。センス増幅器７１−８６はそれぞれ５ＥＬＯＣＯ−１５と指 定されたその増幅器にとって一意の選択動作ブロックを受信する。第２図に示さ れているように、増幅器？９．８０．８１および８２はクロック５ＥＬＯＣ８， ５ＥＬＯＣ９，５ＥＬＯＣＩＯおよび５ＥＬＯＣＩＩを受信する。５ＥＬＯＧク ロツクのうちの１つだけが続出モードにおいて一定のデータアクセスに対してア クティブ（ａｃｔｉｖｅ）である、書込モードでは５ＥＬＯＧクロツクのすべて がイナクティブ（ｉｎａｃｔｉｖｅ）である。

サブアレイ１３からのデータがデータライン対９２上に出力される場合を１例と して想定することにする。サブアレイ１３のワードラインはアドレス信号ＡＯ− Ａ８によって決定されるように付勢される。デコーダ９７−１００はすべて出力 を２次デコーダ１０１−１０４にそれぞれ与えることによってそのアドレスに対 応する。デコーダ９７−１００はそれぞれサブアレイ１３０１２８ビツトライン 対、即ち３２のビットライン対に結合される。デコーダ９７−１ｏｏは３２のう ちの２つの選択を行うので、２つのビットライン対がデコーダ９７−１００を介 して２次デコーダ、１０１．１０４の各々に結合される２次デコーダ１０１−１ ０４はそれぞれ増幅器７９−８２の入力にそれぞれ結合された１対の出力を有す る。２次デコーダ１０１−１０４は２つのうちの１つの選択を行い、１つのビッ トライン対を増幅器７９−８２の各々に結合する。この２つのうちの１つの選択 はアドレス信号Ａ９の状態によって決定される。２次デコーダ１１４−１１７は すべて３状態であって高インピーダンス出力を与える。増幅器７９−８２はそれ ぞれデータライン対９２−９５にそれぞれ結合した１対の出力を有する。この例 では５ＥＬＯＣ８は付勢されるが５ＥＬＯＣ９−１１はイナクティブの状態のま まになっているので、増幅器７９のみが付勢される。この結果、増幅器７９に結 合したビットライン対によって運ばれたデータはデータライン対９２に与えられ 、そこでブロック３６によって受信される。イナクティブ状態では増幅器８０− ８２は３状態にある。

データライン対９２を介してサブアレイ１３内に書込が起きると、サブアレイ１ ３のワードラインはアドレス信号ＡＯ−Ａ８によって決定されるように付勢され る。クロック５ＥＬＯＣ８−１１のすべてがイナクティブであるので、増幅器７ ９−８３は３状態になる。ブロック３６はアドレス信号Ａ１４およびＡ１５によ って決定されるようにデータライン９２にデータを与える。アドレスに応答して 、デコーダ９７は２つのビットライン対を書込結合回路１０５に結合させる。書 込結合回路１゜５はアドレス信号Ａ９によって決定されるようにこれらの対のう ちの１つをデータライン９２に結合させる。従って、データは付勢されたワード ラインと選択されたビットライン対との交差点において選択されたメモリセルに 結合される。

デコーダ９７−１００および１１０−１１３は第３図に示すパスゲート回路１２ ３のような２つのパスゲート部分を各々が有し、ビットラインを２次デコーダ１ ０１−１０４および１１４−１１７．に結合させる。アドレス信号Ａｌ０−Ａ１ ３に応答して発生する１６のデコードされたアドレス信号ＤＥＣＯ−ＤＥＣ１５ があり、１６本のビットラインのうちの１本を１本の局所データラインに結合さ せる。アドレス信号Ａ５．Ａ？およびＡ８によって決定された選択されたサブア レイにおいて、信号ＤＥ、ＣＯ〜ＤＥＣ１５のうちの１つが各バスゲート回路に 対して付勢される。各サブアレイごとに８つのバスゲート回路がある０選択され なかった（ｄｅｓｅｌｅｃｔｅｄ）サブアレイにおいては、すべての信号ＤＥＣ Ｏ−ＤＥＣＩ　５がイナクティブに保たれている。第３図に示すように、ビット ラインＢＬＯ−ＢＬ１５は選択的に局所データライン１２４に結合され、相補ビ ットライン☆ＢＬＯ−☆ＢＬ１５は選択的に局所データライン１２５に結合され ている。ビットラインから局所データラインへの結合は各ビットラインに対する １つのパスゲートによって達成されるので、１本の局所データライン当たり１６ のパスゲートがある。各２次デコーダ１０１−１０４および１１４−１１７は２ つの対応するデータライン対に結合されている。

この単一のパスゲートはＮチャネルトランジスタとして示されている。しかし、 ＤＥＣＯ−ＤＥＣＩ　５信号を補足する信号によって使用可能にされるＮチャネ ルトランジスタと平行している追加のＰチャネルを有することが好ましい、この ことはパスゲート用に従来の伝送ゲートを用いることと考えることができる。各 ２次デコーダは２つの局所データライン対に結合されている。各対応する書込結 合回路もまた局所データラインの同じ対に結合されている。

第４図には２次デコーダ１０１および１０４および書込結合回路１０５および１ １Ｂの回路／論理図が示されている。センス増幅器７９もまた第４図に示されて いる。信号ＤＬ（９７）０、☆ＤＬ　（９７）Ｏ，ＤＬ　（９７）１および☆Ｄ Ｌ　（９７）１はデコーダ９７の局所データライン上にあるデコーダ９７のデコ ードされた出力である。同様に、信号ＤＬ　（１１０）　０゜６ＤＬ　（１１０ ）Ｏ，ＤＬ　（１１０）Ｉおよび＊ＤＬ（１１０）　１はデコーダ１１０の局所 データライン上にあるデコーダ１１０のデコードされた出力である。信号☆ＤＬ ＥＱ　（１３）および☆ＤＬＥＱ　（１７＞は行又は列アドレス変換に応答して 発生させられアドレス信号Ａ５．ＡＶおよびＡ８によって制御される等化パルス であり、選択されたサブアレイに対応する等化バルスノみを付勢する。信号ＰＤ 　（９７）１．ＰＤ　（９７）０、ＰＤ　（１１０）１およびＰＩ）　（１１０ ）　Ｏハ？！’レス信号Ａ５、Ａ７．Ａ８およびＡ９によってアクティブになる ように選択され、選択されたパスデバイスを使用可能にする。信号ｓｓレス信号 Ａ５．ＡＴ、Ａ８によって定められる。信号ＷＥ３は書込中論理高としてアクテ ィブである書込可能信号である。信号Ｓ　（Ａｌ　４．Ａｌ　５）はアドレス信 号Ａ１４およびＡ１５によって定められるセンス増幅器選択信号である。信号Ｓ Ｅは論理低であるとすべてのセンス増幅器を使用禁止にするセンス増幅器使用可 能信号である。ゲートに丸がついているトランジスタはＰチャネルトランジスタ であり、その他のトランジスタはＮチャネルトランジスタである。

第５図には一般に汎用行デコーダ２０１．汎用列デコーダ２０２、ビットライン ２０３および２０４、メモリセル２ｏ５゜２０６および２０７、デコーダ結合ト ランジスタ２０Ｂおよび２０９、ビットライン等化回路２１、データライン等化 回路２１１、等化論理回路２１２９行アドレス変換検出（ＡＴＤ）おライン２１ ６および２１７、およびワードライン２１８，２１９および２２０からなるメモ リ１０の一部２００が示されている。ビットライン等化回路２１０はＮチャネル トランジスタ２２２および２２３およびＰチャネルトランジスタ２２４を含ム。

データライン等化回路２１１はＮチャネルトランジスタ２２６および２２７およ びＰチャネルトランジスタ２２８を含む０等化論理回路２１２はナントゲート２ ３１、インバータ２３２゜２３３および２３４、Ｎチャネルトランジスタ２３６ および２３７、およびＰチャネルトランジスタ２３８を含む。

メモリセル２０５−２０７は入力をワードライン２１８−２２０にそれぞれ結合 させ、相補出力をビットライン２０３および２０４にそれぞれ結合させている従 来のスタティックＲＡＭメモリである。トランジスタ２０８はゲートを列デコー ダ２０の出力に接続させ、第１電流電極をビットライン２０３に接続させ、第２ 電流電極をデータライン２１６に接続させているゲートを有する。トランジスタ ２０９はゲートをデコーダ２０２の出力に接続させ、第１電流電極をビットライ ン２０４に接続させ、第２電流電極をデータライン２１７に接続させているゲー トを有する。トランジスタ２２２はドレインを例えば５ボルトとすることができ る正電源端子ＶＤＤに接続させ、論理回路２１２が発生させたプリチャージ信号 ＰＲＥを受信するゲートを有し、ソースをビットライン２０３に接続させている 。トランジスタ２２３はドレインをＶＤＤに接続させ、信号ＰＲＥを受信するゲ ートを有し、ソースをビットライン２０４に接続させている。トランジスタ２２ ４は第１電流電極をビットライン２０３に接続させ、第２電流電極をビットライ ン２０４に接続させ、論理回路２１２が発生させた等化信号☆ＥＱを受信する。

トランジスタ２２６はドレインをＶＤＤに接続させ、ソースをデータライン２１ ６に接続させ、信号ＰＲＥを受信するゲートを有する。トランジスタ２２７はド レインをＶＤＤに接続させ、ソースをデータライン２１７に接続させ、信号ＰＲ Ｅを受信するゲートを有する。トランジスタ２２８は第［電流電極をデータライ ン２１６に接続させ、第２電流電極をデータライン２１７に接続させ、論理回路 ２１２が発生させたプリチャージ信号☆ＰＲＥを補足する信号を受信するゲート を有する。ナンドゲ−１２３１は行ＡＴＤおよび制御回路２ｉ３が発生させた行 変換信号☆ＲＸを受信する第１人力、サブアレイ選択信号ＳＡを受信する第２人 力、および１出力を有する。インバータ２３２は入力をナントゲート２３１の出 力に接続させ、信号☆ＥＱを与える出力を有する。トランジスタ２３６はソース を接地させ、ゲートをナントゲート２３１の出力に接続させ、ドレインを有する 。トランジスタ２３７は第１電流電極をトランジスタ２３６のドレインに接続さ せ、信号☆ＥＱを受信するゲートを有し、列ＡＴＤおよび制御回路２１４が発生 させた列変換信号☆ＣＸを受信する第２電極を有する。トランジスタ２３８はゲ ートをトランジスタ２３６のゲートに接続させ、信号☆ＣＸを受信する第１電流 電極を有し、第２電極をトランジスタ２３６のドレインに接続させている。イン バータ２３３は入力をトランジスタ２３６のドレインに接続させ、信号ＰＲＥを 与える出力を有する。インバータ２３４は入力をインバータ２３３の出力に接続 させ、信号☆ＰＲＥを与える出力を有する。

回路２１３は行アドレスを受信し、その変化を検出する０列ら論理低に切換える 。信号☆ＲＸは論理低パルスを与え、アドレススキューがないと約５ナノ秒（ｎ ｓ）で再び論理高に切換ねる。アドレススキューがあると、゛信号☆ＲＸはより 長い時間論理低にとどまっている０行アドレス変換が比較的近くまとまっている 限りにおいては、信号☆ＲＸは論理低にとどまっており、アドレス変換が完了後 に論理高に再び切換わる０回路２１４も同じ方法で信号☆ＣＸを与えるが、但し それを列アドレス変換について行う０列デコーダ２０１は使用可能にされると列 デコーダ２０１によって受信される列アドレスによって決定されるワードライン ２１Ｂ−２２０のうちの１本のようなワードラインを選択する。同様に、デコー ダ２０２は使用可能にされると、列アドレスによってそうするように選択された 場合にはトランジスタ２０８および２０９を使用可能にする。勿論列デコーダ２ ０２は列アドレスによって選択された他のビットライン結合トランジスタ（第５ 図に示されていない）を使用可能にするために選択的に使用可能にされた多数の 他の出力（これも第５図に示されていない）を有する０回路２１３は行使用禁止 信号ＲＤを与えて行デコーダ２０１を使用禁止にし、副使用禁止信号ＣＤを与え て列デコーダ２０２を使用禁止にする。信号ＲＤおよびＣＤはそれぞれ論理低に おいてそれらの使用禁止機能を行う。

サイクル間の最短の時間において“、又はその近（で動作すると、信号ＲＤは信 号☆ＲＸが論理低である時間を除いては論理高であり、信号☆ＲＤが論理低であ る時間の間はＲＤもまた論理低となり、信号☆ＲＸが論理低である時間の間は行 デコーダ２０１を使用禁止にする。サイクル間の時間がより長くなると、信号Ｒ Ｄは論理高に切換わり、１つのサイクルの終わりと次のサイクルの始まりとの間 は行デコーダ２０１を使用禁止にする。

行デコーダ２０１を使用禁止にする効果は、第５図のワードライン２１Ｂ−２２ ０のようなメモリ１０内のすべてのワードラインを使用禁止にすることである。

サイクル間でこのようなことをする目的は電力消費量を減らすことである。信号 ☆ＲＸが論理低である時にワードラインを使用禁止にする目的は、等化期間中に いづれかのワードラインが使用可能になることを防ぐことである。信号☆ＲＸが 論理低に切換ねるのに応答してビットライン２０３および２０４は等化される。

最も普通の場合には信号☆ＲＸは約５ｎｓＯ間論理低パルスを出すか、アドレス スキューにより更に長い時間に延長できる。ナントゲート２３１は信号☆ＲＸが 論理低に切換わるのに応答して真理高出力を与えることを強いられる。信号ＳＡ は第１図のサブアレイ１１−１８のうちのどのサブアレイを選択するかを示す、 サブアレイ１１−１８の各々は信号☆ＲＸおよび☆Ｃｘを受信するため回路２１ ２のような回路を有する０選択されたサブアレイのための特定のサブアレイ信号 は論理高であるとアクティブになる。

信号ＳＡが論理高であると、ナントゲート２３１は信号☆ＲＸに応答できる０選 択されなかったサブアレイにおいては、対応する信号ＳＡは論理高となり、これ はナントゲート２３１に論理高出力を出させる０選択された場合にはナントゲー ト２３１は論理高パルスとして信号前Ｒｘの論理パルスをインバータ２３２に与 え、今度はこのインバータ２３２が論理低パルスとして信号☆ＥＱを与える。信 号☆ＥＱが論理低であると、トランジスタ２２４は導電性になり、ビットライン ２０３および２゜４を一括に結合させてそれらのビットラインを等化する。信号 ☆ＥＱが論理高であると、トランジスタ２２４は導通していないのでビットライ ン２０３および２０４は一緒に結合されない。

信号☆ＥＱはそのサブアレイが選択されている場合には行アドレス変換に応答し て論理低のみになる０列アドレス変換は信号☆ＥＱを論理低に切換えないので、 トランジスタ２２４は列変化に応答してビットライン２０３〜２０４を等化しな い、そのサブアレイが選択されないと、ナントゲート２３１は論理高出力を与え ることを強いられ、この論理高出力はインバータ２３２に論理低の信号☆ＥＱを 出させる。従って選択されないサブアレイのビットラインはすべて継続的に等化 される。

回路２１４は回路２１３が行アドレス変換に応答して信号前ＲＸを与えるのと同 じ方法で列アドレス変換に応答して信号☆ＣＸを与える。一般的な行アドレス変 換は約５ｎｓの開信号☆Ｃｘに論理低パルスを出させるが、アドレススキューは より持続時間の長い論理低パルスを信号☆ＣＸに出させる。信号ＣＤは機能的に は信号☆Ｃｘと同じであるが、回路２１４はそれを異なる出力ドライバで与える ０列デコーダ２０２は信号ＣＤが論理高である限りにおいては使用可能になって いる０列アドレス変換が起きると、信号☆ＣＸおよびＣＤは論理低パルスを出し て列デコーダ２０２を使用禁止にするので、２０Ｂおよび２０９のような結合ト ランジスタは使用可能にされず、従ってすべてのビットラインをデータライン２ １６および２１７のようなデータラインから分離する０列アドレスがビットライ ン対２０３−２０４を選択すると、結合トランジスタ２０８および２０９は信号 ＣＤが論理低へ切換ねるのに応答して導通状態から非導通状態に切換わり、デー タライン対２１６−２１７からビットライン対２０３−２０４を分離する０列ア ドレス変換のみがある場合には、インバータ２３２によって与えられた信号☆Ｅ Ｑは論理高となるのでトランジスタ２３７は導通し、ナントゲート２３１の出力 は論理低になるのでトランジスタ２３８は導通する。トランジスタ２３７および ２３８は従来の０ＭＯ３伝送ゲートとして動作する。信号☆ＣＸは論理低に切換 わる前には論理低であるので、インバータ２３３の入力はトランジスタ２３７お よび２３８によつ形成される伝送ゲートを介して論理高を受信する。従ってイン バータ２３３は列アドレス変換の前に論理低の信号ＰＲＥを与える。それに対応 して、インバータ２３４は列アドレス変換の前に論理高の信号☆ＰＲＥを与える 。信号☆ＣＸが論理低のパルスを出すと、この論理低はトランジスタ２３７およ び２３８を介してインバータ２３３に結合され、信号ＰＲＥに論理高パルスを出 させ信号☆ＰＲＨに論理低パルスを出させる。論理高の信号ＰＲＥはビットライ ンブリチャージングトランジスタ２２２およびデータラインブリチャージングト ランジスタ２２６および２２７を導通させる。信号☆ＰＲＥが論理低に切換わる とデータライン等化トランジスタ２２８は導通状態にされる。データライン２１ ６および２１７はＶＤＤよりＮチャネルトランジスタ約１個分のしきり電圧だけ 低い電圧で等化されプリチャージされる０選択されないサブアレイについては、 ナントゲート２３１は論理高出力を与えることを強いられ、この出力はトランジ スタ２３６にインバータ２３３の入力を論理低の方へ引っばらせるので、信号Ｐ ＲＥおよび信号☆ＰＲＥはビットライン２０３および２０４およびデータライン ２１６−２１７をプリチャージさせる０選択されないサブアレイはアクティブの ワードラインを有しないので、選択されないサブアレイにおいてビットラインは 分離しない、ビットラインおよびデータラインのブリチャージングおよび等化は 持続動作にすぎないので、ブリチャージングトランジスタの導通による電流消費 は殆んどない０選択されなかったサブアレイのビットラインのうちのどのビット ラインも放電しないようにすることによって、選択されなかったサブアレイはブ リチャージングの電力消費の悪影響をうけない、従って、プリチャージ電圧を持 続する一方でどのワードラインも使用可能にされないようにすることは、選択さ れなかったサブアレイをブリチャージングおよびその不利な影響から減結合する 効果を有する。

しかし、選択されたサブアレイにおける列アドレス変換のためのビットラインは プリチャージされるだけで等化はされない。

ビットライン２０３および２０４は同じ電圧にプリチャージされることによって 等化されるように思われるかもしれないが、そうはならない０列アドレス変換の 前にビットライン対土のワードラインは使用可能にされ従って°ビットライン対 土のメモリセルはビットライン対にアクティブに結合されたので、一方のビット ラインは他方のビットラインよりも低い電圧の方へ引っばられる０行アドレスは 選択されたワードライン２１９を有するので行デコーダ２０１はワードライン２ １９を使用可能にしそれによりメモリセル２０６を使用可能にしたと仮定する。

使用可能にされたメモリセル２０６はメモリセル２０６がどの論理状態にあるか に応じて一方又は他方のビットラインを引き込む（ｐｕｌｌ　ｄｏｗｎ）するこ とによってビットライン２゜３および２０４の電圧を分離する。ビットライン２ ０３が比較的高い側にあり、ビットライン２０４が比較的低い側にあると仮定し 、更に列のみのアドレス変換の前に列デコーダ２０２がビットライン対２０３− ２０４をデータライン対２１６−２１７に結合させていたと仮定する。列のみの アドレス変換が起きると、ビットライン対２０３および２０４が同時にデータラ イン対２１６−２１７から減結合され、ビットライン対２０３および２０４はプ リチャージされ、データライン対２１６−２　ｉ７は等化される。ビットライン のブリチャージングはビットライン２０３および２０４の両方の電圧を上昇させ る。ビットライン２０３の論理高は時間とともに劣化する。メモリセル２０６は ＳＲＡＭセルの性質のためにビットライン上の論理低を非常に効果的に持続でき るが、論理高を持続するにはそれほど効果的ではない、ＳＲＡＭセルは電流を供 給するよりもはるかに有効に電流を引き込む（ｓｔｎｋ）ことができる。ビット ラインに結合されると選択されたメモリセルの論理高側を劣化させる。ビットラ インの高側のブリチャージングはそれを劣化の悪を引き込むことによってメモ、 リセル中のデータを逆にする危険をさけるのに十分な程低くビットラインを保つ ので、論理低側のブリチャージングは有害ではない。行アドレス変化のないビッ トライン対２０３−２０４のいくつかのアクセスはプリチャージされていないと 論理高ビットライン２０３の電圧をｍ続的に低下させる。これは“ウオークダウ ン（ｗａｌｋ　ｄｏｗｎ）”と呼ばれ、論理高ビットラインが論理低ビットライ ンに非常に近いところまで低下すると結果的にデータが失われる可能性がある。

ＳＲＡＭ中のセルは全部が完全に平衡してはいないので、論理高ビットラインを 論理低ビットラインに近づけると、ビットラインの電圧レベルが比較的低くなっ た場合には使用可能にされたセル内のデータを逆にすることができる。ＳＲＡＭ の交差結合性には、論理高は論理低の電流シンキング可能性（ｃｕｒｒｅｎｔ　 ｓｉｎｋｉｎｇ　ｃａｐａｂｉｌｉｔｙ）をドライブする特性が含まれる。論理 高が低下すると、論理低の電流シンキング可能性が低下してメモリセルはデータ 消失を起こしやすくなる。先行技術における急速な列のみのアドレス変換におい てはビット故障およびアドレスパターン依存（ｓｅｎｓｉｔｉｖｅｎｓｓ）が経 験されている。

行アドレス変換がある場合には、信号☆ＲＸは論理低に切換わってナントゲート ２３１に論理高出力を出させ、インバータ２３２に論理低出力を出させる。これ はトランジスタ２３７および２３８の伝送ゲートを非導通状態にし、トランジス タ２３６を導通状態にする。従ってインバータ２３３への入力は論理低に切換ね り、信号ＰＲＥを論理高に切換え、信号前ＰＲＥを論理低に切換える。これはト ランジスタ２２２，２２３，２２４．２２６，２２７および２２８をすべて導通 させるので、ビットライン対２０３−２０４およびデータライン対２１６−２１ ７はいづれも列アドレス変換の有無に関係なく行アドレス変換に応答して等化さ れる。

第６図には第５図の回路２１３の機能を行うのに有用なメモリ１０に用いられる 回路２４８および回路２１４の機能を行うのに有用な回路２４９のブロック図と 論理図との組合わせが示されている０回路２４８は行アドレス変換検出器２５０ ．ノアゲート２５１および２５２．ナンドゲー）２５３，２５４，２５５．２５ ６および２５７．オアゲート２５８．インバータ２５９．２６０，２６１，２６ ２および２６３およびタイマ２６４からなる０回路２４９は列アドレス変換検出 器２６５．ノアゲー）２６６、ナントゲート２６７およびインバータ２６８゜２ ６９．２７０および２７１からなる０列ＡＴＤ　２６５は列アドレス信号Ａ９− Ａ１５を受信し、１つ又は複数の列アドレス信号Ａ９−Ａ１５の変化に応答して 正パルスを与える出力を有する。インバータ２７０は入力を列ＡＴＤの出力に接 続させており、ｌ出力を有する。ナントゲート２６７は入力をインバータ２７０ の出力に接続させており、左サブアレイ信号りを受信する第２および１出力を有 する。インバータ２７１は入力をナントゲート２６７の出力に接続させており、 左サブアレイのための利使用禁止信号ＣＤＬを与える出力を有する。ノアゲート ２６６は第１人力を列ＡＴＤ２６５の出力に接続させ、第２人力をナントゲート ２６７の出力に接続させており、ｌ出力を有する。インバータ２６８は入力をノ アゲート２６６の出力に接続させており、ｌ出力を有する。インバータ２６９は 入力をインバータ２６８の出力に接続させており、左サブアレイのための列変換 信号☆ＣＸＬを与える出力を有する０行ＡＴＤ２５０は行アドレス信号ＡＯ−Ａ ８を受信し、その出力における１つまたは複数の行アドレス信号ＡＯ−Ａ８の変 化に応答して正パルスを与える。インバータ２６１は入力を行ＡＴＤ２５０の出 力に接続させており、１出力を有する。ナントゲート２５３は第１人力をインバ ータ２６１の出力に接続させており、左サブアレイ信号りを受信する第２人力お よびｌ出力を有する。ノアゲート２５１は第１人力を行ＡＴＤ２５０の出力に接 続させ、第２人力をナントゲート２５３の出力に接続させており、１出力を有す る。インバータ２５９は入力をノアゲート２５１の出力に接続させており、１出 方を有する。インバータ２５０は入力をインバータ２５９の出力に接続させてお り、左サブアレイのための行変換信号☆ＲＸＬを与える出力を有する。ナンドゲ −）２５４は第１人力をインバータ２６０の出力に接続させ、第２人力をインバ ータ２６９の出力に接続させており、右サブアレイのためのタイマ信号ＴＬを与 える出力を有する。ナントゲート２５５は第１入力をナントゲート２５４の出力 に接続させており、右サブアレイのためのタイマ信号ＴＲを受信する第２人力お よび１出力を有する。タイマ２６４は入力をナントゲート２５５の出力に接続さ せており、サイクル終了信号ｃＹｃＥＮＤを与える出力を有する。ナントゲート ２５７は第１人力をタイマ２６４の出力に接続させており、相補書込可能信号☆ ＷＥの受信する第２人力および１出力を有する。オアゲート２５８は第１入力を ナントゲート２５７の出力に接続させ、第２入力をナントゲート２５４の出方に 接続させており、１出力を有するナントゲート２５６は第１人力をオアゲート２ ５８の出力に接続させており、信号りを受信する第２人力およびｌ出力を有する 。ノアゲート２５２は第１人力をナントゲート２５６の出力に接続させ、第２人 力を行ＡＴＤ　２５０の出力に接続させており、ｌ出力を有する。インバータ２ ６２は入力をノアゲ−）２５２の出力に接続させており、１出方を有する。イン バータ２６３は入力をインバータ２６２の出力に接続させており、左サブアレイ のための行デコーダ使用禁止信号ＲＤＬを与える出力を有する。論理高の信号り は左サブアレイ１１−１４のうちの１つが選択されていることを示す、信号りは アドレス信号Ａ５の関数である。対応する信号Ｒ（図示されていない）もまた右 サブアレイ１５−１８のうちの１つが選択されてるいることを示す、論理高の信 号☆ｗＢはメモリ１ｏが続出モードにあることを示す。

信号りが論理高にあるとすると、回路２４９は列ＡＴＤ２６５が列アドレスへ変 換に応答して論理高パルスを与えるのに応答して論理低パルスとして信号☆ＣＸ ＬおよびＣＤＬを与える。

信号☆ＣＸＬおよびＣＤＬは列アドレス変換がある場合以外にはいづれも論理高 である。信号りが論理低であると、ナンドゲ−）２６７は論理高出力を与えるこ とを強いられ、このためにノアゲート２６６は論理低出力を与えることを強いら れる。この結果、左サブアレイ１１−１４が選択されないと、信号☆ＣＸＬおよ びＣＤＬは列アドレス変換がない場合でも論理低になるように強いられる。信号 ＣＤＬは第５図の信号ＣＤに類似している。しかし、信号ＣＤＬは第５図に示さ れているサブアレイの全部ではなく左サブ７レイ１１−１４のための列デコーダ のみを使用可能にし使用禁止にする０例えば、第２図のデコーダ９０は信号ＣＤ Ｌが論理低であると使用禁止にされるが、デコーダ９１は信号ＣＤＬを受信しな い、デコーダ９１は右サブアレイに関連した他の列デコーダとともに信号ＣＤＬ に類似した信号によって使用可能にされるが、但しデコーダ９１は右サブアレイ のうちの１つが選択された場合にのみ列プリデコーダを使用禁止にする。サブア レイ１３０列プリデコーダ９７−１００は信号ＣＤが論理低であると使用禁止に される。このことは信号ＤＥＣＯ−ＤＥＣＩ　５のすべてを論理低にさせること によって行われ、こうするとどのビットラインも第３図のデータライン対１２４ および１２５のような局所データラインに結合するのが妨げられる。右サブアレ イ用の利使用禁止信号を発生させる回路（図示されていない）は列ＡＴＤの出力 を用い、ゲートおよびインバータ２６６−２７１と同じ方法で接続されているが 、但しナントゲート２６７に類似したナントゲートは右サブアレイ信号Ｒを受信 する。上述したように、各サブアレイごとに第５図の回路２１２がある。左サブ アレイ１１−１４に対応する各回路は第５図の信号☆ＣＸに類似した信号として 信号☆ＣＸＬを受信する。信号☆ＣＸＬに類似したサブアレイ信号はサブアレイ １５−１８に対応する各回路２１２のためのものである。

第６図の回路２４８は左サブアレイト１−１４のため信号☆ＲＸＬ、ＲＤＬおよ びＴＬを発生させる回路として示されている０行ＡＴＤ　２５０．ナントゲート ２５５および２５７およびタイマ２６４を除く回路２４８のすべては右サブアレ イ１５−１８のための類似信号を発生させるために再現されている。右サブアレ イのための信号を発生させるために、ナントゲート２５３および２５６に類似し たゲートは信号りの代わりに右サブアレイ信号を受信する。信号りが論理高であ ると、信号☆ＲＸＬは行ＡＴＤが行アドレス変換に応答して論理高パルスを与え るのに応答して論理低パルスを与える。左サブアレイ１１−１４が選択されない と、ナントゲート２５３は論理高出力を与えることを強いられ、この出力はノア ゲート２５１に論理低出力を与えることを強いる。この結果、左サブアレイ１１ −１４が選択されないと、信号☆ＲＸＬは行アドレス変換に関係な（論理低にな ることを強いられる。

左サブアレイ１１−１４が選択されないと、信号ＴＬは論理高になることを強い られるので、ナントゲート２５５および２６４は左サブアレイ１５−１８のため のタイマ信号ＴＲに応答する。左サブアレイ１１−１４が選択されないと、ナン トゲート２５６はノアゲート２５２に論理高となることを強いられ、これはノア ゲート２５２に論理低出力を出させ、今度はこれが信号ＲＤＬを行アドレス変換 に関係なく、論理低にさせる。第５図の信号ＲＤに類似した信号ＲＤＬは左サブ アレイ１１−１４のワードラインのすべてを消勢させる。第５図の行デコーダ２ ０１は行デコーダ回路全体を表わし、この回路は部分釣行デコーディングを行っ てサブアレイ選択信号を発生させるブロック３４内の回路ならびに大域行デコー ダおよびワードライントライバ２１−２８をメモリ１０内に含む。メモリ１０に ついては、第５図の回路２００について説明した行デコーダの使用禁止はブロッ ク選択信号を使用禁止にすることによって行われる。

論理低の信号ＲＤＬはサブアレイ１１−１４に関連したブロック選択信号のすべ てを使用禁止にする。論理低の右サブアレイ用の対応する行デコーダ使用禁止信 号は右サブアレイ１５−１８に関連したブロック選択信号を使用禁止にする。

左サブアレイ１１−１４が選択されると、信号ＴＲは論理高になるのでナントゲ ート２５５は信号ＴＬに応答する。信号ＴＬは通常は論理低であるか、列又は行 アドレス変換に応答して論理高パルスを出す、信号ＴＬが論理高パルスを出すと 、ナントゲート２５５はタイマ２６４をリセットする論理低パルスを出すことに よって応答する。ナントゲート２５５が論理低である限りにおいては、タイマ２ ６４はリセット状態にあり論理低出力をナントゲート２５７に与える。ナントゲ ート２５５の出力が論理高に切換わると、タイマ２６４はタイミングを始める一 方で論理低出力を維持する。タイマ２６４がタイムアウトすると、その出力は論 理高に切換わる、メモリ１０が読出モードにあるとすると、ナントゲート２５６ はタイマ２６４の出力によって制御される。タイマ２６４のリセットの期間でタ イマ２６４が計時しつつあると、ナントゲート２５７は論理高出力を与え、オア ゲート２５８に論理高出力を出させ、今度はこれがナントゲート２５６に論理低 出力を出させる。従ってノアゲート２５２は行ＡＴＤ２５０の出力に応答する０ 行アドレスの変換がない場合には、ノアゲート２５２は論理低の両人力を有する ので信号ＲＤＬは論理高になり、選択されたワードラインが使用可能にされる０ 行アドレス変換が行ＡＴＤに論理高パルスを出力させ、ノアゲート２５２は信号 ＲＤＬに論理低パルスを出させ、そのパルスの持続期間中すべてのワードライン を使用禁止にする０行ＡＴＤからの☆ＲＸＬの発生は信号ＲＤＬが有する同じ段 数、即ち３を有する。この結果、論理低パルスとしてこれら２つの信号の発生は 同時である。ワードラインのすべては信号ＲＤＬによる信号☆ＲＸＬの発生の期 間中確実に使用禁止にされるので、ワードラインのすべてはビットラインの等化 期間中確実に使用禁止にされる。書込モードでは、ナントゲートはまた論理高出 力を与えることを強いられるので、信号ＲＤＬは信号☆ＲＸＬの論理低パルスの 持続期間を除いてワードラインを使用禁止にする。

タイマ２６４からタイムアウトしてしまった場合には、ナントゲート２５７はメ モリ１０が読出モードにある限りにおいては論理低出力を与える。それでオアゲ ート２５８は信号ＴＬに応答する。信号ＴＬはそれが行又は列アドレス変換に応 答して論理高パルスを出す場合を除いて論理高である。ＴＬが論理低であると、 ナントゲート２５６はタイマ２６４のタイミングアウトに応答して高論高出力を 与えることを強いられ、これが信号ＲＤＬを論理低にし、ワードラインのすべて を使用禁止にする。この結果、タイマ２６４がタイムアウトした後にワードライ ンは使用禁止にされる。タイマ２６４がタイムアウトした後に行アドレス変換が ある場合には、信号☆ＲＸＬは論理低パルせて論理高に切換えさせ、タイマ２６ ４をリセットさせる。タイマ２６４がタイムアウトした後に列アドレス変換があ る場合には、信号☆ＣＸＬは論理高パルスを出してビットラインをプリチャージ させ、信号ＴＬを論理高に切換えさせる。信号ＴＬはタイマ２６４がタイムアウ トした場合にはタイマ２６４をリセットするだけでなく行デコーダを使用可能に するのを早めるのに用いられる。従って選択されたワードラインはタイマ２６４ のリセッティングによる遅延なしで使用可能にされる。信号ＴＬは信号☆ＣＸＬ 論理低のパルスを出してから約５ｎｓ後に論理高に切換える。これは等化が丁度 路りつつある時に信号ＲＤＬが選択されたワードラインを使用可能にするように 計時されている。何らかの理由で比較的ひどい行アドレススキューががあって行 ＡＴＤが発生させたパルスの持続時間が比較的長いと、ノアゲート２５２は信号 ☆ＲＸＬがもはやアクティブにビットラインを等化しなくなるまでＲＤＬが選択 されたワードラインを使用可能にすることを防止する。信号ＴＬが論理低に再び 切換ねってしまう時までにタイマ２６４はリセットされており、ナントゲート２ ５７は論理高出力を与えつつあり、信号ＴＬが再び論理低に切換わった時にナン トゲート２５６の出方が確実に状態を変えないようにする。」 ＾Ｏ−＾８ ＦＩＧ、２ ＦＩＧ、６ 国ＷＡ１１′４Ｆ報失

Claims (10)

【特許請求の範囲】
1. １．列アドレスによつて選択される複数のビツトライン対およびアドレスによつ て選択される複数のワードラインを有し、ビツトライン対は列アドレスによつて 決定される列デコーダによつて共通のデータラインに選択的に結合され、ワード ラインは行アドレスによつて決定される行デコーダによつて選択的に使用可能に され、ビツトライン対とデータラインの各交差点にメモリセルが位覆しているメ モリ回路において、列アドレス変換の検出に応答して列変換信号を発生させる列 検出手段と、 列変換信号に応答してビツトラインを共通のデータラインから減結合する減結合 手段と、 を、具える非同期行および列制御を有するメモリ回路。
2. ２．ビツトラインをプリチヤージする一方でビツトラインを共通のデータライン から減結合するプリチヤージング手段を更に含む前記請求の範囲第１項のメモリ 回路。
3. ３．列アドレスによつて選択される複数のビツトライン対および行アドレスちよ つて選択される複数のワードラインを有し、ビツトライン対は列アドレスによつ て決定される列デコーダによつて共通のデータラインに選択的に結合され、ワー ドラインは行アドレスによつて決定される行データによつて選択的に使用可能に され、ビツトライン対とワードラインの各交差点にメモリセルが位置しているメ モリ回路において、行アドレス変換を検出するステツプと、行アドレス変換の検 出に応答して行デコーダを使用禁止にするステツプとを含む方法。
4. ４．列アドレス変換を検出するステツプと、列アドレス変換の検出に応答してビ ツトラインを共通データラインから減結合するステツプとを更に含む、前記請求 の範囲第３項の方法。
5. ５．列アドレスによつて選択される複数のビツトライン対および行アドレスによ つて選択される複数のワードラインを有し、ビツトライン対は列アドレスによつ て決定される列デコーダによつて選択的に共通のデータラインに結合され、ワー ドラインは行アドレスによつて決定される行デコーダによつて選択的に使用可能 にされ、ビツトライン対とワードラインの各交差点にメモリセルが位置している メモリ回路において、列アドレス変換を投出するステツプと、列アドレス変換を 検出に応答してビツトラインを共通のデータラインから減結合するステツプとを 含む方法。
6. ６．列アドレスによつて選択される複数のビツトライン対および行アドレスによ つて選択される複数のワードラインを有し、ビツトライン対は行アドレスによつ て決定される列デコーダによつて共通のデータラインに選択的に結合され、ワー ドラインには行アドレスによつて決定される行アドレスによつて選択的に使用可 能にされ、ビツトライン対およびワードラインの各交差点にメモリセルが位置し ているメモリ回路において、 行アドレス変換の検出に応答して行変換信号を発生させる行検出手段と、 行変換信号に応答して行デコーダを使用禁止する使用禁止手段を、具える非同期 行および列制御を有するメモリ回路。
7. ７．列アドレス変換の検出に応答して列変換信号を発生させる列検出手段と、 列変換信号に応答してビツトラインを共通のデータラインから減結合させる減結 合手段とを更に含む、前記請求の範囲第６項のメモリ回路。
8. ８．ビツトラインをプリチヤージする一方でビツトラインを共通のデータライン から減結合するプリチヤージング手段と、ビツトラインを等化する一方でワード ラインドライバを使用禁止にする等化手段とを更に含む、前記請求の範囲第７項 のメモリ回路。
9. ９．使用禁止手段は行アドレス変換に応答して行デコーダ使用禁止信号を行デコ ーダに与えて行デコーダを使用禁止にするものとして更に特徴づけられている前 記請求の範囲第８項のメモリ回路。
10. １０．列および行検出手段、および使用禁止手段に結合されたサイクルタイマを 更に含み、別の行又は列アドレス変換によるリセツトが所定の時間間隔の満了以 前に起きなければ行又は列アドレス変換後所定の時間経過してから使用禁止手段 に行使用禁止信号を出させる前記請求の範囲第９項のメモリ回路。