JPH0934796A

JPH0934796A - メモリ

Info

Publication number: JPH0934796A
Application number: JP7180265A
Authority: JP
Inventors: Tomoo Tsuda; 智夫津田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-07-17
Filing date: 1995-07-17
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】データの不正コピーを極めて難しくしたメモリ
を提供する。【解決手段】複数のデータから成る配列が定義されたア
ドレス順検出部１２に、その配列の最終に位置するデー
タと同一の所定の入力データが入力された際に、その所
定の入力データから入力順に遡った複数の入力データ
が、その配列に相当するか否かに応じて相互に異なるデ
ータＤＩ１６〜ＤＩ１７を生成し、そのデータＤＩ１６
〜ＤＩ１７と入力データＤＩ０〜ＤＩ１５とに基づいて
アドレスＡ０〜Ａ１７を生成しＲＯＭブロック１１に供
給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コピー防止機能を
備えたメモリに関する。

【０００２】

【従来の技術】従来より、メモリの内容が不正にコピー
されるのを防止する方式が種々提案されている。例え
ば、特公平１−５６４１３号公報には、正常な動作時に
はアクセスされることのないアドレス（ここではこれを
特定アドレスと称する）を１つもしくは複数記憶してお
いて、入力されたアドレスがその特定アドレスに一致し
た場合に、それ以降その入力されたアドレスを乱し、正
しいデータを得ることができないようにする方式が提案
されている。しかしながらここに提案された方式では、
入力されたデータがある特定アドレスに一致したときの
アドレスの乱れ方が特定アドレス毎に一定であるため、
例えば以下のようにして正しいデータを読み出すことが
でき、不正なコピーが可能である。

【０００３】図５は、そのデータの読み出し方を示した
図である。ここではアドレスＡｄ１とアドレスＡｄ２の
２つのアドレスが特定アドレスとして設定されているも
のとし、先頭のアドレスＡ０から順に最終のアドレスＡ
６までアドレスを順次インクリメントしながらデータを
読み出すものとする。ここでは、現在入力しているアド
レスをアドレスＡと標記する。（１）先ず１回目のデータ読み出しサイクルでは、（ａ）Ａ０≦Ａ＜Ａｄ１では正しい出力データが得られ
る。

【０００４】（ｂ）Ａｄ１≦Ａ＜Ａｄ２では、出力デー
タはある乱れ方をする。（ｃ）Ａｄ２≦Ａ≦Ａ６では、出力データは別の乱れ方
をする。（２）次に電源を落とさずに、１回目の読出しサイクル
に続いて２回目の読出しサイクルに入る。（ａ）Ａ０≦Ａ＜Ａｄ１では、出力データは、上記
（１）の（ｃ）における乱れ方と同じ乱れ方をする。

【０００５】（ｂ）Ａｄ１≦Ａ＜Ａｄ２では、出力デー
タは、上記（１）の（ｂ）の乱れ方と同じ乱れ方をす
る。（ｃ）Ａｄ２≦Ａ≦Ａ６では、出力データは、上記
（１）の（ｃ）の乱れ方と同じ乱れ方をする。上記（１），（２）の２回のデータ読出しにより得られ
た出力データどうしを比較することにより、２つの特定
アドレスＡｄ１，Ａｄ２のうち、特定アドレスＡｄ１が
判明する。そこで、次に一旦電源を落とした後電源を再
投入して、上記と同様にアドレスを順次インクリメント
しながらデータ読出しを行なう。ただしアドレスＡｄ１
は入力しないようこのアドレスＡｄ１は飛ばすこととす
る。尚、アドレスＡｄ１は、特定アドレスに一致してお
り、正常な読出しサイクルでは決してアクセスされるこ
とのないアドレスであるから、そこのデータが欠けるこ
とは何ら問題はない。（３）上記のように、一旦電源を落とした後電源を再投
入し（すなわち初期化し）、３回目の読出しサイクルに
入る。ただしアドレスＡｄ１は読み飛ばす。

【０００６】（ａ）Ａ０≦Ａ＜Ａｄ２では、正しい出力
データが得られる。（ｂ）Ａｄ２≦Ａ≦Ａ６では、出力データは，上記
（１）の（ｃ）ないし上記（２）の（ｃ）と同じ乱れ方
をする。（４）次に電源を落とさずに、３回目の読出しサイクル
に続いて４回目の読出しサイクルに入る。ただしこのと
きもアドレスＡｄ１は読み飛ばす。

【０００７】（ａ）Ａ０≦Ａ＜Ａ６の全域で、上記
（３）の（ｃ）と同じ乱れ方をする。上記（３），（４）の２回の読出しにより得られた出力
データをどうしを比較することにより、今度は特定アド
レスＡｄ２が判明する。以上を繰り返すことにより、特
定アドレスがいくつ存在していても最終的に正しいデー
タを読み出すことができ、データの不正コピーが可能と
なる。

【０００８】また、特開平４−７４２４０公報には、特
定アドレスを記憶しておいて入力されたアドレスが特定
アドレスと一致したときに、それ以降メモリから読み出
されたデータを乱すという方式が提案されている。上述
した提案と比べると、入力されるアドレスを乱すか読み
出されたデータを乱すかという相違のほか、擬似ランダ
ム回路を備えデータをランダムに乱しているという相違
がある。アドレスを乱すかデータを乱すかは、如何にし
て正しいデータを読み出すかという観点からは全く同一
に考えることができる。アドレスないしデータをランダ
ムに乱している場合は、例えば以下のようにして正しい
データを読み出すことができ、やはり不正なコピーが可
能である。

【０００９】図６は、そのデータの読み出し方を示した
図である。ここでは、図５の場合と同様、アドレスＡｄ
１とアドレスＡｄ２の２つのアドレスが特定アドレスと
して設定されているものとし、先頭のアドレスＡ０から
順に最後のアドレスＡ６までアドレスを順次インクリメ
ントしながらデータを読み出すものとする。（１）先ず１回目のデータ読み出しサイクルでは、（ａ）Ａ０≦Ａ＜Ａｄ１では、正しい出力データが得ら
れる。

【００１０】（ｂ）Ａｄ１≦Ａ≦Ａ６では、出力データ
はある乱れ方をする。（２）次に電源を一旦切り、再投入して２回目のデータ
読出しを行なう。（ａ）Ａ０≦Ａ＜Ａｄ１では、正しい出力データが得ら
れる。（ｂ）Ａｄ１≦Ａ≦Ａ６では、出力データは，上記
（１）の（ｂ）とは別の乱れ方をする。

【００１１】上記（１），（２）の２回のデータ読出し
により得られた出力データどうしを比較することによ
り、２つの特定アドレスＡｄ１，Ａｄ２のうち、特定ア
ドレスＡｄ１が判明する。（３）次に、再度電源を切り電源を再投入して３回目の
データ読出しを行なう。ただしアドレスＡｄ１は読み飛
ばす。

【００１２】（ａ）Ａ０≦Ａ＜Ａｄ２では、正しい出力
データが得られる。（ｂ）Ａｄ２≦Ａ≦Ａ６では、出力データは，ある乱れ
方をする。（４）次にもう一度電源を切り電源を再投入して４回目
のデータ読出を行なう。ただしアドレスＡｄ１は読み飛
ばす。（ａ）Ａ０≦Ａ＜Ａｄ２では、正しい出力データが得ら
れる。

【００１３】（ｂ）Ａｄ２≦Ａ≦Ａ６では、出力データ
は、上記（３）の（ｂ）とは別の乱れ方をする。上記（３），（４）の２回のデータ読出しにより得られ
た出力データどうしを比較することにより、今度は特定
アドレスＡｄ２が判明する。以上を繰り返すことによ
り、特定アドレスがいくつ存在していても最終的に正し
いデータを読み出すことができ、データの不正コピーが
可能となる。

【００１４】

【発明が解決しようとする課題】以上のように、従来の
提案においては、アドレスないしデータの乱れ方が一定
であってもあるいはランダムであってもデータの不正コ
ピーが可能である。本発明は、上記事情に鑑み、データ
の不正コピーを極めて難しくしたメモリを提供すること
を目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成する本発
明のメモリは、（１）各アドレスに対応するデータが格納されアドレス
を入力することにより入力されたアドレスに対応するデ
ータを出力する読出し専用のメモリ部（２）複数のデータから成る配列が定義され、その配列
の最終に位置するデータと同一の所定の入力データが入
力された際にその所定の入力データから入力順に遡った
複数の入力データが上記配列に相当するか否かに応じて
相互に異なるデータを生成し、その生成されたデータと
入力データとに基づいてアドレスを生成して上記メモリ
部に供給するアドレス生成部を備えたことを特徴とす
る。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本発明のメモリの第１の実施形態
を表わす機能ブロック図である。図１に示すメモリ１０
は、ＲＯＭブロック１１（本発明にいうメモリ部）とア
ドレス順検出部１２（本発明にいうアドレス生成部）を
備えている。ＲＯＭブロック１１には、各アドレスに対
応するデータが格納されており、入力されたアドレスに
対応する８ビットのデータＤＯ０〜ＤＯ７が出力データ
線１５を介して外部に出力される。

【００１７】一方、アドレス順検出部１２には、入力デ
ータ線１３を介して１６ビットの入力データＤＩ０〜Ｄ
Ｉ１５が入力される。入力データＤＩ０〜ＤＩ１５はこ
の実施形態ではＲＯＭブロック１１のアドレスの一部で
あって、この入力データＤＩ０〜ＤＩ１５自体ではＲＯ
Ｍブロック１１のアドレスは完成しないが、この図１に
示すメモリ１０のユーザには、この入力データＤＩ０〜
ＤＩ１５がアドレスであるとアナウンスされる。

【００１８】またアドレス順検出部１２では、後述する
複数のデータから成る配列が定義されており、その配列
の最終に位置するデータと同一の所定の入力データが入
力された際に、その所定の入力データから入力順に遡っ
た複数の入力データがその定義された配列に相当するか
否かに応じて相互に異なる２ビットのデータを生成して
ラッチする。その詳細は後述する。生成され、ラッチさ
れた２ビットのデータとその後入力された１６ビットの
入力データＤＩ０〜ＤＩ１５とに基づいて１８ビットか
ら成るアドレスＡ０〜Ａ１７が生成されＲＯＭブロック
部１１に供給される。この実施形態においては、アドレ
ス順検出部１２で生成された２ビットのデータがラッチ
されて、ＲＯＭブロック１１の１８ビットのアドレスＡ
０〜Ａ１７のうちの上位２ビットとしてＲＯＭブロック
１１に供給されるとともに、１６ビットの入力データＤ
Ｉ０〜ＤＩ１５がＲＯＭブロック１１の１８ビットのア
ドレスＡ０〜Ａ１７のうちの下位１６ビットとしてＲＯ
Ｍブロック１１に供給される。この実施形態では、この
ことが本発明にいう、アドレスの生成に相当する。

【００１９】次に、アドレス順検出部１２の概略回路図
及び動作について説明する。図２は、アドレス順検出部
１２の概略回路図である。また、図３は、ＲＯＭブロッ
ク１１に格納された、コピー防止の対象となるプログラ
ムである。まず、図２に示す入力データ線１３を介し
て、上述した１６ビットの入力データＤＩ０〜ＤＩ１５
が、Ｎ個の一致ブロック２４３から成る一致検出部２４
１に入力される。同時に、帰還レジスタ２４２に格納さ
れたデータもこの一致検出部２４１に入力され、この帰
還レジスタ２４２に格納されたデータと入力データＤＩ
０〜ＤＩ１５の両方に一致する一致ブロック２４３のワ
ード線２４３ｗがアクティブとなる。これにより、メモ
リデータ部２４４の、その真横のメモリブロック２４５
が選択される。

【００２０】各メモリブロック２４５は、帰還レジスタ
制御フラグ２４５ａ、帰還データ２４５ｂ、出力データ
２４５ｃおよびラッチ制御信号２４５ｄより成ってい
る。一方、一致ブロック２４３は、アドレスデータ一致
部２４３ａおよび帰還データ一致部２４３ｂより成って
いる。ここで、図３に示すプログラムがアドレス０００
０００からスタートし、アドレス００１０００のジャン
プ命令でアドレス００２８００にジャンプする。すると
プログラムはアドレス００２８００に格納された正規の
プログラムを実行し、アドレス００３０００に達する。
ここまでは、入力データ線１３を介して入力された入力
データＤＩ０〜ＤＩ１５のなかには、一致検出部２４１
に格納されたデータと一致するデータはなく、このため
ラッチ２４６は、その状態を変えることはなく、そのラ
ッチ２４６のデータＤＩ１７，ＤＩ１６は、ここでは”
０’，’０’である。

【００２１】次にアドレス００３０００がアクセスされ
ると、このアドレス００３０００を生成するための入力
データＤＩ０〜ＤＩ１５によるデータ３０００が一致検
出部２４１に入力される。この時一致検出部２４１の第
４番目の一致ブロック２４３のアドレスデータ一致部２
４３ａに３０００が入っている。また、その第４番目の
一致ブロック２４３の帰還データ一致部２４３ｂは、ド
ントケア状態（どのようなデータに対しても一致したも
のとみなす状態）に設定されている。この結果、第４番
目の一致ブロック２４３に一致が発生し、そのワード線
２４３ｗがアクティブとなり、同図真横の第４番目のメ
モリブロック２４５が選択される。また、帰還レジスタ
制御フラグ２４５ａの’１’信号を遅延回路２４９で遅
延することにより生成された帰還レジスタ制御信号によ
って帰還データ２４５ｂの’１’データが、帰還レジス
タ２４２に入力される。このとき、ラッチ制御信号２４
５ｄは’０’であるため、ラッチ２４６は、その状態を
変えることはなく、そのラッチ２４６の出力データＤＩ
１７，ＤＩ１６は、”０’，’０’のままである。

【００２２】その後、アドレス００３０００のジャンプ
命令により、アドレス００３０００，００３００１，０
０３００２，００Ａ０００の順にアクセスされる。この
とき一致検出部２４１の第２番目の一致ブロック２４３
のアドレスデータ一致部２４３ａにはＡ０００が記憶さ
れており、またこの一致ブロック２４３の帰還データ一
致部２４３ｂには予め’１’の値が記憶されているた
め、アドレス００Ａ０００を生成するための入力データ
ＤＩ０〜ＤＩ１５によるデータＡ０００が一致検出部２
４１に入力されると、一致検出部２４１の第２番目の一
致ブロック２４３のアドレスデータ一致部２４３ａが一
致する。また帰還データ一致部２４３ｂの値も一致する
ことになり、その結果この第２番目の一致ブロック２４
３のワード線２４３ｗが立ち上がり、その真横のメモリ
ブロック２４５が選択される。

【００２３】このとき、帰還レジスタ制御フラグ２４５
ａは’１’であり、この’１’信号を遅延回路２４９で
遅延することにより生成された帰還レジスタ制御信号に
よって帰還データ２４５ｂの’０’データが帰還レジス
タ２４２に入力される。さらに、ラッチ制御信号２４５
ｄは’１’のため、出力データ２４５ｃの出力’０１’
がラッチ２４６にラッチされる。この出力’０１’はラ
ッチ２４６からデータＤＩ１７，ＤＩ１６として出力さ
れる。これによりＲＯＭブロック１１に供給されるアド
レスは、ラッチされ生成されたデータＤＩ１７，ＤＩ１
６とその後入力された入力データＤＩ０〜ＤＩ１５とに
基づいて生成されたアドレス０１Ａ０００となるので、
アドレス０１Ａ０００からの正規のプログラムが実行さ
れる。このようにして、正しいアドレス順が与えられた
時の動作が行われる。

【００２４】次に、不正な順でアクセスされた場合につ
いて説明する。例えば、違法コピーが行われた場合に
は、アドレス００３０００、００３００１、００３００
２、００３００３の順にアクセスされる。このとき、一
致検出部２４１の第５番目のアドレスデータ一致部２４
３ａに３００３が記憶されており、帰還データ一致部２
４３ｂには１が記憶されており、かつ帰還レジスタ２４
２には’１’データが記憶されているので一致が発生す
る。続いて帰還レジスタ制御フラグ２４５ａの’１’の
信号を遅延回路２４９で遅延することにより生成された
帰還レジスタ制御信号によって帰還データ２４５ｂの’
０’データが帰還レジスタ２４２に入力される。しか
し、ラッチ制御信号２４５ｄは’０’なのでラッチ２４
６はその状態を変えることはなく、従ってラッチ２４６
の出力データＤＩ１７，ＤＩ１６は’０’，’０’のま
まである。このためＲＯＭブロック１１には、アドレス
００Ａ０００が供給され、ＲＯＭブロック１１からこの
アドレス００Ａ０００に対応するダミーのプログラムが
読み出される。このようにして、ＲＯＭブロック１１の
違法コピーをしようとしても正規のプログラムが読み出
せないことになる。

【００２５】続いて、図３に示すアドレス０１５０００
からのプログラムの例について説明する。アドレス０１
５０００のうち入力データＤＩ０〜ＤＩ１５によるデー
タ５０００が一致検出部２４１に入力されると、一致検
出部２４１の第Ｎ番目のアドレスデータ一致部２４３ａ
に５０００が記憶されているのでアドレス００３０００
の場合と同様に動作し、第Ｎ番目のアドレスデータ一致
部２４３ａに対応する帰還データ２４５ｂの’１’デー
タが帰還レジスタ２４２に保持される。

【００２６】さて、正しくプログラムを実行している場
合は、アドレス０１５０００のジャンプ命令により、ア
ドレス０１５００１，０１５００２，００２０００の順
にアクセスされる。このとき一致検出部２４１の第１番
目のアドレスデータ一致部２４３ａに２０００が記憶さ
れており、帰還データ一致部２４３ｂには１が記憶され
ており、かつ帰還レジスタ２４２には１が記憶されてい
るので一致が発生する。続いて帰還レジスタ制御フラグ
２４５ａの’１’信号を遅延回路２４９で遅延すること
により生成された帰還レジスタ制御信号によって帰還デ
ータ２４５ｂの’０’データが帰還レジスタ２４２に入
力される。しかし、ラッチ制御信号２４５ｄは’０’な
のでラッチ２４６はその状態を変えることはなく、従っ
てデータＤＩ１７，ＤＩ１６は依然として’０’，’
１’であり、ＲＯＭブロック１１に供給されるアドレス
はアドレス０１２０００となり正規のプログラムが読み
出される。

【００２７】一方、不正なアクセスが行なわれ、アドレ
ス０１５００１、０１５００２、０１５００３の順にア
クセスされた場合は、一致検出部２４１の第３番目のア
ドレスデータ一致部２４３ａに５００３が記憶されてお
り、また帰還データ２４３ｂには１が記憶されており、
かつ、帰還レジスタ２４２には１が記憶されているの
で、一致検出部２４１に入力データＤＩ０〜ＤＩ１５に
よるデータ５００３が入力された時に一致が発生する。
続いて帰還レジスタ制御フラグ２４５ａの’１’信号を
遅延回路２４９で遅延することにより生成された帰還レ
ジスタ制御信号によって帰還データ２４５ｂの’０’デ
ータが帰還レジスタ２４２に入力される。さらに、ラッ
チ制御信号２４５ｄは’１’なので、出力データ２４５
ｃの出力’００’がラッチ２４６にラッチされる。従っ
て、データＤＩ１７，ＤＩ１６は’０’，’０’とな
り、ＲＯＭブロック１１にはアドレス００２０００が供
給され、ＲＯＭブロック１１からダミーのプログラムが
読み出される。

【００２８】このように、アドレス順を検出し、ＲＯＭ
ブロック１１に供給されるアドレスを制御することによ
り、不正なアドレス動作におけるコピーが防止される。
尚、この例では、ラッチ２４６を制御することによりＲ
ＯＭブロック１１に供給されるアドレスを生成したが、
ラッチ２４６に代わるセレクタを制御してＲＯＭブロッ
ク１１に供給されるアドレスを生成してもよい。

【００２９】図４は、本発明のメモリの第２の実施形態
を表わす機能ブロック図である。図４に示すメモリ４０
は、図１に示すメモリ１０と比較すると、アドレス順検
出部１２からのデータＤＩ１６，ＤＩ１７がそのアドレ
ス順検出部１２に入力されている点が異なっている。こ
のようにデータＤＩ１６，ＤＩ１７をアドレス順検出部
１２にフィードバックして、ＲＯＭブロック１１に供給
するアドレスを生成すると、メモリ４０の外部から入力
される入力データＤＩ０〜ＤＩ１５の情報のみでなく、
そのメモリ４０の内部からのデータＤＩ１６，ＤＩ１７
にも依存してアドレスが生成されるため、外部からの、
ＲＯＭブロック１１に格納されたプログラムの解析がよ
り困難になり、強力なコピー防止が達成される。

【００３０】

【発明の効果】以上説明したように、本発明のメモリに
よれば、従来と比べ、読出し専用のメモリ部のデータの
不正コピーが非常に困難となる。

【図面の簡単な説明】

【図１】本発明のメモリの第１の実施形態を表わす機能
ブロック図である。

【図２】アドレス順検出部１２の概略回路図である。

【図３】ＲＯＭブロック１１に格納された、コピー防止
の対象となるプログラムである。

【図４】本発明のメモリの第２の実施形態を表わす機能
ブロック図である。

【図５】データの読み出し方を示した図である。

【図６】データの読み出し方を示した図である。

【符号の説明】

１０，４０メモリ１１ＲＯＭブロック１２アドレス順検出部１３，１４入力データ線１５出力データ線２４１一致検出部２４２帰還レジスタ２４３一致ブロック２４３ａアドレスデータ一致部２４３ｂ帰還データ一致部２４３ｗワード線２４４メモリデータ部２４５メモリブロック２４５ａ帰還レジスタ制御フラグ２４５ｂ帰還データ２４５ｃ出力データ２４５ｄラッチ制御信号２４６ラッチ２４９遅延回路

Claims

【特許請求の範囲】

【請求項１】各アドレスに対応するデータが格納され
アドレスを入力することにより入力されたアドレスに対
応するデータを出力する読出し専用のメモリ部と、複数のデータから成る配列が定義され、該配列の最終に
位置するデータと同一の所定の入力データが入力された
際に該所定の入力データから入力順に遡った複数の入力
データが前記配列に相当するか否かに応じて相互に異な
るデータを生成し、該生成されたデータと入力データと
に基づいてアドレスを生成して前記メモリ部に供給する
アドレス生成部とを備えたことを特徴とするメモリ。