KR100321951B1 - 반도체 집적 회로의 감시 회로 - Google Patents

반도체 집적 회로의 감시 회로 Download PDF

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Abstract

반도체 집적 회로의 감시 회로는 제1 회로, 제2 회로, 인버터, 및 EXOR 회로를 포함한다. 제1 회로는 어드레스 신호를 출력한다. 제2 회로는 어드레스 버스를 통해 제1 회로로부터 전송된 어드레스 신호를 수신한다. 인버터는 어드레스 버스 상의 과거 어드레스 신호로서 적어도 한 전송 주기 이전의 어드레스 신호를 보유한다. EXOR 회로는 인버터에 의해 보유된 과거 어드레스 신호와 어드레스 버스 상의 현재 어드레스 신호를 비교하고, 비교 결과가 과거 및 현재 어드레스 신호가 같음을 표시하면, 부정 동작 검출 신호를 출력한다.

Description

반도체 집적 회로의 감시 회로{Supervisory Circuit for Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로 상의 부정 어드레스 동작을 감시하기 위한 감시 회로에 관한 것으로, 특히 메모리 어드레싱을 위한 어드레스 버스 라인을 갖는 마이크로컴퓨터에 대한 부정 어드레스 동작 감시 회로에 관한 것이다.
종래에, 반도체 기판 상에 집적된 마이크로컴퓨터는 프로그램 카운터에 의해 수행될 프로그램이 기억되는 ROM(Read Only Memory) 상의 위치를 지정(어드레싱)하고, ROM으로부터 데이타를 판독한다.
종래의 마이크로컴퓨터에 있어서, 프로그램 카운터는 ROM 상의 위치를 지정하는 어드레스를 프로그램 카운터와 ROM 사이의 어드레스 버스 라인에 출력한다. 그러므로, 검침(probe) 등을 어드레스 버스와 접촉시킴에 의해 프로그램 카운터와 ROM 사이의 어드레스 버스에 신호가 공급되는 경우, 어드레스 버스 라인을 통해 흐르는 어드레스는 부정하게 재기록될 수 있다. 종래의 마이크로컴퓨터는 그러한 부정 어드레스 동작을 검출하기 위한 어떠한 수단도 가지고 있지 않다.
종래의 마이크로컴퓨터는 ROM내에 기억된 특정 프로그램을 수행하거나 ROM으로부터 데이타를 판독하도록 ROM에 억세스하기 위한 부정 어드레스 동작을 바람직하지 않게 허용하는 보안 문제를 가지고 있다.
본 발명의 목적은 부정 어드레스 동작에 대한 보안성을 실현할 수 있는 반도체 집적 회로에 대한 감시 회로를 제공하는 것이다.
상술한 목적을 구현하기 위해서, 본 발명에 따르면, 반도체 집적 회로에 대한 감시 회로가 제공되고, 이러한 감시 회로는 어드레스 신호를 출력하기 위한 제1 회로, 어드레스 버스를 통해 제1 회로로부터 전송된 어드레스 신호를 수신하기 위한 제2 회로, 어드레스 버스 상의 과거 어드레스 신호로서 1 전송 주기 이전의 적어도 하나의 어드레스 신호를 보유하기 위한 보유 수단(holding means), 및 보유 수단에 의해 보유된 과거 어드레스 신호와 어드레스 버스 상의 현재 어드레스 신호를 비교하기 위한 제1 비교 수단을 포함하며, 비교 결과가 과거와 현재 어드레스 신호가 동일한 것을 표시하는 경우, 부정 동작 검출 신호를 출력한다.
도 1a는 본 발명의 제1 실시예에 따른 마이크로컴퓨터의 주요부를 도시하는 블록도.
도 1b는 도 1a에 도시된 감시 회로의 상세한 구조를 도시하는 회로도.
도 2a 내지 2h는 도 1b에 도시된 감시 회로의 동작을 설명하는 타이밍도.
도 3은 본 발명의 제2 실시예에 따른 감시 회로의 상세한 구조를 도시하는 회로도.
도 4a 내지 4j는 도 3에 도시된 감시 회로의 동작을 설명하는 타이밍도.
도 5는 도 1b 및 3에 도시된 감시 회로의 결합을 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 프로그램 카운터
2 : ROM
3 : 어드레스 버스
4 : 감시 회로
5 : 명령 디코더
6 : 제어기
본 발명은 첨부된 도면을 참조로 아래에 상세히 설명된다.
[제1 실시예]
도 1a는 본 발명의 제1 실시예에 따른 마이크로컴퓨터의 주요부를 도시한다.
이 실시예의 마이크로컴퓨터는 어드레스 데이타를 출력하기 위한 프로그램 카운터(1), 수행될 명령 데이타를 기억하고 프로그램 카운터(1)로부터의 어드레스 데이타를 이용하여 억세스되는 ROM(2), 프로그램 카운터(1)와 ROM(2)을 접속시키는 어드레스 버스(3), 어드레스 버스(3) 상의 어드레스 데이타를 감시하기 위한 감시 회로(4), ROM(2)으로부터 판독된 명령 데이타를 디코딩하기 위한 명령 디코더(5), 및 감시 회로(4)로부터의 이상 검출 신호(abnormality detection signal)의 수신시에 리셋 신호를 출력하기 위한 제어기(6)를 포함한다.
이러한 구조를 갖는 마이크로컴퓨터에 있어서, 명령 데이타는 ROM(2)으로부터 순차적으로 판독되고, 수행된다. 프로그램 카운터(1)는 수행된 명령 데이타가 기억되는 ROM(2) 상의 위치를 표시하는 8-비트 병렬 어드레스 데이타를 어드레스 버스(3)에 출력한다. 예를 들면, ROM(2) 상의 어드레스 '2F(16진수)'를 지정하기 위해서, 프로그램 카운터(1)는 어드레스 데이타 '00101111'를 어드레스 버스(3)으로 출력한다. ROM(2)은 어드레스 데이타에 의해 지정된 위치에 기억된 데이타를 프로그램 카운터(1)로부터 판독하여 명령 디코더(5)로 출력시키고, 명령 디코더(5)는 ROM(2)으로부터 데이타를 디코드한다.
감시 회로(4)는 어드레스 버스(3)를 통해 흐르는 어드레스 데이타를 감시하고, 이상 검출 신호(OUTPUT)를 출력한다. 제어기(6)는 감시 회로(4)로부터 이상 검출 신호를 수신하고, 리셋 신호를 출력한다.
도 1b는 감시 회로(4)의 상세한 구조를 도시한다. 도 1b에서, 감시 회로(4)는 어드레스 버스(3)의 비트 라인(신호) B0 내지 B7과 일치하여 정렬된 8개의 비교기(11-0 내지 11-7) 및 비교기(11-0 내지 11-7)로부터의 출력을 NOR하기 위한 NOR 회로(12)로 구성된다.
각각의 비교기(11-0 내지 11-7)는 어드레스 버스(3)의 타이밍 신호(T1)을 반전하기 위한 인버터(13 및 14), 어드레스 버스(3)의 비트 라인(B0 내지 B7) 중 대응하는 하나를 접속시키기 위한 신호 입력 및 인버터(13)의 출력에 접속된 제어 입력을 갖는 인버터(15), 인버터(15)의 출력에 접속된 입력 및 전송 타이밍 신호(T1)를 수신하기 위한 제어 입력을 갖는 인버터(16), 인버터(16)의 출력에 접속된 입력및 인버터(14)의 출력에 접속된 제어 입력을 갖는 인버터(17), 인버터(17)의 출력에 접속된 입력 및 전송 타이밍 신호(T1)을 수신하기 위한 제어 입력을 갖는 인버터(18), 및 어드레스 버스(3)의 비트 라인(B0 내지 B7) 중 대응하는 하나에 접속된 한 입력 및 인버터(18)의 출력에 접속된 다른 입력을 가지며 이 두 입력을 EXOR하는 EXOR 회로(19)를 포함한다.
인버터(13 내지 18)는 어드레스 버스(3)를 통해 전송된 과거 어드레스 신호를 보유하기 위한 보유 수단을 구성하고, EXOR 회로(19)는 과거 어드레스 신호와 어드레스 버스(3) 상의 현재 어드레스 신호를 비교하기 위한 비교 수단을 구성한다.
인버터(15)의 제어 입력은 인버터(13)를 통해 전송 타이밍 신호(T1)의 인버트된 신호()를 수신하고, 인버터(15)는 전송 타이밍 신호(T1)이 'L' 레벨인 경우 인에이블 상태로 변하고, 신호(T1)이 'H' 레벨인 경우 디스에이블 상태로 변한다. 인버터(17)는 유사하게 인에이블 및 디스에이블 상태로 변한다.
인버터(16)의 제어 비력이 전송 타이밍 신호(T1)를 수신하므로, 인버터(16)는 전송 타이밍 신호(T1)이 'H'레벨인 경우 인에이블 상태로 변하며, 신호(T1)이 'L' 레벨인 경우 디스에이블 상태로 변한다. 인버터(18)는 유사하게 인에이블 및 디스에이블 상태로 변한다.
어드레스 버스(3)에 대한 부정 어드레스 동작이 수행되지 않는 경우의 일반적인 동작이 도 2a 내지 도 2h를 참조로 설명된다. 어드레스 버스(3)을 통해 흐르는 어드레스 데이타는 도 2a에 도시된 전송 타이밍 신호(T1)과 동기하여 변한다.도 2c 내지 도 2h에서, 도 2b에 도시된 어드레스 버스(3)의 비트 라인(B0)이 예시된다.
전송 타이밍 신호(T1)가 타이밍(t1)에서 'L'로 변하는 경우, 인버터(15)는 인에이블 상태로 변하여 어드레스 버스(3)의 비트 라인(B0) 상의 신호(A0n)를 인버트하고 신호()를 출력한다(도 2c). 전송 타이밍 신호(T1)이 시간(t2)에서 'H'로 변하는 경우, 인버터(16)는 인에이블 상태로 변하여 인버터(15)로부터 출력()을 인버트하고 신호(A0n)를 출력한다(도 2d).
전송 타이밍 신호(T1)이 시간(t3)에서 'L'로 변하는 경우, 인버터(17)는 인에이블 상태로 변하여 인버터(16)로부터의 출력(A0n)를 인버트하고 신호()를 출력한다(도 2e). 전송 타이밍 신호(T1)가 시간(t4)에서 'H'로 변하는 경우, 인버터(18)는 인에이블 상태로 변하여 인버터(17)로부터의 출력()을 인버트하고 신호(A0n)를 출력한다(도 2f).
시간(t4)에서의 어드레스 버스(3)의 비트 라인(B0) 상의 신호가 A0n+1이므로, EXOR 회로(19)는 한 입력에서 신호(A0n)를 수신하고 다른 입력에서 신호(A0n+1)을 수신한다. 이들 신호는 다른 값을 가지고, 그러므로 EXOR 회로(19)는 'H' 레벨 신호를 출력한다(도 2g).
결과적으로, 비교기(11-0)는 'H' 레벨 신호를 출력한다. 동일한 동작이 비교기(11-1 내지 11-7)에서 수행되고, 비교기(11-1 내지 11-7)은 'H' 레벨 신호를출력한다. NOR 회로(12)로부터의 출력으로서의 이상 검출 신호(OUTPUT)는 'L' 레벨(도 2h)로서 어드레스 버스(3) 상의 어드레스 이상 없음을 표시한다.
부정 어드레스 동작이 어드레스 버스(3)에 대해 수행되는 경우의 동작이 설명된다. 부정 어드레스 동작이 수행되는 경우, 어드레스 버스(3)의 각각의 비트값은 전송 타이밍 신호(T1)와 동기하여 변하지 않고, 신호(T1)의 주기보다 더 긴 시간 동안 동일한 값을 유지한다. 더욱 상세하게는, 부정 어드레스 동작이 시간(t6)에서 수행되는 경우, 도 2b에 도시된 것처럼, 어드레스 버스(3)의 비트 라인(B0) 상이 신호는 A0n+3으로 고정된다.
시간(t10)에서 인버터(18)로부터의 출력은 A0n+3으로 변한다(도 2f). 어드레스 버스(3)의 비트 라인(B0) 상의 신호가 또한 A0n+3이므로(도 2b), EXOR 회로(19)는 'L' 레벨 신호를 출력한다(도 2g).
동일한 동작이 비교기(11-1 내지 11-7)에서 수행되고, 비교기(11-1 내지 11-7)은 'L' 레벨 신호를 출력한다. 결과적으로, NOR 회로(12)로부터의 출력으로서의 이상 검출 신호(OUTPUT)은 'H' 레벨로 변하여(도 2h) 어드레스 버스(3) 상의 어드레스 이상을 표시한다.
감시 회로(4)로부터의 'H' 레벨 이상 검출 신호(OUTPUT)는 제어기(도시 되지 않음)로 출력되어 외부 리셋 신호의 수신과 유사하게 반도체 집적 회로를 리셋한다.
제1 실시예에 따르면, 어드레스 버스(3)를 통해 전송된 과거 어드레스 신호는 어드레스 버스(3) 상의 현재 어드레스 신호와 비교되고, 2개의 어드레스 신호가동일한 경우, 이상이 판정되어 'H' 레벨 이상 검출 신호(OUTPUT)를 출력한다. 다음으로, 반도체 집적 회로가 리셋된다. 어드레스 버스(3)에 대해 부정 어드레스 동작이 수행되더라도, 부정 어드레스 동작에 관한 보안 기능을 구현하기 위해서는 ROM(2)으로의 어떠한 억세스도 허용되지 않는다.
제1 실시예에서, 1 전송 주기 이전이 어드레스는 어드레스 버스(3)를 통해 전송된 과거 어드레스 신호로서 보유된다. 그러나, 본 발명은 이에 국한되지 않고, 한 전송 주기 이전의 신호를 포함하는 복수의 전송 주기 동안의 어드레스 신호(예를 들면, 2 전송 주기 전의 2개의 어드레스 신호 및 1 전송 주기 전의 1개의 어드레스)가 연속적으로 보유될 수 있다.
[제2 실시예]
도 3은 본 발명의 제2 실시예에 따른 감시 회로를 도시한다. 도 4a 내지 도 4j는 도 3에 도시된 감시 회로의 동작을 도시한다.
도 3에서, 이 실시예의 감시 회로(104)는 전송 타이밍 신호(T1) 및 클럭 신호(Φ0, Φ1, Φ2 또는 Φ3)를 EXOR하기 위한 EXOR 회로(21-0 내지 21-3)와 EXOR 회로(21-0 내지 21-3)로부터의 출력을 AND하기 위한 AND 회로(22)를 포함한다. 이러한 구조로, 감시 회로(104)는 전송 타이밍 신호(T1)을 생성하기 위해 전송 타이밍 신호(T1)와 클럭 신호(Φ0, Φ1, Φ2 또는 Φ3)를 비교한다.
도 4a에 도시된 전송 타이밍 신호(T1)는 도 4b 내지 도 4e에 도시된 클럭 신호(Φ0, Φ1, Φ2 또는 Φ3)로부터 생성된다. EXOR 회로(21-0)는 전송 타이밍 신호(T1)과 클럭 신호(Φ0)를 EXOR한다. 유사하게, EXOR 회로(21-1, 21-2, 및 21-3)각각은 전송 타이밍 신호(T1)과 클럭 신호(Φ1, Φ2 및 Φ3)을 EXOR한다.
전송 타이밍 신호(T1) 및 클럭 신호(Φ1, Φ2 및 Φ3)가 , 시간 t0 내지 시간 t7 에서와 같이, 서로 동기화하는 경우, 모든 EXOR 회로(21-0 내지 21-3)로부터의 출력은 동시에 'H' 레벨로 변화하지 않는다(도 4f 내지 4i). 그러므로, AND 회로(22)로부터의 출력으로서의 이상 검출 신호(OUTPUT)는 'L' 레벨(도 4j)이 되어 전송 타이밍 신호(T1)의 이상 아님을 표시한다.
부정 신호가 전송 타이밍 신호(T1)에 공급되는 경우의 동작이 설명된다. 원래 주기보다 더 긴 신호가 시간(t8)에서 공급되므로, 전송 타이밍 신호(T1)은 'H' 레벨로 고정된다(도 4a). 부정 전송 타이밍 동작이 수행되는 경우, 전송 타이밍 신호(T1)과 클럭 신호(Φ1, Φ2 또는 Φ3) 사이의 동기화가 손실된다.
시간 t8 이후에 EXOR 회로(21-0 내지 21-3)로부터의 출력이 'H' 레벨로 동시에 변하므로(도 4f 내지 4i), AND 회로(22)는 'H' 레벨 이상 검출 신호(OUTPUT)를 출력하여(도 4j) 전송 타이밍 신호(T1)의 이상을 표시한다.
부정 어드레스가 어드레스 버스(3)에 공급되면서(도 1a) 시간(t8) 이후의 전송 타이밍 신호(T1)의 주기를 부정적으로 크게 연장하는 경우, 도 1b의 감시 회로는 전송 타이밍 주기(T1)의 한 주기가 완료되지 않는 다면 어떠한 부정 어드레스 동작도 검출할 수 없다. 즉, 전송 타이밍 신호(T1)의 주기를 연장함은 전송 타이밍 신호(T1)의 주기의 경과 이전에 ROM(2)에 대한 억세스를 부당하게 허용한다.
이러한 부정 억세스를 방지하기 위해서는, 도 5에 도시된 것처럼, 도1b 및 3에서의 감시 회로(4 및 104)가 결합되어 부정 동작의 검출시에 마이크로컴퓨터를전송 타이밍 신호(T1)으로 리셋하여, ROM(2)으로의 부정 억세스를 방지한다. 참조 번호(23)은 제어기(6)에 대한 감시 회로(4 및 104)로부터의 이상 검출 출력의 OR 신호를 출력하기 위한 OR 회로를 표시한다.
도 3의 감시 회로(104)가 도 1a의 감시 회로(4)와 결합될 수 없지만 부정 전송 타이밍 신호 동작만을 검출하기 위해서 단독으로 이용됨을 유의하자.
상술한 것처럼, 본 발명에 따르면, 과거 어드레스는 보유 수단에 의해 보유될 수 있고 비교 수단에 의해 어드레스 버스 상의 현재 어드레스와 비교되어, 부정 어드레스 동작을 검출한다. 결과적으로, 부정 어드레스 동작에 대한 보안 기능이 구현될 수 있다.
또한, 전송 타이밍 신호를 생성하기 위한 전송 타이밍 신호 및 클럭 신호는 비교 수단에 의해 비교될 수 있어 부정 전송 타이밍 동작을 검출한다.
또한, 부정 전송 타이밍은 부정 어드레스 동작과 동일한 시간에서 검출될 수 있어서, 부정 어드레스 동작에 대해 더욱 신뢰적인 보안 기능을 실현한다.

Claims (11)

  1. 반도체 집적 회로의 감시 회로에 있어서,
    어드레스 신호를 출력하기 위한 제1 회로(1);
    어드레스 버스(3)를 통해 상기 제1 회로로부터 전송된 상기 어드레스 신호를 수신하기 위한 제2 회로(2);
    상기 어드레스 버스 상의 과거 어드레스 신호(past address signal)로서 적어도 한 전송 주기 이전의 어드레스 신호를 보유하기 위한 보유 수단(13-18); 및
    상기 보유 수단에 의해 보유된 상기 과거 어드레스 신호와 상기 어드레스 버스 상의 현재 어드레스 신호를 비교하고, 비교 결과가 과거와 현재 어드레스 신호가 동일함을 표시하는 경우, 부정 동작 검출 신호(illicit operation detection signal)를 출력하는 제1 비교 수단(19)
    을 포함하는 것을 특징으로 하는 감시 회로.
  2. 제1항에 있어서, 상기 제1 회로는 어드레스 신호로서 카운터 값을 출력하기 위한 프로그램 카운터를 포함하며, 상기 제2 회로는 프로그램이 선정된 어드레스에서 기억되는 프로그램 메모리를 포함하는 것을 특징으로 하는 감시 회로.
  3. 제1항에 있어서, 상기 보유 수단은 어드레스 신호를 형성하도록 비트 신호와 일치하여 정렬된 복수의 인버터 집합을 포함하며, 비트 신호 및 전송 타이밍을 표시하는 전송 타이밍 신호를 수신하고,
    상기 제1 비교 수단은 어드레스 신호를 형성하도록 상기 비트 신호와 일치하여 정렬된 복수의 EXOR 회로를 포함하고, 상기 인버터 집합으로부터의 출력과 상기 비트 신호의 EXOR 신호를 출력하는 것을 특징으로 하는 감지 회로.
  4. 제3항에 있어서, 상기 EXOR 회로로부터의 출력의 NOR 신호를 부정 동작 검출 신호로서 출력하기 위한 NOR 회로(12)를 더 포함하는 것을 특징으로 하는 감지 회로.
  5. 제3항에 있어서,
    상기 인버터 집합 각각은 제1 내지 제6 인버터를 포함하되;
    상기 제1 및 제2 인버터는 전송 타이밍 신호를 인버트하고;
    상기 제3 인버터는 입력에서 비트 신호를 수신하고 제어 입력에서 상기 제1 인버터로부터의 출력을 수신하며;
    상기 제4 인버터는 입력에서 상기 제3 인버터로부터의 출력을 수신하고 제어 입력에서 상기 전송 타이밍 신호를 수신하며;
    상기 제5 인버터는 입력에서 상기 제4 인버터로부터의 출력을 수신하고 제어 입력에서 상기 제2 인버터로부터의 출력을 수신하며;
    상기 제6 인버터는 입력에서 상기 제5 인버터로부터의 출력을 수신하고 제어 입력에서 상기 전송 타이밍 신호를 수신하며;
    상기 EXOR 회로 각각은 상기 제6 인버터로부터의 출력과 상기 비트 신호를 수신하는
    것을 특징으로 하는 감지 회로.
  6. 제1항에 있어서, 상기 제1 회로로부터 상기 제2 회로까지의 상기 어드레스 신호 전송의 타이밍을 표시하는 전송 타이밍 신호와 상기 전송 타이밍 신호를 발생하기 위한 클럭 신호를 비교하기 위한 제2 비교 수단(21-0 내지 21-3)을 더 포함하며, 비교 결과가 2개 신호의 비동기화(asynchronization)를 표시하는 경우, 부정 동작 검출 신호를 출력하는 것을 특징으로 하는 감지 회로.
  7. 제6항에 있어서, 상기 제2 비교 수단은 어드레스 신호를 형성하기 위해 비트 신호와 일치하여 정렬된 복수의 EXOR 회로를 포함하며, 상기 전송 타이밍을 표시하는 전송 타이밍 신호와 상기 비트 신호의 EXOR 신호를 출력하는 것을 특징으로 하는 감지 회로.
  8. 제7항에 있어서, 상기 EXOR 회로로부터의 출력을 AND하고 부정 동작 검출 신호를 출력하기 위한 AND 회로(22)를 더 포함하는 것을 특징으로 하는 감지 회로.
  9. 반도체 집적 회로의 감시 회로에 있어서,
    어드레스 신호를 출력하기 위한 제1 회로(1);
    어드레스 버스(3)를 통해 상기 제1 회로로부터 출력된 상기 어드레스 신호를 수신하기 위한 제2 회로(2); 및
    상기 제1 회로로부터 상기 제2 회로까지의 상기 어드레스 신호의 전송 타이밍을 표시하는 전송 타이밍 신호와 상기 전송 타이밍 신호를 발생하기 위한 클럭 신호를 비교하고, 비교 결과가 2 신호의 비동기화를 표시하는 경우, 부정 동작 검출 신호를 출력하기 위한 비교 수단(21-0 내지 21-3)
    을 포함하는 것을 특징으로 하는 감시 회로.
  10. 제9항에 있어서, 상기 제2 비교 수단은 어드레스 신호를 형성하도록 비트 신호와 일치하여 정렬된 복수의 EXOR 회로를 포함하고, 상기 전송 타이밍을 표시하는 상기 전송 타이밍 신호와 상기 비트 신호의 EXOR 신호를 출력하는 것을 특징으로 하는 감시 회로.
  11. 제10항에 있어서, 상기 EXOR 회로로부터의 출력의 AND 신호를 부정 동작 검출 신호로서 출력하기 위한 AND 회로(22)를 더 포함하는 것을 특징으로 하는 감시 회로.
KR1019990009919A 1998-03-24 1999-03-23 반도체 집적 회로의 감시 회로 KR100321951B1 (ko)

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