JPH0290352A - バスマスタ異常処理機能の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、計算機システムのシステムバスに接続され
るバスマスタがこのシステムバスを介してハススレーブ
と行うデータ転送の異常時の処理機能を試験する装置に
関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。

【従来の技術】

第２図は従来のこの種の装置の構成を示すブロック回路
図である。同図において、１はハスマスタ２を制御する
マイクロプロセッサ、２はシステムバスＢＯを介して図
外のパススレーブとデータを授受するバスマスタで、２
Ａはこのバスマスタ２に設けられた転送終了情報の表示
用のステータスレジスタである。 システムバスＢＯはアドレスバスＢＯＩ、データバスＢ
０２．制御バスＢＯ３，応答バスＢＯ４からなる。 ナオここで応答バスＢＯ４はハススレーブがバスマスタ
２に応答する所定の信号５例えばデータ転送の異常時に
発する異常応答信号などを伝送するためのパスラインで
ある。 ３はハスマスタ２の異常処理機能の試験用に設けられた
異常発生部で、マイクロプロセッサ１の指令に従って前
記の異常応答信号Ｃ（Ｃ１〜Ｃｎ）のうちの何れか指定
された信号をパススレーブに代わって出力する。４はマ
ルチプレクサで、システムバスＢＯからの応答信号、ま
たは異常発生部３からの異常応答信号Ｃ１〜Ｃｎのいず
れかを選択してハスマスタ２へ送る。 ５〜８はバスマスタ２とシステムハス間に設けられた信
号の人、出力回路である。即ち５はシステムバスＢＯの
アトし・スハスＢＯＩへ送出するアドレス信号のドライ
バ、６はシステムバスＢＯのデータバスＢＯ２との間で
データ信号を授受するためのトランシーバ、７はシステ
ムバスＢＯの制御ハスＢＯ３へ出力する制御信号のドラ
イバ、８はシステムハスＢＯの応答バスＢＯ４から取込
む応答信号のレシーバである。 次に第２図の回路におけるハスマスタ２の試験手順を説
明する。 （１）マイクロプロセッサ１は異常発生部３を起動し、
マルチプレクサ４に異常発生部３からの異常応答信号Ｃ
Ｉ＝Ｃｎを選択するように設定する。 （２）マイクロプロセッサ１はバスマスタ２を起動する
。 （３）ハスマスタ２はシステムバスＢＯの使用権を得る
と、データ転送を開始する。 （４）バスマスタ２はマルチプレクサ４を介し異常応答
信号Ｃ１〜Ｃｎを受信するのでデータ転送を終了し、終
了情報をステータスレジスタ２Ａに設定する。 （５）　　マイクロプロセッサ１はハスマスタ２のステ
ータスレジスタ２Ａを８周べることで、バスマスタ２の
異常処理機能が正しく動作したかどうかを知ることがで
きる。

【発明が解決しようとする課題】

しかしながら第２図の装置には次のような問題がある。 （１）　　システムハスＢＯに接続されるすべてのハス
マスタ２に異常発生回路３を要するためハード量が増加
し高価となる （２）　　システムハスＢＯの応答ハスＢＯ４を介して
バススレーブから受信する応答信号は余分な回路（この
例ではマルチプレクサ４）を経由するため、時間遅れが
生しデータ転送の高速性を阻害する。 そこでこの発明は上述の問題を解決し、安価で通常の使
用時にも高速のデータ転送が可能なバスマスタの異常処
理機能の試験装置を提供することを課題とする。

【課題を解決するだめの手段】

上述の課題を解決するために、本発明の装置は、ＦＢバ
スマスタ２など）がシステムバス（ＢＯなど）を介しパ
ススレーブから受信した異常応答信号（Ｃ１〜Ｃｎなど
）に対応して、このバスマスタが実行する異常処理の機
能を試験する装置であって、 前記システムバスに出力された所定のアドレス信号を（
アドレスデコーダ３０２などを介し）所定の前記異常応
答信号に変換し、（タイミング制御５３ｏｏ、アドレス
コンパレータ３０１．制？ＩＩＩ信号レシーバ３０３．
応答信号ドライバ３０４などを介し）所定のタイミング
で前記システムバスに出力する手段（異常発生部３Ａな
ど）、を備えたｊものとする。

【作　用】

本発明では、 （１）　　システムハス共通部にシステムバスの通常は
使用しないアドレスを割り付けた異常発生部を設ける。 これにより各バスマスタに異常発生部を設ける必要がな
くなる。そして、 （２）　　この異常発生部は、アドレスをデコードし、
その出力により異常応答信号Ｃ１〜Ｃｎの内の１つを有
効にし、所定のタイミングでシステムバスに出力する。 従って各バスマスタのマイクロプロセンサは、テストの
ための特別な処理を必要としない。 そして次の手順で試験を行う。即ち、 （１）　　マイクロプロセッサは、バスマスタに対して
異常発生部へのアクセスを指令する。次に、（２）　　
マイクロプロセッサはバスマスタの出力する転送終了情
報を調べる。

【実施例】

第１図は本発明の一実施例としてのブロック回路図で第
２図に対応するものである。第１図において、２はバス
マスタ、■はこのバスマスタ２を制御するマイクロプロ
セッサ、３Ａは新たな異常発生部である。 そしてこの異常発生部３Ａにおいて、３０１はアドレス
コンパレータ夕でシステムバスＢＯのアドレスバスＢＯ
Ｉに出力されたアドレス信号が異常発生部３Ａへのアク
セスであることを検出する。 ３０２はアドレスデコーダで前記のアドレス信号の下位
数本をデコードし、異常応答信号Ｃ（Ｃ１〜Ｃｎ）の１
つを選択する。 ３０３はシステムバスＢＯの制御ハスＢＯ３からの制御
信号（たとえばリード・ライト信号、データストローブ
信号など）のレシーバである。 ３０４はシステムハスＢＯの応答ＢＯ４へのドライバ（
応答信号ドライバ）である。 ３００はタイミング制御部で、アドレスコンパレータ３
０１からの信号（アクセスされていることを示す）を受
けるとアクティブ状態となり、アドレスデコーダ３０２
で選択された異常応答信号Ｃを制御信号レシーバ３０３
からの信号により所定のタイミングで応答信号ドライバ
３０４を経由してシステムバスＢＯの応答バスＢＯ４に
出力する。 次に第１図におけるバスマスタ２の試験時の手順は次の
如くである。 （１）マイクロプロセンサ１バスマスタ２に異常発生部
３Ａへのアクセスを指令する。 （２）　　そこでハスマスタ２は、システムバスＢＯの
使用権を得るとデータ転送を開始する。即ち異常発生部
３Ａをアクセスするアドレス信号をアドレスバスＢＯＩ
に出力する。 （３）　　このようにして異常発生部３Ａは、アドレス
コンパレータ３０１により自身へのアクセスであること
を知ると、アドレスデコーダ３０２で選択した異常応答
信号Ｃをタイミング制御部３００．制御信号レシーバ３
０３．応答信号ドライバ３０４を介し所定のタイミング
でシステムバスＢＯの応答バスＢＯ４に出力する。 （４）次にハスマスタ２は異常応答信号Ｃを受信すると
データ転送を終了する。 （５）そこでマイクロプロセッサ１はバスマスタ２の終
了情報を調べる。

【発明の効果】

この発明によれば、システムバスのアドレス信号により
異常応答信号を有効にする異常発生部をシステムハスに
設け、マイクロプロセッサがバスマスタの転送終了情報
を調べることとしたので、安価なハードウェアを用いな
がら通常の使用時に高速転送が可能なバスマスタの異常
処理機能を試験できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例としての構成を示すブロック
回路図、第２図は第１図に対応する従来の回路図である
。 ■＝マイクロプロセッザ、２：バスマスタ、ＢＯニジス
テムバス、Ｂ０１ニアドレスハス、ＢＯ２：データバス
、ＢＯ３：制御バス、ＢＯ４：応答ハス、３Ａ異常発生
部、３００：タイミング制御部、３０１ニアドレスコン
パレータ、３０２ニアドレスデコーダ、３０３：制御信
号レシーバ、３０４：応答信号ドライバ、Ｃ（ＣＩ　＝
Ｃｎ）　：異常応答信号。

Claims (1)

1. 【特許請求の範囲】 １）バスマスタがシステムバスを介しバススレーブから
   受信した異常応答信号に対応して、このバスマスタが実
   行する異常処理の機能を試験する装置であって、 前記システムバスに出力された所定のアドレス信号を所
   定の前記異常応答信号に変換し、所定のタイミングで前
   記システムバスに出力する手段、を備えたことを特徴と
   するバスマスタ異常処理機能の試験装置。