JPH0619801A

JPH0619801A - 情報処理装置

Info

Publication number: JPH0619801A
Application number: JP4175772A
Authority: JP
Inventors: Kenji Hirahata; 健児平畑; Yoshihiro Fujigami; 義弘藤上; Ken Watabe; 謙渡部; Hiromichi Enomoto; 博道榎本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-07-02
Filing date: 1992-07-02
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】同一バス上にパリティを持たないプロセッサ
やパリティを持つＩ／Ｏが存在し、これらが共通のメモ
リをアクセスできるように、メモリアクセスの両立を図
る。【構成】共有ＲＡＭの間に設けられたメモリコントロ
ーラ１６はバス調停を行うとともにバスマスタを示すバ
スステート信号を生成するバスアービトレーションブロ
ック２１、ライトデータラッチ２２、パリティチェッカ
２３１、パリティジェネレータ２３２、セレクタ２４、
ＲＤＹジェネレートブロック２５、入出力バッファ２
７、メモリコントロール信号生成ブロック２９等より構
成される。メモリライトにおいては、メモリコントロー
ラはバスマスタがパリティを持つか否かを判断し、これ
に応じてデータに対するパリティチェックまたはパリテ
ィジェネレートを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータの処理を行う情報
処理装置に、特に誤り訂正符号の有無に依存しないデー
タの送受信に関する。

【０００２】

【従来の技術】本発明は例えば、メモリアクセス方式、
特にその内のＩ／Ｏの誤り訂正符号の有無に依存しない
メモリライト適用できる。

【０００３】近年のバス規格においては、誤り訂正符号
（データの誤りを訂正する誤り訂正符号のみに限らず誤
りを検出する誤り検出符号の両方を含む意味に使う）、
たとえばパリティを有するＩ／Ｏやバスパリティ信号を
設けたものが現れ、Ｉ／Ｏ間データのパリティチェック
が行われるようになった。

【０００４】この例としてＩＥＥＥの規格であるＦｕｔ
ｕｒｅｂｕｓ＋Ｐ８９６．１／Ｄｒａｆｔ８．５によれ
ば、Ｉ／Ｏ間でリード／ライトを行う時、データをラッ
チしたＩ／Ｏがバスパリティを用いたパリティチェック
を行うことを前提として、そのタイミングを３本のバス
信号の状態により決定していた。

【０００５】他の例としては、ＩＥＥＥＳｔａｎｄａ
ｒｄｆｏｒａＳｉｍｐｌｅ３２−ＢＩＴＢａｃ
ｋｐｌａｎｅＢｕｓ：ＮｕｂｕｓによればＩ／Ｏは３
２ビットのデータに対して１ビットのパリティ信号およ
びこのパリティが生成されたか否かを示すパリティ有効
信号を持ち、これらを用いたパリティチェックを行って
いる。

【０００６】

【発明が解決しようとする課題】メモリアクセスにおけ
るパリティの扱いは一般的に、ライト時にはメモリ側に
おいてパリティを生成し、リード時にはメモリのパリテ
ィをチェックするというものであった。しかしこれはバ
ス上にパリティ信号が設けられた近年のバス方式以前の
考えに基づくものである。前出のＦｕｔｕｒｂｕｓ＋Ｐ
８９６．１／Ｄｒａｆｔ８．５ではシステムの構成例を
示すうえで、バスとメモリの間にＭｅｍｏｒｙＡｇｅｎ
ｔなるものが存在するがこれによるパリティの処理につ
いては特に規定されていなかった。

【０００７】一方、近年では高速な通信のためＦＤＤＩ
が年々普及している。このＦＤＤＩのためのデータ伝送
装置内にはこれを用いる上位システムとのインタフェー
スＩ／Ｏやプロセッサが存在して装置内の共有メモリに
アクセスする。しかしこの場合のインタフェースＩ／Ｏ
には近年のバス方式のようにパリティ、パリティチェッ
ク機能があってもプロセッサにはそれらがないというよ
うに、両者の間にはパリティに関する違いが起こること
が十分考えられる。このためメモリアクセスにおけるパ
リティの有効な処理は今後重要となってくることは必至
である。

【０００８】本発明の目的は、パリティを有するバス方
式に対応した機器と対応しない機器が混在する情報処理
装置において、パリティを有するバス方式に特有の制御
信号を使用しないでバス上のパリティを利用できるよう
にした情報処理装置を提供することである。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、データおよび誤り訂正符号をバスに出力
し、かつバスから受付ける第一の種類のデバイスと、誤
り訂正符号を伴わないデータをバスに出力し、かつバス
から受付ける第２の種類のデバイスと、上記第１および
第２の種類のデバイスとデータの入出力を行う第３のデ
バイスとを有する情報処理装置において、上記第１およ
び第２の種類のデバイスは、データを送信または受信す
るときに、自己が第１の種類のデバイスであるか第２の
種類のデバイスであるかを示す識別情報を出力し、第３
のデバイスは、上記識別情報およびデータを受付ける受
付手段と、上記識別情報により、データの送受信の相手
が第１の種類のデバイスであるか第２の種類のデバイス
であるかを示す種類識別信号を生成する種類識別信号生
成手段と、上記送受信するデータおよび誤り訂正符号の
うち少なくとも一方の処理を、上記種類識別信号に応じ
て行う第１の処理手段とを有することとしたものであ
る。

【００１０】

【作用】データおよび誤り訂正符号をバスに出力し、か
つバスから受付ける第一の種類のデバイスと、誤り訂正
符号を伴わないデータをバスに出力し、かつバスから受
付ける第２の種類のデバイスと、上記第１および第２の
種類のデバイスとデータの入出力を行う第３のデバイス
とを有する情報処理装置において、上記第１および第２
の種類のデバイスは、データを送信または受信するとき
に、自己が第１の種類のデバイスであるか第２の種類の
デバイスであるかを示す識別情報を出力する。第３のデ
バイスの有する受付手段は、上記識別情報およびデータ
を受付ける。種類識別信号生成手段は、上記識別情報に
より、データの送受信の相手が第１の種類のデバイスで
あるか第２の種類のデバイスであるかを示す種類識別信
号を生成する。第１の処理手段は、上記送受信するデー
タおよび誤り訂正符号のうち少なくとも一方の処理を、
上記種類識別信号に応じて行う。

【００１１】

【実施例】本実施例は、メモリアクセスを行うＩ／Ｏが
パリティを有するバス方式に対応した機器であるとき
は、Ｉ／Ｏが存在するバス上にパリティ信号を設けると
ともに、メモリとの間に設けたメモリコントローラにア
クセスもとに応じてパリティチェックかパリティジェネ
レートを行う機能を持たせる。これにより、従来メモリ
ライトの際に行っていたパリティジェネレートをパリテ
ィを有するバスに対応した機器から送られてきたデータ
の場合はパリティチェックとし、パリティをもつバスに
対応したＩ／Ｏの出力するパリティを生かしたメモリラ
イトを行う。

【００１２】本発明によるメモリアクセス方式を情報処
理装置である、たとえば、以下のようなシステムに適用
することを考える。上位システムとしてワークステーシ
ョンがあり、このワークステーションが伝送装置を介し
て、外部の通信網と接続されているとする。伝送装置を
用いる上位システムは、メインメモリやＣＰＵ、上位シ
ステム内バス、バスコントローラを有し、伝送装置内
は、インタフェースＩ／Ｏ、伝送装置内のローカルバ
ス、同バス上のメモリコントローラ、メモリ、プロセッ
サを有するとする。

【００１３】そして、例えば上位装置のメインメモリか
ら伝送装置内のメモリへのＤＭＡを考えると、まずメイ
ンメモリのデータを上位システムのバスコントローラが
チェックし、このデータをメインメモリが有していたパ
リティごと伝送装置内のインタフェースＩ／Ｏが取り込
んでチェック後、バスに送りだし、このデータを受け取
るメモリコントローラがパリティごとバスから取り込ん
でチェックしたうえで共有メモリにライトする。逆方向
においても以上のようなパリティチェックが可能であ
る。このように、伝送装置を用いる上位システムのメイ
ンメモリやＣＰＵ、そのバス、バスコントローラ、伝送
装置内のインタフェースＩ／Ｏ、伝送装置内のローカル
バス、同バス上のメモリコントローラ、メモリという一
連のパスにおいて、同一のパリティを用いる一貫したパ
リティチェックが実現する。

【００１４】一方パリティを持たないプロセッサがメモ
リにライトする際にはメモリコントローラが現在のバス
マスタを認識することにより（これは、パリティを有す
るバス特有の信号線を用いないでできる）、このバスマ
スタにはパリティがないことを内部に記憶されている情
報により認知する。そして前述のパリティチェックをし
ないでパリティジェネレートをするように変えるため、
パリティを持つＩ／Ｏと持たないプロセッサが同一バス
上に混在してもメモリアクセスに支障は起こらない。

【００１５】以下、本発明に係るメモリアクセスの実施
例を詳細に説明する。まず図１はシステムの構成を示す
ものである。１１はパリティを有するバスに対応した機
器であるＩ／Ｏ（第１の種類のデバイス）、１２はパリ
ティを有するバスに対応していない機器であるプロセッ
サ（第２の種類のデバイス）、１３はアドレスバス、１
４はパリティを含むデータバス、１８はデータバスに付
随したパリティ、１５はＲ／Ｗ、バスアービトレーショ
ンなどのコントロール信号、１６はメモリコントローラ
（第３のデバイス）、１７は共有ＲＡＭである。メモリ
コントローラ１６、共有ＲＡＭ１７は、伝送装置の構成
要素である。図１においては、メモリコントローラ１
６、共有ＲＡＭ１７以外の伝送装置の構成要素および伝
送装置から外部の通信網への接続線に関しては図示して
いない。

【００１６】以上の構成で、まずプロセッサがメモリア
クセスを行う例について図２、図３図５および図６を用
いて説明する。

【００１７】メモリコントローラ１６は、バスアービト
レーションブロック２１と、バス権を有している機器が
パリティを有するバスに対応した機器であるかどうかを
示すＢＳＴＡＴ信号２１７を出力するバスステート生成
回路２１６（種類識別信号生成手段）と、ライトデータ
ラッチ２２と、コントロール信号生成部２９と、パリテ
ィチェッカ２３１と、パリティジェネレータ２３２と、
セレクタ２４と、入出力バッファ２７と、ＲＤＹ信号生
成部２５と、リードデータラッチ２９と、パリティチェ
ッカ２６と、入出力バッファ２８と、アドレスデータを
ラッチするための入出力バッファ２９３とを有する。

【００１８】メモリコントローラ１６は、入出力信号と
して、プロセッサ１２等のバス権を獲得した機器がバス
権を要求するために出力するバス権要求信号２１２と、
バスの使用を許可することを意味するバス権承認信号２
１３と、バスが使用中であることを示すためのＲＥＱ信
号２１１と、ＲＤＹ信号２５１と、Ｉ／Ｏ１１がバス権
を要求するためにバス権要求信号２１４と、バスの使用
を許可することを意味するバス権承認信号２１５と、ア
ドレスバス１３と、パリティを含むデータバス１４とを
有する。

【００１９】次に、動作について述べる。メモリコント
ローラ１６のバスアービトレーションブロック２１はメ
モリに対するアクセスがない場合、アイドル状態にあ
る。これを図５のＳＥＱ０とする。ここでプロセッサ１
２はバス権を要求するためにバス権要求信号２１２（Ｐ
ｒｏｃｅｓｓｏｒＢｕｓＲＥＱｕｅｓｔ：以下ＰＢＲＥ
Ｑと記す。これは、第２の種類のデバイスであるプロセ
ッサ１２が出力する自己の識別情報である。）をアサー
トする（３１）。バスアービトレーションブロック２１
は、このＰＢＲＥＱ２１２によりプロセッサ１２のメモ
リアクセス要求を知り、バスの調停状態にはいる。これ
を図５のＳＥＱ１とする。この時に、バスが占有されて
いるかどうかを示すＲＥＱ信号が有効になっているかど
うかを判定し、バスが占有されていなければ、プロセッ
サ１２にバス権をわたす（３２）。ＳＥＱ１においてプ
ロセッサ１２にバス権を与えられる状態になればバスア
ービトレーションブロック２１は、バスの使用を許可す
ることを意味するバス権承認信号２１３（Ｐｒｏｃｅｓ
ｓｏｒＢｕｓＧＲａｎＴ：以下ＰＢＧＲＴと記す）をバ
ス上にアサートする（３３）とともにＳＥＱ２に移る。

【００２０】このとき内部ではプロセッサ１２がバス権
を得ていることを示すためＢＳＴＡＴ信号２１７は’
Ｌ’とする（３４）。この手段としては、ソフトウェア
による指定（システムを設置するとき、またはシステム
を立ち上げたとき等に指定する）に応じてパリティ処理
の種類を可変とするために、図６に示すように、バスマ
スタに対応するビットより構成されるレジスタ２１６１
の、パリティチェックとパリティジェネレートの区別の
ためのビット値２１６４，２１６５と、バスアービトレ
ーションブロック２１により生成されたバス権承認信号
２１３をアンド回路２１６２に入力し、その出力をさら
にオア回路の入力とするとことが例として考えられる。
あるいはあらかじめアクセス元の種類とそのパリティ方
式が定められるのであれば、各バス権許可信号をオア回
路に正入力あるいは負入力することも考えられる。

【００２１】この一方プロセッサ１２はＰＢＧＲＴ２１
３を受付けたときは、ＲＥＱ信号２１１を生成する。こ
れはバスが使用中であることを示すための信号であり、
一般に、バス権を得たＩ／Ｏが、バスを使用している期
間中生成する信号である。バスアービトレーションブロ
ック２１はこの信号がバス上にアサートされていること
によりバスがビジー状態であることを知る。このＲＥＱ
信号２１１をアサートしている間、すなわちＳＥＱ２に
おいてプロセッサ１２は、ライトについては、図５に示
すアドレス５１、データ５２、Ｒ／Ｗ信号５３をバスに
アサートする。プロセッサからのライトデータはメモリ
コントローラ１６内のライトデータラッチ２２において
内部クロックでラッチされ、アドレス５１、Ｒ／Ｗ信号
５３はコントロール信号生成部２９に入力される。ラッ
チしたデータはパリティチェッカ２３１とパリティジェ
ネレータ２３２のいずれにも入力されるが、プロセッサ
１２はパリティ信号を持たないため、パリティチェッカ
２３１を介したデータは無意味である。ここでセレクタ
２４は、アクセス元がパリティを持たないことを示すＢ
ＳＴＡＴ信号２１７＝’Ｌ’によって、パリティジェネ
レータ２３２を介したデータ１４，１８を選択する。こ
のデータ１４，１８は入出力バッファ２７から出力さ
れ、コントロール信号生成部２９がＲＡＭ１７に対して
生成するＲＡＳ／ＣＡＳ、ＷＥ信号等の信号２９２、お
よびアドレス２９１等に従い、ＲＡＭ１７にライトされ
る。ＲＤＹ信号生成部２５はメモリ１７のライトサイク
ル数に従うタイミングでＲＤＹ信号２５１を生成する。
ＲＤＹ信号２５１によりプロセッサ１２はＲＥＱ信号２
１１をネゲートする。これによりプロセッサ１２のアク
セスは終了し、ＢＳＴＡＴを１にするとともに（３
６）、バスをリリースする（３７）。これを図５におけ
るＳＥＱ３とする。

【００２２】次にパリティビットを有するＩ／Ｏ１１が
メモリアクセスを行う場合について図２および図４によ
り説明する。メモリコントローラ１６のバスアービトレ
ーションブロック２１はメモリに対するアクセスがない
場合、アイドル状態にある。これを図５のＳＥＱ０とす
る。ここでＩ／Ｏ１１はバス権を要求するためにバス権
要求信号２１４（Ｉ／ＯＢｕｓＲＥＱｕｅｓｔ：以下Ｉ
ＢＲＥＱと記す。これは、第１の種類のデバイスである
Ｉ／Ｏ１１が出力する自己の識別情報である。）をアサ
ートする（４１）。バスアービトレーションブロック２
１は、このＩＢＲＥＱ２１４によりＩ／Ｏ１１のメモリ
アクセス要求を知り、バスの調停状態にはいる。これを
図５のＳＥＱ１とする。この時に、バスが占有されてい
るかどうかを示すＲＥＱ信号が有効になっているかどう
かを判定し、バスが占有されていなければ、Ｉ／Ｏ１１
にバス権をわたす（４２）。ＳＥＱ１においてＩ／Ｏ１
１にバス権を与えられる状態になればバスアービトレー
ションブロック２１は、バスの使用を許可することを意
味するバス権承認信号２１５（Ｉ／ＯＢｕｓＧＲａｎ
Ｔ：以下ＩＢＧＲＴと記す）をバス上にアサートする
（４３）とともにＳＥＱ２に移る。このとき内部ではプ
ロセッサ１２がバス権を得ていることを示すためＢＳＴ
ＡＴ信号２１７は’Ｈ’とする（４４）。一方Ｉ／Ｏ
１１はＩＢＧＲＴ２１５により前例と同様、ＲＥＱ信号
２１１を生成する。このＲＥＱ信号２１１をアサートし
ている間、すなわちＳＥＱ２においてＩ／Ｏ１１は、ラ
イトについては、アドレス、データ、Ｒ／Ｗ信号をバス
にアサートする。Ｉ／Ｏ１１からのライトデータはメモ
リコントローラ１６内のライトデータラッチ２２におい
て内部クロックでラッチされ、アドレス、Ｒ／Ｗ信号は
コントロール信号生成部２９に入力される。ラッチした
データはパリティチェッカ２３１とパリティジェネレー
タ２３２のいずれにも入力されるが、Ｉ／Ｏ１１はパリ
ティ信号を持つため、ここでセレクタ２４は、アクセス
元がパリティを持つことを示すＢＳＴＡＴ信号２１６
＝’Ｈ’によって、パリティチェッカ２３１を介したデ
ータを選択する。このデータは入出力バッファ２７から
出力され、コントロール信号生成部２９がＲＡＭに対し
て生成するＲＡＳ／ＣＡＳ、ＷＥ信号、アドレス等に従
い、ＲＡＭ１７にライトされる。ＲＤＹ信号生成部２５
はメモリのライトサイクル数に従うタイミングでＲＤＹ
信号２５１を生成する。ＲＤＹ信号２５１によりプロセ
ッサ１２はＲＥＱ信号２１１をネゲートする。これによ
りＩ／Ｏ１１のアクセスは終了し、バスをリリースす
る。これを図５におけるＳＥＱ３とする。ＲＥＱ信号２
１１のネゲートによって（４５）、バスア−ビトレーシ
ョンブロック２１はＢＳＴＡＴ信号２１７をオフし（４
６）、さらに、ＩＢＧＲＴを０にする（４７）。

【００２３】リード時にはＩ／Ｏ、プロセッサ共ライト
時と同様の手順でバス権を獲得したのち、アドレス、Ｒ
／Ｗ信号をアサートし、これを受けたコントロール信号
生成部２９がＲＡＳ／ＣＡＳ、ＯＥ信号、アドレス等を
ＲＡＭに与え、ＲＡＭデータは入出力バッファ２７より
メモリコントローラ１６にリードされる。これはリード
データラッチ２９において内部クロックでラッチされ、
パリティチェッカ２６によりパリティチェックを受け
る。このデータは入出力バッファ２８よりバス側に出力
されてプロセッサはこれをリードする。ここでパリティ
ビットを持たないプロセッサ１２はメモリコントローラ
１６からのパリティビットを無視するが、パリティエラ
−がある場合には、パリティチェッカ２６からの信号に
よりパリティエラーの通知を受ける。以上までに述べた
ように、メモリコントローラ１６はＩ／Ｏ１１やプロセ
ッサ１２がアクセスを始めると、内部のバスステート信
号のレベルを決めてこれにより、Ｉ／Ｏ１１によるライ
トならパリティチェック、プロセッサ１２によるライト
ならパリティジェネレートを行い、リード時にはアクセ
ス元がパリティを持つか否かにかかわらず従来どおりパ
リティチェックを行い、さらにこの時のパリティをバス
に送り出す。

【００２４】なお、上記の実施例では、第１の種類のデ
バイスであるか、第２の種類のデバイスであるかを示す
情報として、自己の識別情報を用いる例を示したが、本
発明はこれに限られるものではなくて、第１の種類のデ
バイスであるか、第２の種類のデバイスであるかを示す
情報として、種類を示す情報を直接または間接に用い
て、種類識別情報を生成することとしても良い。

【００２５】以上述べたように、バス上にパリティ信号
と同時に、パリティチェックとパリティジェネレートの
使い分けをするメモリコントローラを設けたことによ
り、従来行われていたライト時にパリティジェネレー
ト、リード時にパリティチェックというメモリアクセス
を損なうことなく近年のパリティ付きＩ／Ｏに適する、
ライトとリードのいずれにおいてもパリティをチェック
するというメモリアクセスを両立させ、データ伝送装置
を用いる上位システムとデータ伝送装置内のメモリ間の
ＤＭＡにおいて一貫したパリティチェックが実現する。

【００２６】

【発明の効果】本発明によれば、パリティを有するバス
方式に対応した機器と対応しない機器が混在する情報処
理装置において、パリティを有するバス方式に特有の制
御信号を使用しないでバス上のパリティを利用できるよ
うにした情報処理装置を提供できる。

【図面の簡単な説明】

【図１】本発明を用いたシステムの構成図

【図２】本発明に係るメモリコントローラの構成図

【図３】本発明に係るプロセッサによるメモリアクセス
のフローチャート

【図４】本発明に係るＩ／Ｏによるメモリアクセスのフ
ローチャート

【図５】本発明に係るメモリコントローラのシーケンス
図

【図６】本発明に係るバスステート生成回路の構成図

【符号の説明】

１１・・・Ｉ／Ｏ、１２・・・プロセッサ、１３・・・
アドレスバス、１４・・・データバス、１５・・・Ｒ／
Ｗおよびバスアービトレーション信号、１６・・・メモ
リコントローラ、１７・・・共有ＲＡＭ、２１・・・バ
スアービトレーションブロック、２１１・・・ＲＥＱ信
号、２１２・・・ＰＢＲＥＱ、２１３・・・ＰＢＧＲ
Ｔ、２１４・・・ＩＢＲＥＱ、２１５・・・ＩＢＧＲ
Ｔ、２１６・・・バスステート生成回路、２１７・・・
ＢＳＴＡＴ信号、２２・・・ライトデータラッチ、２３
１・・・パリティチェッカ、２３２・・・パリティジェ
ネレータ、２４・・・セレクタ、２５・・・ＲＤＹジェ
ネレートブロック、２５１・・・ＲＤＹ信号、２６・・
・パリティチェッカ、２７、２８・・・入出力バッフ
ァ、２９・・・コントロール信号生成ブロック、２９１
・・・ＲＡＭアドレス、２９２・・・ＲＡＭ制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡部謙神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者榎本博道神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内

Claims

【特許請求の範囲】

【請求項１】データおよび誤り訂正符号をバスに出力
し、かつバスから受付ける第一の種類のデバイスと、誤
り訂正符号を伴わないデータをバスに出力し、かつバス
から受付ける第２の種類のデバイスと、上記第１および
第２の種類のデバイスとデータの入出力を行う第３のデ
バイスとを有する情報処理装置において、上記第１および第２の種類のデバイスは、データを送信
または受信するときに、自己が第１の種類のデバイスで
あるか第２の種類のデバイスであるかを示す識別情報を
出力し、第３のデバイスは、上記識別情報およびデータを受付ける受付手段と、上記識別情報により、データの送受信の相手が第１の種
類のデバイスであるか第２の種類のデバイスであるかを
示す種類識別信号を生成する種類識別信号生成手段と、上記送受信するデータおよび誤り訂正符号のうち少なく
とも一方の処理を、上記種類識別信号に応じて行う第１
の処理手段とを有することを特徴とする情報処理装置。
【請求項２】請求項１記載の情報処理装置において、上記第１の処理手段は、第１の種類のデバイスからの受信のときに受付けた誤り
訂正符号をチェックする誤り訂正符号チェッカと、第２のデバイスからの受信のときに誤り訂正符号を生成
する誤り訂正符号ジェネレータとを有することを特徴と
する情報処理装置。
【請求項３】請求項１または２記載の情報処理装置にお
いて、上記第１の処理手段は、第１の種類のデバイスへの送信のときに誤り訂正符号を
チェック後、送信する誤り訂正符号チェッカを有するこ
とを特徴とする情報処理装置。
【請求項４】請求項１、２または３記載の情報処理装置
において、第３のデバイスは、上記識別情報により、データの送受信の相手に応じたバ
ス権許可信号をバス上に出力するバス調整手段を有し、上記種類識別信号生成手段は、上記バス権許可信号によ
り、データの送受信の相手が第１の種類のデバイスであ
るか第２の種類のデバイスであるかを示す種類識別信号
を直接または間接に生成することを特徴とする情報処理
装置。
【請求項５】データおよび誤り訂正符号をバスに出力
し、かつバスから受付ける第一の種類のデバイスと、誤
り訂正符号を伴わないデータをバスに出力し、かつバス
から受付ける第２の種類のデバイスとを有する情報処理
装置において、上記第１および第２の種類のデバイスは、データを送信
または受信するときに、自己が第１の種類のデバイスで
あるか第２の種類のデバイスであるかを示す識別情報を
出力し、上記識別情報およびデータを受付ける受付手段と、上記識別情報により、データの送受信の相手に応じたバ
ス権許可信号をバス上に出力するバス調整手段と、上記バス権許可信号により、データの送受信の相手が第
１の種類のデバイスであるか第２の種類のデバイスであ
るかを示す種類識別信号を生成する種類識別信号生成手
段と、上記送受信するデータおよび誤り訂正符号のうち少なく
とも一方の処理を、上記種類識別信号に応じて行う第１
の処理手段とを有することを特徴とする情報処理装置。
【請求項６】データおよび誤り訂正符号をバスに出力
し、かつバスから受付ける第一の種類のデバイスと、誤
り訂正符号を伴わないデータをバスに出力し、かつバス
から受付ける第２の種類のデバイスと、上記第１および
第２の種類のデバイスとデータの入出力を行う第３のデ
バイスとを有する情報処理装置において、上記第１および第２の種類のデバイスは、データを送信
または受信するときに、自己の識別情報を出力し、第３のデバイスは、上記識別情報およびデータを受付ける受付手段と、上記自己の識別情報とデータの送受信の相手が第１の種
類のデバイスであるか第２の種類のデバイスであるかを
示す種類識別信号との対応を示す情報の記憶手段と、上記の対応を示す情報により、種類識別信号を生成する
種類識別信号生成手段と、上記送受信するデータおよび誤り訂正符号のうち少なく
とも一方の処理を、上記種類識別信号に応じて行う第１
の処理手段とを有することを特徴とする情報処理装置。