JP4842036B2 - 半導体装置と、タイミング制御回路の異常検出方法 - Google Patents
半導体装置と、タイミング制御回路の異常検出方法 Download PDFInfo
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本願発明の第2の観点によれば、クロック信号に基づいてカウントし、カウント値を出力する第1のカウンタと、所定時間を保持する第1のレジスタと、前記第1のカウンタから出力されるカウント値と、前記第1のレジスタに保持される前記所定時間と、を比較する第1の比較器と、を有し、前記第1の比較器による比較の結果、前記第1のカウンタから出力されるカウント値と、前記第1のレジスタに保持される前記所定時間と、が一致していた場合に、第1の計時信号を出力する、第1のタイマと、前記クロック信号に基づいてカウントし、カウント値を出力する第2のカウンタと、前記所定時間を保持する第2のレジスタと、前記第2のカウンタから出力されるカウント値と、前記第2のレジスタに保持される前記所定時間と、を比較する第2の比較器と、を有し、前記第2の比較器による比較の結果、前記第2のカウンタから出力されるカウント値と、前記第2のレジスタに保持される前記所定時間と、が一致していた場合に、第2の計時信号を出力する、第2のタイマと、を備え、前記第2のタイマから前記第2の計時信号が出力されたら、前記第2のタイマから前記第2の計時信号が出力されたときの前記第1のカウンタのカウント値を保持し、前記第1のタイマから前記第1の計時信号が出力されたら、前記第1のタイマから前記第1の計時信号が出力されたときの前記第2のカウンタのカウント値を保持し、前記第1のタイマ又は前記第2のタイマの何れか一方からしか前記第1の計時信号又は前記第2の計時信号が出力されない場合、不正割り込み信号を出力する、タイミング制御回路の異常検出方法であって、前記不正割り込み信号が出力されたら、保持している前記第1のカウンタのカウント値と、前記所定時間に対応する期待値と、を比較すると共に、保持している前記第2のカウンタのカウント値と、前記期待値と、を比較する、タイミング制御回路の異常検出方法が提供される。
以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1のタイミング制御回路10を有する。本実施の形態の割り込み処理システムは、主に、タイミング制御回路10、マイクロプロセッサ部20、メインメモリ30、バス40によって構成されている。
2a、2b 比較器
3a、3b コンペアレジスタ
4a、4b キャプチャレジスタ
5 コンペア出力制御部
6 割り込み出力制御部
7、8 タイマ
9 裁定手段
10 タイミング制御回路
11 タイミング信号出力回路
12 裁定手段
13 比較部
20 マイクロプロセッサ部
30 メインメモリ
40 バス
100 半導体装置
Claims (10)
- クロック信号に基づいてカウントし、カウント値を出力する第1のカウンタと、
所定時間を保持する第1のレジスタと、
前記第1のカウンタから出力されるカウント値と、前記第1のレジスタに保持される前記所定時間と、を比較する第1の比較器と、
を有し、
前記第1の比較器による比較の結果、前記第1のカウンタから出力されるカウント値と、前記第1のレジスタに保持される前記所定時間と、が一致していた場合に、第1の計時信号を出力する、
第1のタイマと、
前記クロック信号に基づいてカウントし、カウント値を出力する第2のカウンタと、
前記所定時間を保持する第2のレジスタと、
前記第2のカウンタから出力されるカウント値と、前記第2のレジスタに保持される前記所定時間と、を比較する第2の比較器と、
を有し、
前記第2の比較器による比較の結果、前記第2のカウンタから出力されるカウント値と、前記第2のレジスタに保持される前記所定時間と、が一致していた場合に、第2の計時信号を出力する、
第2のタイマと、
前記第2のタイマから前記第2の計時信号が出力されたら、前記第2のタイマから前記第2の計時信号が出力されたときの前記第1のカウンタのカウント値を保持する第1のキャプチャと、
前記第1のタイマから前記第1の計時信号が出力されたら、前記第1のタイマから前記第1の計時信号が出力されたときの前記第2のカウンタのカウント値を保持する第2のキャプチャと、
前記第1のタイマ又は前記第2のタイマの何れか一方からしか前記第1の計時信号又は前記第2の計時信号が出力されない場合、不正割り込み信号を出力する割り込み出力制御部と、
を有するタイミング制御回路と、
前記割り込み出力制御部から前記不正割り込み信号が出力されたら、前記第1のキャプチャに保持されている前記第1のカウンタのカウント値と、前記所定時間に対応する期待値と、を比較し、あるいは、前記第2のキャプチャに保持されている前記第2のカウンタのカウント値と、前記期待値と、を比較する比較部を有するプロセッサ部と、
を備える半導体装置。 - 請求項1に記載の半導体装置であって、
前記プロセッサ部は、
前記比較部による比較の結果、
前記第1のキャプチャに保持されている前記第1のカウンタのカウント値と、前記期待値と、が一致していなかったら、前記第1のキャプチャに保持されている前記第1のカウンタのカウント値と、前記期待値と、の排他的論理和を出力し、あるいは、
前記第2のキャプチャに保持されている前記第2のカウンタのカウント値と、前記期待値と、が一致していなかったら、前記第2のキャプチャに保持されている前記第2のカウンタのカウント値と、前記期待値と、の排他的論理和を出力する、
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記比較部は、
前記割り込み出力制御部から前記不正割り込み信号が出力されたら、前記第1のレジスタに保持されている前記所定時間と、前記期待値と、を比較し、あるいは、前記第2のレジスタに保持されている前記所定時間と、前記期待値と、を比較する、
半導体装置。 - 請求項3に記載の半導体装置であって、
前記プロセッサ部は、
前記比較部による比較の結果、
前記第1のレジスタに保持されている前記所定時間と、前記期待値と、が一致していなかったら、前記第1のレジスタに保持されている前記所定時間と、前記期待値と、の排他的論理和を出力し、あるいは、
前記第2のレジスタに保持されている前記所定時間と、前記期待値と、が一致していなかったら、前記第2のレジスタに保持されている前記所定時間と、前記期待値と、の排他的論理和を出力する、
半導体装置。 - 請求項1〜4の何れかに記載の半導体装置であって、
前記プロセッサ部は、
前記第1のレジスタ及び前記第2のレジスタの設定値を変更しつつ、前記第1の計時信号と前記第2の計時信号の出力の有無に基づいて、前記第1の比較器又は前記第2の比較器の故障検出を実行する、
半導体装置。 - クロック信号に基づいてカウントし、カウント値を出力する第1のカウンタと、
所定時間を保持する第1のレジスタと、
前記第1のカウンタから出力されるカウント値と、前記第1のレジスタに保持される前記所定時間と、を比較する第1の比較器と、
を有し、
前記第1の比較器による比較の結果、前記第1のカウンタから出力されるカウント値と、前記第1のレジスタに保持される前記所定時間と、が一致していた場合に、第1の計時信号を出力する、
第1のタイマと、
前記クロック信号に基づいてカウントし、カウント値を出力する第2のカウンタと、
前記所定時間を保持する第2のレジスタと、
前記第2のカウンタから出力されるカウント値と、前記第2のレジスタに保持される前記所定時間と、を比較する第2の比較器と、
を有し、
前記第2の比較器による比較の結果、前記第2のカウンタから出力されるカウント値と、前記第2のレジスタに保持される前記所定時間と、が一致していた場合に、第2の計時信号を出力する、
第2のタイマと、
を備え、
前記第2のタイマから前記第2の計時信号が出力されたら、前記第2のタイマから前記第2の計時信号が出力されたときの前記第1のカウンタのカウント値を保持し、
前記第1のタイマから前記第1の計時信号が出力されたら、前記第1のタイマから前記第1の計時信号が出力されたときの前記第2のカウンタのカウント値を保持し、
前記第1のタイマ又は前記第2のタイマの何れか一方からしか前記第1の計時信号又は前記第2の計時信号が出力されない場合、不正割り込み信号を出力する、
タイミング制御回路の異常検出方法であって、
前記不正割り込み信号が出力されたら、保持している前記第1のカウンタのカウント値と、前記所定時間に対応する期待値と、を比較し、あるいは、保持している前記第2のカウンタのカウント値と、前記期待値と、を比較する、
タイミング制御回路の異常検出方法。 - 請求項6に記載のタイミング制御回路の異常検出方法であって、
前記比較の結果、
保持している前記第1のカウンタのカウント値と、前記期待値と、が一致していなかったら、保持している前記第1のカウンタのカウント値と、前記期待値と、の排他的論理和を出力し、あるいは、
保持している前記第2のカウンタのカウント値と、前記期待値と、が一致していなかったら、保持している前記第2のカウンタのカウント値と、前記期待値と、の排他的論理和を出力する、
タイミング制御回路の異常検出方法。 - 請求項6又は7に記載のタイミング制御回路の異常検出方法であって、
前記不正割り込み信号が出力されたら、前記第1のレジスタに保持されている前記所定時間と、前記期待値と、を比較し、あるいは、前記第2のレジスタに保持されている前記所定時間と、前記期待値と、を比較する、
タイミング制御回路の異常検出方法。 - 請求項8に記載のタイミング制御回路の異常検出方法であって、
前記比較の結果、
前記第1のレジスタに保持されている前記所定時間と、前記期待値と、が一致していなかったら、前記第1のレジスタに保持されている前記所定時間と、前記期待値と、の排他的論理和を出力し、あるいは、
前記第2のレジスタに保持されている前記所定時間と、前記期待値と、が一致していなかったら、前記第2のレジスタに保持されている前記所定時間と、前記期待値と、の排他的論理和を出力する、
タイミング制御回路の異常検出方法。 - 請求項6〜9の何れかに記載のタイミング制御回路の異常検出方法であって、
前記第1のレジスタ及び前記第2のレジスタの設定値を変更しつつ、前記第1の計時信号と前記第2の計時信号の出力の有無に基づいて、前記第1の比較器又は前記第2の比較器の故障検出を実行する、
タイミング制御回路の異常検出方法。
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