JPH11272509A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11272509A JPH11272509A JP10075519A JP7551998A JPH11272509A JP H11272509 A JPH11272509 A JP H11272509A JP 10075519 A JP10075519 A JP 10075519A JP 7551998 A JP7551998 A JP 7551998A JP H11272509 A JPH11272509 A JP H11272509A
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- G06F12/14—Protection against unauthorised use of memory or access to memory
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- Storage Device Security (AREA)
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Abstract
(57)【要約】
【課題】 不正なアドレス操作に対するセキュリティ機
能を実現する。 【解決手段】 監視回路４は、バス３の各ビットＢ０〜
Ｂ７（アドレスの各ビットＡ０〜Ａ７）に対応して設け
られた比較回路１１−０〜１１−７と、ＮＯＲ回路１２
とから構成される。インバータ１５〜１８は１転送周期
前のアドレスを保持する。ＥＸＯＲ回路１９は、バス３
の対応ビットとインバータ１８の出力の排他的論理和を
とる。比較回路１１−０〜１１−７から同時に「Ｌ」レ
ベルが出力されたとき、ＮＯＲ回路１２は、「Ｈ」レベ
ルの異常検出信号ＯＵＴＰＵＴを出力する。
能を実現する。 【解決手段】 監視回路４は、バス３の各ビットＢ０〜
Ｂ７（アドレスの各ビットＡ０〜Ａ７）に対応して設け
られた比較回路１１−０〜１１−７と、ＮＯＲ回路１２
とから構成される。インバータ１５〜１８は１転送周期
前のアドレスを保持する。ＥＸＯＲ回路１９は、バス３
の対応ビットとインバータ１８の出力の排他的論理和を
とる。比較回路１１−０〜１１−７から同時に「Ｌ」レ
ベルが出力されたとき、ＮＯＲ回路１２は、「Ｈ」レベ
ルの異常検出信号ＯＵＴＰＵＴを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等の半導体集積回路に係り、特にメモリのアドレッ
シングのためのバスラインを有している半導体集積回路
の監視方式に関するものである。
ータ等の半導体集積回路に係り、特にメモリのアドレッ
シングのためのバスラインを有している半導体集積回路
の監視方式に関するものである。
【０００２】
【従来の技術】従来より、マイクロコンピュータ等の半
導体集積回路では、実行すべきプログラムが格納された
ＲＯＭ（リードオンリメモリ）上の位置をプログラムカ
ウンタによって指定し（アドレッシング）、ＲＯＭから
データを読み出していた。
導体集積回路では、実行すべきプログラムが格納された
ＲＯＭ（リードオンリメモリ）上の位置をプログラムカ
ウンタによって指定し（アドレッシング）、ＲＯＭから
データを読み出していた。
【０００３】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータ等の半導体集積回路では、プログラムカウンタと
ＲＯＭとの間のバスラインにＲＯＭの番地を指定するア
ドレスがプログラムカウンタから出力される。したがっ
て、プログラムカウンタとＲＯＭとの間のバスにプロー
ブ等を当てて信号を供給すれば、バスラインを流れるア
ドレスを不正に書き換えることが可能であり、この不正
なアドレス操作を検出する手段は従来設けられていなか
った。このように、従来のマイクロコンピュータ等の半
導体集積回路では、ＲＯＭに格納された特定のプログラ
ムを実行させたり、ＲＯＭのデータを読み出したりする
等のＲＯＭへのアクセスを目的とした、不正なアドレス
操作が可能であるというセキュリティ上の問題点があっ
た。本発明は、上記課題を解決するためになされたもの
で、不正なアドレス操作に対するセキュリティ機能を実
現することができる半導体集積回路の監視方式を提供す
ることを目的とする。
ュータ等の半導体集積回路では、プログラムカウンタと
ＲＯＭとの間のバスラインにＲＯＭの番地を指定するア
ドレスがプログラムカウンタから出力される。したがっ
て、プログラムカウンタとＲＯＭとの間のバスにプロー
ブ等を当てて信号を供給すれば、バスラインを流れるア
ドレスを不正に書き換えることが可能であり、この不正
なアドレス操作を検出する手段は従来設けられていなか
った。このように、従来のマイクロコンピュータ等の半
導体集積回路では、ＲＯＭに格納された特定のプログラ
ムを実行させたり、ＲＯＭのデータを読み出したりする
等のＲＯＭへのアクセスを目的とした、不正なアドレス
操作が可能であるというセキュリティ上の問題点があっ
た。本発明は、上記課題を解決するためになされたもの
で、不正なアドレス操作に対するセキュリティ機能を実
現することができる半導体集積回路の監視方式を提供す
ることを目的とする。
【０００４】
【課題を解決するための手段】本発明は、請求項１に記
載のように、アドレスを出力する第１の回路と第１の回
路から転送されるアドレスをバスを介して受け取る第２
の回路を備えた半導体集積回路において、上記バスによ
って転送された過去のアドレスとして、１転送周期前の
アドレスあるいは１転送周期前を含む複数の転送周期に
わたるアドレスを保持する保持手段と、保持手段によっ
て保持された過去のアドレスとバス上の現在のアドレス
とを比較して、これらが同一のときに異常検出信号を出
力する比較手段とを有するものである。このように、過
去のアドレスを保持手段によって保持し、過去のアドレ
スとバス上の現在のアドレスとを比較手段によって比較
することにより、不正なアドレス操作を検出することが
できる。また、請求項２に記載のように、転送タイミン
グ信号と転送タイミング信号の生成元となるクロック信
号とを比較して、これらの同期がとれていないときに異
常検出信号を出力する比較手段を有するものである。こ
のように、転送タイミング信号と転送タイミング信号の
生成元となるクロック信号とを比較手段によって比較す
ることにより、不正な転送タイミング操作を検出するこ
とができる。
載のように、アドレスを出力する第１の回路と第１の回
路から転送されるアドレスをバスを介して受け取る第２
の回路を備えた半導体集積回路において、上記バスによ
って転送された過去のアドレスとして、１転送周期前の
アドレスあるいは１転送周期前を含む複数の転送周期に
わたるアドレスを保持する保持手段と、保持手段によっ
て保持された過去のアドレスとバス上の現在のアドレス
とを比較して、これらが同一のときに異常検出信号を出
力する比較手段とを有するものである。このように、過
去のアドレスを保持手段によって保持し、過去のアドレ
スとバス上の現在のアドレスとを比較手段によって比較
することにより、不正なアドレス操作を検出することが
できる。また、請求項２に記載のように、転送タイミン
グ信号と転送タイミング信号の生成元となるクロック信
号とを比較して、これらの同期がとれていないときに異
常検出信号を出力する比較手段を有するものである。こ
のように、転送タイミング信号と転送タイミング信号の
生成元となるクロック信号とを比較手段によって比較す
ることにより、不正な転送タイミング操作を検出するこ
とができる。
【０００５】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１（ａ）は本発明の第１の実施の形態を示すマイクロ
コンピュータ等の半導体集積回路のブロック図である。
この半導体集積回路は、実行すべき命令が格納されたＲ
ＯＭ上の位置を表すアドレスを出力する第１の回路とな
るプログラムカウンタ１と、第２の回路となるＲＯＭ
（リードオンリメモリ）２と、プログラムカウンタ１と
ＲＯＭ２を結合するバス３と、バス３上のアドレスを監
視する監視回路４とを有している。
の実施の形態について図面を参照して詳細に説明する。
図１（ａ）は本発明の第１の実施の形態を示すマイクロ
コンピュータ等の半導体集積回路のブロック図である。
この半導体集積回路は、実行すべき命令が格納されたＲ
ＯＭ上の位置を表すアドレスを出力する第１の回路とな
るプログラムカウンタ１と、第２の回路となるＲＯＭ
（リードオンリメモリ）２と、プログラムカウンタ１と
ＲＯＭ２を結合するバス３と、バス３上のアドレスを監
視する監視回路４とを有している。
【０００６】本実施の形態の半導体集積回路では、ＲＯ
Ｍ２からデータを逐次取り出し、解読して実行する。プ
ログラムカウンタ１は、実行すべき命令が格納されたＲ
ＯＭ２上の位置を表す複数ビット（本実施の形態では、
８ビット）のアドレスをバス３へパラレルに出力する。
例えば、ＲＯＭ２の「２Ｆ」番地（１６進表記）を指定
したいときには、アドレス「００１０１１１１」をバス
３に出力する。ＲＯＭ２は、該アドレスが示す位置に格
納されたデータを命令デコーダ（不図示）へ出力し、命
令デコーダは、このデータを解読する。
Ｍ２からデータを逐次取り出し、解読して実行する。プ
ログラムカウンタ１は、実行すべき命令が格納されたＲ
ＯＭ２上の位置を表す複数ビット（本実施の形態では、
８ビット）のアドレスをバス３へパラレルに出力する。
例えば、ＲＯＭ２の「２Ｆ」番地（１６進表記）を指定
したいときには、アドレス「００１０１１１１」をバス
３に出力する。ＲＯＭ２は、該アドレスが示す位置に格
納されたデータを命令デコーダ（不図示）へ出力し、命
令デコーダは、このデータを解読する。
【０００７】このような構成に対し、本実施の形態で
は、バス３上を流れるアドレスを監視する監視回路４を
設けている。この監視回路４の構成を図１（ｂ）に示
す。監視回路４は、バス３の各ビットＢ０〜Ｂ７（ビッ
トＢ０〜Ｂ７によって転送されるアドレスの各ビットＡ
０〜Ａ７）ごとに対応して設けられた比較回路１１−０
〜１１−７と、比較回路１１−０〜１１−７の各出力の
否定論理和をとるＮＯＲ回路１２とから構成されてい
る。
は、バス３上を流れるアドレスを監視する監視回路４を
設けている。この監視回路４の構成を図１（ｂ）に示
す。監視回路４は、バス３の各ビットＢ０〜Ｂ７（ビッ
トＢ０〜Ｂ７によって転送されるアドレスの各ビットＡ
０〜Ａ７）ごとに対応して設けられた比較回路１１−０
〜１１−７と、比較回路１１−０〜１１−７の各出力の
否定論理和をとるＮＯＲ回路１２とから構成されてい
る。
【０００８】各比較回路１１−０〜１１−７は、バス３
の転送タイミング信号Ｔ１を反転するインバータ１３，
１４と、入力がバス３の対応ビットＢ０〜Ｂ７に接続さ
れ、制御入力がインバータ１３の出力に接続されたイン
バータ１５と、入力がインバータ１５の出力に接続さ
れ、制御入力に転送タイミング信号Ｔ１が与えられたイ
ンバータ１６と、入力がインバータ１６の出力に接続さ
れ、制御入力がインバータ１４の出力に接続されたイン
バータ１７と、入力がインバータ１７の出力に接続さ
れ、制御入力に転送タイミング信号Ｔ１が与えられたイ
ンバータ１８と、一方の入力がバス３の対応ビットＢ０
〜Ｂ７に接続され、他方の入力がインバータ１８の出力
に接続され、２つの入力の排他的論理和をとるＥＸＯＲ
回路１９とを備えている。
の転送タイミング信号Ｔ１を反転するインバータ１３，
１４と、入力がバス３の対応ビットＢ０〜Ｂ７に接続さ
れ、制御入力がインバータ１３の出力に接続されたイン
バータ１５と、入力がインバータ１５の出力に接続さ
れ、制御入力に転送タイミング信号Ｔ１が与えられたイ
ンバータ１６と、入力がインバータ１６の出力に接続さ
れ、制御入力がインバータ１４の出力に接続されたイン
バータ１７と、入力がインバータ１７の出力に接続さ
れ、制御入力に転送タイミング信号Ｔ１が与えられたイ
ンバータ１８と、一方の入力がバス３の対応ビットＢ０
〜Ｂ７に接続され、他方の入力がインバータ１８の出力
に接続され、２つの入力の排他的論理和をとるＥＸＯＲ
回路１９とを備えている。
【０００９】そして、インバータ１３〜１８がバス３に
よって転送された過去のアドレスを保持する保持手段を
構成し、ＥＸＯＲ回路１９が過去のアドレスとバス３上
の現在のアドレスを比較する比較手段を構成している。
図２は、監視回路４の動作を説明するためのタイミング
チャート図である。なお、図２では、比較回路１１−０
についてのみ記載している。
よって転送された過去のアドレスを保持する保持手段を
構成し、ＥＸＯＲ回路１９が過去のアドレスとバス３上
の現在のアドレスを比較する比較手段を構成している。
図２は、監視回路４の動作を説明するためのタイミング
チャート図である。なお、図２では、比較回路１１−０
についてのみ記載している。
【００１０】インバータ１５の制御入力には、インバー
タ１３を介して転送タイミング信号Ｔ１の反転信号バー
Ｔ１が入力されるので、インバータ１５は、転送タイミ
ング信号Ｔ１が「Ｌ」レベルのときイネーブル状態とな
り、「Ｈ」レベルのときディセーブル状態となる。イン
バータ１７についても同様である。また、インバータ１
６の制御入力には、転送タイミング信号Ｔ１が入力され
るので、インバータ１６は、転送タイミング信号Ｔ１が
「Ｈ」レベルのときイネーブル状態となり、「Ｌ」レベ
ルのときディセーブル状態となる。インバータ１８につ
いても同様である。
タ１３を介して転送タイミング信号Ｔ１の反転信号バー
Ｔ１が入力されるので、インバータ１５は、転送タイミ
ング信号Ｔ１が「Ｌ」レベルのときイネーブル状態とな
り、「Ｈ」レベルのときディセーブル状態となる。イン
バータ１７についても同様である。また、インバータ１
６の制御入力には、転送タイミング信号Ｔ１が入力され
るので、インバータ１６は、転送タイミング信号Ｔ１が
「Ｈ」レベルのときイネーブル状態となり、「Ｌ」レベ
ルのときディセーブル状態となる。インバータ１８につ
いても同様である。
【００１１】まず、バス３に対して不正なアドレス操作
が行われていない正常時の動作を説明する。この場合、
バス３上を流れるアドレスは、図２に示すように、転送
タイミング信号Ｔ１に同期して変化する（図２では、バ
ス３のビットＢ０についてのみ記載している）。
が行われていない正常時の動作を説明する。この場合、
バス３上を流れるアドレスは、図２に示すように、転送
タイミング信号Ｔ１に同期して変化する（図２では、バ
ス３のビットＢ０についてのみ記載している）。
【００１２】時刻ｔ１において転送タイミング信号Ｔ１
が「Ｌ」になると、インバータ１５は、イネーブル状態
となり、バス３のビットＢ０の値Ａ０n を反転してバー
Ａ０n を出力する。続いて、時刻ｔ２において転送タイ
ミング信号Ｔ１が「Ｈ」になると、インバータ１６は、
イネーブル状態となり、インバータ１５の出力値バーＡ
０n を反転してＡ０n を出力する。
が「Ｌ」になると、インバータ１５は、イネーブル状態
となり、バス３のビットＢ０の値Ａ０n を反転してバー
Ａ０n を出力する。続いて、時刻ｔ２において転送タイ
ミング信号Ｔ１が「Ｈ」になると、インバータ１６は、
イネーブル状態となり、インバータ１５の出力値バーＡ
０n を反転してＡ０n を出力する。
【００１３】時刻ｔ３において転送タイミング信号Ｔ１
が「Ｌ」になると、インバータ１７は、イネーブル状態
となり、インバータ１６の出力値Ａ０n を反転してバー
Ａ０n を出力する。そして、時刻ｔ４において転送タイ
ミング信号Ｔ１が「Ｈ」になると、インバータ１８は、
イネーブル状態となり、インバータ１７の出力値バーＡ
０n を反転してＡ０n を出力する。
が「Ｌ」になると、インバータ１７は、イネーブル状態
となり、インバータ１６の出力値Ａ０n を反転してバー
Ａ０n を出力する。そして、時刻ｔ４において転送タイ
ミング信号Ｔ１が「Ｈ」になると、インバータ１８は、
イネーブル状態となり、インバータ１７の出力値バーＡ
０n を反転してＡ０n を出力する。
【００１４】時刻ｔ４におけるバス３のビットＢ０の値
はＡ０n+1 なので、このときＥＸＯＲ回路１９に入力さ
れる値は一方がＡＯn で、もう一方がＡ０n+1 となる。
これらの値は異なるため、ＥＸＯＲ回路１９の出力は
「Ｈ」レベルとなる。図２を用いて説明したのは比較回
路１１−０の動作であるが、同様の動作が比較回路１１
−１〜１１−７でも行われ、各比較回路１１−１〜１１
−７から「Ｈ」レベルが出力される。したがって、ＮＯ
Ｒ回路１２の出力である異常検出信号ＯＵＴＰＵＴは、
図２に示すように「Ｌ」レベルとなり、バス３上のアド
レスに異常がないことを示す。
はＡ０n+1 なので、このときＥＸＯＲ回路１９に入力さ
れる値は一方がＡＯn で、もう一方がＡ０n+1 となる。
これらの値は異なるため、ＥＸＯＲ回路１９の出力は
「Ｈ」レベルとなる。図２を用いて説明したのは比較回
路１１−０の動作であるが、同様の動作が比較回路１１
−１〜１１−７でも行われ、各比較回路１１−１〜１１
−７から「Ｈ」レベルが出力される。したがって、ＮＯ
Ｒ回路１２の出力である異常検出信号ＯＵＴＰＵＴは、
図２に示すように「Ｌ」レベルとなり、バス３上のアド
レスに異常がないことを示す。
【００１５】次に、バス３に対して不正なアドレス操作
が行われた場合の動作を説明する。不正なアドレス操作
が行われた場合、バス３の各ビットの値は、転送タイミ
ング信号Ｔ１に同期した変化がなくなり、信号Ｔ１の周
期よりも長い時間、同一の値となる。図２では、時刻ｔ
６以降で不正なアドレス操作が行われたために、バス３
のビットＢ０の値がＡ０n+3 に固定されている。
が行われた場合の動作を説明する。不正なアドレス操作
が行われた場合、バス３の各ビットの値は、転送タイミ
ング信号Ｔ１に同期した変化がなくなり、信号Ｔ１の周
期よりも長い時間、同一の値となる。図２では、時刻ｔ
６以降で不正なアドレス操作が行われたために、バス３
のビットＢ０の値がＡ０n+3 に固定されている。
【００１６】これにより、時刻ｔ１０におけるインバー
タ１８の出力値がＡ０n+3 となり、このときのバス３の
ビットＢ０の値もＡ０n+3 なので、ＥＸＯＲ回路１９の
出力は「Ｌ」レベルとなる。同様の動作が比較回路１１
−１〜１１−７でも行われ、各比較回路１１−１〜１１
−７から「Ｌ」レベルが出力される。こうして、ＮＯＲ
回路１２の出力である異常検出信号ＯＵＴＰＵＴは、図
２に示すように「Ｈ」レベルとなり、バス３上のアドレ
スに異常があることを示す。
タ１８の出力値がＡ０n+3 となり、このときのバス３の
ビットＢ０の値もＡ０n+3 なので、ＥＸＯＲ回路１９の
出力は「Ｌ」レベルとなる。同様の動作が比較回路１１
−１〜１１−７でも行われ、各比較回路１１−１〜１１
−７から「Ｌ」レベルが出力される。こうして、ＮＯＲ
回路１２の出力である異常検出信号ＯＵＴＰＵＴは、図
２に示すように「Ｈ」レベルとなり、バス３上のアドレ
スに異常があることを示す。
【００１７】図示しない制御回路は、監視回路４から
「Ｈ」レベルの異常検出信号ＯＵＴＰＵＴが出力される
と、半導体集積回路の外部からリセット信号が入力され
たときと同様のリセットを実行する。以上のように、本
発明によれば、バス３によって転送された過去のアドレ
スとバス３上の現在のアドレスとを比較して、これらが
同一のときには異常と見なして「Ｈ」レベルの異常検出
信号ＯＵＴＰＵＴを出力し、半導体集積回路をリセット
する。したがって、バス３に対して不正なアドレス操作
を行ったとしても、ＲＯＭ２へアクセスすることはでき
ない。こうして、不正なアドレス操作に対するセキュリ
ティ機能を実現することができる。
「Ｈ」レベルの異常検出信号ＯＵＴＰＵＴが出力される
と、半導体集積回路の外部からリセット信号が入力され
たときと同様のリセットを実行する。以上のように、本
発明によれば、バス３によって転送された過去のアドレ
スとバス３上の現在のアドレスとを比較して、これらが
同一のときには異常と見なして「Ｈ」レベルの異常検出
信号ＯＵＴＰＵＴを出力し、半導体集積回路をリセット
する。したがって、バス３に対して不正なアドレス操作
を行ったとしても、ＲＯＭ２へアクセスすることはでき
ない。こうして、不正なアドレス操作に対するセキュリ
ティ機能を実現することができる。
【００１８】なお、本実施の形態では、バス３によって
転送された過去のアドレスとして、１転送周期前のアド
レスを保持しているが、これに限るものではなく、１転
送周期前を含む複数の転送周期にわたるアドレス（例え
ば、２転送周期前と１転送周期前のアドレス）を連続し
て保持するようにしてもよい。
転送された過去のアドレスとして、１転送周期前のアド
レスを保持しているが、これに限るものではなく、１転
送周期前を含む複数の転送周期にわたるアドレス（例え
ば、２転送周期前と１転送周期前のアドレス）を連続し
て保持するようにしてもよい。
【００１９】［実施の形態の２］図３は本発明の第２の
実施の形態を示す監視回路の回路図、図４はこの監視回
路の動作を説明するためのタイミングチャート図であ
る。本実施の形態の監視回路４ａは、上述した転送タイ
ミング信号Ｔ１とＴ１を作るためのクロック信号φ０，
φ１，φ２，φ３を比較するものであり、転送タイミン
グ信号Ｔ１とクロック信号φ０，φ１，φ２，φ３の排
他的論理和をとるＥＸＯＲ回路２１−０〜２１−３と、
ＥＸＯＲ回路２１−０〜２１−３の各出力の論理積をと
るＡＮＤ回路２２とから構成されている。
実施の形態を示す監視回路の回路図、図４はこの監視回
路の動作を説明するためのタイミングチャート図であ
る。本実施の形態の監視回路４ａは、上述した転送タイ
ミング信号Ｔ１とＴ１を作るためのクロック信号φ０，
φ１，φ２，φ３を比較するものであり、転送タイミン
グ信号Ｔ１とクロック信号φ０，φ１，φ２，φ３の排
他的論理和をとるＥＸＯＲ回路２１−０〜２１−３と、
ＥＸＯＲ回路２１−０〜２１−３の各出力の論理積をと
るＡＮＤ回路２２とから構成されている。
【００２０】転送タイミング信号Ｔ１は、図４に示すよ
うに、クロック信号φ０，φ１，φ２，φ３から生成さ
れる。ＥＸＯＲ回路２１−０は、転送タイミング信号Ｔ
１とクロック信号φ０の排他的論理和をとり、ＥＸＯＲ
回路２１−１は、信号Ｔ１とφ１の排他的論理和をと
り、ＥＸＯＲ回路２１−２は、信号Ｔ１とφ２の排他的
論理和をとり、ＥＸＯＲ回路２１−３は、信号Ｔ１とφ
３の排他的論理和をとる。
うに、クロック信号φ０，φ１，φ２，φ３から生成さ
れる。ＥＸＯＲ回路２１−０は、転送タイミング信号Ｔ
１とクロック信号φ０の排他的論理和をとり、ＥＸＯＲ
回路２１−１は、信号Ｔ１とφ１の排他的論理和をと
り、ＥＸＯＲ回路２１−２は、信号Ｔ１とφ２の排他的
論理和をとり、ＥＸＯＲ回路２１−３は、信号Ｔ１とφ
３の排他的論理和をとる。
【００２１】したがって、図４の時刻ｔ０〜ｔ７のよう
に、転送タイミング信号Ｔ１とクロック信号φ０〜φ３
の同期がとれているときには、ＥＸＯＲ回路２１−０〜
２１−３の各出力が同時に「Ｈ」レベルとなることはな
い。よって、ＡＮＤ回路２２の出力である異常検出信号
ＯＵＴＰＵＴは、図４に示すように「Ｌ」レベルとな
り、転送タイミング信号Ｔ１に異常がないことを示す。
に、転送タイミング信号Ｔ１とクロック信号φ０〜φ３
の同期がとれているときには、ＥＸＯＲ回路２１−０〜
２１−３の各出力が同時に「Ｈ」レベルとなることはな
い。よって、ＡＮＤ回路２２の出力である異常検出信号
ＯＵＴＰＵＴは、図４に示すように「Ｌ」レベルとな
り、転送タイミング信号Ｔ１に異常がないことを示す。
【００２２】次に、転送タイミング信号Ｔ１に不正な信
号が与えられた場合の動作を説明する。図４では、時刻
ｔ８以降で本来の周期よりも長い信号が与えられたため
に、転送タイミング信号Ｔ１が「Ｈ」レベルに固定され
ている。このように転送タイミングの不正な操作が行わ
れた場合、転送タイミング信号Ｔ１は、クロック信号φ
０〜φ３と同期がとれなくなる。
号が与えられた場合の動作を説明する。図４では、時刻
ｔ８以降で本来の周期よりも長い信号が与えられたため
に、転送タイミング信号Ｔ１が「Ｈ」レベルに固定され
ている。このように転送タイミングの不正な操作が行わ
れた場合、転送タイミング信号Ｔ１は、クロック信号φ
０〜φ３と同期がとれなくなる。
【００２３】これにより、図４の時刻ｔ８以降で、ＥＸ
ＯＲ回路２１−０〜２１−３の各出力が同時に「Ｈ」レ
ベルとなる。こうして、ＡＮＤ回路２２の出力である異
常検出信号ＯＵＴＰＵＴには、図４に示すように「Ｈ」
レベルが現れ、転送タイミング信号Ｔ１に異常があるこ
とを示す。
ＯＲ回路２１−０〜２１−３の各出力が同時に「Ｈ」レ
ベルとなる。こうして、ＡＮＤ回路２２の出力である異
常検出信号ＯＵＴＰＵＴには、図４に示すように「Ｈ」
レベルが現れ、転送タイミング信号Ｔ１に異常があるこ
とを示す。
【００２４】次に、本実施の形態の監視回路４ａの意義
を説明する。図４の時刻ｔ８以降のように転送タイミン
グ信号Ｔ１の周期を不正に、かつ大幅に長くした上で、
図１のバス３に不正なアドレスが与えられると、図１の
監視回路４では、転送タイミング信号Ｔ１の１周期が終
了しない限り不正なアドレス操作を検出できない。つま
り、転送タイミング信号Ｔ１の周期を長くすると、この
周期が経過する前にＲＯＭ２へアクセスすることが可能
となる。
を説明する。図４の時刻ｔ８以降のように転送タイミン
グ信号Ｔ１の周期を不正に、かつ大幅に長くした上で、
図１のバス３に不正なアドレスが与えられると、図１の
監視回路４では、転送タイミング信号Ｔ１の１周期が終
了しない限り不正なアドレス操作を検出できない。つま
り、転送タイミング信号Ｔ１の周期を長くすると、この
周期が経過する前にＲＯＭ２へアクセスすることが可能
となる。
【００２５】そこで、このような不正なアクセスを防止
するために、監視回路４に本実施の形態の監視回路４ａ
を組み合わせれば、転送タイミング信号Ｔ１の不正な操
作を検出した時点で半導体集積回路をリセットすること
ができ、ＲＯＭ２への不正なアクセスを防止することが
できる。
するために、監視回路４に本実施の形態の監視回路４ａ
を組み合わせれば、転送タイミング信号Ｔ１の不正な操
作を検出した時点で半導体集積回路をリセットすること
ができ、ＲＯＭ２への不正なアクセスを防止することが
できる。
【００２６】
【発明の効果】本発明によれば、請求項１に記載のよう
に、過去のアドレスを保持手段によって保持し、過去の
アドレスとバス上の現在のアドレスとを比較手段によっ
て比較することにより、不正なアドレス操作を検出する
ことができる。その結果、不正なアドレス操作に対する
セキュリティ機能を実現することができる。
に、過去のアドレスを保持手段によって保持し、過去の
アドレスとバス上の現在のアドレスとを比較手段によっ
て比較することにより、不正なアドレス操作を検出する
ことができる。その結果、不正なアドレス操作に対する
セキュリティ機能を実現することができる。
【００２７】また、請求項２に記載のように、転送タイ
ミング信号と転送タイミング信号の生成元となるクロッ
ク信号とを比較手段によって比較することにより、不正
な転送タイミング操作を検出することができる。
ミング信号と転送タイミング信号の生成元となるクロッ
ク信号とを比較手段によって比較することにより、不正
な転送タイミング操作を検出することができる。
【図１】 本発明の第１の実施の形態を示す半導体集積
回路のブロック図及び監視回路の回路図である。
回路のブロック図及び監視回路の回路図である。
【図２】 図１の監視回路の動作を説明するためのタイ
ミングチャート図である。
ミングチャート図である。
【図３】 本発明の第２の実施の形態を示す監視回路の
回路図である。
回路図である。
【図４】 図３の監視回路の動作を説明するためのタイ
ミングチャート図である。
ミングチャート図である。
１…プログラムカウンタ、２…ＲＯＭ、３…バス、４、
４ａ…監視回路。
４ａ…監視回路。
【手続補正書】
【提出日】平成１１年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体集積回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (2)
- 【請求項１】 アドレスを出力する第１の回路と第１の
回路から転送されるアドレスをバスを介して受け取る第
２の回路を備えた半導体集積回路において、前記バス上
のアドレスを監視する監視方式であって、 前記バスによって転送された過去のアドレスとして、１
転送周期前のアドレスあるいは１転送周期前を含む複数
の転送周期にわたるアドレスを保持する保持手段と、 保持手段によって保持された過去のアドレスとバス上の
現在のアドレスとを比較して、これらが同一のときに異
常検出信号を出力する比較手段とを有することを特徴と
する半導体集積回路の監視方式。 - 【請求項２】 アドレスを出力する第１の回路と第１の
回路から転送されるアドレスをバスを介して受け取る第
２の回路を備えた半導体集積回路において、前記バスの
転送タイミングを監視する監視方式であって、 転送タイミング信号と転送タイミング信号の生成元とな
るクロック信号とを比較して、これらの同期がとれてい
ないときに異常検出信号を出力する比較手段を有するこ
とを特徴とする半導体集積回路の監視方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075519A JPH11272509A (ja) | 1998-03-24 | 1998-03-24 | 半導体集積回路 |
| US09/271,364 US6378078B1 (en) | 1998-03-24 | 1999-03-18 | Semiconductor integrated circuit supervising an illicit address operation |
| KR1019990009919A KR100321951B1 (ko) | 1998-03-24 | 1999-03-23 | 반도체 집적 회로의 감시 회로 |
| EP99105868A EP0945806A1 (en) | 1998-03-24 | 1999-03-23 | Supervisory circuit for semiconductor integrated circuit |
| CN99104308A CN1103965C (zh) | 1998-03-24 | 1999-03-24 | 半导体集成电路的监视电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075519A JPH11272509A (ja) | 1998-03-24 | 1998-03-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272509A true JPH11272509A (ja) | 1999-10-08 |
Family
ID=13578572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10075519A Pending JPH11272509A (ja) | 1998-03-24 | 1998-03-24 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6378078B1 (ja) |
| EP (1) | EP0945806A1 (ja) |
| JP (1) | JPH11272509A (ja) |
| KR (1) | KR100321951B1 (ja) |
| CN (1) | CN1103965C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137048B2 (en) * | 2001-02-02 | 2006-11-14 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| US7490275B2 (en) * | 2001-02-02 | 2009-02-10 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| US7634640B2 (en) * | 2002-08-30 | 2009-12-15 | Infineon Technologies Ag | Data processing apparatus having program counter sensor |
| JP4462903B2 (ja) * | 2003-11-18 | 2010-05-12 | パナソニック株式会社 | 半導体ウェハ |
| CN100357905C (zh) * | 2004-07-20 | 2007-12-26 | 华为技术有限公司 | 一种地址总线的故障检测方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3671119D1 (de) | 1985-07-03 | 1990-06-13 | Siemens Ag | Integrierte schaltung und verfahren zum sichern von geheimen codedaten. |
| IT1216087B (it) * | 1988-03-15 | 1990-02-22 | Honeywell Bull Spa | Sistema di memoria con selezione predittiva di modulo. |
| US5687354A (en) | 1990-02-09 | 1997-11-11 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
| JPH0421040A (ja) * | 1990-05-15 | 1992-01-24 | Oki Electric Ind Co Ltd | 不正アクセス検出装置 |
| JPH04106637A (ja) | 1990-08-27 | 1992-04-08 | Nec Ibaraki Ltd | ストール検出回路 |
| JPH0587880A (ja) | 1991-09-26 | 1993-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置のテスト装置 |
| JPH06231007A (ja) * | 1993-01-28 | 1994-08-19 | Mitsubishi Electric Corp | 計算機の不正アドレス検知回路 |
| JPH06290040A (ja) | 1993-03-31 | 1994-10-18 | Kaga Denshi Kk | データ不正読出防止装置 |
| CA2137494A1 (en) | 1993-12-09 | 1995-06-10 | Young W. Lee | Address decoder with memory allocation and illegal address detection for a microcontroller system |
| US5848258A (en) * | 1994-06-30 | 1998-12-08 | Digital Equipment Corporation | Memory bank addressing scheme |
| JPH08147219A (ja) * | 1994-09-22 | 1996-06-07 | Toshiba Microelectron Corp | 不揮発性半導体記憶装置 |
| JPH0934796A (ja) * | 1995-07-17 | 1997-02-07 | Kawasaki Steel Corp | メモリ |
-
1998
- 1998-03-24 JP JP10075519A patent/JPH11272509A/ja active Pending
-
1999
- 1999-03-18 US US09/271,364 patent/US6378078B1/en not_active Expired - Fee Related
- 1999-03-23 EP EP99105868A patent/EP0945806A1/en not_active Withdrawn
- 1999-03-23 KR KR1019990009919A patent/KR100321951B1/ko not_active IP Right Cessation
- 1999-03-24 CN CN99104308A patent/CN1103965C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0945806A1 (en) | 1999-09-29 |
| CN1231442A (zh) | 1999-10-13 |
| KR19990078169A (ko) | 1999-10-25 |
| KR100321951B1 (ko) | 2002-02-04 |
| CN1103965C (zh) | 2003-03-26 |
| US6378078B1 (en) | 2002-04-23 |
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Legal Events
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|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040119 |