JPH06231007A - 計算機の不正アドレス検知回路 - Google Patents

Abstract

(57)【要約】 【目的】 計算機の故障検知条件を運用時にも外部から
のコマンドによって変更できるような不正アドレス検知
回路を得る。 【構成】 故障検知条件を設定する不正アドレス条件判
定回路１０によって故障検知を行う。不正アドレス条件
判定回路１０内の故障条件判定用のデータをコマンド信
号８によって変更できる構成とする。 【効果】 計算機の運用時に故障検知条件が変更になっ
ても、外部からのコマンドによって故障検知条件を変更
できるため故障検知機能を失うことなく運用を続けるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は計算機の不正アドレス
検知回路の不正アドレス判定条件を可変する回路に関す
るものである。

【０００２】

【従来の技術】従来の不正アドレス検知回路の構成を図
５に示す。図５において、１は計算機、２は不正アドレ
ス検知回路、３は計算機１が主メモリ領域又はＩＯ（入
出力）アドレス領域をアクセスしたときに計算機１から
出力され、不正アドレス検知回路２へ入力されるチップ
セレクト信号、４は計算機１から出力されるアドレス信
号、５は不正アドレス領域を設定するためのデータを格
納しておく不正アドレス領域設定用メモリ、６は不正ア
ドレス領域設定用メモリから出力された信号をステータ
ス信号に変換するラッチ、７は不正アドレスエラー信
号、８は主メモリ領域やＩＯアドレス領域を変更するた
めのコマンド信号である。

【０００３】不正アドレス検知回路２内の不正アドレス
領域設定用メモリ５には主メモリ領域または、ＩＯアド
レス領域に無いアドレス、つまり計算機１が正常に動作
しているときはアクセスしない領域である不正アドレス
領域を割り付けておき、不正アドレス領域設定用メモリ
５のデータの最下位ビットにはエラーを示す論理１のデ
ータを格納しておく。不正アドレス領域設定用メモリ５
の最下位ビットのデータラインをラッチ６の入力データ
として接続しておく。計算器１が不正アドレス領域をア
クセスすると、不正アドレス領域設定用メモリ５がアク
セスされ、ラッチ６へ論理１のデータが出力される。ラ
ッチ６ではこの信号をラッチして不正アドレスエラー信
号７として、計算機１の外部へ出力する。

【０００４】

【発明が解決しようとする課題】従来の不正アドレス検
知回路２は以上のような動作を行い、かつ、不正アドレ
ス領域設定用メモリ５にＲＯＭを使用していた。このた
め、計算機１の主メモリ領域またはＩＯアドレス領域の
割当てをコマンド信号８によって変更すると、不正アド
レス検知回路２が正常に機能しなくなるばかりでなく、
正しいメモリのアドレス領域をアクセスした場合でも不
正アドレス検知回路からエラー信号を出力してしまい、
計算機の誤動作を引き起こしてしまうという課題があっ
た。

【０００５】この発明は、かかる問題点を解決するため
になされたものであり、計算機１の主メモリ領域または
ＩＯアドレス領域の割り当てが変更されても不正アドレ
ス検知回路２が正常に機能するようにすることを目的と
している。

【０００６】

【課題を解決するための手段】この発明では不正アドレ
ス検知回路２内に書き換え可能なレジスタとゲート回路
で構成した不正アドレス条件判定回路を使用して、一度
不正アドレス条件判定回路に設定したエラー判定用のデ
ータをコマンド信号８によって替えられるようにする。

【０００７】また、不正アドレス条件判定回路を読み書
き可能なメモリとエンコーダとゲート回路で構成する。

【０００８】

【作用】この発明においては不正アドレス検知回路２内
の不正アドレス条件判定回路のエラー条件判定用のデー
タを運用中にコマンド信号８によって変更できるため、
運用中にメモリの領域が変更された場合でも不正アドレ
ス検知回路２の機能を対応させて変更し使用することが
できるものである。

【０００９】

【実施例】

実施例１．図１はこの発明による不正アドレス検知回路
２の構成を示すものである。１〜８は上記従来例と全く
同一のものである。９はコマンド信号８を入力し、不正
アドレス条件を変更するための制御信号を生成するコマ
ンド変換回路、１０は計算機１からのアドレス信号４に
基づきデータを出力する不正アドレス条件判定回路、１
１はコマンド変換回路９でコマンド信号８に基づき生成
されるクロック信号、１２はコマンド変換回路９で変換
され、不正アドレス条件判定回路１０の条件判定データ
を書き換える時に入力するコマンドデータ、１３はアド
レス信号４に基づき不正アドレス条件判定回路１０から
出力されるエラーデータである。

【００１０】次に動作を説明する。アドレス信号４が４
ビットの場合でアドレスの上位２ビットについて、不正
アドレス条件判定をする場合の不正アドレス条件判定回
路１０を例に説明する。図２に不正アドレス条件判定回
路１０の詳細ブロック図を示す。１４はコマンド変換回
路９で生成されたコマンドデータ１２を保持しておくレ
ジスタ、１５は計算機１から出力されたアドレス信号４
をデコードするアドレスデコード回路、１６はアドレス
デコード回路１５でデコードされ、生成されたチップセ
レクト信号、２７はＡＮＤゲート回路、２８はＯＲゲー
ト回路である。以下に不正アドレス条件判定回路１０の
エラーデータ判定方法を説明する。

【００１１】アドレス信号４の下位側からＡ０，Ａ１，
Ａ２，Ａ３とする。不正アドレス条件判定回路１０には
不正アドレス条件を判定するアドレス信号４の上位２ビ
ットのＡ２，Ａ３を入力する。Ａ２，Ａ３のアドレス信
号４はアドレスデコード回路１５に入力され、アドレス
デコード回路１５ではＣＳ１からＣＳ４の４本のチップ
セレクト信号１６が生成される。このアドレスデコード
回路１５ではアドレス信号４のＡ２とＡ３が論理０の時
チップセレクト信号１６のＣＳ１のみ論理１となり、Ｃ
Ｓ２からＣＳ４は論理０となる。Ａ２が論理１でＡ３が
論理０の時はＣＳ２だけが論理１となり、ＣＳ１，ＣＳ
３，ＣＳ４は論理０となる。Ａ３が論理１でＡ２が論理
０の時はＣＳ３だけが論理１となり、ＣＳ１，ＣＳ２，
ＣＳ４は論理０となる。Ａ２とＡ３が論理１の時はＣＳ
４のみ論理１となり、ＣＳ１からＣＳ３は論理０とな
る。不正アドレス条件判定回路１０内のレジスタ１４は
Ｒ０，Ｒ１，Ｒ２，Ｒ３の４ビットのレジスタで構成さ
れ、Ｒ０，Ｒ１，Ｒ２，Ｒ３のレジスタの出力はＣＳ１
からＣＳ４の４本のチップセレクト信号１６とＡＮＤゲ
ート回路２７で論理積がとられる。ＡＮＤゲート回路２
７からの出力はＯＲゲート回路２８で論理和がとられエ
ラーデータ１３となる。

【００１２】例えばアドレス信号４のＡ３のビットだけ
が論理１になったとき不正アドレスとして検知する場合
はレジスタ１４内のＲ２レジスタの出力が論理１になる
ようにコマンドデータ１２とクロック信号１１で設定し
ておく。つまり、コマンドデータはＲ０＝０，Ｒ１＝
０，Ｒ２＝１，Ｒ３＝０を入力することになる。アドレ
ス信号４のＡ３ビットだけが論理１となると、アドレス
デコード回路１５の出力信号のチップセレクト信号１６
のＣＳ３の信号だけが論理１となる。レジスタ１４の出
力とＣＳ３のチップセレクト信号１６が両方とも論理１
となるためＡＮＤゲート回路２７で論理積がとられた信
号も論理１となり、エラーデータ１３も論理１となる。
このエラーデータ１３がラッチ６によってステータス信
号に変換されて不正アドレスエラー信号７が論理１とし
て出力される。

【００１３】次に不正アドレス条件判定回路１０の不正
アドレス検知条件の変更について説明する。例えば不正
アドレス検知条件をアドレス信号４のＡ２とＡ３が論理
１となった時、不正アドレスとする場合はレジスタ１４
のＲ３のレジスタの出力が論理１になるようにコマンド
データ１２を設定する。つまりコマンドデータ１２はＲ
０＝０、Ｒ１＝０，Ｒ２＝０，Ｒ３＝１，となる。この
ように設定することにより、アドレス信号４のＡ２とＡ
３が論理１となった時不正アドレスとして検出され、不
正アドレスエラー信号７が論理１となる。

【００１４】このように不正アドレス条件判定回路１０
の不正アドレス検知条件を変更するための情報を含んだ
コマンド信号８をコマンド変換回路９に送信して、クロ
ック信号１１とコマンドデータ１２をコマンド変換回路
９で生成して不正アドレス条件判定回路１０に入力する
ことにより不正アドレスの不正アドレス検知条件を変更
することができる。

【００１５】実施例２．図３はこの発明による不正アド
レス検知回路２の構成を示すものである。１〜１３まで
は図１と同様のものである。１５から１７は、コマンド
変換回路９で生成された信号で１５はセレクト信号、１
６はアドレス信号Ａ，１７はメモリライト信号Ａであ
る。１８から２１は計算機１から出力され不正アドレス
条件判定回路１０に入力される信号で１８はメモリライ
ト信号、１９はメモリリード信号、２０はＩ／Ｏリード
信号、２１はＩ／Ｏライト信号である。次に動作につい
て説明する。

【００１６】アドレス信号４が４ビットの不正アドレス
条件判定回路１０を例に説明する。図４に不正アドレス
条件判定回路１０の詳細ブロック図を示す。２２はエン
コーダ、２３はセレクタ、２４はエラー条件判定用のデ
ータを格納しておくメモリである。２５はエンコーダ２
２で生成されたアドレス信号Ｂ、２６はメモリ２４から
出力されたデータ信号、２９はアドレス信号４とデータ
信号２６をビット毎に排他的論理和をとるＸＯＲゲート
回路である。まず、不正アドレス条件判定回路１０のエ
ラーデータ判定方法を説明する。

【００１７】例えばメモリライト信号１８が計算機１か
ら出力されエンコーダ２２に入力するとエンコーダ２２
ではメモリライト信号１８に対応したアドレス信号Ｂ２
５が生成される。アドレス信号Ｂ２５はセレクタ２３を
通り、メモリ２４に入力される。メモリライト信号１８
はメモリライト信号Ａ１７や１８から２１の信号とＯＲ
ゲート回路２８で論理調和がとられメモリ２４に入力さ
れる。メモリ２４ではアドレス信号Ｂ２５に対応したア
ドレスのデータが読み出され、データ信号２６として出
力される。

【００１８】例えば、メモリライト信号１８が出力され
るときは４ビットのアドレス信号４が１０００でなけれ
ばならないとする。この場合、メモリらライト信号１８
に対応したアドレス信号２５によってアクセスされるメ
モリ２４のデータも１０００となるようにメモリ２４に
格納しておく。このようにすると正常な場合はメモリラ
イト信号１８が出力されるときのアドレス信号４とその
ときメモリ２４から出力されるデータ信号２６は共に１
０００となり一致する。データ信号２６とアドレス信号
４の各ビットはＸＯＲゲート回路２９で排他的論理和が
とられているので、アドレス信号４が正常な場合はＸＯ
Ｒゲート回路２９からの出力は全て論理０となり、アド
レス信号４が異常になるとデータ信号２６とアドレス信
号が一致しなくなり、異常になったアドレス信号４のビ
ットのＸＯＲゲート回路２９の出力は論理１となる。Ｘ
ＯＲゲート回路２９の出力はＯＲゲート回路２８で論理
和がとられてエラーデータ１３として出力される。よっ
てアドレス信号４に異常があるとエラーデータ１３は論
理１となる。

【００１９】上記の例ではメモリライト信号１８が計算
機１から出力する場合で、またアドレス信号４が４ビッ
トの場合であるが、計算機１から出力する信号が１９か
ら２１の信号でも同様である。また、アドレス信号４が
何ビット長でも同様であり、アドレスのうち数ビットに
不正アドレス条件を付けたい場合でも同様に適用でき
る。

【００２０】次に不正アドレス条件判定回路１０の不正
アドレス検知条件の変更について説明する。不正アドレ
ス検知条件を変更するには不正アドレス条件判定回路１
０内のメモリ２４のデータを変更すればよい。

【００２１】コマンド変換回路９にコマンド８により条
件判定回路１０内のメモリ２４の書き換えたいアドレス
とデータを入力する。コマンド変換回路９ではコマンド
８を入力すると、まずセレクト信号１５を出力し、条件
判定回路１０内セレクタ２３を切り換えてコマンンド変
換回路９からのアドレス信号Ａ１６がメモリ２４に入力
されるようにする。コマンド８に基づいてコマンド変換
回路９内で生成されたアドレス信号１６とコマンドデー
タ１２とメモリライト信号Ａ１７をメモリ２４に入力す
ることにより、メモリ２４のデータを変更する。

【００２２】

【発明の効果】このように不正アドレス検知回路２内の
不正アドレス条件判定回路１０をレジスタ１４とゲート
回路で構成し、コマンド変換回路９を用い、コマンド信
号８に基づき不正アドレス条件判定回路１０内のレジス
タ１４の設定を換えることで、計算機１内のメモリのア
ドレス領域が変更された場合でも、故障検知機能を正常
に動作させることができるという特徴を有する。

【００２３】また、不正アドレス条件判定回路１０をエ
ンコーダ２２とセレクタ２３と書き換え可能なメモリ２
４とゲート回路で構成することでも同様の効果を得るこ
とができる。

【図面の簡単な説明】

【図１】この発明の実施例１を示す図である。

【図２】実施例１の不正アドレス条件判定回路の詳細ブ
ロック図である。

【図３】この発明の実施例２を示す図である。

【図４】実施例２の不正アドレス条件判定回路の詳細ブ
ロック図である。

【図５】従来の不正アドレス検知回路を示す図である。

【符号の説明】

１ 計算機 ２ 不正アドレス検知回路 ３ チップセレクト信号 ４ アドレス信号 ５ 不正アドレス領域設定用メモリ ６ ラッチ ７ 不正アドレスエラー信号 ８ コマンド ９ コマンド変換回路 １０ 不正アドレス条件判定回路 １１ クロック信号 １２ コマンドデータ １３ エラーデータ １４ レジスタ １５ セレクト信号 １６ アドレス信号Ａ １７ メモリライト信号Ａ １８ メモリライト信号 １９ メモリリード信号 ２０ Ｉ／Ｏライト信号 ２１ Ｉ／Ｏリード信号 ２２ エンコーダ ２３ セレクタ ２４ メモリ ２５ アドレス信号Ｂ ２６ データ信号 ２７ ＡＮＤゲート回路 ２８ ＯＲゲート回路 ２９ ＸＯＲゲート回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 計算機の不正アドレス検知回路におい
   て、不正アドレス条件を保持しておくレジスタ、計算機
   からのアドレス信号をデコードするアドレスデコード回
   路、アドレスデコード回路の出力信号であるチップセレ
   クト信号とレジスタの出力の論理積をとる複数のＡＮＤ
   ゲート回路、上記複数のＡＮＤゲート回路からの出力を
   入力し、論理和をとりエラーデータ信号を出力するＯＲ
   ゲート回路とで構成する不正アドレス条件判定回路と、
   この不正アドレス条件判定回路からのエラーデータをス
   テータス信号に変換しエラー信号を発生するラッチと、
   外部からのコマンドを受信しクロック信号とコマンドデ
   ータを上記不正アドレス条件判定回路に出力するコマン
   ド変換回路とを具備したことを特徴とする計算機の不正
   アドレス検知回路。
2. 【請求項２】 正常なアドレス条件を格納する読み書き
   可能なメモリ、計算機から出力されたメモリライト信号
   とメモリリード信号とＩ／Ｏライト信号及びＩ／Ｏリー
   ド信号を入力し、アドレス信号を発生するエンコーダ、
   このエンコーダからのアドレス信号とコマンド変換回路
   からの出力信号であるアドレス信号のどちらかをメモリ
   に入力するかを選択するセレクタ、上記メモリライト信
   号とメモリリード信号とＩ／Ｏライト信号とＩ／Ｏリー
   ド信号の論理和をとり、その論理和信号を上記メモリに
   入力するＯＲゲート回路、上記メモリから出力するデー
   タ信号と計算機から出力されるアドレス信号の排他的論
   理和をとる複数のＸＯＲゲート回路、上記複数のＸＯＲ
   ゲート回路からの出力の論理和をとり、エラーデータを
   出力するＡＮＤゲート回路とから構成される不正アドレ
   ス条件判定回路と、この不正アドレス条件判定回路から
   のエラーデータをステータス信号に変換しエラー信号を
   発生するラッチと、外部からのコマンドを受信しクロッ
   ク信号、コマンドデータ、アドレス信号及び不正アドレ
   ス条件判定回路内セレクタの入力の切り替えを行うセレ
   クト信号とメモリライト信号を上記不正アドレス条件判
   定回路に出力するコマンド変換回路とを具備したことを
   特徴とする計算機の不正アドレス検知回路。