JPH0221620B2 - - Google Patents
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- Publication number
- JPH0221620B2 JPH0221620B2 JP58194896A JP19489683A JPH0221620B2 JP H0221620 B2 JPH0221620 B2 JP H0221620B2 JP 58194896 A JP58194896 A JP 58194896A JP 19489683 A JP19489683 A JP 19489683A JP H0221620 B2 JPH0221620 B2 JP H0221620B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- external memory
- memory
- internal
- address register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010365 information processing Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 1
- 230000004044 response Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 210000004556 brain Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明はアドレス切換回路をもつ情報処理装
置、特に内部メモリと該内部メモリのアドレスを
指定するアドレスレジスタとを内蔵するマイクロ
コンピユータに関する。
置、特に内部メモリと該内部メモリのアドレスを
指定するアドレスレジスタとを内蔵するマイクロ
コンピユータに関する。
マイクロコンピユータは、今や、工場、オフイ
ス、家庭、公共機関、運送機関、レジヤー施設等
社会のあらゆる場において使用されるようになつ
た。この“頭脳を持つた部品”は、従来の単脳的
な用具を革命的に変質させ、このことが高度に複
雑化しつつある現代社会にマツチするものとし
て、その使途を広汎化する起因をなしている。
ス、家庭、公共機関、運送機関、レジヤー施設等
社会のあらゆる場において使用されるようになつ
た。この“頭脳を持つた部品”は、従来の単脳的
な用具を革命的に変質させ、このことが高度に複
雑化しつつある現代社会にマツチするものとし
て、その使途を広汎化する起因をなしている。
このような広汎な用途を目的として開発される
汎用マイクロコンピユータにおいては、内蔵する
内部メモリの容量は必要最少限に抑え、それ以上
の容量を要求するユーザには外部メモリを増設で
きるようにすることで対処している。外部メモリ
は入出力装置と同様に、マイクロコンピユータと
は外部端子（ボート）を介して接続されるように
なつているが、挟小な実装スペースを有効利用す
るため、ポートは外部メモリのアクセスアドレス
信号（外部アドレス）とそれ以外のポートデータ
とを外部アドレス切換回路で切り換えて共用され
ることが多い。
汎用マイクロコンピユータにおいては、内蔵する
内部メモリの容量は必要最少限に抑え、それ以上
の容量を要求するユーザには外部メモリを増設で
きるようにすることで対処している。外部メモリ
は入出力装置と同様に、マイクロコンピユータと
は外部端子（ボート）を介して接続されるように
なつているが、挟小な実装スペースを有効利用す
るため、ポートは外部メモリのアクセスアドレス
信号（外部アドレス）とそれ以外のポートデータ
とを外部アドレス切換回路で切り換えて共用され
ることが多い。
従来のこの種の外部アドレス回路は、アドレス
レジスタの内容が内部メモリと外部メモリのいず
れを指すかを判定する内外メモリ判定手段と、該
内外メモリ判定手段における判定の結果に応答し
てポートにポートデータあるいはアドレスレジス
タのうちの内外メモリ指定ビツトを除く残りのビ
ツトを出力するポート切換手段を備えている。
レジスタの内容が内部メモリと外部メモリのいず
れを指すかを判定する内外メモリ判定手段と、該
内外メモリ判定手段における判定の結果に応答し
てポートにポートデータあるいはアドレスレジス
タのうちの内外メモリ指定ビツトを除く残りのビ
ツトを出力するポート切換手段を備えている。
このような従来の構成においては、内外メモリ
判定手段が外部メモリの判定をすると、拡張すべ
きアドレス数とは無関係に常に、アドレスレジス
タのビツトのうちの内外メモリ指定ビツトを除く
全ビツトがポートに割り付けられるため、不必要
なメモリ空間を設定しなければならないし、ポー
トが不当に占用されることもあるという欠点があ
る。ポートの不当な占用は、外部回路の付加によ
つて除去することができるが、それだけハードウ
エア量が多くなつてしまう。
判定手段が外部メモリの判定をすると、拡張すべ
きアドレス数とは無関係に常に、アドレスレジス
タのビツトのうちの内外メモリ指定ビツトを除く
全ビツトがポートに割り付けられるため、不必要
なメモリ空間を設定しなければならないし、ポー
トが不当に占用されることもあるという欠点があ
る。ポートの不当な占用は、外部回路の付加によ
つて除去することができるが、それだけハードウ
エア量が多くなつてしまう。
従来のこの種の他の外部アドレス切換回路は、
アドレスレジスタの内容が内部メモリと外部メモ
リのいずれを指すかを判定する内外メモリ判定手
段と、拡張すべき外部アドレス空間に見合つたア
ドレスビツト数と同数のポート数を予めセツトし
ておくためのモードレジスタと、前記内外メモリ
判定手段が外部メモリを判定すると前記モードレ
ジスタの内容に対応してポートにポートデータか
アドレスレジスタの対応ビツト内容かを出力する
ポート切換手段とを備えている。
アドレスレジスタの内容が内部メモリと外部メモ
リのいずれを指すかを判定する内外メモリ判定手
段と、拡張すべき外部アドレス空間に見合つたア
ドレスビツト数と同数のポート数を予めセツトし
ておくためのモードレジスタと、前記内外メモリ
判定手段が外部メモリを判定すると前記モードレ
ジスタの内容に対応してポートにポートデータか
アドレスレジスタの対応ビツト内容かを出力する
ポート切換手段とを備えている。
このような従来の構成においては、モードレジ
スタを予めセツトするべき命令セツトとこれを使
用したプログラミングが必要になるという欠点が
あり、この欠点はプログラミングミスの誘起原因
を増やすという別の欠点を秘めている。後者の欠
点は、マイクロコンピユータの使用者層が厚く、
そのプログラミングレベルが極めて低いユーザに
まで及んでいることを誘起することによつて理解
されよう。
スタを予めセツトするべき命令セツトとこれを使
用したプログラミングが必要になるという欠点が
あり、この欠点はプログラミングミスの誘起原因
を増やすという別の欠点を秘めている。後者の欠
点は、マイクロコンピユータの使用者層が厚く、
そのプログラミングレベルが極めて低いユーザに
まで及んでいることを誘起することによつて理解
されよう。
本発明の目的は、ポートの有効利用を容易に行
なえる外部アドレス切換回路を提供することにあ
る。
なえる外部アドレス切換回路を提供することにあ
る。
本発明の回路は、内部メモリと、該内部メモリ
および外部メモリを指定するアドレスレジスタと
内蔵するマイクロコンピユータにおける外部アド
レス切換回路において、前記アドレスレジスタの
内容が前記内部メモリおよび前記外部メモリのい
ずれを指すかを判定する内外メモリ判定手段と、
前記内外メモリ判定手段が外部メモリの判定をす
ると前記アドレスレジスタの内外メモリ指定ビツ
トを除く論理“１”にされた最上位ビツト以下の
ビツトに対応するビツトがセツト状態になる記憶
手段と、該記憶手段の状態に応答してポートデー
タおよび前記アドレスレジスタの内容を選択的に
出力するポート切換手段とを設けたことを特徴と
する。
および外部メモリを指定するアドレスレジスタと
内蔵するマイクロコンピユータにおける外部アド
レス切換回路において、前記アドレスレジスタの
内容が前記内部メモリおよび前記外部メモリのい
ずれを指すかを判定する内外メモリ判定手段と、
前記内外メモリ判定手段が外部メモリの判定をす
ると前記アドレスレジスタの内外メモリ指定ビツ
トを除く論理“１”にされた最上位ビツト以下の
ビツトに対応するビツトがセツト状態になる記憶
手段と、該記憶手段の状態に応答してポートデー
タおよび前記アドレスレジスタの内容を選択的に
出力するポート切換手段とを設けたことを特徴と
する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。本実施例
は、アドレスレジスタARと、比較器COと、制
御ゲート付のレジスタGRと、10個のトランスフ
アーゲートT11，T12，T21，T22，T31，T32，
T41，T42，T51およびT52と、５個のバツフアB1，
B2，B3，B4およびB5と、５個のインバータI1，
I2，I3，I4およびI5と、５個のポートP1，P2，P3，
P4およびP5とを設けており、プロセツサ、内部
メモリおよび入出力制御回路（すべて図示を省
略）等と共にマイクロコンピユータの一部分をな
すべく半導体チツプ上に形成されている。
は、アドレスレジスタARと、比較器COと、制
御ゲート付のレジスタGRと、10個のトランスフ
アーゲートT11，T12，T21，T22，T31，T32，
T41，T42，T51およびT52と、５個のバツフアB1，
B2，B3，B4およびB5と、５個のインバータI1，
I2，I3，I4およびI5と、５個のポートP1，P2，P3，
P4およびP5とを設けており、プロセツサ、内部
メモリおよび入出力制御回路（すべて図示を省
略）等と共にマイクロコンピユータの一部分をな
すべく半導体チツプ上に形成されている。
例として内部メモリに96バイトが割当てられて
いるものとすると、これだけのメモリ容量では不
足なユーザのためにはさらに32バイトの外部メモ
リが増設可能になつている。したがつて、アドレ
スレジスタARは７個のビツトA-1，A0，A1，
A2，A3，A4およびA5（A-1が最上位ビツト）を有
し、ビツトA-1とA0とが共に論理“１”のときに
比較器COは外部メモリ指定信号Ｃを出力する。
いるものとすると、これだけのメモリ容量では不
足なユーザのためにはさらに32バイトの外部メモ
リが増設可能になつている。したがつて、アドレ
スレジスタARは７個のビツトA-1，A0，A1，
A2，A3，A4およびA5（A-1が最上位ビツト）を有
し、ビツトA-1とA0とが共に論理“１”のときに
比較器COは外部メモリ指定信号Ｃを出力する。
ゲートレジスタGRにはアドレスレジスタの内
外メモリ指定ビツト（A-1とA0）を除く他のビツ
トA1〜A5が供給され、各ビツトがそれぞれ第２
図に示すような構成をなす５ビツトM1，M2，
M3，M4およびM5からなる。第２図において、
各ビツトM1〜M5は論理和回路ORと、３個の否
定論理積回路NA1，NA2およびNA3とで構成さ
れ、ビツトMn（ｎ＝１〜５）における論理和回
路ORには、アドレスレジスタARのビツトAnと
ゲートレジスタGRのビツトMo-1との出力が供給
されている。たゞし、ビツトM1における入力M0
は論理“０”に固定されている。
外メモリ指定ビツト（A-1とA0）を除く他のビツ
トA1〜A5が供給され、各ビツトがそれぞれ第２
図に示すような構成をなす５ビツトM1，M2，
M3，M4およびM5からなる。第２図において、
各ビツトM1〜M5は論理和回路ORと、３個の否
定論理積回路NA1，NA2およびNA3とで構成さ
れ、ビツトMn（ｎ＝１〜５）における論理和回
路ORには、アドレスレジスタARのビツトAnと
ゲートレジスタGRのビツトMo-1との出力が供給
されている。たゞし、ビツトM1における入力M0
は論理“０”に固定されている。
トランスフアーゲートTo1，To2と、バツフア
Boと、インバータIoとは、アドレスレジスタAR
のビツトAoと、ゲートレジスタGRのビツトMo
とに対応し、ビツトMoの内容に応答して、ポー
トデータDoかビツトAoかをポートPoに出力する
ように動作する。ボートデータDoは、プロセツ
サから供給される通常のデータである。
Boと、インバータIoとは、アドレスレジスタAR
のビツトAoと、ゲートレジスタGRのビツトMo
とに対応し、ビツトMoの内容に応答して、ポー
トデータDoかビツトAoかをポートPoに出力する
ように動作する。ボートデータDoは、プロセツ
サから供給される通常のデータである。
初期状態においては、プロセツサから供給され
るリセツト信号（論理“０”）によつて、すべて
のビツトM1〜M5にはリセツト状態（論理“０”）
になつている。また、内部メモリだけがアクセス
されている状態においては、比較器COからの外
部メモリ指定信号Ｃは論理“０”であるため、第
２図における論理和回路ORの入力の如何を問わ
ずビツトMoはリセツト状態を保持する。このよ
うな状態においては、すべてのポートP1〜P5は
ポートデータD1〜D5用に使用され、内部メモリ
へのアクセスアドレスは当然ながらマイクロコン
ピユータ内部の配線を介してプロセツサから供給
される。
るリセツト信号（論理“０”）によつて、すべて
のビツトM1〜M5にはリセツト状態（論理“０”）
になつている。また、内部メモリだけがアクセス
されている状態においては、比較器COからの外
部メモリ指定信号Ｃは論理“０”であるため、第
２図における論理和回路ORの入力の如何を問わ
ずビツトMoはリセツト状態を保持する。このよ
うな状態においては、すべてのポートP1〜P5は
ポートデータD1〜D5用に使用され、内部メモリ
へのアクセスアドレスは当然ながらマイクロコン
ピユータ内部の配線を介してプロセツサから供給
される。
次に、ユーザが外部メモリを使用するときに
は、ユーザプログラムにおいて、ビツトM1とM2
とを論理“１”にするためのプログラムステツ
プ、たとえば、JMP6AHを設ける。すると、プロ
セツサはアドレス６AHをアドレスレジスタARに
セツトするので、比較器COは外部メモリ指定信
号Ｃを論理“１”にする。この結果により、第２
図の否定論理積回路NA1が活性化され、論理
“１”指定されたビツトA2以下のすべてのビツト
M2〜M5が論理“１”になることがわかる。たゞ
し、ビツトM1はビツトA1が論理“０”であるた
め論理“０”を保持する。
は、ユーザプログラムにおいて、ビツトM1とM2
とを論理“１”にするためのプログラムステツ
プ、たとえば、JMP6AHを設ける。すると、プロ
セツサはアドレス６AHをアドレスレジスタARに
セツトするので、比較器COは外部メモリ指定信
号Ｃを論理“１”にする。この結果により、第２
図の否定論理積回路NA1が活性化され、論理
“１”指定されたビツトA2以下のすべてのビツト
M2〜M5が論理“１”になることがわかる。たゞ
し、ビツトM1はビツトA1が論理“０”であるた
め論理“０”を保持する。
このようにして論理“１”になつたビツトM2
〜M5は、トランスフアーゲートT21〜T51を非活
性化し、トランスフアーゲートT22〜T52を活性
化するので、ポートP2〜P5はアドレスレジスタ
ARのビツトA2〜A5用に使用されるようになる。
たゞし、ポートP1はポートデータ用として機能
する。すなわち、プログラムにおけるJMP ６
AHの指定によつて、６OH〜６FHの16バイトの外
部メモリが使用可能なメモリ空間に組み入れら
れ、このうちのアクセスアドレスは４ビツトで特
定し得るため、ポートP2〜P5がその用に供され
るようになつたのである。
〜M5は、トランスフアーゲートT21〜T51を非活
性化し、トランスフアーゲートT22〜T52を活性
化するので、ポートP2〜P5はアドレスレジスタ
ARのビツトA2〜A5用に使用されるようになる。
たゞし、ポートP1はポートデータ用として機能
する。すなわち、プログラムにおけるJMP ６
AHの指定によつて、６OH〜６FHの16バイトの外
部メモリが使用可能なメモリ空間に組み入れら
れ、このうちのアクセスアドレスは４ビツトで特
定し得るため、ポートP2〜P5がその用に供され
るようになつたのである。
JMP ６AHの代りに、JMP ６８Hでも同様な
結果をもたらすが、JMP ６FHでは、アドレス
６FHが外部メモリの最大アドレスであるため、
ジヤンプした後の処理が厄介になる。なお、
JMP ７０HあるいはJMP ７０HあるいはJMP
７８HあるいはJMP ７AF等と指定すれば、ポ
ートP1〜P5がアドレスレジスタARのビツトA1〜
A5用に使用できるようになり、この場合には６
０H〜７FHの32バイトの外部メモリが使用可能な
メモリ空間に組み入れられることになる。
結果をもたらすが、JMP ６FHでは、アドレス
６FHが外部メモリの最大アドレスであるため、
ジヤンプした後の処理が厄介になる。なお、
JMP ７０HあるいはJMP ７０HあるいはJMP
７８HあるいはJMP ７AF等と指定すれば、ポ
ートP1〜P5がアドレスレジスタARのビツトA1〜
A5用に使用できるようになり、この場合には６
０H〜７FHの32バイトの外部メモリが使用可能な
メモリ空間に組み入れられることになる。
第１図においてトランスフアーゲートT11〜
T51とT12〜T52の代りに、２入力の論理積回路を
使用した実施例は容易に考えつけられよう。ま
た、第２図における否定論理積回路NA2とNA3
とによるフリツプフロツプは他の種類のフリツプ
フロツプで代替してもよい。
T51とT12〜T52の代りに、２入力の論理積回路を
使用した実施例は容易に考えつけられよう。ま
た、第２図における否定論理積回路NA2とNA3
とによるフリツプフロツプは他の種類のフリツプ
フロツプで代替してもよい。
本発明によれば、以上のような構成の採用によ
り、指定された外部メモリ容量に応答してポート
がポートデータ用からアドレス信号用に自動的に
切り換わるため、ポートの有効利用化を容易に行
なうことができるようになる。
り、指定された外部メモリ容量に応答してポート
がポートデータ用からアドレス信号用に自動的に
切り換わるため、ポートの有効利用化を容易に行
なうことができるようになる。
第１図は本発明の一実施例、第２図は該実施例
の詳細をそれぞれ示す。 AR…アドレスレジスタ、CO…比較器、GR…
ゲートレジスタ、T11，T12，T21，T22，T31，
T32，T41，T42，T51，T52…トランスフアーゲー
ト、B1，B2，B3，B4，B5…バツフア、I1，I2，
I3，I4，I5…インバータ、P1，P2，P3，P4，P5…
ポート。
の詳細をそれぞれ示す。 AR…アドレスレジスタ、CO…比較器、GR…
ゲートレジスタ、T11，T12，T21，T22，T31，
T32，T41，T42，T51，T52…トランスフアーゲー
ト、B1，B2，B3，B4，B5…バツフア、I1，I2，
I3，I4，I5…インバータ、P1，P2，P3，P4，P5…
ポート。
Claims (1)
- １ メモリのアドレスを指定するアドレスレジス
タと、メモリのアドレス空間の一部に対応する内
部メモリとを同一半導体基板上に有し、外部メモ
リにアドレスデータを与える複数のポートを有す
るマイクロコンピユータに於いて、前記アドレス
レジスタの指す番地が前記内部メモリに対応する
ものか又は前記外部メモリに対応するものかを判
定する手段と、該判定手段の結果に基き、前記ア
ドレスレジスタの内容の内外メモリ指定ビツトを
除く上位ビツトが“１”である場合はそれ以下の
下位ビツトを“１”にして記憶する記憶手段と、
前記判定手段の判定結果と前記記憶手段の“１”
の記憶内容とによつて前記アドレスレジスタの内
容であるアドレスデータのビツト数とそれを前記
外部メモリに伝える前記ポートの数を切り換える
切換手段とを有することを特徴とするアドレス切
換回路をもつ情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194896A JPS6086636A (ja) | 1983-10-18 | 1983-10-18 | アドレス切換回路をもつ情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194896A JPS6086636A (ja) | 1983-10-18 | 1983-10-18 | アドレス切換回路をもつ情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086636A JPS6086636A (ja) | 1985-05-16 |
| JPH0221620B2 true JPH0221620B2 (ja) | 1990-05-15 |
Family
ID=16332127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194896A Granted JPS6086636A (ja) | 1983-10-18 | 1983-10-18 | アドレス切換回路をもつ情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086636A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111863A (ja) * | 1984-06-26 | 1986-01-20 | Sharp Corp | マイクロコンピユ−タシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
| JPS57108935A (en) * | 1980-12-25 | 1982-07-07 | Mitsubishi Electric Corp | Program memory control system |
-
1983
- 1983-10-18 JP JP58194896A patent/JPS6086636A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
| JPS57108935A (en) * | 1980-12-25 | 1982-07-07 | Mitsubishi Electric Corp | Program memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6086636A (ja) | 1985-05-16 |
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