JPH05324486A

JPH05324486A - 記憶装置

Info

Publication number: JPH05324486A
Application number: JP5002424A
Authority: JP
Inventors: Hideaki Koreida; 秀昭是此田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-17
Filing date: 1993-01-11
Publication date: 1993-12-07
Also published as: KR930020457A; KR960004223B1

Abstract

(57)【要約】【目的】簡易な構成で、多数のユーザに対処可能な強
力な読出し禁止機能を実現することのできる記憶装置を
提供する。【構成】リセット後に、引き続いて所定のアドレスを
アクセスすることによって、Ｍ８に格納されている所定
情報が読出され、この所定情報によりフリップフロップ
１０、１１、ＮＯＲゲート１２、１３等からなる論理回
路でＭ４〜Ｍ７を外部からアクセスすることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリＩＣ等の記憶
装置に係り、特に記憶情報の機密の保持機能を有する記
憶装置に関する。

【０００２】

【従来の技術】一般に、メモリＩＣを利用した記憶装置
は、他の記憶装置、例えばフロッピーディスク、磁気テ
ープ等と比較して、読み出し、書き込みが高速で行え
る、消費電力が少ない、駆動機構が不要である等の利点
を有し、メモリーカード、メモリーモジュール等の形態
を取り、広く普及している。

【０００３】また、このようなメモリカード等では、標
準化が進み、この標準に準拠したものであれば異なるメ
ーカのものでも同様に使用できるようになってきてい
る。

【０００４】一方、メモリＩＣに保持される情報は、例
えば、プログラム、データ等であり、メーカ側では開発
に膨大な時間を費やしている。このため、他のメーカ、
あるいは個人が簡単に情報を取出させないようにするこ
とが望まれている。また、電子手帳等に使用されるメモ
リＩＣでは、個人的な使用においても、他人に知られた
くない情報を保存する場合も多く、情報の機密性は重要
な事項である。

【０００５】現状では、記憶装置に読出しに関する禁止
機能が無いものが多く、メモリＩＣ群とアドレスデコー
ダ等のロジックＩＣとその周辺部品による回路構成とな
っている。このため、第三者が簡単に記憶されている情
報を読出すことができ、機密が保持できないという問題
がある。

【０００６】また、読出し禁止機能を有する記憶装置と
しては、メモリＩＣの特定端子に印加されている電圧を
検出する電圧検出回路を設けたものや、特開平１−２７
７９４８号、特開平２−１６２４４２号、特開平４−２
６００７号公報等に示される装置が知られている。

【０００７】しかしながら、上述した電圧検知回路を有
する記憶装置では、メモリＩＣの端子に加える電圧を変
化させて読出し可能な電圧を容易に見付けることが可能
である。また、ユーザ毎に特定の電圧を割り振ったとし
ても数種程度であり、多くのユーザに対応することがで
きない。

【０００８】また、他の記憶装置では、例えば、記憶装
置と外部との情報の交換のためにマイコン制御用端子、
例えばシリアルコードの入力端子、クロック用端子等を
新たに設けなければならず、標準化の進んでいるものと
は異なった端子配列となるとともに、使用するシステム
側もマイコンの制御用回路およびソフトウェアの追加等
を余儀なくされ、構成が複雑なものとなってしまうとい
う問題がある。情報の読出し禁止解除のための暗号であ
るコードまたは暗号の変更を容易に行うことができず、
多数のユーザに対処することが困難であるという問題も
ある。比較的容易に情報を読出すことが可能であり、安
全性が十分でない等の問題がある。

【０００９】

【発明が解決しようとする課題】上述したように従来の
記憶装置では、情報の読出し禁止機能があっても、比較
的容易に情報を読出すことが可能であったり、構成が複
雑となったり、情報の読出し禁止解除のための暗号の変
更が困難である等の問題があった。

【００１０】本発明は、このような課題を解決すべく創
案されたもので、簡易な構成で、多数のユーザに対処可
能、かつ、強力な読出し禁止機能を実現することのでき
る記憶装置を提供しようとするものである。

【００１１】

【課題を解決するための手段】本発明の記憶装置は、メ
インシステム側からアドレスバスに所定のアドレス信号
を送り情報を読み書きする記憶装置であって、前記アド
レスバスに接続され前記アドレス信号に対応した情報を
格納するためのユーザ記憶手段と、複数の所定のアドレ
スにアクセス許可用の所定の情報が書き込まれているア
クセス制限用記憶手段を備え、前記記憶装置のリセット
に引き続き、前記メインシステム側から前記複数の所定
のアドレス信号を所定順序で前記アドレスバスに送った
場合には前記メインシステム側から前記ユーザ記憶手段
へのアクセスを可能にし、その他の場合には前記ユーザ
記憶手段へのアクセスを禁止するユーザメモリアクセス
制限手段とを具備したことを特徴とする。

【００１２】また、本発明の記憶装置は、メインシステ
ム側からアドレスバスに所定のアドレス信号を送り情報
を読み書きする記憶装置であって、前記アドレスバスに
接続され前記アドレス信号に対応した情報を格納するた
めのユーザ記憶手段と、前記メインシステム側からアク
セス可能とされ、所定のアドレスにアクセス許可用の所
定の情報が書き込まれているアクセス制限用記憶手段を
備え、前記メインシステム側から前記所定のアドレス信
号が前記アドレスバスに送られ、前記アクセス制限用記
憶手段から前記アクセス許可用の所定の情報が読み出さ
れた場合には前記メインシステム側から前記ユーザ記憶
手段へのアクセスを可能にし、その他の場合には前記ユ
ーザ記憶手段へのアクセスを禁止するユーザメモリアク
セス制限手段とを具備したことを特徴とする。

【００１３】

【作用】本発明の記憶装置では、アクセス許可用の所定
の情報が書き込まれたアクセス制限用記憶手段のユーザ
のみが知り得る所定のアドレスをアクセスすることによ
って、情報が格納されているユーザメモリを外部からア
クセスすることが可能となる。このため、簡単な構成で
高いセキュリティを確保することができる。

【００１４】また、アクセス制限用記憶手段のアクセス
許可用情報を書き込む場所（アドレス）は、製造時ある
いは使用時に容易に変更することができ、多数のユーザ
に対処することができる。

【００１５】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１６】図１、図２は、本発明の記憶装置の一実施
例であるメモリカードの構成を示す回路図であり、図
１、図２は連図である。

【００１７】これらの図において、１は本発明の特徴部
分であるセキュリティブロック、２、３はアドレスデコ
ーダ（７４ＨＣ１３９等）、Ｍ４〜Ｍ７はメモリカード
に保持すべき情報を格納するＲＡＭまたはＲＯＭを、そ
れぞれ示している。

【００１８】次に、セキュリティブロック１の構成につ
いて説明する。

【００１９】Ｍ８はＭ４〜Ｍ７の読出しを制限するため
の情報が格納されている記憶素子を、９はフリップフロ
ップ１０、１１を含むＩＣ（７４ＨＣ７４等）を、１
２、１３はＮＯＲゲートを、それぞれ示している。

【００２０】図３は、Ｍ８に入力されるアドレスとその
アドレスに格納されている４ビットのデータを示す図で
ある。同図に示すように、Ｍ８のアドレスＡＤＲＳ１に
は「００１１」が、アドレスＡＤＲＳ２には「１１０
０」が、その他のアドレスには「０１０１」が、それぞ
れ格納されている。なお、Ｍ８のアドレスＡＤＲＳ１に
は「００１０」、アドレスＡＤＲＳ２には「１０００」
を格納しておいてもよい。なお、フリップフロップ１
０、１１に入力されるデータ以外の未使用のデータは、
１でも０でもかまわない。

【００２１】そして、コンピュータ等のメインシステム
からのアドレスバス信号線Ａ０〜Ａ１８のうち、Ａ０〜
Ａ１７はＭ４〜Ｍ７のアドレス入力端子に接続されてお
り、Ａ０〜Ａ１４はセキュリティブロック１のＭ８のア
ドレス入力端子に入力されている。また、Ａ１８はアド
レスデコーダ２の入力端子Ａに接続されている。メイン
システムからの信号線ＣＥ１バー、ＣＥ２バー、ＯＥバ
ー、ＰＧＭバーは抵抗によりプルアップされており、さ
らにアドレスデコーダのＧバー端子に接続されている。
アドレスデコーダ２、３の出力である端子Ｙ０バー、Ｙ
１バーはＭ４〜Ｍ７の端子ＣＥバー、ＯＥバー、ＰＧＭ
バーに接続され、Ｙ２バーはＭ８の端子ＣＥバー、ＯＥ
バーに接続されており、入力されたアドレスに応じて記
憶素子を選択するようになっている。

【００２２】Ｍ８のデータ出力端子Ｄ０、Ｄ１、Ｄ２、
Ｄ３はＶccにプルアップされている。ＮＯＲゲート１２
の一方の入力はグラウンドレベルにプルダウンされてお
り、他方の入力はＭ８のデータ出力端子Ｄ０に接続され
ている。ＮＯＲゲート１２の出力はフリップフロップ１
０の端子１ＣＫに接続されている。Ｍ８のデータ出力端
子Ｄ１はフリップフロップ１０の端子１Ｄに入力されて
いる。また、端子１ＣＬＲバーはＶccにプルアップされ
ており、端子１ＰＲバーはリセット回路１４に接続され
ている。ＮＯＲゲート１３の一方の入力端子はＶccにプ
ルアップされていると共に、フリップフロップ１０の出
力端子１Ｑに接続されている。ＮＯＲゲート１３の他方
の入力端子はプルアップされていると共にＭ８のデータ
出力端子Ｄ２に接続されている。ＮＯＲゲート１３の出
力はフリップフロップ１１の端子２ＣＫに接続されてい
る。端子２ＣＬＲバーはＶccにプルアップされており、
端子２ＰＲバーはリセット回路１４に接続されている。
フリップフロップ１１の出力端子２ＱはＶccにプルアッ
プされていると共に、アドレスデコーダ２、３の入力端
子Ｂに接続されている。

【００２３】次に、上述した構成のメモリカードの動作
について説明する。

【００２４】図４は、フリップフロップ１０、１１の入
力(INPUTS)と出力(OUTPUTS) との関係を示すテーブルで
あり、図５は、アドレスデコーダ２、３の入力(INPUTS)
と出力(OUTPUTS) との関係を示すテーブルである。

【００２５】まず、電源を投入するとリセット回路１４
により所定時間をおいて「Ｌ」から「Ｈ」に変化した信
号がフリップフロップ１０、１１の端子１ＰＲバー、２
ＰＲバーに入力される。これは図４に示すテーブル
（２）の状態からテーブル（６）の状態を作るためのも
ので、このときフリップフロップ１０、１１の１Ｑ、２
Ｑは各々「Ｈ」に固定される。このため、図５のよう
に、アドレスデコーダ２、３のＡ、Ｇバー端子がいかな
る状態でもＢ端子が「Ｈ」であるため、Ｙ０バー、Ｙ１
バー端子が「Ｌ」となることはない。

【００２６】また、ＮＯＲゲート１２の一方の入力端子
はプルアップされ、他方の入力端子はプルダウンされて
いるため、ＮＯＲゲート１２からは信号「Ｌ」が出力さ
れて、フリップフロップ１０の端子１ＣＫに入力され
る。さらに、端子１Ｄはプルアップされているため
「Ｈ」になり、端子１Ｑには信号「Ｈ」が出力される。
このため、ＮＯＲゲート１３の少なくとも一方の入力は
「Ｈ」となるので、フリップフロップ１１の端子２ＣＫ
に入力される信号は「Ｌ」であり、端子２Ｄに入力され
る信号は「Ｈ」である。このとき、フリップフロップ１
１の端子２Ｑには「Ｈ」が出力される。端子２Ｑには
「Ｈ」が出力されるとアドレスデコーダ２、３の端子Ｙ
０、Ｙ１は「Ｈ」の状態だけになり、「Ｌ」になること
はないのでＭ４〜Ｍ７は選択されない。すなわち、この
状態でシステム側からＣＥ１バー、ＣＥ２バーを「Ｌ」
にしてアドレス信号を出力してもＭ４〜Ｍ７に格納され
ているデータを読出すことはできない。

【００２７】次に、システム側からＡ１８を「Ｌ」にす
るようなアドレス信号を出力するとアドレスデコーダ２
の端子Ｙ２が「Ｌ」になり、Ｍ８がイネーブルになり、
以降、アドレス信号に従ってＭ８に格納されているデー
タが端子Ｄ０、Ｄ１、Ｄ２、Ｄ３に現れるようになる。

【００２８】そして次に、ユーザだけが知っているアド
レスＡＤＲＳ１、アドレスＡＤＲＳ２を、順次、アクセ
スするとＭ４〜Ｍ７をアクセスすることが可能になる。
この場合の動作を以下に説明する。

【００２９】まず、システム側からアドレスＡＤＲＳ１
信号をアドレスバスに出力するとＭ８に格納されている
データ「００１１」が端子Ｄ０、Ｄ１、Ｄ２、Ｄ３に出
力される。このとき端子Ｄ１は「Ｌ」である。また、端
子Ｄ０も「Ｌ」であるからＮＯＲゲート１２の出力は
「Ｈ」になる。すなわち、端子１ＣＫは「Ｌ」から
「Ｈ」に変化する。これは図４に示すテーブルの（４）
の状態である。このときテーブルに示されているように
端子１Ｑの信号は「Ｌ」になる。また、端子Ｄ２、Ｄ３
は「Ｈ」であるのでフリップフロップ１１の端子２Ｄは
「Ｈ」、端子２ＣＫは「Ｌ」のままである。このため端
子２Ｑは「Ｈ」のままである。この後、アクセス終了し
てもＣＫは「Ｈ」から「Ｌ」となり、図４に示すテーブ
ルの（６）の状態となり、前記状態を持続する。

【００３０】次に、システム側からアドレスＡＤＲＳ２
信号をアドレスバスに出力するとＭ８に格納されている
データ「１１００」が端子Ｄ０、Ｄ１、Ｄ２、Ｄ３に出
力される。すると端子Ｄ１は「Ｈ」になる。また、端子
Ｄ０は「Ｈ」になるのでＮＯＲゲート１２の出力は
「Ｌ」の状態で変化ない。すなわち、フリップフロップ
１０の端子１ＣＫは「Ｌ」から「Ｌ」で変化ない。これ
は図４に示すテーブルの状態（６）にあたり、端子１Ｑ
に信号は変化せずに「Ｌ」である。また、端子Ｄ２、Ｄ
３は「Ｌ」であるのでフリップフロップ１１の端子２Ｄ
は「Ｌ」が入力され、端子２ＣＫに入力された信号は
「Ｌ」から「Ｈ」に変化する。これはテーブルに示す
（４）の状態であり、端子２Ｑに「Ｌ」が出力される。
この後、アクセス終了してもＣＫは「Ｈ」から「Ｌ」と
なり、図４に示すテーブルの（６）の状態となり、前記
状態を持続する。このためアドレスデコーダ２、３の端
子Ｂが「Ｌ」になり、図５のテーブルに示されているよ
うにＹ２は「Ｈ」になり、Ｍ８はディセーブルになって
機能を停止する。さらに、Ｙ０バー、Ｙ１バーを選択可
能になり、システム側からアドレスバスにアドレス信号
を出力することでＭ４〜Ｍ７のデータをアクセスするこ
とができる。

【００３１】次に、ユーザ以外がシステム側からアクセ
スしようとした場合、すなわち、リセット後、アドレス
ＡＤＲＳ１、アドレスＡＤＲＳ２以外をアクセスした場
合にはＭ４〜Ｍ７のデータを読出せないことを以下に説
明する。

【００３２】まず、アドレスＡＤＲＳ１をアクセスする
前に他のアドレスをアクセスした場合は信号「０１０
１」がＭ８のデータ端子Ｄ０、Ｄ１、Ｄ２、Ｄ３から出
力される。このときフリップフロップ１０の端子１Ｄに
は信号「Ｈ」が入力され、端子１ＣＫは信号が「Ｌ」か
ら「Ｈ」に変化する。そしてフリップフロップ１０の端
子１Ｑには信号「Ｈ」が出力されるのでフリップフロッ
プ１１の端子２Ｑは信号「Ｈ」が出力される。このため
アドレスデコーダ２、３の入力端子Ｂは「Ｈ」レベルに
なるのでＭ４〜Ｍ７は外部からはアクセスできない。

【００３３】次に、アドレスＡＤＲＳ１をアクセスした
後に他のアドレスをアクセスした場合を説明する。

【００３４】この場合は上述したように、アドレスＡＤ
ＲＳ１をアクセスするとフリップフロップ１０の出力端
子１Ｑは「Ｌ」になる。この後、他のアドレスをアクセ
スした場合はＭ８のデータ端子Ｄ０、Ｄ１、Ｄ２、Ｄ３
には「０１０１」が出力される。このため出力端子２Ｑ
は「Ｈ」になるのでアドレスデコーダ２、３の入力端子
Ｂは「Ｈ」レベルになり、Ｍ４〜Ｍ７は外部からはアク
セスできない。

【００３５】このようにリセット後、所定のアドレスＡ
ＤＲＳ１、アドレスＡＤＲＳ２を連続してアクセスしな
い限りＭ４〜Ｍ７に格納されているデータの読出し、書
替えはできないことになる。

【００３６】また、上述した構成では２つのフリップフ
ロップを用いてユーザのみが知り得る２つのアドレスを
連続的にアクセスすることで記憶素子のアクセスを可能
にしたが、１つのフリップフロップのみを用いて１つの
所定アドレスをアクセスするだけで記憶素子のアクセス
を可能にするようにしてもよいし、３つ以上のフリップ
フロップを用いて連続した３つ以上の所定アドレスをア
クセスするようにしてもよい。この場合、図１の記憶素
子８のデータＤ４〜Ｄ７も前記同様に使用することとな
る。

【００３７】さらに、上述した構成ではメモリカードを
分解し、内部の記憶素子に直接アクセスすることにより
データを読取られてしまうので、記憶素子内にフリップ
フロップおよび記憶部分等からなる、図１に示すセキュ
リティブロックを内蔵して一体的にモールドした複合素
子を実現すれば、セキュリティはさらに向上する。

【００３８】次に、他の実施例について説明する。

【００３９】図６は、本発明の記憶装置の他の実施例の
構成を示すもので、同図において５０は特定アドレスに
特定アドレスが書き込まれたアクセス制限用メモリであ
り、５１〜５４は、メモリカードに保持すべき情報を格
納するユーザ用メモリであるＲＡＭまたはＲＯＭをそれ
ぞれ示している。また、５５はアドレスデコーダ（７４
ＨＣ１３８等）、５６はアドレスコンパレータ（７４Ｈ
Ｃ６８０等）、５７は３ステートバッファであり、５８
はこれらのＩＣが接続された入出力端子、Ｒ１〜Ｒ１６
はプルアップ抵抗およびプルダウン抵抗を示している。

【００４０】メインシステムからの信号線ＷＥバー、Ｏ
Ｅバーは、抵抗によりプルアップされており、アクセス
制限用メモリ５０およびユーザ用メモリ５１〜５４の端
子ＷＥバー、ＯＥバーに接続されている。

【００４１】メインシステムからの信号線ＣＥ１バー、
ＲＥＧバーは、抵抗によりプルアップされ、３ステート
バッファ５７に接続されており、ＣＥ１バーは、アドレ
スデコーダ５５の端子ＧＡバーにも接続されている。ま
た、３ステートバッファ５７の出力は、アクセス制限用
メモリ５０の端子ＣＥバーに接続され、アクセス制限用
メモリ５０に対してメインシステムからアクセス可能に
構成されている。

【００４２】一方、各ユーザ用メモリ５１〜５４の端子
ＣＥバーは、アドレスデコーダ５５の端子Ｙ０バー、Ｙ
１バー、Ｙ２バー、Ｙ３バー、Ｙ４バーと接続されてい
る。また、このアドレスデコーダ５５の端子Ａ、Ｂには
アドレスバス信号線が接続されており、端子ＧＢバーに
は、アドレスコンパレータ５６の端子Ｙが接続されてい
る。そして、アドレスデコーダ５５は、この端子Ｙの出
力が「Ｌ」の時、動作可能状態となり、入出力端子５８
を介してメインシステムから、ユーザ用メモリ５１〜５
４へのアクセスが可能となるよう構成されている。

【００４３】アドレスコンパレータ５６は、端子Ｐ０〜
Ｐ３、Ａ１〜Ａ１２に入力されるデータが図７に示すよ
うに特定の時、および端子Ｃへの入力が「Ｈ」の時のみ
「Ｌ」となり、その後端子Ｃへの入力を「Ｈ」から
「Ｌ」に変化させることにより、前の状態すなわち出力
「Ｌ」の状態を持続させることができるよう構成されて
いる。この時、端子Ｃへの入力を「Ｈ」から「Ｌ」に変
化させ、この状態を維持すれば、この後、端子Ｐ０〜Ｐ
３、Ａ１〜Ａ１２にどんなデータが入力されようと、出
力「Ｌ」の状態は変わらない。このように、ユーザ用メ
モリ５１〜５４をアクセスしたい場合は、前記動作を行
った後もＣ端子は「Ｌ」の状態を持続させなければなら
ない。

【００４４】なお、本実施例では、８ビットのメモリ出
力を利用して、アドレスコンパレータ５６の端子Ｐ０〜
Ｐ３、Ａ１〜Ａ４がデータ信号線に接続されており、他
の端子Ａ５〜Ａ１２は、「Ｈ」状態に固定されている。
したがって、端子Ｐ０〜Ｐ３、Ａ１〜Ａ４に入力される
データが、図７に示す太線内の状態となれば、端子Ｙの
出力は「Ｌ」となる。なお、アドレスコンパレータ５６
の他の端子Ａ５〜Ａ１２をデータ信号線に接続してもよ
く、その組み合わせは任意に変更することができる。ま
た、メモリＩＣの出力数を増やして全ての端子Ｐ０〜Ｐ
３、Ａ１〜Ａ１２を使用するようにしてもよい。

【００４５】上記構成のこの実施例の記憶装置では、予
め、アクセス制限用メモリ５０の特定のアドレスに、図
７に示す太線内のいずれかの状態のデータを収容してお
き、他のアドレスには、図７に示す太線内のいずれとも
一致しないデータをランダムに収容しておく。

【００４６】そして、入出力端子５８を介してメインシ
ステムから、ユーザ用メモリ５１〜５４へアクセスする
場合は、まず、上記したアクセス制限用メモリ５０の特
定アドレスを読み出し、アドレスコンパレータ５６の端
子Ｐ０〜Ｐ３、Ａ１〜Ａ４にこのデータを入力すること
によってアドレスコンパレータ５６の端子Ｙの出力を
「Ｌ」とし、アドレスデコーダ５５を動作可能状態とす
る。これによって、ユーザ用メモリ５１〜５４へのアク
セスが可能となり、この後は、通常通り所望のアドレス
を入力してユーザ用メモリ５１〜５４へのアクセスを行
う。

【００４７】以上のようにこの実施例の記憶装置では、
アクセス制限用メモリ５０の特定アドレスに収容したデ
ータを読み出さなければ、ユーザ用メモリ５１〜５４へ
のアクセスを行うことができず、高いセキュリティを確
保することができる。また、アクセス制限用メモリ５０
として書き替え可能なメモリを使用することにより、個
人レベルで特定アドレスの設定を任意に行うことが可能
となり、多数のユーザに対処することができる。但し、
アドレスコンパレータ５６の制御用に１つの端子ＣＥ３
バーを追加し、メインシステム側の僅かな変更を必要と
する。

【００４８】なお、図８に示すように、アクセス制限用
メモリ５０のデータ信号線を他のユーザ用メモリ５１〜
５４と分離し、外部に解放しないようにすれば、特定ア
ドレスの設定を任意に行うことはできないが、セキュリ
ティーはさらに向上する。

【００４９】また、上記実施例では、アドレスコンパレ
ータ５６の出力Ｙによって、アドレスデコーダ５５のゲ
ートを制御する場合について説明したが、例えば、アド
レスコンパレータ５６の出力Ｙによって直接ユーザ用メ
モリ５１〜５４のアクセスを制御するようにしてもよ
い。

【００５０】さらに、アクセス制限用メモリ５０として
他のユーザ用メモリ５１〜５４と別にメモリＩＣを設け
ずに、ユーザ用メモリ５１〜５４の一部のメモリ空間を
アクセス制限用メモリ空間として使用することもでき
る。

【００５１】

【発明の効果】以上説明したように本発明の記憶装置に
よれば、簡易な構成で、多数のユーザに対処可能な強力
な読出し禁止機能を実現することができる。

【図面の簡単な説明】

【図１】本発明の記憶装置の一実施例であるメモリカー
ドの構成を示す回路図。

【図２】本発明の記憶装置の一実施例であるメモリカー
ドの構成を示す回路図であり、図１の連図。

【図３】Ｍ８に入力されるアドレスと格納されている４
ビットのデータを示す図。

【図４】フリップフロップ１０、１１の入力(INPUTS)と
出力(OUTPUTS) との関係を示すテーブル。

【図５】アドレスデコーダ２、３の入力(INPUTS)と出力
(OUTPUTS) との関係を示すテーブル。

【図６】他の実施例のメモリカードの構成を示す回路
図。

【図７】アドレスコンパレータ５６の機能を表すテーブ
ル。

【図８】さらに他の実施例のメモリカードの構成を示す
回路図。

【符号の説明】

１セキュリティブロック２、３アドレスデコーダ４〜７記憶素子８記憶素子（セキュリティ用）９２つのフリップフロップを含むＩＣ１０、１１フリップフロップ１２、１３ＮＯＲゲート

Claims

【特許請求の範囲】

【請求項１】メインシステム側からアドレスバスに所
定のアドレス信号を送り情報を読み書きする記憶装置で
あって、前記アドレスバスに接続され前記アドレス信号に対応し
た情報を格納するためのユーザ記憶手段と、複数の所定のアドレスにアクセス許可用の所定の情報が
書き込まれているアクセス制限用記憶手段を備え、前記
記憶装置のリセットに引き続き、前記メインシステム側
から前記複数の所定のアドレス信号を所定順序で前記ア
ドレスバスに送った場合には前記メインシステム側から
前記ユーザ記憶手段へのアクセスを可能にし、その他の
場合には前記ユーザ記憶手段へのアクセスを禁止するユ
ーザメモリアクセス制限手段とを具備したことを特徴と
する記憶装置。
【請求項２】前記ユーザ記憶手段は、複数のＲＡＭま
たはＲＯＭとアドレスデコーダとを具備し、前記ユーザメモリアクセス制限手段は、前記アドレスバ
スから前記所定のアドレスを示すアドレス信号が送られ
てきたときに、前記アクセス制限用メモリに格納された
前記アクセス許可用の所定の情報を読出し、この情報に
基づいて前記アドレスデコーダを制御して前記複数のＲ
ＡＭまたはＲＯＭのアクセスを可能にすることを特徴と
する請求項１記載の記憶装置。
【請求項３】メインシステム側からアドレスバスに所
定のアドレス信号を送り情報を読み書きする記憶装置で
あって、前記アドレスバスに接続され前記アドレス信号に対応し
た情報を格納するためのユーザ記憶手段と、前記メインシステム側からアクセス可能とされ、所定の
アドレスにアクセス許可用の所定の情報が書き込まれて
いるアクセス制限用記憶手段を備え、前記メインシステ
ム側から前記所定のアドレス信号が前記アドレスバスに
送られ、前記アクセス制限用記憶手段から前記アクセス
許可用の所定の情報が読み出された場合には前記メイン
システム側から前記ユーザ記憶手段へのアクセスを可能
にし、その他の場合には前記ユーザ記憶手段へのアクセ
スを禁止するユーザメモリアクセス制限手段とを具備し
たことを特徴とする記憶装置。
【請求項４】前記アクセス制限用記憶手段は、前記メ
インシステム側から所望のアドレスに前記アクセス許可
用の所定の情報を書きみ込可能に構成されていることを
特徴とする請求項３記載の記憶装置。
【請求項５】前記ユーザ記憶手段および前記ユーザメ
モリアクセス制限手段とが一体的にモールドされている
ことを特徴とする請求項１乃至４記載の記憶装置。