JPH0628245A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0628245A JPH0628245A JP4180983A JP18098392A JPH0628245A JP H0628245 A JPH0628245 A JP H0628245A JP 4180983 A JP4180983 A JP 4180983A JP 18098392 A JP18098392 A JP 18098392A JP H0628245 A JPH0628245 A JP H0628245A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- external
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 メモリ拡張した場合の消費電力増加を抑制
し、また不要輻射を低減出来るマイクロコンピュータの
提供を目的とする。 【構成】 CPUが発生する内部アドレス信号ａn 〜ａ0
が外部のアドレス空間(17)を指定しているか否かを検出
するデコード回路６と、このデコード回路６により外部
のアドレス空間(17)に対するアクセスが検出された場合
にのみ内部アドレス信号ａn 〜ａ0 ，リード信号#r，ラ
イト信号#wをそれぞれ外部アドレス信号Ａn 〜Ａ0 , 外
部リード信号#R, 外部ライト信号#Wとしてマイクロコン
ピュータ１外部へ出力する出力バッファ11, 14等, 15,
16, 30, 31等を備えている。
し、また不要輻射を低減出来るマイクロコンピュータの
提供を目的とする。 【構成】 CPUが発生する内部アドレス信号ａn 〜ａ0
が外部のアドレス空間(17)を指定しているか否かを検出
するデコード回路６と、このデコード回路６により外部
のアドレス空間(17)に対するアクセスが検出された場合
にのみ内部アドレス信号ａn 〜ａ0 ，リード信号#r，ラ
イト信号#wをそれぞれ外部アドレス信号Ａn 〜Ａ0 , 外
部リード信号#R, 外部ライト信号#Wとしてマイクロコン
ピュータ１外部へ出力する出力バッファ11, 14等, 15,
16, 30, 31等を備えている。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に所謂シングルチップマイクロコンピュータに
おいてそのチップ外部にメモリ空間を拡張する際の接続
の改善に関する。
関し、特に所謂シングルチップマイクロコンピュータに
おいてそのチップ外部にメモリ空間を拡張する際の接続
の改善に関する。
【０００２】
【従来の技術】単一の半導体基板上に中央処理装置（以
下、 CPUという), ROM, RAM,入出力ポートなどの機能を
集積したシングルチップマイクロコンピュータは既に一
般に広く普及している。これらの中には、内蔵している
メモリのみではメモリ容量が不足する場合に入出力ポー
ト等を通じて内部バスを外部に拡張する機能を有するも
のもある。
下、 CPUという), ROM, RAM,入出力ポートなどの機能を
集積したシングルチップマイクロコンピュータは既に一
般に広く普及している。これらの中には、内蔵している
メモリのみではメモリ容量が不足する場合に入出力ポー
ト等を通じて内部バスを外部に拡張する機能を有するも
のもある。
【０００３】そのようなシングルチップマイクロコンピ
ュータの一例として、三菱電機株式会社製のM50747-XXX
SP/FP がある。このマイクロコンピュータのメモリ空間
拡張の方法については同社発行の「M50747-XXXSP/FP ユ
ーザーズマニュアル」に詳細に説明されている。
ュータの一例として、三菱電機株式会社製のM50747-XXX
SP/FP がある。このマイクロコンピュータのメモリ空間
拡張の方法については同社発行の「M50747-XXXSP/FP ユ
ーザーズマニュアル」に詳細に説明されている。
【０００４】図７は上述の従来のマイクロコンピュータ
における外部メモリ拡張時の構成を示すブロック図であ
る。
における外部メモリ拡張時の構成を示すブロック図であ
る。
【０００５】図７において、参照符号１はマイクロコン
ピュータを、17は外部メモリをそれぞれ示している。マ
イクロコンピュータ１内には、CPU2，内部メモリ５が備
えられており、両者間はアドレスバス３及びデータバス
４にて接続されている。
ピュータを、17は外部メモリをそれぞれ示している。マ
イクロコンピュータ１内には、CPU2，内部メモリ５が備
えられており、両者間はアドレスバス３及びデータバス
４にて接続されている。
【０００６】CPU2からは内部アドレス信号ａn 〜ａ0 が
アドレスバス３へ出力される他、メモリからデータを読
み出すためのリード信号#r(#はローアクティブを示す)
及びメモリにデータを書き込むためのライト信号#wが出
力される。リード信号#rは内部メモリ５に与えられる
他、２入力の AND回路８の負論理の入力端子及び出力バ
ッファ15にも与えられている。また、ライト信号#wは内
部メモリ５に与えられる他、インバータ７及び出力バッ
ファ16にも与えられている。
アドレスバス３へ出力される他、メモリからデータを読
み出すためのリード信号#r(#はローアクティブを示す)
及びメモリにデータを書き込むためのライト信号#wが出
力される。リード信号#rは内部メモリ５に与えられる
他、２入力の AND回路８の負論理の入力端子及び出力バ
ッファ15にも与えられている。また、ライト信号#wは内
部メモリ５に与えられる他、インバータ７及び出力バッ
ファ16にも与えられている。
【０００７】CPU2からアドレスバス３へ出力される内部
アドレス信号ａn 〜ａ0 は内部メモリ５に与えられる
他、デコード回路６にも与えられ、更に各ビットが出力
バッファ９, 10等を介してマイクロコンピュータ１外部
へ出力される。なお、図７には内部アドレス信号ａn 〜
ａ0 の外部出力用の出力バッファは内部アドレス信号ａ
n 用の参照符号９と内部アドレス信号ａ0 用の参照符号
10のみを示してある。
アドレス信号ａn 〜ａ0 は内部メモリ５に与えられる
他、デコード回路６にも与えられ、更に各ビットが出力
バッファ９, 10等を介してマイクロコンピュータ１外部
へ出力される。なお、図７には内部アドレス信号ａn 〜
ａ0 の外部出力用の出力バッファは内部アドレス信号ａ
n 用の参照符号９と内部アドレス信号ａ0 用の参照符号
10のみを示してある。
【０００８】なお、これらの内部アドレス信号ａn 〜ａ
0 が出力バッファ９, 10等を介してマイクロコンピュー
タ１外部へ出力された場合には外部アドレス信号Ａn 〜
Ａ0として外部メモリ17に与えられる。また、デコード
回路６の出力信号Ｃは前述の２入力の AND回路８の他方
の入力に与えられている。
0 が出力バッファ９, 10等を介してマイクロコンピュー
タ１外部へ出力された場合には外部アドレス信号Ａn 〜
Ａ0として外部メモリ17に与えられる。また、デコード
回路６の出力信号Ｃは前述の２入力の AND回路８の他方
の入力に与えられている。
【０００９】データバス４はCPU2と内部メモリ５とを接
続していて相互間でデータを送受する他、各データ信号
ｄn 〜ｄ0 が出力バッファ11, 14等を介してマイクロコ
ンピュータ１外部へ外部データ信号Ｄn 〜Ｄ0 として出
力され、また外部データ信号Ｄn 〜Ｄ0 が入力バッファ
12, 13等を介してデータ信号ｄn 〜ｄ0 としてデータバ
ス４に入力されるようになっている。但し、図７ではデ
ータ信号ｄn を外部データ信号Ｄn として出力する出力
バッファ11と、データ信号ｄ0 を外部データ信号Ｄ0 と
して出力する出力バッファ14と、外部データ信号Ｄn を
データ信号ｄn として入力する入力バッファ12と、外部
データ信号Ｄ0 をデータ信号ｄ0 として入力する入力バ
ッファ13とのみが示されている。
続していて相互間でデータを送受する他、各データ信号
ｄn 〜ｄ0 が出力バッファ11, 14等を介してマイクロコ
ンピュータ１外部へ外部データ信号Ｄn 〜Ｄ0 として出
力され、また外部データ信号Ｄn 〜Ｄ0 が入力バッファ
12, 13等を介してデータ信号ｄn 〜ｄ0 としてデータバ
ス４に入力されるようになっている。但し、図７ではデ
ータ信号ｄn を外部データ信号Ｄn として出力する出力
バッファ11と、データ信号ｄ0 を外部データ信号Ｄ0 と
して出力する出力バッファ14と、外部データ信号Ｄn を
データ信号ｄn として入力する入力バッファ12と、外部
データ信号Ｄ0 をデータ信号ｄ0 として入力する入力バ
ッファ13とのみが示されている。
【００１０】各出力バッファ11, 14等はインバータ７の
出力信号により制御され、また各入力バッファ12, 13等
は２入力の AND回路８の出力信号により制御される。
出力信号により制御され、また各入力バッファ12, 13等
は２入力の AND回路８の出力信号により制御される。
【００１１】図９は上述のデコード回路６の具体的構成
を示すブロック図である。図９において、参照符号18は
４入力 AND回路を示しており、CPU2から出力される内部
アドレス信号ａn 〜ａ0 (本実施例ではａ15〜ａ0 の16
ビット) の内の上位４ビットａ15〜ａ12を入力とする。
参照符号19は８入力 NOR回路を示しており、同じく上位
８ビットａ15〜ａ8 を入力とする。また、参照符号20は
２入力 NOR回路を示しており、４入力 AND回路18の出力
と８入力 NOR回路19の出力とを入力とし、この出力信号
が信号Ｃである。
を示すブロック図である。図９において、参照符号18は
４入力 AND回路を示しており、CPU2から出力される内部
アドレス信号ａn 〜ａ0 (本実施例ではａ15〜ａ0 の16
ビット) の内の上位４ビットａ15〜ａ12を入力とする。
参照符号19は８入力 NOR回路を示しており、同じく上位
８ビットａ15〜ａ8 を入力とする。また、参照符号20は
２入力 NOR回路を示しており、４入力 AND回路18の出力
と８入力 NOR回路19の出力とを入力とし、この出力信号
が信号Ｃである。
【００１２】図１０は図７に示されている従来のマイク
ロコンピュータ１がアクセス可能な全アドレス空間のメ
モリ配置を示す模式図である。ここでは、内部RAM はア
ドレス000016〜00FF16 (16は16進数を表す) の領域に、
内部ROM はアドレスF00016〜FFFF16の領域にそれぞれ割
り当てられている。この内部RAM 領域と内部ROM 領域と
を併せた領域が図７に示されている内部メモリ５の領域
に相当している。なお、アドレス010016〜EFFF16は外部
メモリ17の領域に割り当てられている。
ロコンピュータ１がアクセス可能な全アドレス空間のメ
モリ配置を示す模式図である。ここでは、内部RAM はア
ドレス000016〜00FF16 (16は16進数を表す) の領域に、
内部ROM はアドレスF00016〜FFFF16の領域にそれぞれ割
り当てられている。この内部RAM 領域と内部ROM 領域と
を併せた領域が図７に示されている内部メモリ５の領域
に相当している。なお、アドレス010016〜EFFF16は外部
メモリ17の領域に割り当てられている。
【００１３】次に、上述のような従来のマイクロコンピ
ュータの動作について、特に外部アドレス信号Ａn 〜Ａ
0 , 外部リード信号#R, 外部ライト信号#W及び外部デー
タ信号Ｄn 〜Ｄ0 の状態を示す図８のタイミングチャー
トを参照して説明する。
ュータの動作について、特に外部アドレス信号Ａn 〜Ａ
0 , 外部リード信号#R, 外部ライト信号#W及び外部デー
タ信号Ｄn 〜Ｄ0 の状態を示す図８のタイミングチャー
トを参照して説明する。
【００１４】CPU2は特定のメモリをアクセスするために
内部アドレス信号ａn 〜ａ0 をアドレスバス３へ出力す
る。この内部アドレス信号ａn 〜ａ0 はアドレスバス３
を介して内部メモリ５に与えられると共に、出力バッフ
ァ９及び10等を介してマイクロコンピュータ１外部へ外
部アドレスＡn 〜Ａ0 として、図８(a) に示されている
ように、出力されて外部メモリ17に与えられ、またデコ
ード回路６に与えられてデコードされることによりCPU2
が指定したアドレスのメモリが選択される。
内部アドレス信号ａn 〜ａ0 をアドレスバス３へ出力す
る。この内部アドレス信号ａn 〜ａ0 はアドレスバス３
を介して内部メモリ５に与えられると共に、出力バッフ
ァ９及び10等を介してマイクロコンピュータ１外部へ外
部アドレスＡn 〜Ａ0 として、図８(a) に示されている
ように、出力されて外部メモリ17に与えられ、またデコ
ード回路６に与えられてデコードされることによりCPU2
が指定したアドレスのメモリが選択される。
【００１５】まず、内部メモリ５が選択された場合につ
いて説明する。たとえば、内部メモリ５の図１０に示さ
れている内部RAM のアドレス000016を読み出す場合には
対応する内部アドレス信号ａn 〜ａ0 がCPU2からアドレ
スバス３へ出力され、デコード回路６及び内部メモリ５
に与えられる
いて説明する。たとえば、内部メモリ５の図１０に示さ
れている内部RAM のアドレス000016を読み出す場合には
対応する内部アドレス信号ａn 〜ａ0 がCPU2からアドレ
スバス３へ出力され、デコード回路６及び内部メモリ５
に与えられる
【００１６】デコード回路６はこの内部アドレス信号ａ
n 〜ａ0 をデコードするが、この場合にはその出力信号
Ｃは”０”になる。この信号Ｃが２入力 AND回路８に入
力される。信号Ｃが”０”であるので、２入力 AND回路
８の出力は”０”になる。従って、この２入力 AND回路
８の出力により制御される入力バッファ12及び13は非動
作状態になり、外部メモリ17からマイクロコンピュータ
１へのデータ入力は禁じられる。
n 〜ａ0 をデコードするが、この場合にはその出力信号
Ｃは”０”になる。この信号Ｃが２入力 AND回路８に入
力される。信号Ｃが”０”であるので、２入力 AND回路
８の出力は”０”になる。従って、この２入力 AND回路
８の出力により制御される入力バッファ12及び13は非動
作状態になり、外部メモリ17からマイクロコンピュータ
１へのデータ入力は禁じられる。
【００１７】続いてCPU2からリード信号#rが出力される
とこれが内部メモリ５に与えられるので、内部メモリ５
の内部RAM の番地000016のデータがデータバス４へ出力
され、CPU2はデータバス４の内容を読み込む。この際同
時に、リード信号#rは出力バッファ15を介して外部リー
ド信号#Rとして、図８(b) に示されているように、外部
メモリ17へ出力される。しかしこの場合、外部メモリ17
に与えられている外部アドレス信号Ａn 〜Ａ0 に対応す
るアドレスが外部メモリ17にはないので、図８(d) に示
されているように、外部メモリ17から外部データ信号Ｄ
n 〜Ｄ0 が出力されることはない。
とこれが内部メモリ５に与えられるので、内部メモリ５
の内部RAM の番地000016のデータがデータバス４へ出力
され、CPU2はデータバス４の内容を読み込む。この際同
時に、リード信号#rは出力バッファ15を介して外部リー
ド信号#Rとして、図８(b) に示されているように、外部
メモリ17へ出力される。しかしこの場合、外部メモリ17
に与えられている外部アドレス信号Ａn 〜Ａ0 に対応す
るアドレスが外部メモリ17にはないので、図８(d) に示
されているように、外部メモリ17から外部データ信号Ｄ
n 〜Ｄ0 が出力されることはない。
【００１８】CPU2が内部メモリ５にデータを書込む場合
は、当該データをデータバス４へ出力し、ライト信号#w
を出力することにより、内部RAM の番地000016にデータ
が書き込まれる。同時に、ライト信号#wは出力バッファ
16を介して外部ライト信号#Wとして、図８(c) に示され
ているように、外部メモリ17へ出力される。また、デー
タバス４へCPU2から出力されているデータの値は出力バ
ッファ11,14等を通じて外部データ信号Ｄn 〜Ｄ0 とし
て、図８(d) に示されているように、マイクロコンピュ
ータ１外部へ出力される。しかし、外部メモリ17には対
応するアドレスがないので、外部メモリ17にこれらの外
部データ信号Ｄn 〜Ｄ0 データが書き込まれることはな
い。
は、当該データをデータバス４へ出力し、ライト信号#w
を出力することにより、内部RAM の番地000016にデータ
が書き込まれる。同時に、ライト信号#wは出力バッファ
16を介して外部ライト信号#Wとして、図８(c) に示され
ているように、外部メモリ17へ出力される。また、デー
タバス４へCPU2から出力されているデータの値は出力バ
ッファ11,14等を通じて外部データ信号Ｄn 〜Ｄ0 とし
て、図８(d) に示されているように、マイクロコンピュ
ータ１外部へ出力される。しかし、外部メモリ17には対
応するアドレスがないので、外部メモリ17にこれらの外
部データ信号Ｄn 〜Ｄ0 データが書き込まれることはな
い。
【００１９】次に、外部メモリ17が選択された場合につ
いて説明する。たとえば図１０に示されている外部メモ
リのアドレス010016が指定された場合、対応する内部ア
ドレス信号ａn 〜ａ0 がCPU2からアドレスバス３へ出力
される。この場合、デコード回路６の出力信号Ｃは”
１”になる。
いて説明する。たとえば図１０に示されている外部メモ
リのアドレス010016が指定された場合、対応する内部ア
ドレス信号ａn 〜ａ0 がCPU2からアドレスバス３へ出力
される。この場合、デコード回路６の出力信号Ｃは”
１”になる。
【００２０】そして、CPU2がデータを書込む場合、CPU2
からデータをデータバス４へ出力すると共にライト信号
#wに”０”を出力すると、２入力の AND回路８の出力信
号は”１”になるので、出力バッファ11及び14が動作状
態になる。またライト信号#wは出力バッファ16を介して
外部ライト信号#Wとして、図８(c) に示されているよう
に、外部メモリ17へ出力される。これと同時に、前述の
ように出力バッファ11及び14が動作状態になるので、デ
ータバス４の内容が出力バッファ11及び14を介して、図
８(d) に示されているように、外部データ信号Ｄn 〜Ｄ
0 として外部メモリ17へ出力される。これにより、外部
メモリ17のアドレス010016にデータが書き込まれる。
からデータをデータバス４へ出力すると共にライト信号
#wに”０”を出力すると、２入力の AND回路８の出力信
号は”１”になるので、出力バッファ11及び14が動作状
態になる。またライト信号#wは出力バッファ16を介して
外部ライト信号#Wとして、図８(c) に示されているよう
に、外部メモリ17へ出力される。これと同時に、前述の
ように出力バッファ11及び14が動作状態になるので、デ
ータバス４の内容が出力バッファ11及び14を介して、図
８(d) に示されているように、外部データ信号Ｄn 〜Ｄ
0 として外部メモリ17へ出力される。これにより、外部
メモリ17のアドレス010016にデータが書き込まれる。
【００２１】CPU2がデータを読み込む場合は、CPU2から
リード信号#rに”０”を出力すると、これが出力バッフ
ァ15を介して外部リード信号#Rとして、図８(b) に示さ
れているように、外部メモリ17へ出力される。これと同
時に、ライト信号#wが２入力AND回路８に入力されるの
でその出力は”１”になる。これにより、入力バッファ
12及び13が動作状態になるので、外部メモリ17のアドレ
ス010016のデータが図８(d) に示されているように、外
部データ信号Ｄn 〜Ｄ0 として外部メモリ17から出力さ
る。この外部データ信号ｄn 〜ｄ0 Ｄn 〜Ｄ0 は入力バ
ッファ12及び13を介してデータバス４へ入力されるの
で、CPU2はデータバス４を介してこのデータを読み込
む。
リード信号#rに”０”を出力すると、これが出力バッフ
ァ15を介して外部リード信号#Rとして、図８(b) に示さ
れているように、外部メモリ17へ出力される。これと同
時に、ライト信号#wが２入力AND回路８に入力されるの
でその出力は”１”になる。これにより、入力バッファ
12及び13が動作状態になるので、外部メモリ17のアドレ
ス010016のデータが図８(d) に示されているように、外
部データ信号Ｄn 〜Ｄ0 として外部メモリ17から出力さ
る。この外部データ信号ｄn 〜ｄ0 Ｄn 〜Ｄ0 は入力バ
ッファ12及び13を介してデータバス４へ入力されるの
で、CPU2はデータバス４を介してこのデータを読み込
む。
【００２２】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、マイクロコ
ンピュータ内部のアドレス信号, リード信号, ライト信
号がそのまま外部へ出力されており、マイクロコンピュ
ータの内部メモリアクセス時にもアドレス信号,リード
信号, ライト信号がマイクロコンピュータ外部へ出力さ
れるため、出力時の充放電により消費電力が増加し、ま
た外部メモリでは使用しないタイミングの信号が出力さ
れるため、不要輻射が多くなるなどの問題がある。
ュータは以上のように構成されているので、マイクロコ
ンピュータ内部のアドレス信号, リード信号, ライト信
号がそのまま外部へ出力されており、マイクロコンピュ
ータの内部メモリアクセス時にもアドレス信号,リード
信号, ライト信号がマイクロコンピュータ外部へ出力さ
れるため、出力時の充放電により消費電力が増加し、ま
た外部メモリでは使用しないタイミングの信号が出力さ
れるため、不要輻射が多くなるなどの問題がある。
【００２３】本発明はこのような事情に鑑みてなされた
ものであり、メモリ拡張した場合の消費電力増加を抑制
し、また不要輻射を低減出来るマイクロコンピュータの
提供を目的とする。
ものであり、メモリ拡張した場合の消費電力増加を抑制
し、また不要輻射を低減出来るマイクロコンピュータの
提供を目的とする。
【００２４】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、 CPUが発生するアドレス信号が外部のア
ドレス空間であるか否かを検出する手段と、この手段に
より外部のアドレス空間に対するアクセスが検出された
場合にのみアドレス信号，リード信号，ライト信号をそ
れぞれ外部アドレス信号, 外部リード信号, 外部ライト
信号としてマイクロコンピュータ外部へ出力する手段を
備えている。
ンピュータは、 CPUが発生するアドレス信号が外部のア
ドレス空間であるか否かを検出する手段と、この手段に
より外部のアドレス空間に対するアクセスが検出された
場合にのみアドレス信号，リード信号，ライト信号をそ
れぞれ外部アドレス信号, 外部リード信号, 外部ライト
信号としてマイクロコンピュータ外部へ出力する手段を
備えている。
【００２５】
【作用】本発明のマイクロコンピュータでは、アドレス
信号が外部に拡張されたアドレス空間をアクセスする場
合にのみ、アドレス信号, リード信号, ライト信号が外
部へ出力され、それ以外の場合には外部へは出力されな
い。
信号が外部に拡張されたアドレス空間をアクセスする場
合にのみ、アドレス信号, リード信号, ライト信号が外
部へ出力され、それ以外の場合には外部へは出力されな
い。
【００２６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２７】図１は本発明に係るマイクロコンピュータ
の一実施例の構成を示すブロック図である。なお、この
図１においては、前述の従来例の説明で参照した図７と
同一の参照符号は同一又は相当部分を示している。
の一実施例の構成を示すブロック図である。なお、この
図１においては、前述の従来例の説明で参照した図７と
同一の参照符号は同一又は相当部分を示している。
【００２８】図１において、参照符号１はマイクロコン
ピュータを、17は外部メモリをそれぞれ示している。マ
イクロコンピュータ１内には、CPU2，内部メモリ５が備
えられており、両者間はアドレスバス３及びデータバス
４にて接続されている。
ピュータを、17は外部メモリをそれぞれ示している。マ
イクロコンピュータ１内には、CPU2，内部メモリ５が備
えられており、両者間はアドレスバス３及びデータバス
４にて接続されている。
【００２９】CPU2からは内部アドレス信号ａn 〜ａ0 が
アドレスバス３へ出力される他、メモリからデータを読
み出すためのリード信号#r(#はローアクティブを示す)
及びメモリにデータを書き込むためのライト信号#wが出
力される。リード信号#rは内部メモリ５に与えられる
他、２入力の AND回路８の負論理の入力端子にも与えら
れている。また、ライト信号#wは内部メモリ５に与えら
れる他、２入力の AND回路70の負論理の入力端子にも与
えられている。
アドレスバス３へ出力される他、メモリからデータを読
み出すためのリード信号#r(#はローアクティブを示す)
及びメモリにデータを書き込むためのライト信号#wが出
力される。リード信号#rは内部メモリ５に与えられる
他、２入力の AND回路８の負論理の入力端子にも与えら
れている。また、ライト信号#wは内部メモリ５に与えら
れる他、２入力の AND回路70の負論理の入力端子にも与
えられている。
【００３０】CPU2からアドレスバス３へ出力される内部
アドレス信号ａn 〜ａ0 は内部メモリ５に与えられる
他、デコード回路６にも与えられ、更に各ビットが出力
バッファ30, 31等を介してマイクロコンピュータ１外部
へ出力される。なお、図１には内部アドレス信号ａn 〜
ａ0 の外部出力用の出力バッファは内部アドレス信号ａ
n 用の参照符号30と内部アドレス信号ａ0 用の参照符号
31のみを示してある。
アドレス信号ａn 〜ａ0 は内部メモリ５に与えられる
他、デコード回路６にも与えられ、更に各ビットが出力
バッファ30, 31等を介してマイクロコンピュータ１外部
へ出力される。なお、図１には内部アドレス信号ａn 〜
ａ0 の外部出力用の出力バッファは内部アドレス信号ａ
n 用の参照符号30と内部アドレス信号ａ0 用の参照符号
31のみを示してある。
【００３１】なお、これらの内部アドレス信号ａn 〜ａ
0 が出力バッファ30, 31等を介してマイクロコンピュー
タ１外部へ出力された場合には外部アドレス信号Ａn 〜
Ａ0として外部メモリ17に与えられる。また、デコード
回路６の出力信号Ｃは前述の２入力の AND回路８及び70
の他方の入力に与えられると共に、上述の出力バッファ
30, 31等にも与えられてこれらを制御する。
0 が出力バッファ30, 31等を介してマイクロコンピュー
タ１外部へ出力された場合には外部アドレス信号Ａn 〜
Ａ0として外部メモリ17に与えられる。また、デコード
回路６の出力信号Ｃは前述の２入力の AND回路８及び70
の他方の入力に与えられると共に、上述の出力バッファ
30, 31等にも与えられてこれらを制御する。
【００３２】データバス４はCPU2と内部メモリ５とを接
続していて相互間でデータを送受する他、各データ信号
ｄn 〜ｄ0 が出力バッファ11, 14等を介してマイクロコ
ンピュータ１外部へ外部データ信号Ｄn 〜Ｄ0 として出
力され、また外部データ信号Ｄn 〜Ｄ0 が入力バッファ
12, 13等を介してデータ信号ｄn 〜ｄ0 としてデータバ
ス４に入力されるようになっている。但し、図７ではデ
ータ信号ｄn を外部データ信号Ｄn として出力する出力
バッファ11と、データ信号ｄ0 を外部データ信号Ｄ0 と
して出力する出力バッファ14と、外部データ信号Ｄn を
データ信号ｄn として入力する入力バッファ12と、外部
データ信号Ｄ0 をデータ信号ｄ0 として入力する入力バ
ッファ13とのみが示されている。
続していて相互間でデータを送受する他、各データ信号
ｄn 〜ｄ0 が出力バッファ11, 14等を介してマイクロコ
ンピュータ１外部へ外部データ信号Ｄn 〜Ｄ0 として出
力され、また外部データ信号Ｄn 〜Ｄ0 が入力バッファ
12, 13等を介してデータ信号ｄn 〜ｄ0 としてデータバ
ス４に入力されるようになっている。但し、図７ではデ
ータ信号ｄn を外部データ信号Ｄn として出力する出力
バッファ11と、データ信号ｄ0 を外部データ信号Ｄ0 と
して出力する出力バッファ14と、外部データ信号Ｄn を
データ信号ｄn として入力する入力バッファ12と、外部
データ信号Ｄ0 をデータ信号ｄ0 として入力する入力バ
ッファ13とのみが示されている。
【００３３】各出力バッファ11, 14等は２入力の AND回
路70の出力信号により制御される。また各入力バッファ
12, 13等は２入力の AND回路８の出力信号により制御さ
れる。
路70の出力信号により制御される。また各入力バッファ
12, 13等は２入力の AND回路８の出力信号により制御さ
れる。
【００３４】また、２入力の AND回路８の出力信号はイ
ンバータ32の入力にも与えられており、このインバータ
32の出力が出力バッファ15を介して外部リード信号#Rと
して外部メモリ17に与えられ、更に２入力の AND回路70
の出力信号はインバータ33の入力にも与えられており、
このインバータ33の出力が出力バッファ16を介して外部
ライト信号#Wとして外部メモリ17に与えられている。
ンバータ32の入力にも与えられており、このインバータ
32の出力が出力バッファ15を介して外部リード信号#Rと
して外部メモリ17に与えられ、更に２入力の AND回路70
の出力信号はインバータ33の入力にも与えられており、
このインバータ33の出力が出力バッファ16を介して外部
ライト信号#Wとして外部メモリ17に与えられている。
【００３５】なお、本発明のマイクロコンピュータ１の
デコード回路６の構成は前述の従来のマイクロコンピュ
ータと同様であり、図９に示されているように構成され
ている。また、本発明のマイクロコンピュータ１がアク
セス可能な全アドレス空間のメモリ配置は、図１０の模
式図に示されている前述の従来のマイクロコンピュータ
と同様であるので、説明は省略する。
デコード回路６の構成は前述の従来のマイクロコンピュ
ータと同様であり、図９に示されているように構成され
ている。また、本発明のマイクロコンピュータ１がアク
セス可能な全アドレス空間のメモリ配置は、図１０の模
式図に示されている前述の従来のマイクロコンピュータ
と同様であるので、説明は省略する。
【００３６】次に、上述のような構成の本発明のマイク
ロコンピュータの動作について、特に外部アドレス信号
Ａn 〜Ａ0 , 外部リード信号#R, 外部ライト信号#W及び
外部データ信号Ｄn 〜Ｄ0 の状態を示す図２のタイミン
グチャートを参照して説明する。
ロコンピュータの動作について、特に外部アドレス信号
Ａn 〜Ａ0 , 外部リード信号#R, 外部ライト信号#W及び
外部データ信号Ｄn 〜Ｄ0 の状態を示す図２のタイミン
グチャートを参照して説明する。
【００３７】CPU2は特定のメモリをアクセスするために
内部アドレス信号ａn 〜ａ0 をアドレスバス３へ出力す
る。この内部アドレス信号ａn 〜ａ0 はアドレスバス３
を介して内部メモリ５に与えられていると共に、出力バ
ッファ30, 31等及びデコード回路６へ出力される。
内部アドレス信号ａn 〜ａ0 をアドレスバス３へ出力す
る。この内部アドレス信号ａn 〜ａ0 はアドレスバス３
を介して内部メモリ５に与えられていると共に、出力バ
ッファ30, 31等及びデコード回路６へ出力される。
【００３８】まず、内部メモリ５が選択された場合につ
いて説明する。たとえば、内部メモリ５の中の図１０に
示されている内部RAM の番地000016を指定する内部アド
レス信号ａn 〜ａ0 がCPU2から出力されると、図９に示
されているデコード回路６の８入力 NOR回路19の出力
が”１”に、２入力 NOR回路20の出力は”０”にそれぞ
れなるので、デコード回路６の出力信号Ｃは”０”にな
る。
いて説明する。たとえば、内部メモリ５の中の図１０に
示されている内部RAM の番地000016を指定する内部アド
レス信号ａn 〜ａ0 がCPU2から出力されると、図９に示
されているデコード回路６の８入力 NOR回路19の出力
が”１”に、２入力 NOR回路20の出力は”０”にそれぞ
れなるので、デコード回路６の出力信号Ｃは”０”にな
る。
【００３９】このデコード回路６の出力信号Ｃは出力バ
ッファ30, 31等と２入力 AND回路８, 70に入力される。
信号Ｃにより制御される出力バッファ30, 31等は信号Ｃ
が”０”であるため非動作状態になり、出力バッファ3
0, 31等の出力はハイインピーダンス状態になる。また
同時に、２入力 AND回路８, 70の出力は他方の入力であ
る内部リード信号#r及び内部ライト信号#wには拘わら
ず”０”になり、２入力 AND回路８, 70の出力により制
御される入力バッファ12, 13等及び出力バッファ11, 14
等も全て非動作状態になるので、データバス４と外部メ
モリ17とは分離される。
ッファ30, 31等と２入力 AND回路８, 70に入力される。
信号Ｃにより制御される出力バッファ30, 31等は信号Ｃ
が”０”であるため非動作状態になり、出力バッファ3
0, 31等の出力はハイインピーダンス状態になる。また
同時に、２入力 AND回路８, 70の出力は他方の入力であ
る内部リード信号#r及び内部ライト信号#wには拘わら
ず”０”になり、２入力 AND回路８, 70の出力により制
御される入力バッファ12, 13等及び出力バッファ11, 14
等も全て非動作状態になるので、データバス４と外部メ
モリ17とは分離される。
【００４０】更に、２入力 AND回路70の出力はインバー
タ回路33にも入力されていて、インバータ回路33の出力
は”１”になるので、出力バッファ16から出力される外
部ライト信号#Wは”１”になって外部メモリ17に与えら
れる。一方、２入力 AND回路８の出力はインバータ回路
32にも入力されていて、インバータ回路32の出力は”
１”になるので、出力バッファ15から出力される外部ラ
イト信号#Wは”１”になって外部メモリ17に与えられ
る。
タ回路33にも入力されていて、インバータ回路33の出力
は”１”になるので、出力バッファ16から出力される外
部ライト信号#Wは”１”になって外部メモリ17に与えら
れる。一方、２入力 AND回路８の出力はインバータ回路
32にも入力されていて、インバータ回路32の出力は”
１”になるので、出力バッファ15から出力される外部ラ
イト信号#Wは”１”になって外部メモリ17に与えられ
る。
【００４１】CPU2が内部メモリ５にデータを書込む場合
は、データをデータバス４へ出力すると共に、ライト信
号#Wを”０”にすることにより、内部RAM のアドレス00
0016にデータが書き込まれる。CPU2がデータを読み込む
場合は、リード信号#rを”０”にすると、内部RAM のア
ドレス000016のデータがデータバス４へ出力されるの
で、CPU2はデータバス４の内容を読み取る。
は、データをデータバス４へ出力すると共に、ライト信
号#Wを”０”にすることにより、内部RAM のアドレス00
0016にデータが書き込まれる。CPU2がデータを読み込む
場合は、リード信号#rを”０”にすると、内部RAM のア
ドレス000016のデータがデータバス４へ出力されるの
で、CPU2はデータバス４の内容を読み取る。
【００４２】次に、外部メモリ17が選択された場合につ
いて説明する。たとえば、図１０に示されている外部メ
モリのアドレス010016が指定されたとすると、図９に示
されているデコード回路６の４入力 AND回路18の出力
は”０”に、８入力 NOR回路19の出力も”０”にそれぞ
れなるので、２入力 NOR回路20の出力は”１”に、即ち
デコード回路６の出力信号Ｃは”１”になる。このデコ
ード回路６の出力信号Ｃは出力バッファ30, 31等と２入
力 AND回路８,70 に与えられているので、信号Ｃにより
制御される出力バッファ30, 31等は動作状態になる。こ
れにより、CPU2からアドレスバス３へ出力されている内
部アドレス信号ａn〜ａ0 は出力バッファ30, 31等を介
して外部アドレスＡn 〜Ａ0 としてマイクロコンピュー
タ１外へ出力され、外部メモリ17に与えられる。
いて説明する。たとえば、図１０に示されている外部メ
モリのアドレス010016が指定されたとすると、図９に示
されているデコード回路６の４入力 AND回路18の出力
は”０”に、８入力 NOR回路19の出力も”０”にそれぞ
れなるので、２入力 NOR回路20の出力は”１”に、即ち
デコード回路６の出力信号Ｃは”１”になる。このデコ
ード回路６の出力信号Ｃは出力バッファ30, 31等と２入
力 AND回路８,70 に与えられているので、信号Ｃにより
制御される出力バッファ30, 31等は動作状態になる。こ
れにより、CPU2からアドレスバス３へ出力されている内
部アドレス信号ａn〜ａ0 は出力バッファ30, 31等を介
して外部アドレスＡn 〜Ａ0 としてマイクロコンピュー
タ１外へ出力され、外部メモリ17に与えられる。
【００４３】また、２入力 AND回路８, 70はいずれも他
方の入力である内部リード信号#rと内部ライト信号#wの
反転信号を出力する状態になる。
方の入力である内部リード信号#rと内部ライト信号#wの
反転信号を出力する状態になる。
【００４４】CPU2がデータを外部メモリ17に書込む場
合、CPU2からデータをデータバス４へ出力すると共に、
ライト信号#wに”０”を出力すると、２入力 AND回路70
の出力は”１”になるので出力バッファ11, 14等が動作
状態になる。これにより、データバス４の内容が出力バ
ッファ11, 14等を介して外部データ信号Ｄn 〜Ｄ0 とし
て外部メモリ17へ出力され、同時に２入力 AND回路70の
出力はインバータ回路33と出力バッファ16とを介して外
部ライト信号#Wとして”０”を出力するでの、外部メモ
リ17のアドレス010016にデータが書き込まれる。
合、CPU2からデータをデータバス４へ出力すると共に、
ライト信号#wに”０”を出力すると、２入力 AND回路70
の出力は”１”になるので出力バッファ11, 14等が動作
状態になる。これにより、データバス４の内容が出力バ
ッファ11, 14等を介して外部データ信号Ｄn 〜Ｄ0 とし
て外部メモリ17へ出力され、同時に２入力 AND回路70の
出力はインバータ回路33と出力バッファ16とを介して外
部ライト信号#Wとして”０”を出力するでの、外部メモ
リ17のアドレス010016にデータが書き込まれる。
【００４５】CPU2が外部メモリ17からデータを読み込む
場合、CPU2からリード信号#rに”０”を出力すると、２
入力 AND回路８の出力が”１”になるので入力バッファ
12,13等が動作状態になる。同時に２入力 AND回路８の
出力はインバータ回路32と出力バッファ15とを介して外
部リード信号#Rとして”０”を出力するので、外部メモ
リ17のアドレス010016のデータが外部データ信号Ｄn 〜
Ｄ0 として外部メモリ17から出力され、入力バッファ1
2, 13等を介してデータバス４へ入力される。CPU2はこ
のデータバス４の内容を読み込む。
場合、CPU2からリード信号#rに”０”を出力すると、２
入力 AND回路８の出力が”１”になるので入力バッファ
12,13等が動作状態になる。同時に２入力 AND回路８の
出力はインバータ回路32と出力バッファ15とを介して外
部リード信号#Rとして”０”を出力するので、外部メモ
リ17のアドレス010016のデータが外部データ信号Ｄn 〜
Ｄ0 として外部メモリ17から出力され、入力バッファ1
2, 13等を介してデータバス４へ入力される。CPU2はこ
のデータバス４の内容を読み込む。
【００４６】但し、図１において、アドレスバス３へ出
力される内部アドレス信号ａn 〜ａ0 をデコード回路６
でデコードして得られた信号Ｃに基づいて内部アドレス
信号ａn 〜ａ0 を外部アドレス信号Ａn 〜Ａ0 として出
力するか否か制御するための出力バッファ30, 31等の伝
播遅延時間はデコード回路６の遅延時間より大きくする
ことが望ましい。
力される内部アドレス信号ａn 〜ａ0 をデコード回路６
でデコードして得られた信号Ｃに基づいて内部アドレス
信号ａn 〜ａ0 を外部アドレス信号Ａn 〜Ａ0 として出
力するか否か制御するための出力バッファ30, 31等の伝
播遅延時間はデコード回路６の遅延時間より大きくする
ことが望ましい。
【００４７】図２はこの際の外部アドレス信号Ａn 〜Ａ
0 , 外部リード信号#R, 外部ライト信号#W, 外部データ
バスＤn 〜Ｄ0 の状態を示すタイミングチャートであ
る。図２において、内部メモリアクセス時には、CPU2は
従来例の図８に示されているのと同一の動作を行ってい
るが、外部に対しては信号を出力していないことが判
る。
0 , 外部リード信号#R, 外部ライト信号#W, 外部データ
バスＤn 〜Ｄ0 の状態を示すタイミングチャートであ
る。図２において、内部メモリアクセス時には、CPU2は
従来例の図８に示されているのと同一の動作を行ってい
るが、外部に対しては信号を出力していないことが判
る。
【００４８】図３は内部アドレス信号ａn 〜ａ0 を外部
アドレスＡn 〜Ａ0 として出力回路の他の構成例を示す
回路図である。なお、ここでも上述の図１に示されてい
る実施例と同様に、内部アドレス信号ａn 及びａ0 用の
回路のみを示してある。図３において、参照符号33, 34
等はデコード回路６の出力信号Ｃと内部アドレス信号ａ
n 〜ａ0 の各ビットとを入力とする２入力 AND回路を、
９, 10等は図７に示されている従来のマイクロコンピュ
ータに使用されているのと同様の出力バッファであり、
２入力 AND回路33, 34等の出力をそれぞれ入力とする。
アドレスＡn 〜Ａ0 として出力回路の他の構成例を示す
回路図である。なお、ここでも上述の図１に示されてい
る実施例と同様に、内部アドレス信号ａn 及びａ0 用の
回路のみを示してある。図３において、参照符号33, 34
等はデコード回路６の出力信号Ｃと内部アドレス信号ａ
n 〜ａ0 の各ビットとを入力とする２入力 AND回路を、
９, 10等は図７に示されている従来のマイクロコンピュ
ータに使用されているのと同様の出力バッファであり、
２入力 AND回路33, 34等の出力をそれぞれ入力とする。
【００４９】この図３に示されている回路では、デコー
ド回路６の出力信号Ｃが”０”である場合、即ち内部メ
モリ５のアクセス時には、２入力 AND回路33, 34等の出
力は”０”になり、出力バッファ９, 10等の出力及び外
部アドレスＡn 〜Ａ0 は全て”０”になる。デコード回
路６の出力信号Ｃが”１”である場合、即ち外部メモリ
17のアクセス時には、内部アドレスａn 〜ａ0 がそのま
ま２入力 AND回路33, 34等と出力バッファ９, 10等とを
介して外部アドレスＡn 〜Ａ0 として出力される。
ド回路６の出力信号Ｃが”０”である場合、即ち内部メ
モリ５のアクセス時には、２入力 AND回路33, 34等の出
力は”０”になり、出力バッファ９, 10等の出力及び外
部アドレスＡn 〜Ａ0 は全て”０”になる。デコード回
路６の出力信号Ｃが”１”である場合、即ち外部メモリ
17のアクセス時には、内部アドレスａn 〜ａ0 がそのま
ま２入力 AND回路33, 34等と出力バッファ９, 10等とを
介して外部アドレスＡn 〜Ａ0 として出力される。
【００５０】図４は内部アドレス信号ａn 〜ａ0 を外部
アドレスＡn 〜Ａ0 として出力回路の更に他の構成例を
示す回路図である。なお、ここでも上述の図１及び図３
に示されている実施例と同様に、内部アドレス信号ａn
及びａ0 用の回路のみを示してある。
アドレスＡn 〜Ａ0 として出力回路の更に他の構成例を
示す回路図である。なお、ここでも上述の図１及び図３
に示されている実施例と同様に、内部アドレス信号ａn
及びａ0 用の回路のみを示してある。
【００５１】図４において、参照符号35はデコード回路
６の出力信号Ｃを入力とするインバータ回路を、36, 37
等はインバータ回路35の出力と内部アドレスａn 〜ａ0
の各ビットとを入力とする２入力OR回路を、９, 10等は
図７に示されている従来のマイクロコンピュータに使用
されているのと同様の出力バッファであり、２入力OR回
路36, 37等の出力をそれぞれ入力とする。
６の出力信号Ｃを入力とするインバータ回路を、36, 37
等はインバータ回路35の出力と内部アドレスａn 〜ａ0
の各ビットとを入力とする２入力OR回路を、９, 10等は
図７に示されている従来のマイクロコンピュータに使用
されているのと同様の出力バッファであり、２入力OR回
路36, 37等の出力をそれぞれ入力とする。
【００５２】この図４に示されている回路では、デコー
ド回路６の出力信号Ｃが”０”である場合、即ち内部メ
モリ５のアクセス時には、インバータ回路35の出力は”
１”になる。このため、インバータ回路35の出力を入力
としている２入力 NOR回路36, 37等の出力は他方の入力
である内部アドレスａn 〜ａ0 の各ビットの値には拘わ
らず全て”１”になるので、出力バッファ９, 10等の出
力である外部アドレスＡn 〜Ａ0 は全て”１”になる。
ド回路６の出力信号Ｃが”０”である場合、即ち内部メ
モリ５のアクセス時には、インバータ回路35の出力は”
１”になる。このため、インバータ回路35の出力を入力
としている２入力 NOR回路36, 37等の出力は他方の入力
である内部アドレスａn 〜ａ0 の各ビットの値には拘わ
らず全て”１”になるので、出力バッファ９, 10等の出
力である外部アドレスＡn 〜Ａ0 は全て”１”になる。
【００５３】デコード回路６の出力信号Ｃが”１”であ
る場合、即ち外部メモリ17のアクセス時には、インバー
タ回路35の出力は”０”になって NOR回路36, 37等に入
力される。従って、 NOR回路36, 37等からは内部アドレ
スａn 〜ａ0 がそのまま出力されて出力バッファ９, 10
等を介して外部アドレスＡn 〜Ａ0 として出力される。
る場合、即ち外部メモリ17のアクセス時には、インバー
タ回路35の出力は”０”になって NOR回路36, 37等に入
力される。従って、 NOR回路36, 37等からは内部アドレ
スａn 〜ａ0 がそのまま出力されて出力バッファ９, 10
等を介して外部アドレスＡn 〜Ａ0 として出力される。
【００５４】図５は内部アドレス信号ａn 〜ａ0 を外部
アドレスＡn 〜Ａ0 として出力回路の更に他の構成例を
示す回路図である。なお、ここでも上述の図１，図３及
び図４に示されている実施例と同様に、内部アドレス信
号ａn 及びａ0 用の回路のみを示してある。
アドレスＡn 〜Ａ0 として出力回路の更に他の構成例を
示す回路図である。なお、ここでも上述の図１，図３及
び図４に示されている実施例と同様に、内部アドレス信
号ａn 及びａ0 用の回路のみを示してある。
【００５５】図５において、参照符号38, 42等は内部ア
ドレスａn 〜ａ0 の各ビットを入力とするインバータ回
路を、39はデコード回路６の出力信号Ｃと内部アドレス
ａnを入力とする２入力 AND回路を、40はデコード回路
６の出力信号Ｃとインバータ回路38の出力を入力とする
２入力 AND回路を、41は２入力 AND回路39の出力でセッ
トされ、２入力 AND回路40の出力でリセットされるRSフ
リップフロップをそれぞれ示している。また、43はデコ
ード回路６の出力信号Ｃと内部アドレスａ0 を入力とす
る２入力 AND回路を、44はデコード回路６の出力信号Ｃ
とインバータ回路42の出力を入力とする２入力 AND回路
を、45は２入力 AND回路43の出力でセットされ、２入力
AND回路44の出力でリセットされるRSフリップフロップ
をそれぞれ示している。９, 10等は図７に示されている
従来のマイクロコンピュータに使用されているのと同様
の出力バッファであり、RSフリップフロップ41, 45等の
出力端子Ｑからの出力をそれぞれ入力とする。
ドレスａn 〜ａ0 の各ビットを入力とするインバータ回
路を、39はデコード回路６の出力信号Ｃと内部アドレス
ａnを入力とする２入力 AND回路を、40はデコード回路
６の出力信号Ｃとインバータ回路38の出力を入力とする
２入力 AND回路を、41は２入力 AND回路39の出力でセッ
トされ、２入力 AND回路40の出力でリセットされるRSフ
リップフロップをそれぞれ示している。また、43はデコ
ード回路６の出力信号Ｃと内部アドレスａ0 を入力とす
る２入力 AND回路を、44はデコード回路６の出力信号Ｃ
とインバータ回路42の出力を入力とする２入力 AND回路
を、45は２入力 AND回路43の出力でセットされ、２入力
AND回路44の出力でリセットされるRSフリップフロップ
をそれぞれ示している。９, 10等は図７に示されている
従来のマイクロコンピュータに使用されているのと同様
の出力バッファであり、RSフリップフロップ41, 45等の
出力端子Ｑからの出力をそれぞれ入力とする。
【００５６】このような図５に示されている回路では、
デコード回路６の出力信号Ｃが”０”である場合、即ち
内部メモリ５のアクセス時には、出力信号Ｃを入力とし
ている AND回路39, 40, 43, 44の各出力は他方の入力に
は拘わらず”０”になる。またRSフリップフロップ41,
45等のセット入力及びリセット入力は全て”０”になっ
ているため、RSフリップフロップ41, 45等はそれ以前の
状態を保持し、この保持されている値が出力バッファ
９, 10等を介してそのまま外部アドレスＡn 〜Ａ0 とし
て出力される。
デコード回路６の出力信号Ｃが”０”である場合、即ち
内部メモリ５のアクセス時には、出力信号Ｃを入力とし
ている AND回路39, 40, 43, 44の各出力は他方の入力に
は拘わらず”０”になる。またRSフリップフロップ41,
45等のセット入力及びリセット入力は全て”０”になっ
ているため、RSフリップフロップ41, 45等はそれ以前の
状態を保持し、この保持されている値が出力バッファ
９, 10等を介してそのまま外部アドレスＡn 〜Ａ0 とし
て出力される。
【００５７】デコード回路６の出力信号Ｃが”１”であ
る場合、即ち外部メモリ17のアクセス時には、２入力 A
ND回路39, 40, 43, 44の出力は他方の入力により決定さ
れる。２入力 AND回路39の出力はａn に、２入力 AND回
路40の出力は #ａn となり、RSフリップフロップ41のＱ
出力はａn が出力される。
る場合、即ち外部メモリ17のアクセス時には、２入力 A
ND回路39, 40, 43, 44の出力は他方の入力により決定さ
れる。２入力 AND回路39の出力はａn に、２入力 AND回
路40の出力は #ａn となり、RSフリップフロップ41のＱ
出力はａn が出力される。
【００５８】２入力 AND回路43の出力はａ0 に、２入力
AND回路44の出力は #ａ0 になり、RSフリップフロップ
45のＱ出力はａ0 が出力され、出力バッファ９, 10等を
介して外部アドレスＡn 〜Ａ0 として出力される。
AND回路44の出力は #ａ0 になり、RSフリップフロップ
45のＱ出力はａ0 が出力され、出力バッファ９, 10等を
介して外部アドレスＡn 〜Ａ0 として出力される。
【００５９】図６は内部アドレス信号ａn 〜ａ0 を外部
アドレスＡn 〜Ａ0 として出力回路の他の構成例を示す
回路図である。なお、ここでも上述の図１，図３，図４
及び図５に示されている実施例と同様に、内部アドレス
信号ａn 及びａ0 用の回路のみを示してある。
アドレスＡn 〜Ａ0 として出力回路の他の構成例を示す
回路図である。なお、ここでも上述の図１，図３，図４
及び図５に示されている実施例と同様に、内部アドレス
信号ａn 及びａ0 用の回路のみを示してある。
【００６０】図６において、参照符号47, 48, 50, 51等
はデコード回路６の出力信号Ｃで制御される出力バッフ
ァを、46, 49等は出力データ記憶回路 (D-フリップフロ
ップ) をそれぞれ示している。出力データ記憶回路は、
出力バッファ書込み信号52に従ってCPU2から出力される
書込みデータをラッチする。
はデコード回路６の出力信号Ｃで制御される出力バッフ
ァを、46, 49等は出力データ記憶回路 (D-フリップフロ
ップ) をそれぞれ示している。出力データ記憶回路は、
出力バッファ書込み信号52に従ってCPU2から出力される
書込みデータをラッチする。
【００６１】デコード回路６の出力信号Ｃが”０”であ
る場合、即ち内部メモリ５のアクセス時には、出力信号
Ｃで制御される出力バッファ47, 50等は非動作状態にな
り、出力バッファ48, 51等は動作状態になるので、出力
データ記憶回路46, 49等の内容が外部アドレスＡn 〜Ａ
0 に出力される。このため、内部メモリ５をアクセスし
ている場合は、外部アドレスを出力している端子を他の
機能を有する端子として有効に利用することが可能にな
る。
る場合、即ち内部メモリ５のアクセス時には、出力信号
Ｃで制御される出力バッファ47, 50等は非動作状態にな
り、出力バッファ48, 51等は動作状態になるので、出力
データ記憶回路46, 49等の内容が外部アドレスＡn 〜Ａ
0 に出力される。このため、内部メモリ５をアクセスし
ている場合は、外部アドレスを出力している端子を他の
機能を有する端子として有効に利用することが可能にな
る。
【００６２】デコード回路６の出力信号Ｃが”１”であ
る場合、即ち外部メモリ17のアクセス時には、出力信号
Ｃで制御される出力バッファ47, 50等は動作状態にな
り、出力バッファ48, 51等は非動作状態になる。出力バ
ッファ47, 50等が動作状態になっているため、外部アド
レスＡn 〜Ａ0 には内部アドレスａn 〜ａ0 がそのまま
出力される。
る場合、即ち外部メモリ17のアクセス時には、出力信号
Ｃで制御される出力バッファ47, 50等は動作状態にな
り、出力バッファ48, 51等は非動作状態になる。出力バ
ッファ47, 50等が動作状態になっているため、外部アド
レスＡn 〜Ａ0 には内部アドレスａn 〜ａ0 がそのまま
出力される。
【００６３】
【発明の効果】以上に詳述したように本発明のマイクロ
コンピュータによれば、外部メモリ領域のアクセス時に
のみアドレス信号, リード信号, ライト信号がマイクロ
コンピュータ外部へ出力されるるので、外部にメモリを
拡張した場合の消費電力の増加が抑制され、不要な輻射
を低減することが可能になる。
コンピュータによれば、外部メモリ領域のアクセス時に
のみアドレス信号, リード信号, ライト信号がマイクロ
コンピュータ外部へ出力されるるので、外部にメモリを
拡張した場合の消費電力の増加が抑制され、不要な輻射
を低減することが可能になる。
【図１】本発明に係るマイクロコンピュータの一実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明のマイクロコンピュータの動作時におけ
る外部アドレス信号, 外部リード信号, 外部ライト信号
及び外部データ信号の状態を示すタイミングチャートで
ある。
る外部アドレス信号, 外部リード信号, 外部ライト信号
及び外部データ信号の状態を示すタイミングチャートで
ある。
【図３】内部アドレス信号を外部アドレスとして出力す
る回路の他の構成例を示す回路図である。
る回路の他の構成例を示す回路図である。
【図４】内部アドレス信号を外部アドレスとして出力す
る回路の更に他の構成例を示す回路図である。
る回路の更に他の構成例を示す回路図である。
【図５】内部アドレス信号を外部アドレスとして出力す
る回路の更に他の構成例を示す回路図である。
る回路の更に他の構成例を示す回路図である。
【図６】内部アドレス信号を外部アドレスとして出力す
る回路の更に他の構成例を示す回路図である。
る回路の更に他の構成例を示す回路図である。
【図７】従来のマイクロコンピュータの構成例を示すブ
ロック図である。
ロック図である。
【図８】従来のマイクロコンピュータの動作時における
外部アドレス信号, 外部リード信号, 外部ライト信号及
び外部データ信号の状態を示すタイミングチャートであ
る。
外部アドレス信号, 外部リード信号, 外部ライト信号及
び外部データ信号の状態を示すタイミングチャートであ
る。
【図９】従来及び本発明のデコード回路の具体的構成を
示すブロック図である。
示すブロック図である。
【図１０】従来及び本発明のマイクロコンピュータがア
クセス可能な全アドレス空間のメモリ配置を示す模式図
である。
クセス可能な全アドレス空間のメモリ配置を示す模式図
である。
１ マイクロコンピュータ ６ デコード回路 11 出力バッファ 14 出力バッファ 15 出力バッファ 16 出力バッファ 17 外部メモリ 30 出力バッファ 31 出力バッファ
Claims (1)
- 【請求項１】 外部のアドレス空間をアクセスするため
にアドレス信号，リード信号，ライト信号を外部へ出力
する機能を有するマイクロコンピュータにおいて、 発生されたアドレス信号が前記外部のアドレス空間を指
定するアドレス信号である場合に所定の信号を出力する
検出手段と、 該検出手段が出力した前記所定の信号が与えられた場合
にのみ、前記アドレス信号，リード信号，ライト信号を
マイクロコンピュータ外部へ出力する手段とを備えたこ
とを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180983A JPH0628245A (ja) | 1992-07-08 | 1992-07-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180983A JPH0628245A (ja) | 1992-07-08 | 1992-07-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628245A true JPH0628245A (ja) | 1994-02-04 |
Family
ID=16092697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180983A Pending JPH0628245A (ja) | 1992-07-08 | 1992-07-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042893A1 (fr) * | 1999-12-10 | 2001-06-14 | Hitachi, Ltd | Module semi-conducteur |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121957A (ja) * | 1987-11-05 | 1989-05-15 | Toshiba Corp | マイクロコンピュータ |
-
1992
- 1992-07-08 JP JP4180983A patent/JPH0628245A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121957A (ja) * | 1987-11-05 | 1989-05-15 | Toshiba Corp | マイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042893A1 (fr) * | 1999-12-10 | 2001-06-14 | Hitachi, Ltd | Module semi-conducteur |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05204820A (ja) | マイクロプロセッサ、処理システム、およびバスインタフェース | |
| US5168559A (en) | Emulation system capable of complying with microcomputers having different on-chip memory capacities | |
| JPH0628245A (ja) | マイクロコンピュータ | |
| JPH05233834A (ja) | シングルチップマイクロコンピュータ | |
| JPH10301657A (ja) | コンピュータシステムの周辺デバイス | |
| JPH1139212A (ja) | マイクロコンピュータ | |
| JP3161370B2 (ja) | ポート兼用回路 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JPH01195555A (ja) | マイクロコンピュータ | |
| JPS63159966A (ja) | シングルチツプマイクロコンピユ−タ | |
| JP2000132491A (ja) | デバイス制御方法及びシステム | |
| JPH11282590A (ja) | 複数系統バス制御マイクロコンピュータ | |
| JP3734072B2 (ja) | ローカルバス制御装置 | |
| JPS6385842A (ja) | 情報処理装置 | |
| JPH0822449A (ja) | マイクロコンピュータ | |
| JP2002032352A (ja) | マルチプロセッサシステム | |
| JPH04177439A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH10134023A (ja) | マイクロコントローラ | |
| JPH08110900A (ja) | シングルチップマイクロコンピュータ | |
| JPS61198276A (ja) | メモリｌｓｉ | |
| EP0701193A1 (en) | Expanded mode microcontroller | |
| JPH0221620B2 (ja) | ||
| JPH06150022A (ja) | メモリチップ選択コントロール回路 | |
| JPH04255081A (ja) | マイクロコンピュータ |