JPH0822449A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0822449A JPH0822449A JP6154056A JP15405694A JPH0822449A JP H0822449 A JPH0822449 A JP H0822449A JP 6154056 A JP6154056 A JP 6154056A JP 15405694 A JP15405694 A JP 15405694A JP H0822449 A JPH0822449 A JP H0822449A
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Abstract
(57)【要約】
【目的】 外部接続回路を不要とし、ＣＰＵ内の少ない
ハードウエア量で対応することによりシステムの低価格
化を図ることにある。 【構成】 アドレスバスとデータバスをマルチプレクス
バス化したマイクロコンピュータにおいて、次のバスサ
イクルのスタートまでの時間を設定するウエイト数設定
部７と、該ウエイト数設定部にて設定されたウエイト数
により、次のバスサイクルのバススタート信号をウエイ
トさせるバススタートウエイト制御部５を具備し、現在
アクセスしているメモリ領域に応じて、次のバスサイク
ルのスタートタイミングを設定することができるように
してある。
ハードウエア量で対応することによりシステムの低価格
化を図ることにある。 【構成】 アドレスバスとデータバスをマルチプレクス
バス化したマイクロコンピュータにおいて、次のバスサ
イクルのスタートまでの時間を設定するウエイト数設定
部７と、該ウエイト数設定部にて設定されたウエイト数
により、次のバスサイクルのバススタート信号をウエイ
トさせるバススタートウエイト制御部５を具備し、現在
アクセスしているメモリ領域に応じて、次のバスサイク
ルのスタートタイミングを設定することができるように
してある。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプレクス・バス
を用いた高速マイクロコンピュータに関し、特に、各記
憶素子から転送されたデータとＣＰＵから送出されたア
ドレスとの衝突を回避することができる高速マイクロコ
ンピュータに関するものである。
を用いた高速マイクロコンピュータに関し、特に、各記
憶素子から転送されたデータとＣＰＵから送出されたア
ドレスとの衝突を回避することができる高速マイクロコ
ンピュータに関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータを使ったシ
ステムでは、図４に示すような回路がよく知られてい
る。
ステムでは、図４に示すような回路がよく知られてい
る。
【０００３】この従来のマイクロコンピュータを使った
システムは、セントラルプロセッシングユニット（以下
ＣＰＵと記す）２５と、ＣＰＵ２５が出力するアドレス
ラッチ信号（以下ＡＬＥ信号と記す）により、ＣＰＵ２
５が出力するアドレスを保持するラッチ回路２９と、Ｃ
ＰＵ２５が実行するプログラムを格納したプログラムＲ
ＯＭ３３と、ＣＰＵ２５がデータバッファとして使用す
るデータＲＡＭ３５と、データの入出力を管理するＩ／
Ｏインターフェイス回路３７とを有し、ラッチ回路２９
により保持されたアドレスを、プログラムＲＯＭ３３、
データＲＡＭ３５、及び、Ｉ／Ｏインターフェイス回路
３７（以下、これらを総称する場合は、各種記憶素子と
記す）へ転送するためのアドレスバス３１と、ＣＰＵ２
５と各種記憶素子間のデータ転送に用いられるデータバ
ス３９と、アドレスバス３１及びデータバス３９の双方
の情報を転送するアドレス・データマルチプレクスバス
２７とを有する。更に、このシステムは、データバス３
９とアドレス・データマルチプレクスバス２７との間に
は高速トランシーバ４１を有している。
システムは、セントラルプロセッシングユニット（以下
ＣＰＵと記す）２５と、ＣＰＵ２５が出力するアドレス
ラッチ信号（以下ＡＬＥ信号と記す）により、ＣＰＵ２
５が出力するアドレスを保持するラッチ回路２９と、Ｃ
ＰＵ２５が実行するプログラムを格納したプログラムＲ
ＯＭ３３と、ＣＰＵ２５がデータバッファとして使用す
るデータＲＡＭ３５と、データの入出力を管理するＩ／
Ｏインターフェイス回路３７とを有し、ラッチ回路２９
により保持されたアドレスを、プログラムＲＯＭ３３、
データＲＡＭ３５、及び、Ｉ／Ｏインターフェイス回路
３７（以下、これらを総称する場合は、各種記憶素子と
記す）へ転送するためのアドレスバス３１と、ＣＰＵ２
５と各種記憶素子間のデータ転送に用いられるデータバ
ス３９と、アドレスバス３１及びデータバス３９の双方
の情報を転送するアドレス・データマルチプレクスバス
２７とを有する。更に、このシステムは、データバス３
９とアドレス・データマルチプレクスバス２７との間に
は高速トランシーバ４１を有している。
【０００４】次に、このようなシステムにおいて、ＣＰ
Ｕ２５がプログラムＲＯＭ３３からプログラムを受け取
る場合の動作を説明する。
Ｕ２５がプログラムＲＯＭ３３からプログラムを受け取
る場合の動作を説明する。
【０００５】まず、ＣＰＵ２５がアドレス・データバス
２７上にアドレス情報をＡＬＥ信号と同期して出力す
る。それにより、ラッチ回路２９はＡＬＥ信号の立ち下
がりでアドレスをラッチし、アドレスバス３１上へ出力
する。
２７上にアドレス情報をＡＬＥ信号と同期して出力す
る。それにより、ラッチ回路２９はＡＬＥ信号の立ち下
がりでアドレスをラッチし、アドレスバス３１上へ出力
する。
【０００６】次に、ＣＰＵ２５は先に出力したアドレス
に対応したデータの読み取り信号（以下、／ＲＤ信号と
記す）を出力する。その後、プログラムＲＯＭ３３は前
記アドレスに対応したデータをデータバス３９上に出力
し、その情報はバストランシーバ４１を介してアドレス
・データバス２７上に出力され、ＣＰＵ２５はアドレス
・データバスよりプログラム（命令）として受け取り、
このプログラムを実行する。
に対応したデータの読み取り信号（以下、／ＲＤ信号と
記す）を出力する。その後、プログラムＲＯＭ３３は前
記アドレスに対応したデータをデータバス３９上に出力
し、その情報はバストランシーバ４１を介してアドレス
・データバス２７上に出力され、ＣＰＵ２５はアドレス
・データバスよりプログラム（命令）として受け取り、
このプログラムを実行する。
【０００７】このようなバス動作を繰り返し、システム
としての動作が可能となる。
としての動作が可能となる。
【０００８】次に、高速トランシーバを有する意義につ
いて説明する。図４において、ＣＰＵ２５及び各種記憶
素子にはそれぞれＡ・Ｃスペックが規定されている。通
常、設計者はＣＰＵ２５と各種記憶素子のＡ・Ｃスペッ
クを比較し、満足するよう設計する。
いて説明する。図４において、ＣＰＵ２５及び各種記憶
素子にはそれぞれＡ・Ｃスペックが規定されている。通
常、設計者はＣＰＵ２５と各種記憶素子のＡ・Ｃスペッ
クを比較し、満足するよう設計する。
【０００９】その際、各種記憶素子のＡ・Ｃスペックに
おいて、出力許可信号（以下、／ＯＥ(Output Enable)
信号と記す）がアクティブの状態からノンアクティブに
なった後、データバス上の出力データをハイインピーダ
ンスにするまでの時間をスペックとして定義している。
おいて、出力許可信号（以下、／ＯＥ(Output Enable)
信号と記す）がアクティブの状態からノンアクティブに
なった後、データバス上の出力データをハイインピーダ
ンスにするまでの時間をスペックとして定義している。
【００１０】また、ＣＰＵ２５には、／ＲＤ信号をアク
ティブ状態からノンアクティブにした後、次のバスサイ
クルのアドレスを、アドレス・データバス２７上へ出力
するまでの時間がスペックとして定義されている。
ティブ状態からノンアクティブにした後、次のバスサイ
クルのアドレスを、アドレス・データバス２７上へ出力
するまでの時間がスペックとして定義されている。
【００１１】これらのそれぞれのスペックを比較する
と、通常はメモリ側のスペックの時間の方が大きい場合
が多い。かかる場合にアドレス・データバス２７とデー
タバス３９を直結したとき、各種記憶素子からの出力デ
ータとＣＰＵ２５が出力する次のバスサイクルのアドレ
スが衝突してしまう。この衝突により、デバイスの破
壊、さらにはそれによるシステムの信頼性を低下させる
という問題がある。
と、通常はメモリ側のスペックの時間の方が大きい場合
が多い。かかる場合にアドレス・データバス２７とデー
タバス３９を直結したとき、各種記憶素子からの出力デ
ータとＣＰＵ２５が出力する次のバスサイクルのアドレ
スが衝突してしまう。この衝突により、デバイスの破
壊、さらにはそれによるシステムの信頼性を低下させる
という問題がある。
【００１２】本発明の効果の所在を明らかにするため、
さらに、上述の問題点を図３上部を用いて説明する。
さらに、上述の問題点を図３上部を用いて説明する。
【００１３】現在のバスサイクルにてＣＰＵは、所望の
データが格納されたアドレスを出力し、当該アドレスに
格納されたデータを各種記憶素子から入力する。このと
き、前述したＡ・Ｃスペックの相違により、データ入力
に要する時間（クロック数）が変化する。したがって、
現在のバスサイクルのデータ入力と次のバスサイクルの
アドレス出力とが衝突してしまう場合がある。
データが格納されたアドレスを出力し、当該アドレスに
格納されたデータを各種記憶素子から入力する。このと
き、前述したＡ・Ｃスペックの相違により、データ入力
に要する時間（クロック数）が変化する。したがって、
現在のバスサイクルのデータ入力と次のバスサイクルの
アドレス出力とが衝突してしまう場合がある。
【００１４】そこで、上記問題を防ぐために、アドレス
・データバス２７とデータバス３９との間に高速のバス
トランシーバ４１が設けられているのである。
・データバス２７とデータバス３９との間に高速のバス
トランシーバ４１が設けられているのである。
【００１５】この高速のバストランシーバ４１は、ＣＰ
Ｕ２５から出力される／ＲＤ信号がアクティブ状態の場
合にのみ各種ＲＯＭからのデータをアドレス・データバ
ス２７へ出力し、／ＲＤ信号がノンアクティブ状態の場
合には各種ＲＯＭからのデータをアドレス・データバス
２７への出力を塞き止める機能を有する。これによりア
ドレス・データバス上のデータをＣＰＵ側のスペックの
時間より速く、つまりＣＰＵが次のアドレスを出力する
前にアドレス・データバスをハイインピーダンスにする
役目を果たすことができる。
Ｕ２５から出力される／ＲＤ信号がアクティブ状態の場
合にのみ各種ＲＯＭからのデータをアドレス・データバ
ス２７へ出力し、／ＲＤ信号がノンアクティブ状態の場
合には各種ＲＯＭからのデータをアドレス・データバス
２７への出力を塞き止める機能を有する。これによりア
ドレス・データバス上のデータをＣＰＵ側のスペックの
時間より速く、つまりＣＰＵが次のアドレスを出力する
前にアドレス・データバスをハイインピーダンスにする
役目を果たすことができる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のシステムでは、高速バストランシーバ４１を接
続することによりシステムとしてのハードウエア量が多
くなってしまう。例えば１６ビットＣＰＵでは、１６個
もの高速バストランシーバ４１が必要となる。それに伴
い、消費電力等が増大し、システムボードの価格も高価
となる。更には、ＣＰＵ２５と各種記憶素子の間に論理
回路を設けることにより各種記憶素子のアクセスタイム
が総合的に遅くなるという欠点もある。
た従来のシステムでは、高速バストランシーバ４１を接
続することによりシステムとしてのハードウエア量が多
くなってしまう。例えば１６ビットＣＰＵでは、１６個
もの高速バストランシーバ４１が必要となる。それに伴
い、消費電力等が増大し、システムボードの価格も高価
となる。更には、ＣＰＵ２５と各種記憶素子の間に論理
回路を設けることにより各種記憶素子のアクセスタイム
が総合的に遅くなるという欠点もある。
【００１７】本発明は上記事情を鑑みなされたものであ
り、その目的とするところは、マルチプレクス化された
アドレス・データバスにおいて、各種記憶素子から転送
されたデータとＣＰＵから送出されたアドレスとの衝突
を回避することができ、この衝突の回避には、外部接続
回路を不要とし、またＣＰＵ内に少ハードウエア量、低
価格にて実現することができるマイクロコンピュータを
提供することである。
り、その目的とするところは、マルチプレクス化された
アドレス・データバスにおいて、各種記憶素子から転送
されたデータとＣＰＵから送出されたアドレスとの衝突
を回避することができ、この衝突の回避には、外部接続
回路を不要とし、またＣＰＵ内に少ハードウエア量、低
価格にて実現することができるマイクロコンピュータを
提供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、アドレスバスとデータバス
をマルチプレクスバス化したマイクロコンピュータにお
いて、次のバスサイクルのスタートタイミングを、設定
に応じて変更することができるバススタートウエイト制
御手段を具備したことである。
め、本発明の第１の特徴は、アドレスバスとデータバス
をマルチプレクスバス化したマイクロコンピュータにお
いて、次のバスサイクルのスタートタイミングを、設定
に応じて変更することができるバススタートウエイト制
御手段を具備したことである。
【００１９】また、本発明の第２の特徴は、前記バスス
タートウエイト制御手段は、次のバスサイクルのスター
トまでの時間を設定することができるウエイト数設定部
と、該ウエイト数設定部にて設定されたウエイト数によ
り、次のバスサイクルのバススタート信号をウエイトさ
せるバススタートウエイト制御部を具備し、現在アクセ
スしているメモリ領域に応じて、次のバスサイクルのス
タートタイミングを設定することである。
タートウエイト制御手段は、次のバスサイクルのスター
トまでの時間を設定することができるウエイト数設定部
と、該ウエイト数設定部にて設定されたウエイト数によ
り、次のバスサイクルのバススタート信号をウエイトさ
せるバススタートウエイト制御部を具備し、現在アクセ
スしているメモリ領域に応じて、次のバスサイクルのス
タートタイミングを設定することである。
【００２０】また、本発明の第３の特徴は、前記バスス
タートウエイト制御部は、次のバスサイクルのバススタ
ート信号を段階的にウエイトさせるウエイト回路と、該
ウエイト回路にてウエイトされた前記信号のうち、前記
ウエイト数設定部にて設定されたウエイト数だけウエイ
トされた前記信号を選択する選択回路を有することであ
る。
タートウエイト制御部は、次のバスサイクルのバススタ
ート信号を段階的にウエイトさせるウエイト回路と、該
ウエイト回路にてウエイトされた前記信号のうち、前記
ウエイト数設定部にて設定されたウエイト数だけウエイ
トされた前記信号を選択する選択回路を有することであ
る。
【００２１】ここで、前記段階的にウエイトされた次の
バスサイクルのバススタート信号には全くウエイトされ
ていない前記信号を含むものとする。
バスサイクルのバススタート信号には全くウエイトされ
ていない前記信号を含むものとする。
【００２２】また、前記バススタートウエイト制御手段
は、ＣＰＵ内部に備えることが好ましい。
は、ＣＰＵ内部に備えることが好ましい。
【００２３】また、前記段階的なウエイトはクロックの
周期毎に段階的なウエイトとすることが好ましい。
周期毎に段階的なウエイトとすることが好ましい。
【００２４】
【作用】本発明の第１の特徴の構成によれば、次のバス
サイクルのスタートタイミングを、設定に応じて変更す
ることができるバススタートウエイト制御手段を具備し
ているので、次のバスサイクルのスタートタイミング
を、使用者の設定に応じて変更することができる。
サイクルのスタートタイミングを、設定に応じて変更す
ることができるバススタートウエイト制御手段を具備し
ているので、次のバスサイクルのスタートタイミング
を、使用者の設定に応じて変更することができる。
【００２５】また、従来のハードウエアを変更すること
なく、小量の回路構成を追加し集積化させることで、ア
ドレス・データバスを直結できることにより、外部接続
回路を設けることが不要となり、安価なシステムの構成
が可能となる。
なく、小量の回路構成を追加し集積化させることで、ア
ドレス・データバスを直結できることにより、外部接続
回路を設けることが不要となり、安価なシステムの構成
が可能となる。
【００２６】また、本発明の第２の特徴は、前記バスス
タートウエイト制御手段に以下の構成を具備する。
タートウエイト制御手段に以下の構成を具備する。
【００２７】（１）次のバスサイクルスタートまでの時
間を設定するウエイト数設定部。
間を設定するウエイト数設定部。
【００２８】（２）（１）の内容に応じてマイクロコン
ピュータの次のバスサイクルのバススタート信号を遅ら
せるバススタートウエイト制御部。
ピュータの次のバスサイクルのバススタート信号を遅ら
せるバススタートウエイト制御部。
【００２９】また、本発明の第３の特徴は、前記バスス
タートウエイト制御部に以下の構成を具備する。
タートウエイト制御部に以下の構成を具備する。
【００３０】（１）次のバスサイクルのバススタート信
号を段階的にウエイトさせるウエイト回路。
号を段階的にウエイトさせるウエイト回路。
【００３１】（２）該ウエイト回路にてウエイトされた
前記信号のうち、前記ウエイト数設定部にて設定された
ウエイト数だけウエイトされた前記信号を選択する選択
回路。
前記信号のうち、前記ウエイト数設定部にて設定された
ウエイト数だけウエイトされた前記信号を選択する選択
回路。
【００３２】上記構成によれば、バスステート制御回路
から送出されたバススタート信号の出力をウエイトさせ
ることにより、アドレス・データバスにおいて、各種記
憶素子から転送されたデータとＣＰＵから送出されたア
ドレスとの衝突を回避することができる。また、バスス
タート信号のウエイトを自由に設定することができるた
め、従来、上述したＡ・Ｃスペックが大幅に相違するた
め組み合わせが不可能であったＣＰＵと記憶素子の組み
合わせが可能となる。
から送出されたバススタート信号の出力をウエイトさせ
ることにより、アドレス・データバスにおいて、各種記
憶素子から転送されたデータとＣＰＵから送出されたア
ドレスとの衝突を回避することができる。また、バスス
タート信号のウエイトを自由に設定することができるた
め、従来、上述したＡ・Ｃスペックが大幅に相違するた
め組み合わせが不可能であったＣＰＵと記憶素子の組み
合わせが可能となる。
【００３３】また、現在アクセスしているメモリ領域に
応じて、次のバスサイクルのスタートタイミングを設定
することができるため、アドレス出力のウエイトによる
システム全体のパフォーマンスの低下を最小限にするこ
とができる。
応じて、次のバスサイクルのスタートタイミングを設定
することができるため、アドレス出力のウエイトによる
システム全体のパフォーマンスの低下を最小限にするこ
とができる。
【００３４】
【実施例】以下、本発明の一実施例を図１、図２、及び
図３を参照して説明する。
図３を参照して説明する。
【００３５】図１において、本発明に係るマイクロコン
ピュータは、クロック制御回路１と、バスステート制御
回路３とを有し、更に、２つのレジスタを有するウエイ
ト数設定レジスタ７と、クロック制御回路１から送出さ
れた基本クロック信号（以下、ＣＬＫ１と記す）、バス
ステート制御回路３から送出されたバススタート信号
（以下、ＢＳＴＡＲＴ０と記す）、及びウエイト数設定
レジスタ７の出力信号（以下ＲＥＧ１、ＲＥＧ０と記
す）を入力とするバススタート制御回路５とを有してい
る。このバススタート制御回路５は前記入力によりＢＳ
ＴＡＲＴ０を遅らせたＢＳＴＡＲＴＡ信号を出力する。
また、これらすべての構成要件はＣＰＵとしてシングル
チップ内に集積化されている。
ピュータは、クロック制御回路１と、バスステート制御
回路３とを有し、更に、２つのレジスタを有するウエイ
ト数設定レジスタ７と、クロック制御回路１から送出さ
れた基本クロック信号（以下、ＣＬＫ１と記す）、バス
ステート制御回路３から送出されたバススタート信号
（以下、ＢＳＴＡＲＴ０と記す）、及びウエイト数設定
レジスタ７の出力信号（以下ＲＥＧ１、ＲＥＧ０と記
す）を入力とするバススタート制御回路５とを有してい
る。このバススタート制御回路５は前記入力によりＢＳ
ＴＡＲＴ０を遅らせたＢＳＴＡＲＴＡ信号を出力する。
また、これらすべての構成要件はＣＰＵとしてシングル
チップ内に集積化されている。
【００３６】図２は、バススタート制御回路５の一実施
例を示す。
例を示す。
【００３７】このバススタート制御回路５は、ＢＳＴＡ
ＲＴ０を入力とし、ＢＳＴＡＲＴ１を出力するラッチ回
路９と、ＢＳＴＡＲＴ１を入力とし、ＢＳＴＡＲＴ２を
出力するラッチ回路１１と、ＢＳＴＡＲＴ２を入力と
し、ＢＳＴＡＲＴ３を出力するラッチ回路１３とを有
し、ＢＳＴＡＲＴ０、ＲＥＧ１の負論理、及びＲＥＧ０
の負論理を入力とする３入力ＡＮＤゲート１５と、ＢＳ
ＴＡＲＴ１、ＲＥＧ１の負論理、及びＲＥＧ０を入力と
する３入力ＡＮＤゲート１７と、ＢＳＴＡＲＴ２、ＲＥ
Ｇ１、及びＲＥＧ０の負論理を入力とする３入力ＡＮＤ
ゲート１９と、ＢＳＴＡＲＴ３、ＲＥＧ１、及びＲＥＧ
０を入力とする３入力ＡＮＤゲート２１と、前記３入力
ＡＮＤゲート１５、１７、１９、及び２１の出力を入力
とし、ＢＳＴＡＲＴＡを出力する４入力ＯＲゲートを有
する。なお、前記ラッチ回路９、１１、及び１３は、Ｃ
ＬＫ１を入力する。
ＲＴ０を入力とし、ＢＳＴＡＲＴ１を出力するラッチ回
路９と、ＢＳＴＡＲＴ１を入力とし、ＢＳＴＡＲＴ２を
出力するラッチ回路１１と、ＢＳＴＡＲＴ２を入力と
し、ＢＳＴＡＲＴ３を出力するラッチ回路１３とを有
し、ＢＳＴＡＲＴ０、ＲＥＧ１の負論理、及びＲＥＧ０
の負論理を入力とする３入力ＡＮＤゲート１５と、ＢＳ
ＴＡＲＴ１、ＲＥＧ１の負論理、及びＲＥＧ０を入力と
する３入力ＡＮＤゲート１７と、ＢＳＴＡＲＴ２、ＲＥ
Ｇ１、及びＲＥＧ０の負論理を入力とする３入力ＡＮＤ
ゲート１９と、ＢＳＴＡＲＴ３、ＲＥＧ１、及びＲＥＧ
０を入力とする３入力ＡＮＤゲート２１と、前記３入力
ＡＮＤゲート１５、１７、１９、及び２１の出力を入力
とし、ＢＳＴＡＲＴＡを出力する４入力ＯＲゲートを有
する。なお、前記ラッチ回路９、１１、及び１３は、Ｃ
ＬＫ１を入力する。
【００３８】図３は本発明を説明するためのタイミング
チャートである。
チャートである。
【００３９】図中の上部に現在のバスサイクルのタイミ
ングチャートを示し、下部に次のバスサイクルのタイミ
ングチャートを示す。本発明を適用しているため、次の
バスサイクルのタイミングチャートはウエイト数によっ
て、アドレス・データバスの出力のタイミングが１周期
づつウエイトしているのが分かる。
ングチャートを示し、下部に次のバスサイクルのタイミ
ングチャートを示す。本発明を適用しているため、次の
バスサイクルのタイミングチャートはウエイト数によっ
て、アドレス・データバスの出力のタイミングが１周期
づつウエイトしているのが分かる。
【００４０】次に、次のバスサイクルのアドレス出力の
タイミング（ウエイト数）の設定について説明する。
タイミング（ウエイト数）の設定について説明する。
【００４１】まず、現在のバスサイクルのデータ入力が
所定のバスサイクルのクロックにて終了すれば、すなわ
ち、現在のバスサイクルのデータ入力と次のバスサイク
ルのアドレス出力とが衝突しない場合には、ＢＳＴＡＲ
Ｔ０は、ウエイトさせる必要がない（ウエイト数ｎ＝
０）。
所定のバスサイクルのクロックにて終了すれば、すなわ
ち、現在のバスサイクルのデータ入力と次のバスサイク
ルのアドレス出力とが衝突しない場合には、ＢＳＴＡＲ
Ｔ０は、ウエイトさせる必要がない（ウエイト数ｎ＝
０）。
【００４２】次に、現在のデータ入力が所定のバスサイ
クルのクロックにて終了しない場合には、以下のように
して、次のバスサイクルのアドレス出力をウエイトさせ
る。
クルのクロックにて終了しない場合には、以下のように
して、次のバスサイクルのアドレス出力をウエイトさせ
る。
【００４３】（１）図２中のラッチ回路９がＢＳＴＡＲ
Ｔ０をＣＬＫ１の立ち上がりでがラッチする事によっ
て、ＢＳＴＡＲＴ１つまりＣＬＫ１の１周期分ウエイト
入力した信号ができる（ウエイト数ｎ＝１）。
Ｔ０をＣＬＫ１の立ち上がりでがラッチする事によっ
て、ＢＳＴＡＲＴ１つまりＣＬＫ１の１周期分ウエイト
入力した信号ができる（ウエイト数ｎ＝１）。
【００４４】（２）また、図２中ラッチ回路１１がＢＳ
ＴＡＲＴ１をＣＬＫ１の立ち上がりでラッチする事によ
りＢＳＴＡＲＴ２つまりＣＬＫ１の２周期分ウエイト入
力した信号ができる（ウエイト数ｎ＝２）。
ＴＡＲＴ１をＣＬＫ１の立ち上がりでラッチする事によ
りＢＳＴＡＲＴ２つまりＣＬＫ１の２周期分ウエイト入
力した信号ができる（ウエイト数ｎ＝２）。
【００４５】（３）さらに、図２中ラッチ回路１３がＢ
ＳＴＡＲＴ２をＣＬＫ１の立ち上がりでラッチする事に
より、ＢＳＴＡＲＴ３つまりＣＬＫ１の３周期分ウエイ
ト入力した信号ができる（ウエイト数ｎ＝３）。
ＳＴＡＲＴ２をＣＬＫ１の立ち上がりでラッチする事に
より、ＢＳＴＡＲＴ３つまりＣＬＫ１の３周期分ウエイ
ト入力した信号ができる（ウエイト数ｎ＝３）。
【００４６】以上のように、これらラッチ回路により、
ＢＳＴＡＲＴ０を段階的にウエイトさせることができ
る。すなわち、ＣＬＫ１の０〜３までウエイトを入れた
ＢＳＴＡＲＴ０からＢＳＴＡＲＴ３までを、あらかじめ
用意しておき、これらの信号を事前に使用者が設定した
２ビットのウエイト数設定レジスタＲＥＧ１、ＲＥＧ０
の出力に従ってＢＳＴＡＲＴ０を遅らせたＢＳＴＡＲＴ
Ａ信号を出力する。
ＢＳＴＡＲＴ０を段階的にウエイトさせることができ
る。すなわち、ＣＬＫ１の０〜３までウエイトを入れた
ＢＳＴＡＲＴ０からＢＳＴＡＲＴ３までを、あらかじめ
用意しておき、これらの信号を事前に使用者が設定した
２ビットのウエイト数設定レジスタＲＥＧ１、ＲＥＧ０
の出力に従ってＢＳＴＡＲＴ０を遅らせたＢＳＴＡＲＴ
Ａ信号を出力する。
【００４７】例えば、ウエイト数設定レジスタに１ウエ
イト入れたいのであれば、“０１”を書いておく事によ
り１つのＡＮＤゲートを選択する。この場合であれば、
ＢＳＴＡＲＴ１とつながっているＡＮＤゲート１７を選
択し、ＢＳＴＡＲＴ１がＢＳＴＡＲＴＡに出力される。
また、レジスタに“００”を書き込めばＢＳＴＡＲＴ０
と接続されているＡＮＤゲート１５，“１０”を書き込
めばＢＳＴＡＲＴ２と接続されているＡＮＤゲート１
９、“１１”を書き込めばＢＳＴＡＲＴ３とつながって
いるＡＮＤゲート２１を選択する。このように、ウエイ
ト数設定レジスタｎの内容によってＣＬＫ１のｎ周期分
ウエイト入力されたＢＳＴＡＲＴｎを選択し、その信号
をＢＳＴＡＲＴＡに出力する。
イト入れたいのであれば、“０１”を書いておく事によ
り１つのＡＮＤゲートを選択する。この場合であれば、
ＢＳＴＡＲＴ１とつながっているＡＮＤゲート１７を選
択し、ＢＳＴＡＲＴ１がＢＳＴＡＲＴＡに出力される。
また、レジスタに“００”を書き込めばＢＳＴＡＲＴ０
と接続されているＡＮＤゲート１５，“１０”を書き込
めばＢＳＴＡＲＴ２と接続されているＡＮＤゲート１
９、“１１”を書き込めばＢＳＴＡＲＴ３とつながって
いるＡＮＤゲート２１を選択する。このように、ウエイ
ト数設定レジスタｎの内容によってＣＬＫ１のｎ周期分
ウエイト入力されたＢＳＴＡＲＴｎを選択し、その信号
をＢＳＴＡＲＴＡに出力する。
【００４８】ＣＰＵのバスサイクルを構成する他のＡＬ
Ｅ、アドレス・データバス、／ＲＤなどは、ＢＳＴＡＲ
ＴＡに同期して動作するので、ＢＳＴＡＲＴＡが遅れる
事によりバスサイクル全体にウエイトがかかるシステム
となっている。
Ｅ、アドレス・データバス、／ＲＤなどは、ＢＳＴＡＲ
ＴＡに同期して動作するので、ＢＳＴＡＲＴＡが遅れる
事によりバスサイクル全体にウエイトがかかるシステム
となっている。
【００４９】ここで、本発明は上記の実施例に限られな
い。例えば、更にＢＳＴＡＲＴ０を遅らせたＢＳＴＡＲ
ＴＡ信号が必要であれば、ラッチ回路を４つ、５つとふ
やせばよい。この場合、ラッチ回路ｎ個に対して、３入
力ＡＮＤゲートはｎ＋１個必要となる。
い。例えば、更にＢＳＴＡＲＴ０を遅らせたＢＳＴＡＲ
ＴＡ信号が必要であれば、ラッチ回路を４つ、５つとふ
やせばよい。この場合、ラッチ回路ｎ個に対して、３入
力ＡＮＤゲートはｎ＋１個必要となる。
【００５０】また、アドレス出力のウエイトによるシス
テム全体のパフォーマンスの低下を最小限にするため、
ウエイト数設定レジスタを、現在アクセスしているメモ
リ領域に応じて、次のバスサイクルのスタートタイミン
グを設定することができる。
テム全体のパフォーマンスの低下を最小限にするため、
ウエイト数設定レジスタを、現在アクセスしているメモ
リ領域に応じて、次のバスサイクルのスタートタイミン
グを設定することができる。
【００５１】これは、ＣＰＵが特定のメモリ領域へアク
セスを行った場合のみバススタートウエイト制御回路に
てウエイトをさせ、その他の場合には、バススタートウ
エイト制御回路を使用しない旨の設定をＣＰＵにするこ
とにより実現することができる。
セスを行った場合のみバススタートウエイト制御回路に
てウエイトをさせ、その他の場合には、バススタートウ
エイト制御回路を使用しない旨の設定をＣＰＵにするこ
とにより実現することができる。
【００５２】以上のように、本実施例によれば、従来の
ハードウエアを変更することなく、小量の回路構成を追
加し集積化させることで、アドレス・データバスを直結
できることにより、外部接続回路を設けることが不要と
なり、安価なシステムの構成が可能となる。
ハードウエアを変更することなく、小量の回路構成を追
加し集積化させることで、アドレス・データバスを直結
できることにより、外部接続回路を設けることが不要と
なり、安価なシステムの構成が可能となる。
【００５３】
【発明の効果】以上、説明したように、本発明に係るマ
イクロコンピュータでは、バススタートウエイト制御手
段を具備しているので、次のバスサイクルのスタートタ
イミングを、使用者の設定に応じて変更することができ
る。
イクロコンピュータでは、バススタートウエイト制御手
段を具備しているので、次のバスサイクルのスタートタ
イミングを、使用者の設定に応じて変更することができ
る。
【００５４】また、従来のハードウエアを変更すること
なく、小量の回路構成を追加し集積化させることで、ア
ドレス・データバスを直結できることにより、外部接続
回路を設けることが不要となり、安価なシステムの構成
が可能となる。
なく、小量の回路構成を追加し集積化させることで、ア
ドレス・データバスを直結できることにより、外部接続
回路を設けることが不要となり、安価なシステムの構成
が可能となる。
【００５５】また、バスステート制御回路から送出され
たバススタート信号の出力をウエイトさせることによ
り、アドレス・データバスにおいて、各種記憶素子から
転送されたデータとＣＰＵから送出されたアドレスとの
衝突を回避することができる。また、バススタート信号
のウエイトを自由に設定することができるため、従来、
上述したＡ・Ｃスペックが大幅に相違するため組み合わ
せが不可能であったＣＰＵと記憶素子の組み合わせが可
能となる。
たバススタート信号の出力をウエイトさせることによ
り、アドレス・データバスにおいて、各種記憶素子から
転送されたデータとＣＰＵから送出されたアドレスとの
衝突を回避することができる。また、バススタート信号
のウエイトを自由に設定することができるため、従来、
上述したＡ・Ｃスペックが大幅に相違するため組み合わ
せが不可能であったＣＰＵと記憶素子の組み合わせが可
能となる。
【００５６】さらに、現在アクセスしているメモリ領域
に応じて、次のバスサイクルのスタートタイミングを設
定することができるため、アドレス出力のウエイトによ
るシステム全体のパフォーマンスの低下を最小限にする
ことができる。
に応じて、次のバスサイクルのスタートタイミングを設
定することができるため、アドレス出力のウエイトによ
るシステム全体のパフォーマンスの低下を最小限にする
ことができる。
【図１】本発明に係るマイクロコンピュータの一実施例
のを示したブロック図である。
のを示したブロック図である。
【図２】図１におけるバススタート・ウエイト制御回路
の内容を具体的に示した図である。
の内容を具体的に示した図である。
【図３】本発明の伴うタイミングチャートを示す図であ
る。
る。
【図４】従来の外部接続回路を示す図である。
１ クロック制御回路 ３ バスステート制御回路 ５ バススタートウエート制御回路 ７ ウエイト数設定レジスタ ９、１１、１３ ラッチ回路 １５、１７、１９、２１ ＡＮＤゲート ２３ ＯＲゲート ２５ ＣＰＵ ２７ アドレス・データマルチプレクスバス ２９ ラッチ回路 ３１ アドレスバス ３３ プログラムＲＯＭ ３５ データＲＡＭ ３７ インターフェイス回路 ３９ データバス ４１ 高速トランシーバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉澤 稔 岩手県北上市北工業団地６番６号 岩手東 芝エレクトロニクス株式会社内
Claims (3)
- 【請求項１】 アドレスバスとデータバスをマルチプレ
クスバス化したマイクロコンピュータにおいて、 次のバスサイクルのスタートタイミングを、設定に応じ
て変更するバススタートウエイト制御手段を具備したこ
とを特徴とするマイクロコンピュータ。 - 【請求項２】 前記バススタートウエイト制御手段は、 次のバスサイクルのスタートまでの時間を設定するウエ
イト数設定部と、 該ウエイト数設定部にて設定されたウエイト数により、
次のバスサイクルのバススタート信号をウエイトさせる
バススタートウエイト制御部を具備し、 現在アクセスしているメモリ領域に応じて、次のバスサ
イクルのスタートタイミングを設定することを特徴とす
る請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記バススタートウエイト制御部は、 次のバスサイクルのバススタート信号を段階的にウエイ
トさせるウエイト回路と、 該ウエイト回路にてウエイトされた前記信号のうち、前
記ウエイト数設定部にて設定されたウエイト数だけウエ
イトされた前記信号を選択する選択回路を有することを
特徴とする請求項２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154056A JPH0822449A (ja) | 1994-07-06 | 1994-07-06 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154056A JPH0822449A (ja) | 1994-07-06 | 1994-07-06 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822449A true JPH0822449A (ja) | 1996-01-23 |
Family
ID=15575952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154056A Pending JPH0822449A (ja) | 1994-07-06 | 1994-07-06 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020507842A (ja) * | 2017-01-20 | 2020-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ハードウェア人工ニューラル・ネットワークにおけるニューロン値の非同期伝達のためのシステムおよび方法 |
-
1994
- 1994-07-06 JP JP6154056A patent/JPH0822449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020507842A (ja) * | 2017-01-20 | 2020-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ハードウェア人工ニューラル・ネットワークにおけるニューロン値の非同期伝達のためのシステムおよび方法 |
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