JPH05233834A - シングルチップマイクロコンピュータ - Google Patents

シングルチップマイクロコンピュータ

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JPH05233834A
JPH05233834A JP3296879A JP29687991A JPH05233834A JP H05233834 A JPH05233834 A JP H05233834A JP 3296879 A JP3296879 A JP 3296879A JP 29687991 A JP29687991 A JP 29687991A JP H05233834 A JPH05233834 A JP H05233834A
Authority
JP
Japan
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address
external
space
memory
internal memory
Prior art date
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Pending
Application number
JP3296879A
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English (en)
Inventor
Toshinori Tamura
俊則 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646Configuration or reconfiguration
    • G06F12/0653Configuration or reconfiguration with centralised address assignment

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【目的】内部メモリのメモリマッピングと外部回路のメ
モリマッピングの境界をソフトウェア操作により変更可
能にすることで、メモリ空間容量を広げる。 【構成】第1図において空間切り替えフラグ35はソフ
トウェア操作によりデータの設定が可能なフラグであ
る。空間切り替えフラグ35に“0”を設定すると、7
FFFH番地を越えるアドレスをアクセスすると比較回
路31は外部判定信号15を“1”にする。空間切り替
えフラグ35に“1”を設定すると、1FFFH番地を
越えるアドレスをアクセスすると比較回路31は外部判
定信号15を“1”にする。外部判定信号15が“1”
になることで外部空間へのアクセスと判定する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、外部メモリにアクセス
可能なシングルチップマイクロコンピュータに関し、特
に内部メモリと外部メモリのメモリマッピングの境界ア
ドレスをプログラム処理により設定が可能なシングルチ
ップマイクロコンピュータ。
【0002】
【従来の技術】近年シングルチップマイクロコンピュー
タ(以下“シングルチップマイコン”と称す)を用いた
応用製品の高機能/高性能化にともない、シングルチッ
プマイコンに要求される機能も高まり、プログラムサイ
ズも大幅に増加している。シングルチップマイコンは、
内部にメモリを内蔵し、内蔵したメモリに拡散過程でプ
ログラムが書き込まれる。通常は内蔵したメモリに書き
込まれたプログラムにしたがってシングルチップマイコ
ンは処理を行なう。ところがシングルチップマイコンへ
の高機能/高性能化要求に対応するためプログラム及び
データ量が増大し、シングルチップマイコンの外部に、
プログラム及びデータを格納したメモリを接続する構成
がとられることが多い。内蔵したメモリ(以下“内部メ
モリ”と称す)をメモリ空間上の特定アドレス領域にマ
ッピングし、外部に接続したメモリ(以下“外部メモ
リ”と称す)を内部メモリをマッピングしたアドレスと
は別のアドレス領域にマッピングを行なう。それぞれマ
ッピングされたアドレスを指定することでアクセスが可
能である。一般に内部メモリ空間と外部メモリ空間は境
界アドレスをはさんで接しており、連続したアドレスに
なるようにマッピングされる。
【0003】第3図はシングルチップマイコン1のブロ
ック図で、外部端子8を介して外部メモリ9を接続して
いる。シングルチップマイコン1は、中央処理装置2
(以下“CPU”と称す)と、内部メモリ5と、周辺回
路6と、空間判別回路3と、外部インターフェース4
と、内部バス7と、外部端子8で構成している。空間判
別回路3は、CPU2がアクセスするアドレスが内部メ
モリ5がマッピングされたアドレスであるか、外部メモ
リ9がマッピングされたアドレスであるかを判定する回
路である。空間判別回路3から外部インタフェース4と
インバータゲート10の入力に外部判定信号15を供給
する。外部判定信号15はCPU2がアクセスするアド
レスを空間判別回路3が外部空間であると判定すると
“1”になる信号である。インバータゲート10の出力
を内部メモリ5に供給する。内部メモリ5はインバータ
ゲート10の出力が“1”の時にアドレスで指定する番
地のデータを出力する。外部インタフェース4は、外部
判定信号15が“1”の時に外部端子8を介して外部メ
モリ9へアクセスするための回路である。
【0004】第4図は、従来の空間判別回路3の詳細図
である。第4図の空間判別回路3は2系統の入力をも
ち、判定結果を外部判定信号15として出力する比較回
路31で構成している。比較回路31の一方の入力に、
内部バス7を介してアドレスの最上位ビットから3ビッ
トを入力し、他方の入力に固定レベル“(1,0,
0)”を入力する。比較回路31は以下の(1)式で示
す3ビットの重みづけ減算を行ない、結果が零または正
の数の時に出力である外部判定信号15を“1”にす
る。
【0005】C=(A3−B3)22 +(A2−B2)
1 +(A1−B1)20 ……(1) ここでA3,A2,A1,B3,B2,B1は比較回路
31の各入力でCは減算結果である。シングルチップマ
イコン1がアクセス可能な最大メモリ空間を64Kバイ
トとし、内部メモリ5の容量が32Kバイトであるとす
る。
【0006】第7図はシングルチップマイコン1のメモ
リマッピングである。0000Hから7FFFHの32
Kバイトの領域が内部メモリ5に割り付けられた空間
で、残りの8000HからFFFFHの32Kバイトの
領域が外部メモリ9に割り付けられた空間である。
【0007】シングルチップマイコン1のメモリ空間が
最大64Kバイトであるので、メモリアクセスのための
アドレス本数は16本となり、第4図においてアドレス
の最上位ビットから順に3ビット比較回路31のA3〜
A1の各入力に供給する。
【0008】以下にCPU2が内部メモリ空間をアクセ
スした時の外部メモリ空間をアクセスした時の動作につ
いて、第3図,第4図,第3表を用いて説明する。
【0009】7FFFH番地をアクセスした時について
説明する。
【0010】CPU2が7FFFH番地をアクセスする
と、アドレス上位3ビットが(0,1,1)より、比較
回路31は(0,1,1)とし(1,0,0)を入力と
して式(1)の減算を行なう。式(1)の結果が負であ
るので、外部判定信号15は“0”になる。外部判定信
号15が“0”であるので外部インタフェース4は起動
しない。しかしインバータゲート10の出力が“1”に
なるので内部メモリ5がONになり7FFFH番地に格
納してあるデータを出力する。従って、CPU2は内部
メモリ5の7FFFH番地からデータをリードする。C
PU2が7FFFHよりも小さいアドレスの番地をアク
セスした時も同様である。
【0011】次に8000H番地をアクセスした時につ
いて説明する。
【0012】CPU2が8000H番地をアクセスする
と、アドレス上位3ビットが(1,0,0)より、比較
回路31は(1,0,0)と(1,0,0)を入力とし
て式(1)の減算を行なう。式(1)の結果が零である
ので、外部判定信号15は“1”になる。外部判定信号
15が“1”であるので外部インタフェース4が起動
し、外部端子8を介して外部メモリ9の8000H番地
に格納してあるデータをリードする。外部判定信号15
が“1”であるのでインバータゲート10の出力は
“0”になる、内部メモリ5はデータを出力しない。従
って、CPU2は外部メモリ9の8000H番地からデ
ータをリードする。CPU2が8000Hよりも大きい
アドレスの番地をアクセスした時も同様である。
【0013】
【発明が解決しようとする課題】この従来のシングルチ
ップマイコンでは、内部メモリにマッピングした空間と
外部メモリにマッピングした空間の境界が固定であるた
め、内部メモリ容量に外部メモリ容量を加えた容量のメ
モリ空間しか最大アクセスできないため、プログラム及
びデータ量の増加にともなうメモリ空間の拡張が容易に
行なえないという問題点があった。
【0014】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、内部メモリのメモリマッピン
グ領域と外部メモリのメモリマッピング領域の境界アド
レスをソフトウェア操作により変更可能な手段を備えて
いる。
【0015】
【実施例】第1図は本発明の第1の実施例の空間判別回
路30の詳細図である。第1の実施例では、ソフトウェ
ア処理によりデータ設定が可能な空間切り替えフラグ3
5を内蔵し、内部メモリ空間と外部メモリ空間の境界を
ソフトウェア操作により変更が可能である点が従来例と
異なる。
【0016】第1図の空間判別回路30において、比較
回路31は従来の比較回路31と同様である。従来の空
間判別回路30から空間切り替え指定フラグ35と、ア
ンドゲート32,33と、インバータゲート34を追加
する。空間切り替え指定フラグ35は内部メモリ空間と
外部メモリ空間の境界を変更するフラグで、ソフトウェ
ア操作によりデータの設定が可能である。空間切り替え
指定フラグ35の出力をインバータゲート34とアンド
ゲート33と比較回路31のB1入力に供給する。イン
バータゲート34の出力をアンドゲート32に供給し、
アンドゲート32の出力を比較回路31のB3入力に、
アンドゲート33の出力を比較回路31のB2入力に供
給する。
【0017】第5図は内部メモリ空間と外部メモリ空間
の容量が32Kバイトと8Kバイトのメモリマッピング
図である。以下に空間切り替えフラグ35の値が“0”
の時と“1”の時のアクセス動作について、第1図と、
第3図と第5図を用いて説明する。
【0018】空間切り替えフラグ35にソフトウェア操
作により“0”を設定する。空間切り替えフラグ35が
“0”であるので、インバータゲート34の出力が
“1”、アンドゲート32の出力が“1”、アンドゲー
ト33の出力が“0”になる。よって比較回路31のB
3入力が“1”、B2入力が“0”、B1入力が“0”
となり、従来例での比較回路31の入力状態が同じにな
る。従って従来例の動作で述べたように、CPU2が7
FFFH番地をアクセスすると、内部メモリ5の7FF
FH番地からデータをリードし、8000H番地をアク
セスすると、外部メモリ9の8000H番地からデータ
をリードする。
【0019】次に空間切り替えフラグ35に、ソフトウ
ェア操作により“1”を設定する。空間切り替えフラグ
35が“1”であるので、インバータゲート34の出力
が“0”、アンドゲート32の出力が“0”、アンドゲ
ート33の出力が“0”となる。よって比較回路31の
B3入力が“0”、B2入力が“0”、B1入力が
“1”になる。
【0020】CPU2が1FFFH番地をアクセスした
時について説明する。CPU2が1FFFH番地をアク
セスすると、アドレス上位3ビットが(0,0,0)よ
り、比較回路31は(0,0,0)と(0,0,1)を
入力として式(1)の減算を行なう。式(1)の結果が
負であるので外部判定信号15は“0”になる。よって
従来例で述べたように内部ROM5の1FFFH番地か
らデータをリードする。CPU2が2000H番地をア
クセスすると、アドレス上位3ビットが(0,0,1)
より、比較回路31は(0,0,1)と(0,0,1)
を入力として式(1)の減算を行なう。式(1)の結果
が零であるので、外部判定信号15は“1”になる。外
部判定信号15が“1”であるので従来例で述べたよう
に外部メモリ9の2000H番地からデータをリードす
る。
【0021】以上述べたようにソフトウェア操作によっ
て空間切り替えフラグ35に“1”を設定することによ
り内部メモリ空間と外部メモリ空間の境界を8000H
番地から2000H番地に変更することができる。従っ
て、2000H番地から7FFFH番地までの24Kバ
イトの領域を内部メモリ空間と外部メモリ空間の両方に
マッピング可能になり、内部メモリ空間と外部メモリ空
間が連続したアドレスでもってメモリ空間が広がる。
【0022】第2図は本実施例2における空間判別回路
40の詳細図である。
【0023】第2図の空間判別回路40は第1の実施例
の空間判別回路30から空間切り替え指定フラグ35
と、アンドゲート32,33とインバータゲート34を
削除し、境界設定フラグ42,43,44を追加する。
境界設定フラグ42,43,44以外について第1の実
施例と同じであるので説明を省略する。境界設定フラグ
42,43,44はソフトウェア操作によりデータの設
定が可能で、境界設定フラグ42,43,44の出力を
それぞれ比較回路B3,B2,B1入力へ供給する。
【0024】第6図は内部メモリ空間の容量が32Kバ
イトおよび8Kバイトのメモリマッピングと、境界設定
フラグ42,43,44の設定値と、内部メモリ容量の
関係を示す。
【0025】以下にCPU2が内部メモリ空間と外部メ
モリ空間をアクセスした時の動作について第2図,第3
図,第6図を用いて説明する。
【0026】境界設定フラグ42,43,44に“1,
0,0”をソフトウェア操作により設定する。境界設定
フラグ42,43,44が“1,0,0”であるので比
較回路31のB3入力が“1”、B2入力が“0”、B
1入力が“0”になる。よって実施例1で述べたよう
に、7FFFH番地が内部メモリ空間になり、8000
H番地が外部メモリ空間になる。従って、内部メモリ容
量は32Kバイトである。
【0027】次に、境界設定フラグ42,43,44に
“0,0,1”をソフトウェア操作により設定する。境
界設定フラグ42,43,44が“0,0,1”である
ので、比較回路31のB3入力が“0”、B2入力が
“0”、B1入力が“1”になる。よって実施例1で述
べたように、1FFFH番地が内部メモリ空間になり、
2000H番地が外部メモリ空間になる。従って、内部
メモリ容量は8Kバイトである。
【0028】同様に、境界設定フラグ42,43,44
にソフトウェア操作により各データを設定することによ
り第2表で示す内部メモリ容量に設定することができ
る。
【0029】本実施例2のように境界設定フラグを内蔵
することにより、内部メモリ容量をソフトウェア操作に
より任意に変更することができ、プログラム/データ量
に応じて内部メモリ空間と外部メモリ空間が連続したア
ドレスでもってメモリ空間の拡張が可能になるという効
果がある。
【0030】
【発明の効果】以上説明したように本発明は、空間切り
替え指定フラグを内蔵し、ソフトウェア操作で内部メモ
リと外部メモリの境界アドレスを変更することにより、
内部メモリ空間であった領域を外部メモリ空間にもマッ
ピングすることが可能なため、実質的にメモリ空間を広
げることができる効果がある。
【0031】さらに空間切り替え指定フラグを複数ビッ
ト構成にすることにより、内部メモリと外部メモリの境
界アドレスを任意に設定することができる効果がある。
【図面の簡単な説明】
【図1】本発明の第一の実施例の空間判別回路のブロッ
ク図。
【図2】本発明の第二の実施例の空間判別回路のブロッ
ク図。
【図3】シングルチップマイクロコンピュータのブロッ
ク図。
【図4】従来例の空間判別回路のブロック図。
【図5】本発明の第一の実施例のシングルチップマイク
ロコンピュータのメモリマップ。
【図6】本発明の第二の実施例のシングルチップマイク
ロコンピュータのメモリマップと境界設定フラグの設定
値と内部メモリ容量。
【図7】従来例のシングルチップマイクロコンピュータ
のメモリマップ。
【符号の説明】
1 シングルチップマイクロコンピュータ 2 CPU 3,30,40 空間判別回路 4 外部インタフェース 5 内部メモリ 6 周辺回路 7 内部バス 8 外部端子 9 外部メモリ 10,34 インバータゲート 32,33 アンドゲート 11 外部バス 31 比較回路 35 空間切り替え指定フラグ 42,43,44 境界設定フラグ 15 外部判定信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 中央処理装置と、内部メモリと、外部端
    子と、前記中央処理装置が外部回路へアクセス時に前記
    外部回路へのアクセスを制御する外部インタフェース
    と、前記中央処理装置のアクセスが前記内部メモリへの
    アクセスか前記外部回路へのアクセスかを判定する空間
    判別回路を備えたシングルチップマイクロコンピュータ
    において、前記内部メモリのメモリマッピング領域と前
    記外部回路のメモリマッピング領域の境界アドレスをソ
    フトウェア操作により変更可能な手段を付加したことを
    特徴とするシングルチップマイクロコンピュータ。
  2. 【請求項2】 前記請求項1に係わるシングルチップマ
    イクロコンピュータにおいて、前記内部メモリのメモリ
    マッピング領域と前記外部回路のメモリマッピング領域
    の境界アドレスを任意のアドレスに設定可能な手段を付
    加したことを特徴とするシングルチップマイクロコンピ
    ュータ。
JP3296879A 1991-11-13 1991-11-13 シングルチップマイクロコンピュータ Pending JPH05233834A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3296879A JPH05233834A (ja) 1991-11-13 1991-11-13 シングルチップマイクロコンピュータ
US07/976,218 US5566309A (en) 1991-11-13 1992-11-13 Variable memory boundaries between external and internal memories for single-chip microcomputer

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JPH05233834A true JPH05233834A (ja) 1993-09-10

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JP3296879A Pending JPH05233834A (ja) 1991-11-13 1991-11-13 シングルチップマイクロコンピュータ

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