JPH05233834A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH05233834A JPH05233834A JP3296879A JP29687991A JPH05233834A JP H05233834 A JPH05233834 A JP H05233834A JP 3296879 A JP3296879 A JP 3296879A JP 29687991 A JP29687991 A JP 29687991A JP H05233834 A JPH05233834 A JP H05233834A
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- external
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- internal memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】内部メモリのメモリマッピングと外部回路のメ
モリマッピングの境界をソフトウェア操作により変更可
能にすることで、メモリ空間容量を広げる。 【構成】第１図において空間切り替えフラグ３５はソフ
トウェア操作によりデータの設定が可能なフラグであ
る。空間切り替えフラグ３５に“０”を設定すると、７
ＦＦＦＨ番地を越えるアドレスをアクセスすると比較回
路３１は外部判定信号１５を“１”にする。空間切り替
えフラグ３５に“１”を設定すると、１ＦＦＦＨ番地を
越えるアドレスをアクセスすると比較回路３１は外部判
定信号１５を“１”にする。外部判定信号１５が“１”
になることで外部空間へのアクセスと判定する。
モリマッピングの境界をソフトウェア操作により変更可
能にすることで、メモリ空間容量を広げる。 【構成】第１図において空間切り替えフラグ３５はソフ
トウェア操作によりデータの設定が可能なフラグであ
る。空間切り替えフラグ３５に“０”を設定すると、７
ＦＦＦＨ番地を越えるアドレスをアクセスすると比較回
路３１は外部判定信号１５を“１”にする。空間切り替
えフラグ３５に“１”を設定すると、１ＦＦＦＨ番地を
越えるアドレスをアクセスすると比較回路３１は外部判
定信号１５を“１”にする。外部判定信号１５が“１”
になることで外部空間へのアクセスと判定する。
Description
【０００１】
【産業上の利用分野】本発明は、外部メモリにアクセス
可能なシングルチップマイクロコンピュータに関し、特
に内部メモリと外部メモリのメモリマッピングの境界ア
ドレスをプログラム処理により設定が可能なシングルチ
ップマイクロコンピュータ。
可能なシングルチップマイクロコンピュータに関し、特
に内部メモリと外部メモリのメモリマッピングの境界ア
ドレスをプログラム処理により設定が可能なシングルチ
ップマイクロコンピュータ。
【０００２】
【従来の技術】近年シングルチップマイクロコンピュー
タ（以下“シングルチップマイコン”と称す）を用いた
応用製品の高機能／高性能化にともない、シングルチッ
プマイコンに要求される機能も高まり、プログラムサイ
ズも大幅に増加している。シングルチップマイコンは、
内部にメモリを内蔵し、内蔵したメモリに拡散過程でプ
ログラムが書き込まれる。通常は内蔵したメモリに書き
込まれたプログラムにしたがってシングルチップマイコ
ンは処理を行なう。ところがシングルチップマイコンへ
の高機能／高性能化要求に対応するためプログラム及び
データ量が増大し、シングルチップマイコンの外部に、
プログラム及びデータを格納したメモリを接続する構成
がとられることが多い。内蔵したメモリ（以下“内部メ
モリ”と称す）をメモリ空間上の特定アドレス領域にマ
ッピングし、外部に接続したメモリ（以下“外部メモ
リ”と称す）を内部メモリをマッピングしたアドレスと
は別のアドレス領域にマッピングを行なう。それぞれマ
ッピングされたアドレスを指定することでアクセスが可
能である。一般に内部メモリ空間と外部メモリ空間は境
界アドレスをはさんで接しており、連続したアドレスに
なるようにマッピングされる。
タ（以下“シングルチップマイコン”と称す）を用いた
応用製品の高機能／高性能化にともない、シングルチッ
プマイコンに要求される機能も高まり、プログラムサイ
ズも大幅に増加している。シングルチップマイコンは、
内部にメモリを内蔵し、内蔵したメモリに拡散過程でプ
ログラムが書き込まれる。通常は内蔵したメモリに書き
込まれたプログラムにしたがってシングルチップマイコ
ンは処理を行なう。ところがシングルチップマイコンへ
の高機能／高性能化要求に対応するためプログラム及び
データ量が増大し、シングルチップマイコンの外部に、
プログラム及びデータを格納したメモリを接続する構成
がとられることが多い。内蔵したメモリ（以下“内部メ
モリ”と称す）をメモリ空間上の特定アドレス領域にマ
ッピングし、外部に接続したメモリ（以下“外部メモ
リ”と称す）を内部メモリをマッピングしたアドレスと
は別のアドレス領域にマッピングを行なう。それぞれマ
ッピングされたアドレスを指定することでアクセスが可
能である。一般に内部メモリ空間と外部メモリ空間は境
界アドレスをはさんで接しており、連続したアドレスに
なるようにマッピングされる。
【０００３】第３図はシングルチップマイコン１のブロ
ック図で、外部端子８を介して外部メモリ９を接続して
いる。シングルチップマイコン１は、中央処理装置２
（以下“ＣＰＵ”と称す）と、内部メモリ５と、周辺回
路６と、空間判別回路３と、外部インターフェース４
と、内部バス７と、外部端子８で構成している。空間判
別回路３は、ＣＰＵ２がアクセスするアドレスが内部メ
モリ５がマッピングされたアドレスであるか、外部メモ
リ９がマッピングされたアドレスであるかを判定する回
路である。空間判別回路３から外部インタフェース４と
インバータゲート１０の入力に外部判定信号１５を供給
する。外部判定信号１５はＣＰＵ２がアクセスするアド
レスを空間判別回路３が外部空間であると判定すると
“１”になる信号である。インバータゲート１０の出力
を内部メモリ５に供給する。内部メモリ５はインバータ
ゲート１０の出力が“１”の時にアドレスで指定する番
地のデータを出力する。外部インタフェース４は、外部
判定信号１５が“１”の時に外部端子８を介して外部メ
モリ９へアクセスするための回路である。
ック図で、外部端子８を介して外部メモリ９を接続して
いる。シングルチップマイコン１は、中央処理装置２
（以下“ＣＰＵ”と称す）と、内部メモリ５と、周辺回
路６と、空間判別回路３と、外部インターフェース４
と、内部バス７と、外部端子８で構成している。空間判
別回路３は、ＣＰＵ２がアクセスするアドレスが内部メ
モリ５がマッピングされたアドレスであるか、外部メモ
リ９がマッピングされたアドレスであるかを判定する回
路である。空間判別回路３から外部インタフェース４と
インバータゲート１０の入力に外部判定信号１５を供給
する。外部判定信号１５はＣＰＵ２がアクセスするアド
レスを空間判別回路３が外部空間であると判定すると
“１”になる信号である。インバータゲート１０の出力
を内部メモリ５に供給する。内部メモリ５はインバータ
ゲート１０の出力が“１”の時にアドレスで指定する番
地のデータを出力する。外部インタフェース４は、外部
判定信号１５が“１”の時に外部端子８を介して外部メ
モリ９へアクセスするための回路である。
【０００４】第４図は、従来の空間判別回路３の詳細図
である。第４図の空間判別回路３は２系統の入力をも
ち、判定結果を外部判定信号１５として出力する比較回
路３１で構成している。比較回路３１の一方の入力に、
内部バス７を介してアドレスの最上位ビットから３ビッ
トを入力し、他方の入力に固定レベル“（１，０，
０）”を入力する。比較回路３１は以下の（１）式で示
す３ビットの重みづけ減算を行ない、結果が零または正
の数の時に出力である外部判定信号１５を“１”にす
る。
である。第４図の空間判別回路３は２系統の入力をも
ち、判定結果を外部判定信号１５として出力する比較回
路３１で構成している。比較回路３１の一方の入力に、
内部バス７を介してアドレスの最上位ビットから３ビッ
トを入力し、他方の入力に固定レベル“（１，０，
０）”を入力する。比較回路３１は以下の（１）式で示
す３ビットの重みづけ減算を行ない、結果が零または正
の数の時に出力である外部判定信号１５を“１”にす
る。
【０００５】Ｃ＝（Ａ３−Ｂ３）２2 ＋（Ａ２−Ｂ２）
２1 ＋（Ａ１−Ｂ１）２0 ……（１） ここでＡ３，Ａ２，Ａ１，Ｂ３，Ｂ２，Ｂ１は比較回路
３１の各入力でＣは減算結果である。シングルチップマ
イコン１がアクセス可能な最大メモリ空間を６４Ｋバイ
トとし、内部メモリ５の容量が３２Ｋバイトであるとす
る。
２1 ＋（Ａ１−Ｂ１）２0 ……（１） ここでＡ３，Ａ２，Ａ１，Ｂ３，Ｂ２，Ｂ１は比較回路
３１の各入力でＣは減算結果である。シングルチップマ
イコン１がアクセス可能な最大メモリ空間を６４Ｋバイ
トとし、内部メモリ５の容量が３２Ｋバイトであるとす
る。
【０００６】第７図はシングルチップマイコン１のメモ
リマッピングである。００００Ｈから７ＦＦＦＨの３２
Ｋバイトの領域が内部メモリ５に割り付けられた空間
で、残りの８０００ＨからＦＦＦＦＨの３２Ｋバイトの
領域が外部メモリ９に割り付けられた空間である。
リマッピングである。００００Ｈから７ＦＦＦＨの３２
Ｋバイトの領域が内部メモリ５に割り付けられた空間
で、残りの８０００ＨからＦＦＦＦＨの３２Ｋバイトの
領域が外部メモリ９に割り付けられた空間である。
【０００７】シングルチップマイコン１のメモリ空間が
最大６４Ｋバイトであるので、メモリアクセスのための
アドレス本数は１６本となり、第４図においてアドレス
の最上位ビットから順に３ビット比較回路３１のＡ３〜
Ａ１の各入力に供給する。
最大６４Ｋバイトであるので、メモリアクセスのための
アドレス本数は１６本となり、第４図においてアドレス
の最上位ビットから順に３ビット比較回路３１のＡ３〜
Ａ１の各入力に供給する。
【０００８】以下にＣＰＵ２が内部メモリ空間をアクセ
スした時の外部メモリ空間をアクセスした時の動作につ
いて、第３図，第４図，第３表を用いて説明する。
スした時の外部メモリ空間をアクセスした時の動作につ
いて、第３図，第４図，第３表を用いて説明する。
【０００９】７ＦＦＦＨ番地をアクセスした時について
説明する。
説明する。
【００１０】ＣＰＵ２が７ＦＦＦＨ番地をアクセスする
と、アドレス上位３ビットが（０，１，１）より、比較
回路３１は（０，１，１）とし（１，０，０）を入力と
して式（１）の減算を行なう。式（１）の結果が負であ
るので、外部判定信号１５は“０”になる。外部判定信
号１５が“０”であるので外部インタフェース４は起動
しない。しかしインバータゲート１０の出力が“１”に
なるので内部メモリ５がＯＮになり７ＦＦＦＨ番地に格
納してあるデータを出力する。従って、ＣＰＵ２は内部
メモリ５の７ＦＦＦＨ番地からデータをリードする。Ｃ
ＰＵ２が７ＦＦＦＨよりも小さいアドレスの番地をアク
セスした時も同様である。
と、アドレス上位３ビットが（０，１，１）より、比較
回路３１は（０，１，１）とし（１，０，０）を入力と
して式（１）の減算を行なう。式（１）の結果が負であ
るので、外部判定信号１５は“０”になる。外部判定信
号１５が“０”であるので外部インタフェース４は起動
しない。しかしインバータゲート１０の出力が“１”に
なるので内部メモリ５がＯＮになり７ＦＦＦＨ番地に格
納してあるデータを出力する。従って、ＣＰＵ２は内部
メモリ５の７ＦＦＦＨ番地からデータをリードする。Ｃ
ＰＵ２が７ＦＦＦＨよりも小さいアドレスの番地をアク
セスした時も同様である。
【００１１】次に８０００Ｈ番地をアクセスした時につ
いて説明する。
いて説明する。
【００１２】ＣＰＵ２が８０００Ｈ番地をアクセスする
と、アドレス上位３ビットが（１，０，０）より、比較
回路３１は（１，０，０）と（１，０，０）を入力とし
て式（１）の減算を行なう。式（１）の結果が零である
ので、外部判定信号１５は“１”になる。外部判定信号
１５が“１”であるので外部インタフェース４が起動
し、外部端子８を介して外部メモリ９の８０００Ｈ番地
に格納してあるデータをリードする。外部判定信号１５
が“１”であるのでインバータゲート１０の出力は
“０”になる、内部メモリ５はデータを出力しない。従
って、ＣＰＵ２は外部メモリ９の８０００Ｈ番地からデ
ータをリードする。ＣＰＵ２が８０００Ｈよりも大きい
アドレスの番地をアクセスした時も同様である。
と、アドレス上位３ビットが（１，０，０）より、比較
回路３１は（１，０，０）と（１，０，０）を入力とし
て式（１）の減算を行なう。式（１）の結果が零である
ので、外部判定信号１５は“１”になる。外部判定信号
１５が“１”であるので外部インタフェース４が起動
し、外部端子８を介して外部メモリ９の８０００Ｈ番地
に格納してあるデータをリードする。外部判定信号１５
が“１”であるのでインバータゲート１０の出力は
“０”になる、内部メモリ５はデータを出力しない。従
って、ＣＰＵ２は外部メモリ９の８０００Ｈ番地からデ
ータをリードする。ＣＰＵ２が８０００Ｈよりも大きい
アドレスの番地をアクセスした時も同様である。
【００１３】
【発明が解決しようとする課題】この従来のシングルチ
ップマイコンでは、内部メモリにマッピングした空間と
外部メモリにマッピングした空間の境界が固定であるた
め、内部メモリ容量に外部メモリ容量を加えた容量のメ
モリ空間しか最大アクセスできないため、プログラム及
びデータ量の増加にともなうメモリ空間の拡張が容易に
行なえないという問題点があった。
ップマイコンでは、内部メモリにマッピングした空間と
外部メモリにマッピングした空間の境界が固定であるた
め、内部メモリ容量に外部メモリ容量を加えた容量のメ
モリ空間しか最大アクセスできないため、プログラム及
びデータ量の増加にともなうメモリ空間の拡張が容易に
行なえないという問題点があった。
【００１４】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、内部メモリのメモリマッピン
グ領域と外部メモリのメモリマッピング領域の境界アド
レスをソフトウェア操作により変更可能な手段を備えて
いる。
マイクロコンピュータは、内部メモリのメモリマッピン
グ領域と外部メモリのメモリマッピング領域の境界アド
レスをソフトウェア操作により変更可能な手段を備えて
いる。
【００１５】
【実施例】第１図は本発明の第１の実施例の空間判別回
路３０の詳細図である。第１の実施例では、ソフトウェ
ア処理によりデータ設定が可能な空間切り替えフラグ３
５を内蔵し、内部メモリ空間と外部メモリ空間の境界を
ソフトウェア操作により変更が可能である点が従来例と
異なる。
路３０の詳細図である。第１の実施例では、ソフトウェ
ア処理によりデータ設定が可能な空間切り替えフラグ３
５を内蔵し、内部メモリ空間と外部メモリ空間の境界を
ソフトウェア操作により変更が可能である点が従来例と
異なる。
【００１６】第１図の空間判別回路３０において、比較
回路３１は従来の比較回路３１と同様である。従来の空
間判別回路３０から空間切り替え指定フラグ３５と、ア
ンドゲート３２，３３と、インバータゲート３４を追加
する。空間切り替え指定フラグ３５は内部メモリ空間と
外部メモリ空間の境界を変更するフラグで、ソフトウェ
ア操作によりデータの設定が可能である。空間切り替え
指定フラグ３５の出力をインバータゲート３４とアンド
ゲート３３と比較回路３１のＢ１入力に供給する。イン
バータゲート３４の出力をアンドゲート３２に供給し、
アンドゲート３２の出力を比較回路３１のＢ３入力に、
アンドゲート３３の出力を比較回路３１のＢ２入力に供
給する。
回路３１は従来の比較回路３１と同様である。従来の空
間判別回路３０から空間切り替え指定フラグ３５と、ア
ンドゲート３２，３３と、インバータゲート３４を追加
する。空間切り替え指定フラグ３５は内部メモリ空間と
外部メモリ空間の境界を変更するフラグで、ソフトウェ
ア操作によりデータの設定が可能である。空間切り替え
指定フラグ３５の出力をインバータゲート３４とアンド
ゲート３３と比較回路３１のＢ１入力に供給する。イン
バータゲート３４の出力をアンドゲート３２に供給し、
アンドゲート３２の出力を比較回路３１のＢ３入力に、
アンドゲート３３の出力を比較回路３１のＢ２入力に供
給する。
【００１７】第５図は内部メモリ空間と外部メモリ空間
の容量が３２Ｋバイトと８Ｋバイトのメモリマッピング
図である。以下に空間切り替えフラグ３５の値が“０”
の時と“１”の時のアクセス動作について、第１図と、
第３図と第５図を用いて説明する。
の容量が３２Ｋバイトと８Ｋバイトのメモリマッピング
図である。以下に空間切り替えフラグ３５の値が“０”
の時と“１”の時のアクセス動作について、第１図と、
第３図と第５図を用いて説明する。
【００１８】空間切り替えフラグ３５にソフトウェア操
作により“０”を設定する。空間切り替えフラグ３５が
“０”であるので、インバータゲート３４の出力が
“１”、アンドゲート３２の出力が“１”、アンドゲー
ト３３の出力が“０”になる。よって比較回路３１のＢ
３入力が“１”、Ｂ２入力が“０”、Ｂ１入力が“０”
となり、従来例での比較回路３１の入力状態が同じにな
る。従って従来例の動作で述べたように、ＣＰＵ２が７
ＦＦＦＨ番地をアクセスすると、内部メモリ５の７ＦＦ
ＦＨ番地からデータをリードし、８０００Ｈ番地をアク
セスすると、外部メモリ９の８０００Ｈ番地からデータ
をリードする。
作により“０”を設定する。空間切り替えフラグ３５が
“０”であるので、インバータゲート３４の出力が
“１”、アンドゲート３２の出力が“１”、アンドゲー
ト３３の出力が“０”になる。よって比較回路３１のＢ
３入力が“１”、Ｂ２入力が“０”、Ｂ１入力が“０”
となり、従来例での比較回路３１の入力状態が同じにな
る。従って従来例の動作で述べたように、ＣＰＵ２が７
ＦＦＦＨ番地をアクセスすると、内部メモリ５の７ＦＦ
ＦＨ番地からデータをリードし、８０００Ｈ番地をアク
セスすると、外部メモリ９の８０００Ｈ番地からデータ
をリードする。
【００１９】次に空間切り替えフラグ３５に、ソフトウ
ェア操作により“１”を設定する。空間切り替えフラグ
３５が“１”であるので、インバータゲート３４の出力
が“０”、アンドゲート３２の出力が“０”、アンドゲ
ート３３の出力が“０”となる。よって比較回路３１の
Ｂ３入力が“０”、Ｂ２入力が“０”、Ｂ１入力が
“１”になる。
ェア操作により“１”を設定する。空間切り替えフラグ
３５が“１”であるので、インバータゲート３４の出力
が“０”、アンドゲート３２の出力が“０”、アンドゲ
ート３３の出力が“０”となる。よって比較回路３１の
Ｂ３入力が“０”、Ｂ２入力が“０”、Ｂ１入力が
“１”になる。
【００２０】ＣＰＵ２が１ＦＦＦＨ番地をアクセスした
時について説明する。ＣＰＵ２が１ＦＦＦＨ番地をアク
セスすると、アドレス上位３ビットが（０，０，０）よ
り、比較回路３１は（０，０，０）と（０，０，１）を
入力として式（１）の減算を行なう。式（１）の結果が
負であるので外部判定信号１５は“０”になる。よって
従来例で述べたように内部ＲＯＭ５の１ＦＦＦＨ番地か
らデータをリードする。ＣＰＵ２が２０００Ｈ番地をア
クセスすると、アドレス上位３ビットが（０，０，１）
より、比較回路３１は（０，０，１）と（０，０，１）
を入力として式（１）の減算を行なう。式（１）の結果
が零であるので、外部判定信号１５は“１”になる。外
部判定信号１５が“１”であるので従来例で述べたよう
に外部メモリ９の２０００Ｈ番地からデータをリードす
る。
時について説明する。ＣＰＵ２が１ＦＦＦＨ番地をアク
セスすると、アドレス上位３ビットが（０，０，０）よ
り、比較回路３１は（０，０，０）と（０，０，１）を
入力として式（１）の減算を行なう。式（１）の結果が
負であるので外部判定信号１５は“０”になる。よって
従来例で述べたように内部ＲＯＭ５の１ＦＦＦＨ番地か
らデータをリードする。ＣＰＵ２が２０００Ｈ番地をア
クセスすると、アドレス上位３ビットが（０，０，１）
より、比較回路３１は（０，０，１）と（０，０，１）
を入力として式（１）の減算を行なう。式（１）の結果
が零であるので、外部判定信号１５は“１”になる。外
部判定信号１５が“１”であるので従来例で述べたよう
に外部メモリ９の２０００Ｈ番地からデータをリードす
る。
【００２１】以上述べたようにソフトウェア操作によっ
て空間切り替えフラグ３５に“１”を設定することによ
り内部メモリ空間と外部メモリ空間の境界を８０００Ｈ
番地から２０００Ｈ番地に変更することができる。従っ
て、２０００Ｈ番地から７ＦＦＦＨ番地までの２４Ｋバ
イトの領域を内部メモリ空間と外部メモリ空間の両方に
マッピング可能になり、内部メモリ空間と外部メモリ空
間が連続したアドレスでもってメモリ空間が広がる。
て空間切り替えフラグ３５に“１”を設定することによ
り内部メモリ空間と外部メモリ空間の境界を８０００Ｈ
番地から２０００Ｈ番地に変更することができる。従っ
て、２０００Ｈ番地から７ＦＦＦＨ番地までの２４Ｋバ
イトの領域を内部メモリ空間と外部メモリ空間の両方に
マッピング可能になり、内部メモリ空間と外部メモリ空
間が連続したアドレスでもってメモリ空間が広がる。
【００２２】第２図は本実施例２における空間判別回路
４０の詳細図である。
４０の詳細図である。
【００２３】第２図の空間判別回路４０は第１の実施例
の空間判別回路３０から空間切り替え指定フラグ３５
と、アンドゲート３２，３３とインバータゲート３４を
削除し、境界設定フラグ４２，４３，４４を追加する。
境界設定フラグ４２，４３，４４以外について第１の実
施例と同じであるので説明を省略する。境界設定フラグ
４２，４３，４４はソフトウェア操作によりデータの設
定が可能で、境界設定フラグ４２，４３，４４の出力を
それぞれ比較回路Ｂ３，Ｂ２，Ｂ１入力へ供給する。
の空間判別回路３０から空間切り替え指定フラグ３５
と、アンドゲート３２，３３とインバータゲート３４を
削除し、境界設定フラグ４２，４３，４４を追加する。
境界設定フラグ４２，４３，４４以外について第１の実
施例と同じであるので説明を省略する。境界設定フラグ
４２，４３，４４はソフトウェア操作によりデータの設
定が可能で、境界設定フラグ４２，４３，４４の出力を
それぞれ比較回路Ｂ３，Ｂ２，Ｂ１入力へ供給する。
【００２４】第６図は内部メモリ空間の容量が３２Ｋバ
イトおよび８Ｋバイトのメモリマッピングと、境界設定
フラグ４２，４３，４４の設定値と、内部メモリ容量の
関係を示す。
イトおよび８Ｋバイトのメモリマッピングと、境界設定
フラグ４２，４３，４４の設定値と、内部メモリ容量の
関係を示す。
【００２５】以下にＣＰＵ２が内部メモリ空間と外部メ
モリ空間をアクセスした時の動作について第２図，第３
図，第６図を用いて説明する。
モリ空間をアクセスした時の動作について第２図，第３
図，第６図を用いて説明する。
【００２６】境界設定フラグ４２，４３，４４に“１，
０，０”をソフトウェア操作により設定する。境界設定
フラグ４２，４３，４４が“１，０，０”であるので比
較回路３１のＢ３入力が“１”、Ｂ２入力が“０”、Ｂ
１入力が“０”になる。よって実施例１で述べたよう
に、７ＦＦＦＨ番地が内部メモリ空間になり、８０００
Ｈ番地が外部メモリ空間になる。従って、内部メモリ容
量は３２Ｋバイトである。
０，０”をソフトウェア操作により設定する。境界設定
フラグ４２，４３，４４が“１，０，０”であるので比
較回路３１のＢ３入力が“１”、Ｂ２入力が“０”、Ｂ
１入力が“０”になる。よって実施例１で述べたよう
に、７ＦＦＦＨ番地が内部メモリ空間になり、８０００
Ｈ番地が外部メモリ空間になる。従って、内部メモリ容
量は３２Ｋバイトである。
【００２７】次に、境界設定フラグ４２，４３，４４に
“０，０，１”をソフトウェア操作により設定する。境
界設定フラグ４２，４３，４４が“０，０，１”である
ので、比較回路３１のＢ３入力が“０”、Ｂ２入力が
“０”、Ｂ１入力が“１”になる。よって実施例１で述
べたように、１ＦＦＦＨ番地が内部メモリ空間になり、
２０００Ｈ番地が外部メモリ空間になる。従って、内部
メモリ容量は８Ｋバイトである。
“０，０，１”をソフトウェア操作により設定する。境
界設定フラグ４２，４３，４４が“０，０，１”である
ので、比較回路３１のＢ３入力が“０”、Ｂ２入力が
“０”、Ｂ１入力が“１”になる。よって実施例１で述
べたように、１ＦＦＦＨ番地が内部メモリ空間になり、
２０００Ｈ番地が外部メモリ空間になる。従って、内部
メモリ容量は８Ｋバイトである。
【００２８】同様に、境界設定フラグ４２，４３，４４
にソフトウェア操作により各データを設定することによ
り第２表で示す内部メモリ容量に設定することができ
る。
にソフトウェア操作により各データを設定することによ
り第２表で示す内部メモリ容量に設定することができ
る。
【００２９】本実施例２のように境界設定フラグを内蔵
することにより、内部メモリ容量をソフトウェア操作に
より任意に変更することができ、プログラム／データ量
に応じて内部メモリ空間と外部メモリ空間が連続したア
ドレスでもってメモリ空間の拡張が可能になるという効
果がある。
することにより、内部メモリ容量をソフトウェア操作に
より任意に変更することができ、プログラム／データ量
に応じて内部メモリ空間と外部メモリ空間が連続したア
ドレスでもってメモリ空間の拡張が可能になるという効
果がある。
【００３０】
【発明の効果】以上説明したように本発明は、空間切り
替え指定フラグを内蔵し、ソフトウェア操作で内部メモ
リと外部メモリの境界アドレスを変更することにより、
内部メモリ空間であった領域を外部メモリ空間にもマッ
ピングすることが可能なため、実質的にメモリ空間を広
げることができる効果がある。
替え指定フラグを内蔵し、ソフトウェア操作で内部メモ
リと外部メモリの境界アドレスを変更することにより、
内部メモリ空間であった領域を外部メモリ空間にもマッ
ピングすることが可能なため、実質的にメモリ空間を広
げることができる効果がある。
【００３１】さらに空間切り替え指定フラグを複数ビッ
ト構成にすることにより、内部メモリと外部メモリの境
界アドレスを任意に設定することができる効果がある。
ト構成にすることにより、内部メモリと外部メモリの境
界アドレスを任意に設定することができる効果がある。
【図１】本発明の第一の実施例の空間判別回路のブロッ
ク図。
ク図。
【図２】本発明の第二の実施例の空間判別回路のブロッ
ク図。
ク図。
【図３】シングルチップマイクロコンピュータのブロッ
ク図。
ク図。
【図４】従来例の空間判別回路のブロック図。
【図５】本発明の第一の実施例のシングルチップマイク
ロコンピュータのメモリマップ。
ロコンピュータのメモリマップ。
【図６】本発明の第二の実施例のシングルチップマイク
ロコンピュータのメモリマップと境界設定フラグの設定
値と内部メモリ容量。
ロコンピュータのメモリマップと境界設定フラグの設定
値と内部メモリ容量。
【図７】従来例のシングルチップマイクロコンピュータ
のメモリマップ。
のメモリマップ。
１ シングルチップマイクロコンピュータ ２ ＣＰＵ ３，３０，４０ 空間判別回路 ４ 外部インタフェース ５ 内部メモリ ６ 周辺回路 ７ 内部バス ８ 外部端子 ９ 外部メモリ １０，３４ インバータゲート ３２，３３ アンドゲート １１ 外部バス ３１ 比較回路 ３５ 空間切り替え指定フラグ ４２，４３，４４ 境界設定フラグ １５ 外部判定信号
Claims (2)
- 【請求項１】 中央処理装置と、内部メモリと、外部端
子と、前記中央処理装置が外部回路へアクセス時に前記
外部回路へのアクセスを制御する外部インタフェース
と、前記中央処理装置のアクセスが前記内部メモリへの
アクセスか前記外部回路へのアクセスかを判定する空間
判別回路を備えたシングルチップマイクロコンピュータ
において、前記内部メモリのメモリマッピング領域と前
記外部回路のメモリマッピング領域の境界アドレスをソ
フトウェア操作により変更可能な手段を付加したことを
特徴とするシングルチップマイクロコンピュータ。 - 【請求項２】 前記請求項１に係わるシングルチップマ
イクロコンピュータにおいて、前記内部メモリのメモリ
マッピング領域と前記外部回路のメモリマッピング領域
の境界アドレスを任意のアドレスに設定可能な手段を付
加したことを特徴とするシングルチップマイクロコンピ
ュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296879A JPH05233834A (ja) | 1991-11-13 | 1991-11-13 | シングルチップマイクロコンピュータ |
| US07/976,218 US5566309A (en) | 1991-11-13 | 1992-11-13 | Variable memory boundaries between external and internal memories for single-chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296879A JPH05233834A (ja) | 1991-11-13 | 1991-11-13 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233834A true JPH05233834A (ja) | 1993-09-10 |
Family
ID=17839349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296879A Pending JPH05233834A (ja) | 1991-11-13 | 1991-11-13 | シングルチップマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5566309A (ja) |
| JP (1) | JPH05233834A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835926A (en) * | 1992-12-15 | 1998-11-10 | Siemens Business Communication Systems, Inc. | Multiple memory addressing using adjustable chip select |
| US5706407A (en) * | 1993-12-28 | 1998-01-06 | Kabushiki Kaisha Toshiba | System for reallocation of memory banks in memory sized order |
| US5991849A (en) * | 1996-04-10 | 1999-11-23 | Sanyo Electric Co., Ltd | Rewriting protection of a size varying first region of a reprogrammable non-volatile memory |
| JP3620181B2 (ja) * | 1996-12-05 | 2005-02-16 | 富士通株式会社 | 半導体装置及びリードアクセス方法 |
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| CN107148612B (zh) * | 2015-12-08 | 2020-06-02 | 华为技术有限公司 | 一种扩展用户分区的方法和装置 |
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| JPH01195555A (ja) * | 1988-01-29 | 1989-08-07 | Mitsubishi Electric Corp | マイクロコンピュータ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651475A (en) * | 1970-04-16 | 1972-03-21 | Ibm | Address modification by main/control store boundary register in a microprogrammed processor |
| US4393443A (en) * | 1980-05-20 | 1983-07-12 | Tektronix, Inc. | Memory mapping system |
| US4432067A (en) * | 1981-05-07 | 1984-02-14 | Atari, Inc. | Memory cartridge for video game system |
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| US4485457A (en) * | 1983-05-31 | 1984-11-27 | Cbs Inc. | Memory system including RAM and page switchable ROM |
| US5222226A (en) * | 1988-03-18 | 1993-06-22 | Fujitsu Limited | Single-chip microprocessor having variable memory address mapping |
| JPH0752405B2 (ja) * | 1988-12-14 | 1995-06-05 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
-
1991
- 1991-11-13 JP JP3296879A patent/JPH05233834A/ja active Pending
-
1992
- 1992-11-13 US US07/976,218 patent/US5566309A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145338A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 評価用マイクロコンピユ−タｌｓｉ |
| JPH01195555A (ja) * | 1988-01-29 | 1989-08-07 | Mitsubishi Electric Corp | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5566309A (en) | 1996-10-15 |
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