JPH04107657A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にダイナミック
バスサイジングを行うマイクロプロセッサに関する。

〔従来の技術〕

従来、この種のマイクロプロセッサはデータバス幅のサ
イズを動的に変更できる機能を有している。また、この
機能は外部からの信号により設定されるようになってい
る。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサは、外部からの信号
をそのバスサイクル中にサンプリングしてデータバス幅
を決める構造となっている。それ故、外部にアドレスデ
コーダなどによるバス幅を指定するためのハードウェア
を必要とし、マイクロプロセッサ自身にも専用の端子が
必要になるという欠点がある。

さらに、従来のマイクロプロセッサは、アドレス情報の
確定時点からデータバス幅を指定する信号のサンプリン
グまでの時間が短い場合には、外部に高速の回路を必要
とするという欠点を有する。

本発明の目的は、かかる外部ハードウェアの簡素化と端
子数の削減を行ない、外部高速回路を不要にするマイク
ロプロセッサを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、メモリ空間を任意に分
割するためのアドレス情報を格納する手段と、分割され
た各メモリ空間に対して独立にアクセスする際のデータ
バス幅を指定する記憶手段とを有して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すマイクロプロセッサの
ブロック図である。

第１図に示すように、本実施例はマイクロプロセッサ１
の内部に、アクセスするメモリの番地を示すアドレスポ
インタ２と、メモリ空間を分割するためにその境界を示
す番地を格納するレジスタ３と、アドレスポインタ２で
示されるアドレス情報が分割したメモリ空間のどの部分
かを判定する判定回路４と、その判定回路４からの出力
信号である判定信号７によりデータバスを制御するバス
切替制御回路５とを有している。このマイクロプロセッ
サ２におけるアドレスポインタ２は、外部メモリに対し
てアドレスバス６を通してメモリの番地情報を出力する
。また、バス切替制御回路５は判定回路４から出力され
る判定信号７により内部データバス８および内部データ
バス９を外部データバス１０および外部データバス１１
へ切替える働きをする。

かかるマイクロプロセッサ１において、まず判定回路４
はアドレスポインタ２に格納されている値と、レジスタ
３に格納されている値とを比較し、前者の値が後者の値
以上に大きければ、判定信号７を“１”にし、また小さ
ければ“０”とする、ここで、内部データバス８および
９は共に８ビツト幅であり、外部データバス１０および
１１も共に８ビツト幅である。尚、メモリの番地は８ビ
ツト単位で付けられているものとする。

次に、バス切替制御回路５は前述した判定信号７が０”
であれば、外部データバス１０と外部データバス１１の
両方を有効とし、合わせて１６ビツト幅のデータを出力
できるようにする。一方、判定信号７が１′″であれば
、バス切替制御回路５は外部データバス１０のみを有効
とし、８ビツトバス幅のバスにする。

このように、本実施例によれば、マイクロプロセッサ１
をソフトウェア制御することにより、ダイナミックバス
の幅を可変にすることができる。

〔発明の効果〕

以上説明したように、本発明のマイクロプロセッサは、
その内部に任意のメモリ空間を指定するためのレジスタ
とアクセスするメモリ番地がその空間内にあるかどうか
を判定する判定回路とを設け、自動的にバス幅を切り替
えることにより、外部のハードウェアを簡素化できる上
に端子数を削減し且つ外部に高速の回路を必要としない
で実現できるという効果がある。

夕、３・・・レジスタ、４・・・判定回路、５・・・バ
ス切替制御回路、６・・・アドレスバス、７・・・判定
信号、８　つ・・・内部データバス、１０．１１・・・
外部データバス。

Claims (1)

【特許請求の範囲】
1. メモリ空間を任意に分割するためのアドレス情報を格納
   する手段と、分割された各メモリ空間に対して独立にア
   クセスする際のデータバス幅を指定する記憶手段とを有
   することを特徴とするマイクロプロセッサ。