JPH0844624A - インタリーブ方式を適用する記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ウェイ数が動的に変更でき、インタリーブ方式
本来の効果を最大限に生かしたまま、メモリモジュール
増設の自由度が高められるようにする。 【構成】ポートＡ〜Ｄに接続されたメモリモジュール群
により４つのメモリバンクが構築された記憶装置におい
て、実装されているメモリモジュールの個数ＭＭ［７：
０］と外部指定アドレスＡＤ［３１：００］をもとに、
４、２及び１のうちの１つをウェイ数ＷＡＹとして選択
設定するウェイ数選択回路１５と、この設定されたウェ
イ数ＷＡＹと、外部指定アドレスＡＤ［３１：００］及
び外部指定ワード数ＷＮをもとに、アクセス先スロット
位置を示すスロット番号、当該スロット位置のメモリモ
ジュール内アドレス及びアクセス先メモリバンク（ポー
ト）を選択するための選択信号を生成する１・２・４ウ
ェイアドレス変換回路１１とを備えた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置に代表され
るインタリーブ方式を適用する記憶装置に関する。

【０００２】

【従来の技術】主記憶装置等の記憶装置では、メモリア
クセスを高速に行うために、従来からインタリーブ方式
が適用されるものが多い。インタリーブ方式とは、複数
台用意されたメモリ（それぞれをメモリバンクと呼ぶ）
にアドレスを順番に割り付けて、各バンクを並列にアク
セスすることにより高速化を図る手法である。このバン
クの数、即ち同時にアクセスできるバンクの数をｍとし
たものが、ｍウェイインタリーブ方式と呼ばれている。

【０００３】ｍウェイインタリーブ方式の記憶装置で
は、メモリを増設する場合、アドレスマッピングの関係
で、全てのメモリバンクに一定容量の同数のメモリモジ
ュールを増設しなければならない。即ちｍウェイインタ
リーブ方式の記憶装置の増設は、ｍの整数倍単位で行う
必要がある。このため、必要な記憶装置の容量がｍ個未
満のメモリモジュールの増設で確保できる場合でも、ユ
ーザはメモリモジュールをｍ個増設しなければならな
い。

【０００４】例として、４ウェイインタリーブ方式の記
憶装置のブロック構成を図５に示す。図中、Ａ00，Ｂ0
0，Ｃ00，Ｄ00，…Ａ3F，Ｂ3F，Ｃ3F，Ｄ3F（００〜３
Ｆは対応するメモリモジュールのスロット位置を示す１
６進表現のスロット番号）はメモリモジュールである。
メモリモジュールＡ00〜Ｄ3Fは、それぞれＤＲＡＭを実
装したボード（ドータボード）により実現される。

【０００５】各メモリモジュールＡi ，Ｂi ，Ｃi ，Ｄ
i の列は、ワード単位のアクセスを行うためのポート
Ａ，Ｂ，Ｃ，Ｄに接続されている。ここで、図５に示す
記憶装置のメモリ制御回路５０に入力されるアドレスが
３２ビットのワードアドレス（ＡＤ［３１：００］）で
あるものとする。このＡＤ［３１：００］の表現、即ち
ＡＤ［ａ：ｂ］の表現（ａ＝３１，ｂ＝００）は、アド
レスビットａ（＝３１）からアドレスビットｂ（００）
までのａ−ｂ＋１ビットを示す。また、各メモリモジュ
ールＡi 〜Ｄi に割り付けられるアドレス（メモリモジ
ュール内アドレス）が２４ビットであるとする。

【０００６】この場合、アドレスＡＤ［３１：００］は
図６（ａ）に示した内容を表し、スロット番号（ＡＤ
［３１：２６］）、ポート番号（ＡＤ［０１：０
０］）、メモリモジュール内アドレス（ＡＤ［２５：０
２］）が決定される。なお、図６には、同図（ｂ），
（ｃ）に、ウェイ数がそれぞれ２，１の場合のアドレス
ＡＤ［３１：００］の構成も示されている。

【０００７】メモリ制御回路５０は、４ウェイアドレス
変換回路５１、４ウェイタイミング制御回路５２及びポ
ート切替器５３を有している。４ウェイアドレス変換回
路５１には、図６（ａ）に示したような構成の３２ビッ
トのアドレスＡＤ［３１：００］と、ワード数ＷＮとが
入力される。このワード数ＷＮは連続したアドレスを何
ワードをアクセスするか（ここでは、１ワードアクセ
ス、２ワード連続アクセス、または４ワード連続アクセ
スのいずれかとする）を示す信号であり、アドレスＡＤ
［３１：００］と同時に入力される。このワード数ＷＮ
は、４ウェイタイミング制御回路５２にも入力される。

【０００８】４ウェイアドレス変換回路５１は、図７に
示すようにポート選択回路５１１、スロット番号出力回
路５１２およびメモリモジュール内アドレス出力回路５
１３から構成される。

【０００９】ポート選択回路５１１は、アドレスＡＤ
［３１：００］中のポート番号指定フィールドであるＡ
Ｄ［０１：００］（４ウェイの場合）およびワード数Ｗ
Ｎをもとに、ポートＡ〜Ｄを選択するためのポート選択
信号５１４A 〜５１４D の少なくとも１つを真にする。
このポート選択回路５１１の入出力論理を図８に示す。
図８から明らかなように、ワード数ＷＮが例えば４の場
合であればポート選択信号５１４A 〜５１４D は全て真
にされる。

【００１０】スロット番号出力回路５１２は、アドレス
ＡＤ［３１：００］中のスロット番号指定フィールドで
あるＡＤ［３５：２６］をそのままスロット番号５１５
として選択出力する。

【００１１】メモリモジュール内アドレス出力回路５１
３は、アドレスＡＤ［３１：００］中のメモリモジュー
ル内アドレス指定フィールドであるＡＤ［２５：０２］
をそのままメモリモジュール内アドレス５１６として選
択出力する。

【００１２】これらポート選択信号５１４A 〜５１４D
、スロット番号５１５およびメモリモジュール内アド
レス５１６は、４ウェイアドレス変換回路５１からポー
ト切替器５３に送られる。

【００１３】ポート切替器５３は、ポート選択信号５１
４A 〜５１４D が全て真の場合、全てのポートＡ〜Ｄを
選択し、これら全てのポートＡ〜Ｄに４ウェイアドレス
変換回路５１からのスロット番号５１５およびメモリモ
ジュール内アドレス５１６を出力する。

【００１４】このとき、４ウェイタイミング制御回路５
２は、入力されたワード数ＷＮをもとに、アクセスのタ
イミングを決定し、ポート切替器５３にポート切り替え
のタイミング信号を送る。

【００１５】すると、例えばリードの場合であれば、図
９（ａ）に示すタイミング（４ｗａｙ ４ｗｏｒｄ Ｒ
ＥＡＤのタイミング）で、各ポートＡ〜Ｄを通して、ス
ロット番号５１５の示すスロット位置にあるメモリモジ
ュールＡi 〜Ｄi （のメモリモジュール内アドレス５１
６で指定されるアドレス位置）から、連続したアドレス
のデータを読み出すことができ、４ウェイインタリーブ
方式によるメモリアクセスの高速化が図れる。

【００１６】但し、インタリーブ方式を用いる場合、前
記したように各ポートに接続されているメモリモジュー
ルの個数（各メモリバンクのメモリモジュールの個数）
を常に等しくしなければならない。

【００１７】更に、メモリモジュールの増設を行う場合
（各ポートにメモリモジュールの接続を行う場合）に
は、図５の例であれば、スロット番号０１，０２，…，
ｉ，…３Ｅ，３Ｆの順番で、対応するメモリモジュール
をメモリボード、システムボード等のボード上のスロッ
ト位置（のメモリモジュール接続用コネクタ）に増設
（実装）する必要がある。これは、記憶装置に対するア
ドレス（ＡＤ［３１：００］）を、図６（ａ）に従って
各メモリモジュールの内部アドレス（メモリモジュール
内アドレス）に振り分けるためである。このため、例え
ば、Ａ00〜Ｄ00の次に、Ａ01〜Ｄ01の実装位置を飛ばし
て、メモリモジュールＡ02〜Ｄ02が（その本来の実装位
置に）接続された場合には、Ａ00〜Ｄ00だけが接続され
たものと判断され、メモリモジュールＡ02〜Ｄ02はアク
セスできない。また、例えばＡ00〜Ｂ02までのメモリモ
ジュールが接続された場合には、４ウェイの構成がとれ
るのは、Ａ00〜Ｄ01までであるため、Ａ02とＢ02のメモ
リモジュールは接続されていたとしても、アクセスは行
えない。

【００１８】

【発明が解決しようとする課題】上記したように、従来
のｍウェイインタリーブ方式を適用する記憶装置では、
メモリアクセスをｍワード単位で行える反面、メモリモ
ジュールの増設は、固定のウェイ数（バンク数）ｍを単
位に、即ちｍ個ずつ行わなければならず、ユーザの必要
とする記憶装置の容量に関係なく、増設するメモリモジ
ュールの個数が決められてしまうという問題があった。
このため、小量の記憶容量が不足した場合にも、増設単
位分のメモリモジュール増設を必要とし、ユーザの負担
が大きくなるという問題もあった。なお、インタリーブ
のウェイ数を減らすことにより、メモリモジュールの増
設単位を減らすことは可能であるが、同時にアクセスを
行うメモリモジュール数が減少して、連続したアドレス
のアクセス速度が遅くなり、インタリーブ方式本来の効
果を最大限に生かすことができなくなる。

【００１９】本発明は上記事情を考慮してなされたもの
でその目的は、インタリーブのウェイ数が動的に変更で
きるようにすることにより、インタリーブ方式本来の効
果を最大限に生かしたまま、メモリモジュール増設の自
由度が高められるインタリーブ方式を適用する記憶装置
を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、複数の一定容
量のメモリモジュールが実装されることによりｍ個のメ
モリバンクが構築された記憶装置であって、全バンクに
わたりアドレスが連続して割り付けられ、最終スロット
を除く各スロット位置にはｍ個のメモリモジュールが実
装され、最終スロットには先頭メモリバンクから連続す
るｎバンクの位置にｎ個（ｎは１≦ｎ≦ｍを満足する整
数）のメモリモジュールが実装された、インタリーブ方
式を適用する記憶装置であり、最大ｍウェイのウェイ数
可変のインタリーブ制御を行うメモリ制御回路を備えて
おり、このメモリ制御回路に設けたウェイ数選択手段に
より、記憶装置内でのメモリモジュールの実装個数及び
記憶装置をアクセスするための外部指定のアドレスをも
とに、ｍを上限とするインタリーブのウェイ数を選択設
定するようにしたことを特徴とするものである。

【００２１】本発明はまた、上記メモリ制御回路に設け
たアドレス変換手段により、外部指定アドレス、上記ウ
ェイ数選択手段により設定されたウェイ数及び連続して
アクセスすべき外部指定のワード数をもとに、アクセス
先スロット位置を示すスロット位置情報、当該スロット
位置のメモリモジュール内アドレス及びアクセス先メモ
リバンクを選択するための選択信号を生成するようにし
たことをも特徴とする。

【００２２】本発明はまた、上記ウェイ数選択手段によ
るウェイ数選択において、外部指定アドレスの示すスロ
ット位置がメモリモジュールの実装個数で決まる最終ス
ロット位置に一致しない場合には、ウェイ数ｍが選択さ
れ、一致する場合には、少なくとも当該最終スロット位
置の実装メモリモジュール個数をもとに、ｍを上限とす
るウェイ数が選択される構成とすることをも特徴とす
る。

【００２３】

【作用】上記の構成においては、記憶装置をアクセスす
るための外部指定のアドレスがメモリ制御回路に与えら
れると、ウェイ数選択手段により、当該外部指定アドレ
ス、及び記憶装置内のｍ個のメモリバンクを構成してい
るメモリモジュールの実装個数をもとに、適用すべきイ
ンタリーブのウェイ数がｍを上限として、例えばウェイ
数１からウェイ数ｍの範囲で動的に決定され、この決定
されたウェイ数に従うインタリーブ制御が行われる。

【００２４】このため、例えば、外部指定アドレスの示
すスロット位置がメモリモジュールの実装個数で決まる
最終スロット位置に一致しない場合には、ウェイ数ｍを
選択することにより、たとえ最終スロット位置にｍバン
ク分のメモリモジュールが実装されていなくても、ｍウ
ェイインタリーブ制御によりメモリアクセスをｍワード
単位で行うことができるため、ｍ個のメモリバンク構成
を最大限に生かすことが可能となる。

【００２５】一方、外部指定アドレスの示すスロット位
置が上記最終スロット位置に一致する場合には、当該最
終スロット位置のメモリモジュールの実装個数がｍでな
い限り、ウェイ数をｍとすることはできないため、少な
くとも当該最終スロット位置の実装メモリモジュール個
数をもとに、例えばウェイ数１からウェイ数ｍの範囲で
ウェイ数が選択される。

【００２６】このように、外部指定アドレスにより最終
スロット位置のアクセスが示されている場合だけは、少
なくとも当該最終スロット位置の実装メモリモジュール
個数をもとにウェイ数を可変することにより、たとえ最
終スロット位置にバンク数分のメモリモジュール（ｍ個
のメモリモジュール）が実装されていなくても、その最
終スロット位置のメモリモジュール実装状態に適したイ
ンタリーブ制御が行われる。

【００２７】したがって、上記の構成によれば、記憶装
置の増設単位をメモリバンク数に一致するｍとする必要
がなく、必要とする増設容量分に見合った個数のメモリ
モジュールを増設すれば良く、ｍウェイインタリーブ方
式の高速アクセス速度を維持したまま、メモリ増設が必
要量だけ自由に行える。

【００２８】さて、ウェイ数選択手段により外部指定ア
ドレスとメモリモジュール実装形態（メモリ構成）に見
合ったウェイ数が決定されると、外部指定アドレス、こ
の決定されたウェイ数及び連続してアクセスすべき外部
指定のワード数で決まる、アクセス先スロット位置を示
すスロット位置情報、当該スロット位置のメモリモジュ
ール内アドレス及びアクセス先メモリバンクを選択する
ための選択信号が、メモリ制御回路内のアドレス変換手
段により生成される。これにより記憶装置においては、
選択信号の示すメモリバンクが選択され、選択された各
メモリバンク内の上記スロット位置情報の示すスロット
位置にあるメモリモジュールが、上記メモリモジュール
内アドレスに従ってアクセスされる。

【００２９】

【実施例】以下、本発明の実施例につき図面を参照して
説明する。図１は本発明のインタリーブ方式を適用する
記憶装置の一実施例を示すブロック構成図である。な
お、図５と同一部分には同一符号を付してある。

【００３０】図１の記憶装置は、メモリ制御回路１０
と、このメモリ制御回路１０によって制御される一定容
量のメモリモジュールＡ00，Ｂ00，Ｃ00，Ｄ00，Ａ01，
Ｂ01，Ｃ01，Ｄ01…の群により構成され、インタリーブ
のウェイ数が１ウェイ、２ウェイ及び４ウェイのいずれ
かに動的に変更されるようになっている。図１の例で
は、メモリモジュールＡ00，Ｂ00，Ｃ00，Ｄ00，Ａ01，
Ｂ01，Ｃ01，Ｄ01…の群により４個のメモリバンクが構
築されており、全バンクにわたりアドレスが連続して割
り付けられている。

【００３１】メモリ制御回路１０は、１・２・４ウェイ
アドレス変換回路１１と、１・２・４ウェイタイミング
制御回路１２と、ポート切替器１３と、メモリモジュー
ル個数出力部１４と、ウェイ数選択回路１５と、４つの
ポートＡ〜Ｄから構成される。

【００３２】スロット番号がｉの第ｉスロットのメモリ
モジュールＡi 〜Ｄｉは、ＤＲＡＭを実装したボード
（ドータボード）により実現されるもので、スロット番
号ｉで指定されて例えば２４ビットのＤＲＡＭアドレス
（メモリモジュール内アドレス）によりアクセスされ
る。

【００３３】１・２・４ウェイアドレス変換回路１１
は、ウェイ数選択回路１５により選択（指定）されたウ
ェイ数（の情報）ＷＡＹを入力してウェイ数の切り替え
を行い、そのウェイ数ＷＡＹと、外部から与えられる例
えば３２ビット構成のアドレス（外部指定アドレス）Ａ
Ｄ［３１：００］及び（連続したアドレスで何ワードを
アクセスするかを示す）ワード数ＷＮ（ここでは、ＷＮ
＝１，ＷＮ＝２及びＷＮ＝４のいずれか）をもとに、１
・２・４ウェイタイミング制御回路１２からのタイミン
グ信号ＴＭの示すタイミングで、ポートＡ〜Ｄを選択す
るためのポート選択信号１１４A 〜１１４D 、アクセス
先スロット位置を示すスロット番号１１５、及び当該ス
ロット位置のメモリモジュール内アドレス１１６（図３
参照）の生成出力を行うものである。

【００３４】１・２・４ウェイタイミング制御回路１２
は、ウェイ数選択回路１５により選択（指定）されたウ
ェイ数ＷＡＹを入力してウェイ数の切り替えを行い、そ
のウェイ数ＷＡＹと、外部から与えられるワード数ＷＮ
をもとに、インタリーブ方式のタイミング生成を行うも
のである。１・２・４ウェイタイミング制御回路１２
は、１・２・４ウェイアドレス変換回路１１からのメモ
リモジュール内アドレス１１６等の出力タイミングを与
えるタイミング信号ＴＭ１を生成すると共に、ポート切
替器１３の選択のタイミング（インタリーブ制御のタイ
ミング）を与えるタイミング信号ＴＭ２を生成する。

【００３５】ポート切替器１３は、１・２・４ウェイア
ドレス変換回路１１からのポート選択信号１１４A 〜１
１４D （図３参照）を受けて、１・２・４ウェイタイミ
ング制御回路１２からのタイミング信号ＴＭ２の示すタ
イミングで、ポートＡ〜Ｄの中からアクセスするポート
を選択的に切り替えものである。

【００３６】ポートＡは、当該ポートＡに接続されるメ
モリモジュールＡ00，Ａ01，…との間のデータ入出力ポ
ートであり、入出力バッファ（図示せず）を有する。ポ
ートＢは、当該ポートＢに接続されるメモリモジュール
Ｂ00，Ｂ01，…との間のデータ入出力ポートであり、入
出力バッファ（図示せず）を有する。

【００３７】ポートＣは、当該ポートＣに接続されるメ
モリモジュールＣ00，Ｃ01，…との間のデータ入出力ポ
ートであり、入出力バッファ（図示せず）を有する。ポ
ートＤは、当該ポートＤに接続されるメモリモジュール
Ｄ00，Ｄ01，…との間のデータ入出力ポートであり、入
出力バッファ（図示せず）を有する。

【００３８】メモリモジュール個数出力部１４は、図１
の記憶装置におけるメモリモジュールの実装個数（メモ
リモジュール個数）ＭＭ［７：０］を出力するものであ
る。このメモリモジュール個数出力部１４には、メモリ
モジュールＡ00〜Ｄ3Fが実装可能なメモリモジュール接
続用コネクタを持つボード（図示せず）から、接続検出
信号ＣＳ00〜ＣＳ3Fが入力される。接続検出信号ＣＳi
は、スロット番号がｉのメモリモジュール実装位置の４
つのコネクタ（Ａi 〜Ｄi 用のコネクタ）の特定ピンに
それぞれ接続されている４ビットの信号であり、そのコ
ネクタにメモリモジュールが実装されているか否かによ
り、信号（の論理）状態が決定される。例えば、スロッ
ト番号がｉのメモリモジュール実装位置の４つのコネク
タにメモリモジュールＡi 〜Ｄi が全て実装されている
ならば、接続検出信号ＣＳi は“１１１１”となり、Ａ
i 〜Ｄi のいずれも実装されていないならば、接続検出
信号ＣＳi は“００００”となる。

【００３９】但し、本実施例では、メモリモジュールの
実装（メモリモジュールを用いた記憶装置の増設）に制
約があり、Ａ00，Ｂ00，Ｃ00，Ｄ00，Ａ01，…，Ｃ3F，
Ｄ3Fの順で実装（増設）しなければならない。これは、
全バンクにわたりアドレスを連続して割り付けるためで
ある。したがって、最終スロット（ボード上の最終スロ
ット３Ｆではなく、メモリモジュールが実装されている
全スロットのうちの最終スロット）を除く各スロット位
置には４個のメモリモジュールが実装され、最終スロッ
トには先頭メモリバンク（ポートＡ）から連続するｎバ
ンクの位置にｎ個（ｎは１≦ｎ≦４を満足する整数）の
メモリモジュールが実装される。

【００４０】ここで、最終スロットを除く各スロット位
置のポートＡ〜Ｄに実装（接続）されるメモリモジュー
ルには、図６（ａ）に示すような４ウェイインタリーブ
方式に適合する構成の３２ビットアドレスが割り当てら
れる。

【００４１】一方、最終スロット位置に実装される上記
ｎ個メモリモジュールに割り当てられる３２ビットアド
レスの構成は、ｎの値と接続ポートによって異なる。ま
ず、ｎ＝１の場合、即ちポートＡだけにメモリモジュー
ルが接続されている場合、そのメモリモジュールには、
図６（ｃ）に示すような１ウェイインタリーブ方式に適
合する構成の３２ビットアドレスが割り当てられる。

【００４２】次に、ｎ＝２の場合、即ちポートＡ，Ｂに
それぞれメモリモジュールが接続されている場合、その
メモリモジュールには、いずれも図６（ｂ）に示すよう
な２ウェイインタリーブ方式に適合する構成の３２ビッ
トアドレスが割り当てられる。

【００４３】次に、ｎ＝３の場合、即ちポートＡ〜Ｃに
それぞれメモリモジュールが接続されている場合、まず
ポートＡ，Ｂに接続されている各メモリモジュールに
は、図６（ｂ）に示すような２ウェイインタリーブ方式
に適合する構成の３２ビットアドレスが割り当てられ、
ポートＣに接続されているメモリモジュールには、図６
（ｃ）に示すような１ウェイインタリーブ方式に適合す
る構成の３２ビットアドレスが割り当てられる。

【００４４】最後に、ｎ＝４の場合、即ちポートＡ〜Ｂ
に全てメモリモジュールが接続されている（フル状態
の）場合、そのメモリモジュールには、いずれも図６
（ａ）に示すような４ウェイインタリーブ方式に適合す
る構成の３２ビットアドレスが割り当てられる。

【００４５】メモリモジュール個数出力部１４は、上記
４ビットの接続検出信号ＣＳ00〜ＣＳ3Fの状態をもとに
メモリモジュールの実装個数を検出し、当該個数を８ビ
ットの情報ＭＭ［７：０］により出力するようになって
いる。

【００４６】ここで、ＭＭ［７：０］は、１０進数表現
で０の場合にメモリモジュール個数１を、１０進数表現
で１の場合にメモリモジュール個数２を、そして１０進
数表現で３の場合にメモリモジュール個数４を示す。明
らかなように、ＭＭ［７：０］中の下位２ビットを除く
上位ビットＭＭ［７：２］は、（メモリモジュールが実
装されている）最終スロット位置（のスロット番号）を
示し、下位２ビットＭＭ［１：０］は当該最終スロット
位置にポートＡから順に実装されているメモリモジュー
ルの個数を示す。本実施例では、ＭＭ［１：０］が００
ｂ（末尾のｂは２進表現であることを示す）であれば、
最終スロット位置に（ポートＡに接続される）１個のメ
モリモジュールが実装されていることを示し、０１ｂで
あれば、最終スロット位置に（ポートＡ，Ｂに接続され
る）２個のメモリモジュールが実装されていることを示
す。同様に、ＭＭ［１：０］が１０ｂであれば、最終ス
ロット位置に（ポートＡ〜Ｃに接続される）３個のメモ
リモジュールが実装されていることを示し、１１ｂであ
れば、最終スロット位置に（ポートＡ〜Ｄに接続され
る）４個のメモリモジュールが実装されていること（即
ち最終スロット位置がフル状態にあること）を示す。

【００４７】ウェイ数選択回路１５は、メモリモジュー
ル個数出力部１４からのメモリモジュール個数ＭＭ
［７：０］及び上記アドレスＡＤ［３１：００］をもと
に、インタリーブのウェイ数ＷＡＹとして１ウェイ、２
ウェイ及び４ウェイのうちのいずれか１つを選択（決
定）するものである。

【００４８】図２はウェイ数選択回路１５の構成を示
す。ウェイ数選択回路１５は、４ウェイ条件検出回路１
５１と、２ウェイ条件検出回路１５２と、１ウェイ条件
検出回路１５３と、ウェイ数出力回路１５４とから構成
される。

【００４９】４ウェイ条件検出回路１５１は、（メモリ
モジュール個数出力部１４からの）メモリモジュール個
数ＭＭ［７：０］及びアドレスＡＤ［３１：００］中の
スロット番号指定フィールドであるＡＤ［３１：２６］
（図６参照）の６ビット（ビット３１〜ビット２６）を
もとに、４ウェイインタリーブを適用する条件（４ウェ
イ条件）が成立していることを検出するためのものであ
る。

【００５０】４ウェイ条件検出回路１５１は、非最終ス
ロット位置アクセス検出回路１５１ａ、最終スロット位
置フル検出回路１５１ｂ及びオアゲート１５１ｃを有す
る。非最終スロット位置アクセス検出回路１５１ａは、
メモリモジュール個数ＭＭ［７：０］中の下位２ビット
を除く残りビットＭＭ［７：２］（最終スロット位置を
示す情報）とアドレスＡＤ［３１：００］中のスロット
番号指定フィールドＡＤ［３１：２６］（図６参照）を
もとに、当該ＡＤ［３１：２６］の示すスロット位置が
ＭＭ［７：２］の示す最終スロット位置でないこと、即
ち非最終スロット位置であることを検出するものであ
る。本実施例において非最終スロット位置アクセス検出
回路１５１ａは、ＡＤ［３１：２６］がＭＭ［７：２］
に一致していない場合に、ＡＤ［３１：２６］の示すス
ロット位置が非最終スロット位置であるとして出力をオ
ンする。

【００５１】最終スロット位置フル検出回路１５１ｂ
は、最終スロット位置のＡポートからＤポートまでに全
てメモリモジュールが接続（実装）されているフル状態
を、メモリモジュール個数ＭＭ［７：０］の下位２ビッ
トＭＭ［１：０］をもとに検出するものである。本実施
例において最終スロット位置フル検出回路１５１ｂは、
メモリモジュール個数ＭＭ［７：０］の下位２ビットＭ
Ｍ［１：０］が１１ｂ（末尾のｂは２進表現であること
を示す）である場合には、最終スロット位置がのＡポー
トからＤポートまでに全てメモリモジュールが実装され
ているフル状態にあるものとして出力をオンする。

【００５２】オアゲート１５１ｃは、非最終スロット位
置アクセス検出回路１５１ａ及び最終スロット位置フル
検出回路１５１ｂの両出力のオア（ＯＲ）をとるもので
ある。このオアゲート１５１ｃの出力がオンの場合、４
ウェイ条件が検出されたことを示す。

【００５３】２ウェイ条件検出回路１５２は、アドレス
ＡＤ［３１：００］中の２ウェイインタリーブ時のスロ
ット番号指定フィールドの上位ビットであるＡＤ［２
５］（図６（ｂ）参照）及びメモリモジュール個数ＭＭ
［７：０］の下位２ビットＭＭ［１：０］をもとに、２
ウェイインタリーブを適用する条件（２ウェイ条件）が
成立していることを検出するためのものである。

【００５４】２ウェイ条件検出回路１５２は、Ａ，Ｂポ
ート組アクセス検出回路１５２ａ、最終スロット内複数
モジュール実装検出回路１５２ｂ及びアンドゲート１５
２ｃを有する。

【００５５】Ａ，Ｂポート組アクセス検出回路１５２ａ
は、アドレスＡＤ［３１：００］中のＡＤ［２５］をも
とに、当該ＡＤ［２５］がＡ，Ｂポートの組を示してい
ることを検出するものである。本実施例においてＡ，Ｂ
ポート組アクセス検出回路１５２ａは、ＡＤ［２５］が
０ｂの場合に当該ＡＤ［２５］がＡ，Ｂポートの組を示
しているとして出力をオンする。

【００５６】最終スロット内複数モジュール実装検出回
路１５２ｂは、最終スロットに複数のメモリモジュール
が実装されている状態を、メモリモジュール個数ＭＭ
［７：０］の下位２ビットＭＭ［１：０］をもとに検出
するものである。本実施例において最終スロット内複数
モジュール実装検出回路１５２ｂは、ＭＭ［１：０］が
００ｂでない場合には、最終スロット位置に２個以上の
メモリモジュール（ポートＡ，Ｂに接続される２個のメ
モリモジュール、ポートＡ〜Ｃに接続される３個のメモ
リモジュール、またはポートＡ〜Ｄに接続される４個の
メモリモジュール）が実装されているとして出力をオン
する。

【００５７】アンドゲート１５２ｃは、４ウェイ条件検
出回路１５１（内のオアゲート１５１ｃ）の出力のレベ
ル反転出力、Ａ，Ｂポート組アクセス検出回路１５２ａ
の出力及び最終スロット内複数モジュール実装検出回路
１５２ｂの出力のアンド（ＡＮＤ）をとるものである。
このアンドゲート１５２ｃの出力は、４ウェイ条件検出
回路１５１の出力がオフで、ＡＤ［２５］が０ｂであ
り、且つＭＭ［１：０］が００ｂでない場合にオンとな
り、２ウェイ条件が検出されたことを示す。

【００５８】１ウェイ条件検出回路１５３は、４ウェイ
条件検出回路１５１及び２ウェイ条件検出回路１５２の
両出力をもとに、１ウェイインタリーブを適用する条件
（１ウェイ条件）が成立していることを検出するための
ものである。

【００５９】１ウェイ条件検出回路１５３は、４ウェイ
条件検出回路１５１（内のオアゲート１５１ｃ）の出力
及び２ウェイ条件検出回路１５２（内のアンドゲート１
５２ｃ）の出力のノア（ＮＯＲ）をとるノアゲート１５
３ａを有している。このノアゲート１５３ａの出力は、
４ウェイ条件検出回路１５１（内のオアゲート１５１
ｃ）及び２ウェイ条件検出回路１５２（内のアンドゲー
ト１５２ｃ）の両出力がいずれもオフの場合に、即ち４
ウェイ条件及び２ウェイ条件のいずれも検出されない場
合にオンとなり、１ウェイ条件が検出されたことを示
す。

【００６０】ウェイ数出力回路１５４は、４ウェイ条件
検出回路１５１、２ウェイ条件検出回路１５２及び１ウ
ェイ条件検出回路１５３の各出力をもとに、インタリー
ブのウェイ数（を示す情報）ＷＡＹを４ウェイ、２ウェ
イ及び１ウェイの中から選択するものである。

【００６１】図３は、１・２・４ウェイアドレス変換回
路１１の構成を示す。１・２・４ウェイアドレス変換回
路１１は、ポート選択回路１１１と、スロット番号出力
回路１１２と、メモリモジュール内アドレス出力回路１
１３とから構成される。

【００６２】ポート選択回路１１１は、外部指定のアド
レスＡＤ［３１：００］中のポート番号指定フィールド
であるＡＤ［０１：００］（４ウェイの場合）、ＡＤ
［２５：００］（２ウェイの場合）またはＡＤ［２５：
２４］（１ウェイの場合）、ウェイ数選択回路１５から
のウェイ数ＷＡＹ、及び外部指定のワード数ＷＮをもと
に、１・２・４ウェイタイミング制御回路１２からのタ
イミング信号ＴＭ１の示すタイミングで、ポート（アク
セス先メモリバンク）Ａ〜Ｄを選択するためのポート選
択信号１１４A 〜１１４D を生成出力するものである。

【００６３】このポート選択回路１１１の入出力論理
を、（ａ）ウェイ数ＷＡＹ＝４の場合、（ｂ）ウェイ数
ＷＡＹ＝２の場合、（ｃ）ウェイ数ＷＡＹ＝１の場合に
分けて、それぞれ図４（ａ），（ｂ），（ｃ）に示す。

【００６４】スロット番号出力回路１１２は、アドレス
ＡＤ［３１：００］中のスロット番号指定フィールドＡ
Ｄ［３１：２６］の内容をスロット番号１１５として、
１・２・４ウェイタイミング制御回路１２からのタイミ
ング信号ＴＭ１の示すタイミングで出力するものであ
る。

【００６５】メモリモジュール内アドレス出力回路１１
３は、外部指定のアドレスＡＤ［３１：００］、ウェイ
数選択回路１５からのウェイ数ＷＡＹ及び外部指定のワ
ード数ＷＮをもとに、１・２・４ウェイタイミング制御
回路１２からのタイミング信号ＴＭ１の示すタイミング
で、スロット番号出力回路１１２からのスロット番号１
１５の指定するスロット位置のメモリモジュール内アド
レス１１６の生成出力を行うものである。

【００６６】次に、本実施例の動作を説明する。まず、
図１の記憶装置内のメモリ制御回路１０に対して、外部
から３２ビット構成のアドレスＡＤ［３１：００］とワ
ード数ＷＮとが与えられたものとする。

【００６７】外部指定のアドレスＡＤ［３１：００］と
ワード数ＷＮは、メモリ制御回路１０に設けられた１・
２・４ウェイアドレス変換回路１１に入力される。この
１・２・４ウェイアドレス変換回路１１には、ウェイ数
選択回路１５からのウェイ数ＷＡＹも入力される。

【００６８】また、外部指定のワード数ＷＮは、メモリ
制御回路１０に設けられた１・２・４ウェイタイミング
制御回路１２にも入力される。この１・２・４ウェイタ
イミング制御回路１２には、ウェイ数選択回路１５から
のウェイ数ＷＡＹも入力される。

【００６９】また、外部指定のアドレスＡＤ［３１：０
０］は、メモリ制御回路１０に設けられたウェイ数選択
回路１５にも入力される。このウェイ数選択回路１５に
は、メモリモジュール個数出力部１４からのメモリモジ
ュール個数ＭＭ［７：０］も入力される。

【００７０】ウェイ数選択回路１５は、メモリモジュー
ル個数出力部１４からのメモリモジュール個数ＭＭ
［７：０］及び外部指定アドレスＡＤ［３１：００］を
もとに、インタリーブのウェイ数ＷＡＹとして１ウェ
イ、２ウェイ及び４ウェイのうちのいずれか１つを次の
ように選択（決定）する。

【００７１】まず、ウェイ数選択回路１５内の４ウェイ
条件検出回路１５１は、メモリモジュール個数ＭＭ
［７：０］及びアドレスＡＤ［３１：００］をもとに、
非最終スロット位置アクセス検出回路１５１ａ、最終ス
ロット位置フル検出回路１５１ｂ及びオアゲート１５１
ｃにより、４ウェイの条件に当てはまるか否かを検出す
る。

【００７２】ここで、非最終スロット位置アクセス検出
回路１５１ａは、アドレスＡＤ［３１：００］中のスロ
ット番号指定フィールドＡＤ［３１：２６］（図６参
照）がメモリモジュール個数ＭＭ［７：０］中のＭＭ
［７：２］に一致しないことを検出することにより、Ａ
Ｄ［３１：２６］の示すスロット位置（即ちアクセスす
るスロット位置）が非最終スロット位置であること、し
たがってアクセスするスロット位置に４個のメモリモジ
ュール（ポートＡ〜Ｄに接続される４個のメモリモジュ
ール）が実装されていることを検出し、出力をオンす
る。一方、ＡＤ［３１：２６］がＭＭ［７：２］に一致
している場合には、非最終スロット位置アクセス検出回
路１５１ａは、ＡＤ［３１：２６］の示すスロット位置
が最終スロット位置であるとして出力をオフする。

【００７３】次に最終スロット位置フル検出回路１５１
ｂは、メモリモジュール個数ＭＭ［７：０］の下位２ビ
ットＭＭ［１：０］が１１ｂであること、即ちメモリモ
ジュール個数が４の整数倍であることを検出することに
より、最終スロット位置に４個のメモリモジュール（ポ
ートＡ〜Ｄに接続される４個のメモリモジュール）が実
装されているフル状態を検出し、出力をオンする。一
方、ＭＭ［１：０］が１１ｂでない場合には、最終スロ
ット位置フル検出回路１５１ｂは、最終スロット位置が
フル状態にないものとして出力をオフする。

【００７４】オアゲート１５１ｃは、非最終スロット位
置アクセス検出回路１５１ａの出力または最終スロット
位置フル検出回路１５１ｂの出力がオンの場合、即ちア
クセス先のスロットが非最終スロットの場合（アクセス
先スロットに４個のメモリモジュールが存在する場合）
または最終スロット位置に４個のメモリモジュールが実
装されているフル状態（メモリモジュール個数が４の整
数倍）の場合にオンとなり、４ウェイ条件が検出された
ことを示す。

【００７５】ウェイ数選択回路１５内の２ウェイ条件検
出回路１５２は、４ウェイ条件検出回路１５１の出力、
アドレスＡＤ［３１：００］中のＡＤ［２５］及びメモ
リモジュール個数ＭＭ［７：０］の下位２ビットＭＭ
［１：０］をもとに、Ａ，Ｂポート組アクセス検出回路
１５２ａ、最終スロット内複数モジュール実装検出回路
１５２ｂ及びアンドゲート１５２ｃにより、２ウェイの
条件に当てはまるか否かを検出する。

【００７６】ここで、Ａ，Ｂポート組アクセス検出回路
１５２ａは、アドレスＡＤ［３１：００］中の２ウェイ
インタリーブ時のスロット番号指定フィールドの上位ビ
ットであるＡＤ［２５］（図６（ｂ）参照）が０ｂであ
ることを検出することにより、当該ＡＤ［２５］がＡ，
Ｂポートの組を示していること（したがって２ウェイの
条件が成立する可能性があること）を検出し、出力をオ
ンする。一方、ＡＤ［２５］が１ｂの場合、即ちＡＤ
［２５］がＣ，Ｄポートの組を示している場合には、
Ａ，Ｂポート組アクセス検出回路１５２ａは、２ウェイ
の条件に当てはまらないものとして出力をオフする。

【００７７】最終スロット内複数モジュール実装検出回
路１５２ｂは、メモリモジュール個数ＭＭ［７：０］の
下位２ビットＭＭ［１：０］が００ｂでないことを検出
することにより、最終スロットに２個以上のメモリモジ
ュールが実装されていること（したがって２ウェイの条
件が成立する可能性があること）を検出し、出力をオン
する。一方、ＭＭ［１：０］が００ｂの場合には、最終
スロット内複数モジュール実装検出回路１５２ｂは、最
終スロット位置に（ポートＡに接続される）１個のメモ
リモジュールが実装されているだけであり、２ウェイの
条件に当てはまらないものとして出力をオフする。

【００７８】アンドゲート１５２ｃは、４ウェイ条件検
出回路１５１（内のオアゲート１５１ｃ）の出力がオフ
で、Ａ，Ｂポート組アクセス検出回路１５２ａ及び最終
スロット内複数モジュール実装検出回路１５２ｂの両出
力がオンの場合、即ちフル状態にない最終スロット位置
へのアクセスのために４ウェイ条件検出回路１５１によ
り４ウェイ条件に当てはまらないことが検出され、Ａ，
Ｂポート組アクセス検出回路１５２ａによりＡＤ［２
５］がＡ，Ｂポート組を示す０ｂであることが検出さ
れ、更に最終スロット内複数モジュール実装検出回路１
５２によりＭＭ［１：０］が００ｂでないために最終ス
ロットに２個以上のメモリモジュールが実装されている
ことが検出された場合にオンとなり、２ウェイ条件が検
出されたことを示す。

【００７９】１ウェイ条件検出回路１５３は、内蔵のノ
アゲート１５３ａにより、４ウェイ条件検出回路１５１
（内のオアゲート１５１ｃ）及び２ウェイ条件検出回路
１５２（内のアンドゲート１５２ｃ）の両出力のノア
（ＮＯＲ）をとることで、１ウェイの条件に当てはまる
か否かを検出する。ここで、１ウェイ条件検出回路１５
３（内のノアゲート１５３ａ）は、４ウェイ条件検出回
路１５１（内のオアゲート１５１ｃ）及び２ウェイ条件
検出回路１５２（内のアンドゲート１５２ｃ）の両出力
が共にオフの場合、即ち４ウェイ条件及び２ウェイ条件
のいずれにも当てはまらない場合に、１ウェイ条件が検
出されたものとして出力をオンする。

【００８０】ウェイ数出力回路１５４は、４ウェイ条件
検出回路１５１（内のオアゲート１５１ｃ）の出力がオ
ンの場合にはウェイ数ＷＡＹとして４を選択し、２ウェ
イ条件検出回路１５２（内のアンドゲート１５２ｃ）の
出力がオンの場合にはウェイ数ＷＡＹとして２を選択
し、１ウェイ条件検出回路１５３（内のノアゲート１５
３ａ）の出力がオンの場合にはウェイ数ＷＡＹとして１
を選択する。

【００８１】このようにしてウェイ数選択回路１５（内
のウェイ数出力回路１５４）により選択されたウェイ数
（の情報）ＷＡＹは、前記したように１・２・４ウェイ
アドレス変換回路１１及び１・２・４ウェイタイミング
制御回路１２に出力される。

【００８２】なお、ポート数（メモリバンク数）がｍ
（ｍは２以上の整数）の記憶装置の場合には、ウェイ数
ｍを上限として、例えばウェイ数１からウェイ数ｍの範
囲で選択設定可能な各ウェイ数について、上記の４ウェ
イ条件検出回路１５１、２ウェイ条件検出回路１５２及
び１ウェイ条件検出回路１５３に相当する検出回路を設
ければ良い。

【００８３】ここで、ｍウェイ条件検出回路を設けた場
合、当該ｍウェイ条件検出回路では、（４ウェイ条件検
出回路１５１と同様にして）外部指定アドレス（ＡＤ
［３１：００］）の示すスロット位置がメモリモジュー
ル実装個数（ＭＭ［７：０］）で決まる最終スロット位
置に一致しない場合と、メモリモジュール実装個数（Ｍ
Ｍ［７：０］）から決定される最終スロット位置のメモ
リモジュール数がｍ個である場合、即ちメモリモジュー
ル実装個数（ＭＭ［７：０］）がｍの整数倍の場合を検
出するようにし、いずれの場合にもウェイ数ｍが選択さ
れるようにすれば良い。

【００８４】また、ｍウェイ以外の条件、即ちｊウェイ
（１≦ｊ＜ｍ）の条件の検出回路では、ｊウェイより大
きいウェイ数の条件に当てはまらない場合に、２ウェイ
条件検出回路１５２と同様にして、メモリモジュール実
装個数（ＭＭ［７：０］）で決まる最終スロット位置の
メモリモジュール数と、外部指定アドレス（ＡＤ［３
１：００］）の指すポートをもとに、対応する条件に合
致するか否かを検出すれば良い。

【００８５】さて、１・２・４ウェイタイミング制御回
路１２は、入力されたウェイ数ＷＡＹ及びワード数ＷＮ
をもとに、１・２・４ウェイアドレス変換回路１１から
のメモリモジュール内アドレス１１６等の出力タイミン
グを決定し、そのタイミング信号ＴＭ１を当該アドレス
変換回路１１に出力する。

【００８６】即ち１・２・４ウェイタイミング制御回路
１２は、例えばウェイ数ＷＡＹ＝４の場合、ウェイ数Ｗ
ＡＹ＝２でワード数ＷＮ＝１または２の場合、及びウェ
イ数ＷＡＹ＝１でワード数ＷＮ＝１の場合には、１回だ
けの出力タイミングを与えるタイミング信号ＴＭ１を出
力する。

【００８７】また、ウェイ数ＷＡＹ＝２でワード数ＷＮ
＝４の場合、及びウェイ数ＷＡＹ＝１でワード数ＷＮ＝
２の場合には、１・２・４ウェイタイミング制御回路１
２は、２回の出力タイミングを与えるタイミング信号Ｔ
Ｍ１を出力する。

【００８８】また、ウェイ数ＷＡＹ＝１でワード数ＷＮ
＝４の場合には、１・２・４ウェイタイミング制御回路
１２は、４回の出力タイミングを与えるタイミング信号
ＴＭ１を出力する。

【００８９】１・２・４ウェイアドレス変換回路１１内
のポート選択回路１１１は、外部指定のアドレスＡＤ
［３１：００］（中のＡＤ［０１：００］、ＡＤ［２
５：００］またはＡＤ［２５：２４］）、ウェイ数選択
回路１５からのウェイ数ＷＡＹ及び外部指定のワード数
ＷＮをもとに、１・２・４ウェイタイミング制御回路１
２からのタイミング信号ＴＭ１の示すタイミングで、図
４に示す入出力論理で、ポート（アクセス先メモリバン
ク）Ａ〜Ｄを選択するためのポート選択信号１１４A 〜
１１４D を生成出力する。

【００９０】この１・２・４ウェイポート選択回路１１
１の動作は、図４（ａ），（ｂ），（ｃ）に示したよう
に、（ａ）ウェイ数ＷＡＹ＝４の場合、（ｂ）ウェイ数
ＷＡＹ＝２の場合、（ｃ）ウェイ数ＷＡＹ＝１の場合に
大別され、その詳細は以下の通りである。

【００９１】（ａ）ウェイ数ＷＡＹ＝４の場合 ウェイ数ＷＡＹ＝４の場合には、図６（ａ）に示すよう
に、アドレスＡＤ［３１：００］中のＡＤ［０１：０
０］によりポート番号が指定される。この場合、ポート
選択信号１１４A 〜１１４D は、図４（ａ）に示すよう
に、ワード数ＷＮと当該ＡＤ［０１：００］の値で決定
される。

【００９２】まず、ワード数ＷＮ＝１のときは、ＡＤ
［０１：００］がポートＡを指定する００ｂであればポ
ート選択信号１１４A が、ポートＢを指定する０１ｂで
あればポート選択信号１１４B が、ポートＣを指定する
１０ｂであればポート選択信号１１４C が、そしてポー
トＤを指定する１１ｂであればポート選択信号１１４D
が、それぞれ“１”に設定される。

【００９３】次に、ワード数ＷＮ＝２のときは、ＡＤ
［０１：００］がポートＡまたはＢを指定する０＊ｂ
（＊は０，１いずれでも構わないことを示す）であれば
（即ちＡＤ［０１］＝０ｂであれば）ポート選択信号１
１４A ，１１４B が、ポートＣまたはＤを指定する１＊
ｂであれば（即ちＡＤ［０１］＝１ｂであれば）ポート
選択信号１１４C ，１１４D が、それぞれ“１”に設定
される。

【００９４】次に、ワード数ＷＮ＝４のときは、ＡＤ
［０１：００］の値に無関係に、ポート選択信号１１４
A 〜１１４D が全て“１”に設定される。 （ｂ）ウェイ数ＷＡＹ＝２の場合 ウェイ数ＷＡＹ＝２の場合には、図６（ｂ）に示すよう
に、アドレスＡＤ［３１：００］中のＡＤ［２５：０
０］によりポート番号が指定される。この場合、ポート
選択信号１１４A 〜１１４D は、図４（ｂ）に示すよう
に、ワード数ＷＮと当該ＡＤ［２５：００］の値で決定
される。

【００９５】まず、ワード数ＷＮ＝１のときは、ＡＤ
［２５：００］がポートＡを指定する００ｂであればポ
ート選択信号１１４A が、ポートＢを指定する０１ｂで
あればポート選択信号１１４B が、それぞれ“１”に設
定される。

【００９６】次に、ワード数ＷＮ＝２または４のとき
は、ＡＤ［２５：００］がポートＡまたはＢを指定する
０＊ｂであればポート選択信号１１４A ，１１４B が
“１”に設定される。

【００９７】なお、ＡＤ［２５：００］がポートＣを指
定する１０ｂまたはポートＤを指定する１１ｂの場合
（即ち１＊ｂの場合）には、少なくともＣポートまでは
メモリモジュールが実装されており、したがってウェイ
数選択回路１５によりウェイ数ＷＡＹとして１または４
が選択されることから、ウェイ数ＷＡＹ＝２とＡＤ［２
５：００］＝１＊ｂとの組み合わせは存在しない。

【００９８】（ｃ）ウェイ数ＷＡＹ＝１の場合 ウェイ数ＷＡＹ＝１の場合には、図６（ｃ）に示すよう
に、アドレスＡＤ［３１：００］中のＡＤ［２５：２
４］によりポート番号が指定される。この場合、ポート
選択信号１１４A 〜１１４D は、図４（ｃ）に示すよう
に、ワード数ＷＮに無関係に当該ＡＤ［２５：２４］の
値だけで決定される。

【００９９】即ち、ウェイ数ＷＡＹ＝１の場合には、ワ
ード数ＷＮに無関係に、ＡＤ［２５：２４］がポートＡ
を指定する００ｂであればポート選択信号１１４A が、
ポートＣを指定する１０ｂであればポート選択信号１１
４C が、それぞれ“１”に設定される。

【０１００】なお、ＡＤ［２５：２４］がポートＢを指
定する０１ｂの場合には、少なくともＢポートまではメ
モリモジュールが実装されており、したがってウェイ数
選択回路１５によりウェイ数ＷＡＹとして２または４が
選択されることから、ウェイ数ＷＡＹ＝１とＡＤ［２
５：２４］＝０１ｂとの組み合わせは存在しない。

【０１０１】また、ＡＤ［２５：２４］がポートＤを指
定する１１ｂの場合には、Ｄポートまでメモリモジュー
ルが実装されており、したがってウェイ数選択回路１５
によりウェイ数ＷＡＹとして４が選択されることから、
ウェイ数ＷＡＹ＝１とＡＤ［２５：２４］＝１１ｂとの
組み合わせも存在しない。

【０１０２】１・２・４ウェイアドレス変換回路１１内
のスロット番号出力回路１１２は、外部指定アドレスＡ
Ｄ［３１：００］中のＡＤ［３１：２６］をスロット番
号１１５として、１・２・４ウェイタイミング制御回路
１２からのタイミング信号ＴＭ１の示すタイミングで出
力する １・２・４ウェイアドレス変換回路１１内のメモリモジ
ュール内アドレス出力回路１１３は、外部指定のアドレ
スＡＤ［３１：００］、ウェイ数選択回路１５からのウ
ェイ数ＷＡＹ及び外部指定のワード数ＷＮをもとに、１
・２・４ウェイタイミング制御回路１２からのタイミン
グ信号ＴＭ１の示すタイミングで、スロット番号出力回
路１１２からのスロット番号１１５の指定するスロット
位置のメモリモジュール内アドレス１１６の生成を行
う。このメモリモジュール内アドレス出力回路１１３の
動作の詳細を、（ａ）ウェイ数ＷＡＹ＝４の場合、
（ｂ）ウェイ数ＷＡＹ＝２の場合、（ｃ）ウェイ数ＷＡ
Ｙ＝１の場合について、それぞれ説明する。

【０１０３】（ａ）ウェイ数ＷＡＹ＝４の場合 メモリモジュール内アドレス出力回路１１３は、ウェイ
数ＷＡＹ＝４の場合には、ワード数ＷＮに無関係にアド
レスＡＤ［３１：００］中のＡＤ［２５：０２］（図６
（ａ）参照）をメモリモジュール内アドレス１１６とし
て選択出力する。

【０１０４】（ｂ）ウェイ数ＷＡＹ＝２の場合 メモリモジュール内アドレス出力回路１１３は、ウェイ
数ＷＡＹ＝２の場合には、ワード数ＷＮ＝１または２で
あるならば、即ち１ワードアクセスまたは連続２ワード
アクセスであるならば、アドレスＡＤ［３１：００］中
のＡＤ［２４：０１］（図６（ｂ）参照）を、そのまま
メモリモジュール内アドレス１１６として選択出力す
る。

【０１０５】また、ウェイ数ＷＡＹ＝２の場合でも、ワ
ード数ＷＮ＝４であるならば、即ち連続４ワードアクセ
スであるならば、メモリモジュール内アドレス出力回路
１１３は、まずアドレスＡＤ［３１：００］中のＡＤ
［２４：０１］の下位１ビットＡＤ［０１］が固定値０
ｂに置き換えられた２４ビットを、次に当該ＡＤ［２
４：０１］の下位１ビットＡＤ［０１］が固定値１ｂに
置き換えられた２４ビットを、それぞれメモリモジュー
ル内アドレス１１６として、１・２・４ウェイタイミン
グ制御回路１２からのタイミング信号ＴＭ１の示すタイ
ミングに応じて順に出力する。

【０１０６】（ｃ）ウェイ数ＷＡＹ＝１の場合 メモリモジュール内アドレス出力回路１１３は、ウェイ
数ＷＡＹ＝１の場合には、ワード数ＷＮ＝１であるなら
ば、アドレスＡＤ［３１：００］中のＡＤ［２３：０
０］（図６（ｃ）参照）を、そのままメモリモジュール
内アドレス１１６として選択出力する。

【０１０７】また、ウェイ数ＷＡＹ＝１の場合でも、ワ
ード数ＷＮ＝２であるならば、モリモジュール内アドレ
ス出力回路１１３は、まずアドレスＡＤ［３１：００］
中のＡＤ［２３：００］の下位１ビットＡＤ［００］が
固定値０ｂに置き換えられた２４ビットを、次に当該Ａ
Ｄ［２４：００］の下位１ビットＡＤ［００］が固定値
１ｂに置き換えられた２４ビットを、それぞれメモリモ
ジュール内アドレス１１６として、１・２・４ウェイタ
イミング制御回路１２からのタイミング信号ＴＭ１の示
すタイミングに応じて順に出力する。

【０１０８】また、ウェイ数ＷＡＹ＝１の場合でも、ワ
ード数ＷＮ＝４であるならば、モリモジュール内アドレ
ス出力回路１１３は、まずアドレスＡＤ［３１：００］
中のＡＤ［２３：００］の下位２ビットＡＤ［０１：０
０］が固定値００ｂに置き換えられた２４ビット、当該
ＡＤ［２３：００］の下位２ビットＡＤ［０１：００］
が固定値０１ｂに置き換えられた２４ビット、当該ＡＤ
［２３：００］の下位２ビットＡＤ［０１：００］が固
定値１０ｂに置き換えられた２４ビット、そして当該Ａ
Ｄ［２３：００］の下位２ビットＡＤ［０１：００］が
固定値１１ｂに置き換えられた２４ビットを、それぞれ
メモリモジュール内アドレス１１６として、１・２・４
ウェイタイミング制御回路１２からのタイミング信号Ｔ
Ｍ１の示すタイミングに応じて順に出力する。

【０１０９】１・２・４ウェイアドレス変換回路１１内
のポート選択回路１１１、スロット番号出力回路１１２
及メモリモジュール内アドレス出力回路１１３により出
力される、ポート選択信号１１４A 〜１１４D 、スロッ
ト番号１１５及びメモリモジュール内アドレス１１６
は、ポート切替器１３に供給される。

【０１１０】ポート切替器１３は、１・２・４ウェイア
ドレス変換回路１１（内のポート選択回路１１１）から
のポート選択信号１１４A 〜１１４D に従って、ポート
Ａ〜Ｄのうち有効なポート選択信号に対応するポートを
全て選択し、その選択したポートに、１・２・４ウェイ
アドレス変換回路１１（内のスロット番号出力回路１１
２及メモリモジュール内アドレス出力回路１１３）から
のスロット番号１１５及びメモリモジュール内アドレス
１１６を出力する。

【０１１１】このとき、１・２・４ウェイタイミング制
御回路１２は、入力されたウェイ数ＷＡＹ及びワード数
ＷＮをもとに、インタリーブ制御のタイミングを決定
し、対応するタイミング信号ＴＭ２をポート切替器１３
に送る。

【０１１２】すると、例えばリードが要求され、且つウ
ェイ数ＷＡＹ＝４、ワード数ＷＮ＝４で、ポート選択信
号１１４A 〜１１４D が“１”の場合であれば、図９
（ａ）に示すタイミング（“４ｗａｙ ４ｗｏｒｄ Ｒ
ＥＡＤ”のタイミング）で、各ポートＡ〜Ｄを通してア
クセスが行われる。同様に、リードが要求され、且つウ
ェイ数ＷＡＹ＝２、ワード数ＷＮ＝４で、ポート選択信
号１１４A ，１１４B が“１”の場合であれば、図９
（ｂ）に示すタイミング（“２ｗａｙ ４ｗｏｒｄＲＥ
ＡＤ”のタイミング）で、各ポートＡ，Ｂを通してアク
セスが行われる。同様に、リードが要求され、且つウェ
イ数ＷＡＹ＝１、ワード数ＷＮ＝２で、ポート選択信号
１１４A が“１”の場合であれば、図９（ｃ）に示すタ
イミング（“１ｗａｙ ２ｗｏｒｄ ＲＥＡＤ”のタイ
ミング）で、ポートＡを通してアクセスが行われる。

【０１１３】このようにして、１・２・４ウェイ混在型
のインタリーブ方式アドレス変換が実現される。以上の
リードアクセス時の動作の具体例を、アドレスＡＤ［３
１：００］＝５５５５ＡＡＡＡｈ（末尾のｈは１６進表
現であることを示す）がメモリ制御回路１０内の１・２
・４ウェイアドレス変換回路１１及びウェイ数選択回路
１５に与えられた場合について説明する。

【０１１４】この場合、１・２・４ウェイアドレス変換
回路１１内のスロット番号出力回路１１２は、アドレス
ＡＤ［３１：００］中のスロット番号指定フィールドの
内容ＡＤ［３１：２６］＝１５ｈをスロット番号１１５
として選択する。このスロット番号１１５（＝１５ｈ）
は、１・２・４ウェイタイミング制御回路１２からのタ
イミング信号ＴＭ１のタイミングでポート切替器１３に
出力される。

【０１１５】ここで、外部指定のワード数ＷＮとして４
が、ウェイ数選択回路１５により選択されるウェイ数Ｗ
ＡＹとして２が、１・２・４ウェイアドレス変換回路１
１に入力されたものとすると、アドレスＡＤ［３１：０
０］中のポート番号指定フィールドＡＤ［２５：００］
（図６（ｂ）参照）が０＊ｂ（ここでは＊＝０）である
ことから、ポート選択回路１１１は、この０＊ｂで指定
されるポートＡ，Ｂを選択するためのポート選択信号１
１４A ，１１４B だけを“１”に設定する（図４（ｂ）
参照）。この結果、ウェイ数ＷＡＹ＝２、ワード数ＷＮ
＝４の場合には、１・２・４ウェイアドレス変換回路１
１内のポート選択回路１１１からポート切替器１３に
は、２つのポート選択信号１１４A ，１１４B が、１・
２・４ウェイタイミング制御回路１２からのタイミング
信号ＴＭ１のタイミングで出力される。

【０１１６】このとき、１・２・４ウェイタイミング制
御回路１２は、ウェイ数ＷＡＹ＝２及びワード数ＷＮ＝
４をもとに、図９（ｂ）に示すタイミング（“２ｗａｙ
４ｗｏｒｄ ＲＥＡＤ”のタイミング）を決定し、対
応するタイミング信号ＴＭ２をポート切替器１３に送
る。

【０１１７】これを受けてポート切替器１３は、まず図
９（ｂ）の“２ｗａｙ ４ｗｏｒｄＲＥＡＤ”の１Ａｄ
ｄ（第１ワードアクセス用アドレス）の出力タイミング
でポート選択信号１１４A によりポートＡを選択し、２
Ａｄｄ（第２ワードアクセス用アドレス）の出力タイミ
ングでポート選択信号１１４B によりポートＢを選択す
る。またポート切替器１３は、図９（ｂ）の“２ｗａｙ
４ｗｏｒｄ ＲＥＡＤ”の第１ワード（１ｗｏｒｄ）
リード後の３Ａｄｄ（第３ワードアクセス用アドレス）
の出力タイミングでポート選択信号１１４A によりポー
トＡを選択し、第２ワード（２ｗｏｒｄ）リード後の４
Ａｄｄ（第４ワードアクセス用アドレス）の出力タイミ
ングでポート選択信号１１４B によりポートＢを選択す
る。

【０１１８】以上の結果、アクセスするメモリモジュー
ルが接続されているポート（メモリバンク）がポートＡ
とポートＢに決定される。このポートＡ，Ｂに対するア
クセス先スロット位置は、１・２・４ウェイアドレス変
換回路１１内のポート選択回路１１１からのスロット番
号１１５により指定され、１５ｈである。

【０１１９】また、スロット番号１１５（＝１５ｈ）の
示すスロット位置のメモリモジュールに対するアクセス
先の内部アドレス（メモリモジュール内アドレス）は、
１・２・４ウェイアドレス変換回路１１内のメモリモジ
ュール内アドレス出力回路１１３からのメモリモジュー
ル内アドレス１１６により指定される。

【０１２０】このメモリモジュール内アドレス１１６
は、本実施例のようにウェイ数ＷＡＹ＝２、ワード数Ｗ
Ｎ＝４の場合、１・２・４ウェイタイミング制御回路１
２からのタイミング信号ＴＭ１に応じて２回出力され、
前記したように、第１回目はＡＤ［２４：０１］の下位
１ビットＡＤ［０１］が固定値０ｂに置き換えられた２
４ビットが、第２回目はＡＤ［２４：０１］の下位１ビ
ットＡＤ［０１］が固定値１ｂに置き換えられた２４ビ
ットが出力される。したがって、外部指定アドレスＡＤ
［３１：００］＝５５５５ＡＡＡＡｈの例では、メモリ
モジュール内アドレス１１６として、第１回目はＡＡＤ
５５４ｈが、第２回目はそれに続くＡＡＤ５５５ｈが出
力される。

【０１２１】ポート切替器１３は、１・２・４ウェイタ
イミング制御回路１２からのタイミング信号ＴＭ２に応
じて、まず図９（ｂ）の“２ｗａｙ ４ｗｏｒｄ ＲＥ
ＡＤ”の１Ａｄｄのタイミングでスロット番号１１５＝
１５ｈ及び第１回目のメモリモジュール内アドレス１１
６＝ＡＡＤ５５４ｈを（ポート選択信号１１４A により
選択した）ポートＡに出力し、当該ポートＡのスロット
番号１５ｈのメモリモジュールをアクセスさせる。

【０１２２】次にポート切替器１３は、図９（ｂ）の
“２ｗａｙ ４ｗｏｒｄ ＲＥＡＤ”の２Ａｄｄのタイ
ミングでスロット番号１１５＝１５ｈ及び第１回目のメ
モリモジュール内アドレス１１６＝ＡＡＤ５５４ｈを
（ポート選択信号１１４B により選択した）ポートＢに
出力し、当該ポートＢのスロット番号１５ｈのメモリモ
ジュールをアクセスさせる。

【０１２３】次にポート切替器１３は、図９（ｂ）の
“２ｗａｙ ４ｗｏｒｄ ＲＥＡＤ”の３Ａｄｄのタイ
ミングでスロット番号１１５＝１５ｈ及び第２回目のメ
モリモジュール内アドレス１１６＝ＡＡＤ５５５ｈを
（ポート選択信号１１４A により選択した）ポートＡに
出力し、当該ポートＡのスロット番号１５ｈのメモリモ
ジュールをアクセスさせる。

【０１２４】最後にポート切替器１３は、図９（ｂ）の
“２ｗａｙ ４ｗｏｒｄ ＲＥＡＤ”の４Ａｄｄのタイ
ミングでスロット番号１１５＝１５ｈ及び第２回目のメ
モリモジュール内アドレス１１６＝ＡＡＤ５５５ｈを
（ポート選択信号１１４B により選択した）ポートＢに
出力し、当該ポートＢのスロット番号１５ｈのメモリモ
ジュールをアクセスさせる。

【０１２５】次に、ウェイ数選択回路１５により選択さ
れるウェイ数ＷＡＹと外部指定アドレスＡＤ［３１：０
０］との関係の具体例を、Ａ00，Ｂ00，Ｃ00，Ｄ00，Ａ
01，Ｂ01，Ｃ01の７個のメモリモジュールが実装されて
いる場合、即ちスロット番号００のスロット位置（先頭
スロット位置）にＡ00〜Ｄ00の４個のメモリモジュール
が実装され、スロット番号０１のスロット位置（最終ス
ロット位置）にはＡ01〜Ｃ01の３個のメモリモジュール
が実装されている場合ついて説明する。

【０１２６】まず、Ａ00〜Ｄ00の４個は、ウェイ数選択
回路１５内の４ウェイ条件検出回路１５１に設けられた
非最終位置アクセス検出回路１５１ａにより非最終スロ
ット位置にあることが検出されることから、４ウェイの
条件に当てはまり、４ウェイインタリーブ方式でアクセ
スされる。

【０１２７】次に、Ａ01，Ｂ01の２個は、ウェイ数選択
回路１５内の２ウェイ条件検出回路１５２に設けられた
Ａ，Ｂポート組アクセス検出回路１５２ａによりＡ，Ｂ
ポート組に属することが検出される。しかもＡ01，Ｂ01
の２個は、当該Ａ01，Ｂ01を含む３個のメモリモジュー
ル（Ａ01〜Ｃ01）が（スロット番号０１の）最終スロッ
ト位置に実装されていることから、４ウェイ条件検出回
路１５１での検出対象となる４ウェイの条件には当ては
まらず、且つウェイ数選択回路１５内の２ウェイ条件検
出回路１５２に設けられた最終スロット内複数モジュー
ル実装検出回路１５２ｂの検出条件を満たす。これによ
り、Ａ01，Ｂ01の２個は、２ウェイ条件検出回路１５２
での検出対象となる２ウェイの条件に当てはまり、２ウ
ェイインタリーブ方式でアクセスされる。

【０１２８】最後に、Ｃ01は４ウェイ条件検出回路１５
１での検出対象となる４ウェイの条件及び２ウェイ条件
検出回路１５２での検出対象となる２ウェイの条件のい
ずれにも当てはまらない。即ち、Ｃ01は、１ウェイ条件
検出回路１５３での検出対象となる１ウェイの条件に当
てはまり、１ウェイインタリーブ方式でアクセスされ
る。

【０１２９】以上のことから、Ａ00，Ｂ00，Ｃ00，Ｄ0
0，Ａ01，Ｂ01，Ｃ01の７個のメモリモジュールが実装
されている場合における、外部指定アドレスＡＤ［３
１：００］とウェイ数ＷＡＹとの関係は次のようにな
る。

【０１３０】まず、メモリモジュールＡ00〜Ｄ00に割り
付けられているアドレス００００００００ｈ〜０３ＦＦ
ＦＦＦＦｈの範囲では、４ウェイでアクセスが行われ
る。次に、メモリモジュールＡ01，Ｂ01に割り付けられ
ているアドレス０４００００００ｈ〜０５ＦＦＦＦＦＦ
ｈの範囲では、２ウェイでアクセスが行われる。

【０１３１】次に、メモリモジュールＣ01に割り付けら
れているアドレス０６００００００ｈ〜０６ＦＦＦＦＦ
Ｆｈの範囲では、１ウェイでアクセスが行われる。この
ように、１・２・４ウェイ混在型のインタリーブ方式が
実現できることから、メモリモジュールの増設個数を１
個から選択でき、本実施例のように通常は４ウェイのイ
ンタリーブ方式でアクセスする記憶装置では、４ウェイ
インタリーブ方式の高速性を維持したまま、メモリ増設
が自由に行える。

【０１３２】また、頻繁にアクセスを行う部分を４ウェ
イでアクセスできるアドレスに割り付け、アクセス頻度
の少ない部分を１・２ウェイでアクセスを行うアドレス
に割り当てるようにするならば、１・２ウェイでアクセ
スを行う部分の速度的な問題を解決できる。

【０１３３】以上のように、本実施例によれば、記憶装
置のメモリモジュール増設個数の制限をなくし、１・２
・４ウェイを１つの記憶装置上に混在させることによ
り、４ウェイインタリーブ方式の高速アクセス速度を維
持することができる。

【０１３４】なお、前記実施例では、ポート数（メモリ
バンク数）が４の記憶装置、即ち最大４ウェイのインタ
リーブ方式を適用する記憶装置に実施した場合について
説明したが、本発明は、ポート数（メモリバンク数）が
ｍ（ｍは２以上の整数）の記憶装置、即ち複数の一定容
量のメモリモジュールが実装されることによりｍ個のメ
モリバンクが構築された記憶装置であって、全バンクに
わたりアドレスが連続して割り付けられ、最終スロット
を除く各スロット位置にはｍ個のメモリモジュールが実
装され、最終スロットには先頭メモリバンクから連続す
るｎバンクの位置にｎ個（ｎは１≦ｎ≦ｍを満足する整
数）のメモリモジュールが実装された最大ｍウェイのイ
ンタリーブ方式を適用する記憶装置に応用可能である。

【０１３５】また、前記実施例では、メモリモジュール
の実装個数を、メモリモジュールＡ00〜Ｄ3Fが実装可能
なメモリモジュール接続用コネクタを持つボードからの
接続検出信号ＣＳ00〜ＣＳ3Fをもとに、メモリモジュー
ル個数出力部１４が検出するものとして説明したが、こ
れに限るものではない。例えば、システムの立ち上げ時
に、メモリモジュールＡ00〜Ｄ3Fがボード上の所定位置
に全て実装されているものとして各モジュールＡ00〜Ｄ
3Fへのアクセスを順に行うことにより、実際に存在する
モジュールの数（メモリ構成）を検出し、これをレジス
タ等のデータ保持手段に保持して、ウェイ数選択回路１
５に与えるようにしても構わない。また、スイッチ等の
メモリモジュール個数設定操作手段を設け、当該操作手
段をユーザが操作することによりメモリモジュール個数
を設定するようにしても構わない。

【０１３６】

【発明の効果】以上詳述したように本発明によれば、実
装されているメモリモジュールの個数（メモリ構成情
報）とアクセスするアドレス（外部指定のアドレス）を
もとに、ウェイ数ｍを上限とするインタリーブのウェイ
数を自動選択して、１つの記憶装置上にウェイ数ｍを上
限とする複数のウェイ数を混在させる構成としたので、
通常はｍウェイのインタリーブ方式でアクセスする記憶
装置では、ｍウェイインタリーブ方式の高速性を維持し
たまま、メモリモジュール増設の自由度を高めることが
できる。

【図面の簡単な説明】

【図１】本発明のインタリーブ方式を適用する記憶装置
の一実施例を示すブロック構成図。

【図２】図１中のウェイ数選択回路１５の内部構成を示
すブロック図。

【図３】図１中の１・２・４ウェイアドレス変換回路１
１の内部構成を示すブロック図。

【図４】図３中のポート選択回路１１１の入出力論理を
示す図。

【図５】従来の４ウェイインタリーブ方式の記憶装置の
ブロック構成図。

【図６】外部指定アドレスＡＤ［３１：００］中のスロ
ット番号指定フィールド、メモリモジュール内アドレス
指定フィールド及びポート番号指定フィールドの各位置
を、４ウェイインタリーブ、２ウェイインタリーブ及び
１ウェイインタリーブのそれぞれについて示す図。

【図７】図５中の４ウェイアドレス変換回路５１の内部
構成を示すブロック図。

【図８】図６中のポート選択回路５１１の入出力論理を
示す図。

【図９】メモリリードのタイミング例を示す図であり、
同図（ａ）は４ウェイインタリーブ方式で４ワードの連
続アクセス（４ウェイ４ワードリード）を行う場合のタ
イミング、同図（ｂ）は２ウェイインタリーブ方式で４
ワードの連続アクセス（２ウェイ４ワードリード）を行
う場合のタイミング、同図（ｃ）は１ウェイインタリー
ブ方式で２ワードの連続アクセス（１ウェイ２ワードリ
ード）を行う場合のタイミングを示す。

【符号の説明】

１０…メモリ制御回路、１１…１・２・４ウェイアドレ
ス変換回路、１２…１・２・４ウェイタイミング制御回
路、１３…ポート切替器、１４…メモリモジュール個数
出力部、１５…ウェイ数選択回路、１１１…ポート選択
回路、１１２…スロット番号出力回路、１１３…メモリ
モジュール内アドレス出力回路、１１４A 〜１１４D …
ポート選択信号、１１５…スロット番号、１１６…メモ
リモジュール内アドレス、１５１…４ウェイ条件検出回
路、１５１ａ…非最終スロット位置アクセス検出回路、
１５１ｂ…最終スロット位置フル検出回路、１５１ｃ…
オアゲート、１５２…２ウェイ条件検出回路、１５２ａ
…Ａ，Ｂポート組アクセス検出回路、１５２ｂ…最終ス
ロット内複数モジュール実装検出回路、１５２ｃ…アン
ドゲート、１５３…１ウェイ条件検出回路、１５３ａ…
ノアゲート、１５４…ウェイ数出力回路、Ａ〜Ｄ…ポー
ト、Ａ00〜Ｄ3F…メモリモジュール、ＣＳ00〜ＣＳ3F…
接続検出信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の一定容量のメモリモジュールが実
   装されることによりｍ個のメモリバンクが構築され、全
   バンクにわたりアドレスが連続して割り付けられ、最終
   スロットを除く各スロット位置にはｍ個のメモリモジュ
   ールが実装され、最終スロットには先頭メモリバンクか
   ら連続するｎバンクの位置にｎ個（ｎは１≦ｎ≦ｍを満
   足する整数）のメモリモジュールが実装された、インタ
   リーブ方式を適用する記憶装置であって、 最大ｍウェイのインタリーブ制御を行うメモリ制御回路
   を備え、 前記メモリ制御回路に、 前記記憶装置内での前記メモリモジュールの実装個数及
   び前記記憶装置をアクセスするための外部指定のアドレ
   スをもとに、ｍを上限とするインタリーブのウェイ数を
   選択設定するウェイ数選択手段を設けたことを特徴とす
   るインタリーブ方式を適用する記憶装置。
2. 【請求項２】 複数の一定容量のメモリモジュールが実
   装されることによりｍ個のメモリバンクが構築され、全
   バンクにわたりアドレスが連続して割り付けられ、最終
   スロットを除く各スロット位置にはｍ個のメモリモジュ
   ールが実装され、最終スロットには先頭メモリバンクか
   ら連続するｎバンクの位置にｎ個（ｎは１≦ｎ≦ｍを満
   足する整数）のメモリモジュールが実装された、インタ
   リーブ方式を適用する記憶装置であって、 最大ｍウェイのインタリーブ制御を行うメモリ制御回路
   を備え、 前記メモリ制御回路に、 前記記憶装置内での前記メモリモジュールの実装個数及
   び前記記憶装置をアクセスするための外部指定のアドレ
   スをもとに、ｍを上限とするインタリーブのウェイ数を
   選択設定するウェイ数選択手段と、 前記外部指定アドレス、前記ウェイ数選択手段により設
   定されたウェイ数及び連続してアクセスすべき外部指定
   のワード数をもとに、アクセス先スロット位置を示すス
   ロット位置情報、当該スロット位置のメモリモジュール
   内アドレス及びアクセス先メモリバンクを選択するため
   の選択信号を生成するアドレス変換手段とを設けたこと
   を特徴とするインタリーブ方式を適用する記憶装置。
3. 【請求項３】 前記ウェイ数選択手段は、前記外部指定
   アドレスの示すスロット位置が前記メモリモジュールの
   実装個数で決まる最終スロット位置に一致しない場合に
   は、ウェイ数ｍを選択し、一致する場合には、少なくと
   も当該最終スロット位置の実装メモリモジュール個数を
   もとに、ｍを上限とするウェイ数を選択することを特徴
   とする請求項１または請求項２記載のインタリーブ方式
   を適用する記憶装置。