JP4288421B2 - Cpuとの対応を制御する主記憶システム及び主記憶装置 - Google Patents
Cpuとの対応を制御する主記憶システム及び主記憶装置 Download PDFInfo
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Description
前記主記憶装置は、情報を記憶する複数のメモリ装置と、CPUと接続しCPUのアクセス要求を処理する複数のアクセス制御部と、複数のアクセス制御部と複数のメモリ装置との接続を切り換えるクロスバスイッチとを有し、前記アクセス制御部はそれぞれに設定された構成情報に従ってクロスバスイッチを制御して前記CPUから受け取ったアクセス要求を構成情報で決められたメモリ装置に対して実行することを特徴とする。
前記主記憶装置は、情報を記憶する複数のメモリ装置と、CPUと接続しCPUのアクセス要求を処理する複数のアクセス制御部と、複数のアクセス制御部と複数のメモリ装置との接続を切り換えるクロスバスイッチとを有し、
前記アクセス制御部は、構成情報を保持する構成情報保持部と、前記構成情報に従って前記メモリ装置に供給するアドレスと使用要求するメモリ装置を指定するルーティングアドレスとを生成するアドレス生成部とを有し、前記クロスバスイッチを制御して生成されたルーティングアドレスで指定されたメモリ装置と接続して前記アクセス要求を実行することを特徴とする。
前記主記憶装置は、情報を記憶する複数のメモリ装置と、CPUと接続しCPUのアクセス要求を処理する複数のアクセス制御部と、複数のアクセス制御部と複数のメモリ装置との接続を切り換えるクロスバスイッチと、前記各アクセス制御部から前記メモリ装置の1つに対する使用要求を受けて前記メモリ装置毎に調停を行い前記クロスバスイッチを制御して前記アクセス制御部と前記メモリ装置との接続を切り換える調停部とを有し、
前記アクセス制御部は、構成情報を保持する構成情報保持部と、前記構成情報に従って前記メモリ装置に供給するアドレスと使用要求するメモリ装置を指定するルーティングアドレスとを生成するアドレス生成部とを有することを特徴とする。
前記アクセス制御部は、構成情報を保持する構成情報保持部と、前記構成情報に従って前記メモリ装置に供給するアドレスと使用要求するメモリ装置を指定するルーティングアドレスとを生成するアドレス生成部とを有し、前記クロスバスイッチを制御して生成されたルーティングアドレスで指定されたメモリ装置と接続して前記アクセス要求を実行することを特徴とする。
前記アクセス制御部は、構成情報を保持する構成情報保持部と、前記構成情報に従って前記メモリ装置に供給するアドレスと使用要求するメモリ装置を指定するルーティングアドレスとを生成するアドレス生成部とを有することを特徴とする。
図1は本発明のMMU20の構成を示したブロック図であり、図2は本発明のCPU10とMMU20(主記憶装置の略)との接続関係を示した図である。
20 MMU
21 調停部
22 クロスバスイッチ
23 MU
30 アクセス制御部
31 構成情報保持部
32 アドレス生成部
40 MMU
Claims (6)
- 複数の主記憶装置から構成され複数のCPUからアクセスされる主記憶システムにおいて、
前記主記憶装置は、情報を記憶する複数のメモリ装置と、前記複数のCPUの各々に対応して設けられ、1つの前記CPUと接続しアクセス要求を処理する複数のアクセス制御部と、複数の前記アクセス制御部と複数の前記メモリ装置との接続を切り換えるクロスバスイッチとを有し、
前記アクセス制御部は、対応する前記1つのCPUに対し前記メモリ装置をどのように割り当てどのようにインターリーブするかを指示する構成情報を保持する構成情報保持部と、前記構成情報に従って前記メモリ装置に供給するアドレスと使用要求するメモリ装置を指定するルーティングアドレスとを生成するアドレス生成部とを有し、前記クロスバスイッチを制御して生成されたルーティングアドレスで指定された前記メモリ装置と接続して前記アクセス要求を実行することを特徴とする主記憶システム。 - 前記主記憶装置は、前記各アクセス制御部から前記メモリ装置の1つに対する使用要求を受けて前記メモリ装置毎に調停を行い前記クロスバスイッチを制御して前記アクセス制御部と前記メモリ装置との接続を切り換える調停部を有することを特徴とする請求項1の主記憶システム。
- 複数の前記主記憶装置において、同じ前記1つのCPUと接続する前記アクセス制御部に設定される前記構成情報を同一とすることにより、前記複数の主記憶装置間でインタリーブ可能としたことを特徴とする請求項1又は2の主記憶システム。
- 前記1つのCPUが複数のメモリ装置を使用し、前記複数のCPUが前記1つのメモリ装置を共有するように前記構成情報を設定したことを特徴とする請求項1乃至3のいずれかの主記憶システム。
- 複数のCPUからアクセスされる主記憶装置において、
情報を記憶する複数のメモリ装置と、前記複数のCPUの各々に対応して設けられ、1つの前記CPUと接続しアクセス要求を処理する複数のアクセス制御部と、複数の前記アクセス制御部と複数の前記メモリ装置との接続を切り換えるクロスバスイッチとを有し、
前記アクセス制御部は、対応する前記1つのCPUに対し前記メモリ装置をどのように割り当てどのようにインターリーブするかを指示する構成情報を保持する構成情報保持部と、前記構成情報に従って前記メモリ装置に供給するアドレスと使用要求するメモリ装置を指定するルーティングアドレスとを生成するアドレス生成部とを有し、前記クロスバスイッチを制御して生成されたルーティングアドレスで指定された前記メモリ装置と接続して前記アクセス要求を実行することを特徴とする主記憶装置。 - 前記各アクセス制御部から前記メモリ装置の1つに対する使用要求を受けて前記メモリ装置毎に調停を行い前記クロスバスイッチを制御して前記アクセス制御部と前記メモリ装置との接続を切り換える調停部を有することを特徴とする請求項5の主記憶装置。
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