JPH07295880A - インタリーブ方式を適用する記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】インタリーブのウェイ数が外部からの指定に応
じて可変できるようにすることで、メモリモジュールの
増設等が無駄なく行えるようにする。 【構成】ポートＡ〜Ｄに接続されたメモリモジュール群
により４つのメモリバンクが構築された記憶装置におい
て、使用者操作等により与えられるウェイ数情報２３０
を入力し、その情報の示すウェイ数に従うインタリーブ
制御を行うインタリーブ制御回路２１０を設ける。更
に、制御回路２１０内に、外部指定アドレス１３１及び
ウェイ数情報２３０等をもとに、アクセスすべきバンク
内メモリモジュールの位置情報及び当該メモリモジュー
ル内アドレスからなるメモリモジュールアドレス１３４
と、ポート選択信号１３３A 〜１３３D とを生成してポ
ートセレクタ１２０に出力するアドレス変換回路２１１
を設け、ウェイ数情報２３０の示すウェイ数に応じたイ
ンタリーブ制御が行われる構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置に代表され
るインタリーブ方式を適用する記憶装置に関する。

【０００２】

【従来の技術】主記憶装置等の記憶装置では、メモリア
クセスを高速に行うために、従来からインタリーブ方式
が適用されるものが多い。インタリーブ方式とは、複数
台用意されたメモリ（それぞれをメモリバンクと呼ぶ）
にアドレスを順番に割り付けて、各バンクを並列にアク
セスすることにより高速化を図る手法である。このバン
クの数をｍとしたものは、ｍウェイインタリーブ方式と
呼ばれている。

【０００３】ｍウェイインタリーブ方式の記憶装置で
は、メモリを増設する場合、ウェイ数だけメモリを増設
しなければならない。即ちｍウェイインタリーブ方式の
記憶装置の増設は、ｍの倍数単位で行う必要がある。こ
のため、必要な記憶装置の容量がｍ個未満のメモリで確
保できる場合でも、ユーザはメモリをｍ個増設しなけれ
ばならない。

【０００４】例として、４ウェイインタリーブ方式の記
憶装置のブロック構成を図６に示す。図中、Ａ0 ，Ｂ0
，Ｃ0 ，Ｄ0 ，…Ａn ，Ｂn ，Ｃn ，Ｄn はメモリモ
ジュールである。各メモリモジュールＡ0 〜Ｄn は、Ｄ
ＲＡＭを実装したボード（ドータボード）により実現さ
れる。ここで、第ｉ列（列番号ｉ）のメモリモジュール
Ａi 〜Ｄi に割り付けられるアドレスは、図７において
ウェイ数４の場合のアドレスとなる。この図７におい
て、Ｘはメモリモジュールが表すアドレスの最大値を示
す。なお、図７には、ウェイ数４の場合の他に、ウェイ
数１の場合とウェイ数２の場合の、第ｉ列のメモリモジ
ュールＡi 〜Ｄi に割り付けられるアドレスについても
示されている。

【０００５】メモリモジュールＡi ，Ｂi ，Ｃi ，Ｄi
は、ポートＡ，Ｂ，Ｃ，Ｄからアクセス可能なように、
当該ポートＡ，Ｂ，Ｃ，Ｄに接続されている。さて、図
６の記憶装置をメモリ制御回路１００からアクセスする
場合には、当該メモリ制御回路１００内のインタリーブ
制御回路１１０に、アドレス１３１とインタリーブ制御
信号１３２が与えられる。このインタリーブ制御信号１
３２は、幾つ連続したアドレスをアクセスするか（ここ
では、１，２，４のいずれかとする）を示すものであ
る。

【０００６】インタリーブ制御回路１１０は、４ウェイ
アドレス変換回路１１１とインタリーブタイミング生成
回路１１６を有している。４ウェイアドレス変換回路１
１１は、アドレス１３１とインタリーブ制御信号１３２
とを受けて、アクセスするポートＡ〜Ｄを選択するため
のポート選択信号１３３A 〜１３３D と、（メモリモジ
ュールの列位置を示す列番号とメモリモジュール内アド
レスからなる）メモリモジュールアドレス１３４とを生
成する。このアドレス変換回路１１１からのポート選択
信号１３３A 〜１３３D とメモリモジュールアドレス１
３４は、ポートセレクタ１２０に出力され、アクセスす
るメモリモジュールが決定される。特に、インタリーブ
制御信号１３２により連続したアドレスのアクセスが指
定された場合には、連続でアクセスするポートとメモリ
モジュールのアドレスが出力される。

【０００７】ポートセレクタ１２０は、インタリーブ制
御回路１１０内のアドレス変換回路１１１からのポート
選択信号１３３A 〜１３３D によりアクセスするポート
を選択する。ここで、例えば２つの連続したアドレスの
アクセスであるならば、ポートＡとＢ、或いはポートＣ
とＤの組み合わせでアクセスされる。

【０００８】次に、インタリーブタイミング生成回路１
１６は、インタリーブ制御信号１３２の示すアクセスす
る連続したアドレスの個数をもとに、ポートセレクタ１
２０の選択のタイミングを表すタイミング信号１３５を
出力する。

【０００９】さて、図６に示すポートＡ〜Ｄにメモリモ
ジュールの接続を行う場合、メモリモジュールに割り付
けるアドレスの関係で、Ａ0 〜Ｄ0 ，Ａ1 〜Ｄ1 のよう
に、Ａi 〜Ｄi の４個のメモリモジュールを同時に接続
する必要がある。また、メモリモジュールの接続順は、
Ａ0 〜Ｄ0 乃至Ａn 〜Ｄn の実装位置（メモリモジュー
ル接続用コネクタ）を持つメモリボード、システムボー
ド等のボード（図示せず）に対してＡ0 〜Ｄ0 の実装位
置から順に接続していく必要がある。例えば、Ａ0 〜Ｄ
0 の次に、Ａ1 〜Ｄ1 の実装位置を飛ばして、メモリモ
ジュールＡ2 〜Ｄ2 が（その本来の実装位置に）接続さ
れた場合には、Ａ0 〜Ｄ0 だけが接続されたものと判断
され、メモリモジュールＡ2 〜Ｄ2 はアクセスできな
い。また、例えばＡ0 〜Ｂ2 までのメモリモジュールが
接続された場合には、４ウェイの構成がとれるのは、Ａ
0 〜Ｄ1 までであるため、Ａ2 とＢ2 のメモリモジュー
ルは接続されていたとしても、アクセスは行えない。

【００１０】

【発明が解決しようとする課題】上記したように、従来
のインタリーブ方式を適用する記憶装置では、メモリモ
ジュールの増設は、固定のウェイ数（バンク数）に合わ
せて増設しなければならず、即ち増設単位が固定である
ため、使用者は必要とする記憶装置の容量に関係なく、
増設するメモリモジュールの個数を決められてしまうと
いう問題があった。このため、小容量の記憶装置しか必
要ない場合には、使用者の負担が大きくなるという問題
もあった。

【００１１】本発明は上記事情を考慮してなされたもの
でその目的は、インタリーブのウェイ数が外部からの指
定に応じて可変できるようにすることにより、使用者の
必要とする量のメモリモジュールの増減がバンク数に影
響されずに行えるインタリーブ方式を適用する記憶装置
を提供することにある。

【００１２】本発明の他の目的は、使用されるメモリバ
ンクが外部からの指定ウェイ数に応じて決定されるよう
にすることにより、使用者の構築したメモリバンク構成
（メモリモジュール実装形態）に適したインタリーブ制
御が行えるインタリーブ方式を適用する記憶装置を提供
することにある。

【００１３】本発明の更に他の目的は、メモリバンク構
成（メモリモジュール実装形態）に応じてウェイ数が自
動的に選択設定できるインタリーブ方式を適用する記憶
装置を提供することにある。

【００１４】

【課題を解決するための手段及び作用】本発明の第１の
観点に係る記憶装置は、メモリ素子からなる複数のメモ
リモジュールが実装されることによりｍ個のメモリバン
クが構築されたインタリーブ方式を適用する記憶装置で
あって、外部より指定されたインタリーブの任意のウェ
イ数（但しｍ以下）を入力して、当該ウェイ数に従うイ
ンタリーブ制御を行うインタリーブ制御回路を備えてお
り、このインタリーブ制御回路に設けたアドレス変換手
段により、外部指定のアドレス及び指定ウェイ数をもと
に、アクセスすべきバンク内メモリモジュールの位置を
示すモジュール位置情報、当該メモリモジュール内アド
レス、及びアクセス先メモリバンクを選択するための選
択信号を生成するようにしたことを特徴とする。

【００１５】上記の構成においては、外部指定のウェイ
数と外部指定のアドレスで決まる、アクセスすべきバン
ク内メモリモジュールの位置を示すモジュール位置情報
と当該メモリモジュール内のアドレス、及びアクセス先
メモリバンク（基本的には外部指定アドレスと指定ウェ
イ数で決まる、指定ウェイ数分のメモリバンク）を選択
するための選択信号が、インタリーブ制御回路内のアド
レス変換手段により生成される。これにより記憶装置に
おいては、選択信号の示す例えば指定ウェイ数分のメモ
リバンクが選択され、選択された各メモリバンク内の上
記モジュール位置情報の示す位置にあるメモリモジュー
ルが、上記メモリモジュール内アドレスに従ってアクセ
スされる。

【００１６】このように、構築されているメモリバンク
の数ｍを上限とする任意のウェイ数を外部から指定する
ことにより、メモリバンク数に影響されずに、指定ウェ
イ数でのインタリーブ制御が可能となる。したがって、
例えば記憶容量を増やすのに必要なメモリモジュール数
がｍの倍数とならない場合に、アクセス速度を犠牲にし
てでも、最小限のメモリモジュールの増設で必要なメモ
リ容量を確保したいならば、ｍ未満のウェイ数を指定す
れば良い。

【００１７】本発明の第２の観点に係る記憶装置は、メ
モリ素子からなる複数のメモリモジュールが実装される
ことにより最大ｍ個のメモリバンクが構築可能なインタ
リーブ方式を適用する記憶装置であって、外部指定のウ
ェイ数（但しｍ以下）を入力して、当該ウェイ数に従う
インタリーブ制御を行うインタリーブ制御回路を備えて
おり、このインタリーブ制御回路に設けたアドレス変換
手段により、外部指定のアドレス及び指定ウェイ数をも
とにアクセスすべきバンク内メモリモジュールの位置を
示すモジュール位置情報及び当該メモリモジュール内ア
ドレスを生成すると共に、指定ウェイ数をもとにアクセ
ス先メモリバンクを選択するための選択信号を生成する
ようにしたことを特徴とする。

【００１８】上記の構成においては、外部指定のウェイ
数と外部指定のアドレスで決まる、アクセスすべきバン
ク内メモリモジュールの位置を示すモジュール位置情報
と当該メモリモジュール内のアドレスが、インタリーブ
制御回路内のアドレス変換手段により生成される。ま
た、このアドレス変換手段により、指定ウェイ数だけで
決まる指定ウェイ数分のメモリバンクをアクセス先メモ
リバンクとして選択するための選択信号も生成される。

【００１９】このように、アクセス先のメモリバンクの
位置と個数が指定ウェイ数のみで一位に決まるため、言
い換えれば、使用するメモリバンクの位置と個数が外部
からのウェイ数指定により任意に指定でき、その指定バ
ンクを対象として指定ウェイ数のインタリーブ制御が行
えるため、使用者は、ウェイ数を指定するだけで、自身
が構築したメモリバンク構成（メモリモジュール実装形
態）に合わせたインタリーブ制御を行わせることができ
る。

【００２０】また、上記したメモリバンク構成（メモリ
モジュール実装形態）を検出してインタリーブのウェイ
数を選択設定するためのウェイ数選択手段を設けること
により、使用者が構築したメモリバンク構成（メモリモ
ジュール実装形態）に合わせたウェイ数を自動的に選択
することも可能となる。

【００２１】

【実施例】以下、本発明の実施例につき図面を参照して
説明する。 ［第１の実施例］図１は本発明のインタリーブ方式を適
用する記憶装置の第１の実施例を示すブロック構成図で
ある。なお、図６と同一部分には同一符号を付してあ
る。

【００２２】図１の記憶装置は、メモリ制御回路２００
と、このメモリ制御回路２００によって制御されるメモ
リモジュールＡ0 ，Ｂ0 ，Ｃ0 ，Ｄ0 ，Ａ1 ，Ｂ1 ，Ｃ
1 ，Ｄ1 …の群により構成され、１ウェイ、２ウェイ及
び４ウェイのうちの任意のウェイ数に設定変更が可能な
ようになっている。

【００２３】メモリ制御回路２００は、インタリーブ制
御回路（１・２・４ウェイインタリーブ制御回路）２１
０と、ポートセレクタ１２０と、４つのポートＡ〜Ｄか
ら構成される。

【００２４】第ｉ列のメモリモジュールＡi 〜Ｄｉ（ｉ
＝０〜ｎ）は例えば６４ＫＢ（キロバイト）の容量のＤ
ＲＡＭを実装したボード（ドータボード）により実現さ
れるもので、列番号ｉで指定されて１６ビットのＤＲＡ
Ｍアドレス（メモリモジュール内アドレス）によりアク
セスされる。

【００２５】インタリーブ制御回路２１０は、外部より
指定されたウェイ数を示すウェイ数情報２３０を入力し
てウェイ数の切り替えを行い、そのウェイ数と、外部か
ら与えられる例えばｂ31〜ｂ0 の３２ビット構成のアド
レス１３１及びインタリーブ制御信号１３２をもとに、
メモリモジュールアドレスへの変換、インタリーブ方式
のタイミング生成等を行うものである。

【００２６】ポートセレクタ１２０は、インタリーブ制
御回路２１０の制御を受けてポートＡ〜Ｄの中からアク
セスするポートを選択するものである。ポートＡは、当
該ポートＡに接続されるメモリモジュールＡ0 ，Ａ1 ，
…との間のデータ入出力ポートであり、入出力バッファ
（図示せず）を有する。

【００２７】ポートＢは、当該ポートＢに接続されるメ
モリモジュールＢ0 ，Ｂ1 ，…との間のデータ入出力ポ
ートであり、入出力バッファ（図示せず）を有する。ポ
ートＣは、当該ポートＣに接続されるメモリモジュール
Ｃ0 ，Ｃ1 ，…との間のデータ入出力ポートであり、入
出力バッファ（図示せず）を有する。

【００２８】ポートＤは、当該ポートＤに接続されるメ
モリモジュールＤ0 ，Ｄ1 ，…との間のデータ入出力ポ
ートであり、入出力バッファ（図示せず）を有する。イ
ンタリーブ制御回路２１０は、１・２・４ウェイアドレ
ス変換回路２１１と、１・２・４ウェイタイミング生成
回路２１６とから構成される。

【００２９】１・２・４ウェイアドレス変換回路２１１
は、入力されるアドレス１３１、インタリーブ制御信号
１３２及び（１・２・４ウェイタイミング生成回路２１
６からの）タイミング信号１３５をもとに、外部より指
定されたウェイ数情報２３０に従い、ポートＡ〜Ｄを選
択するためのポート選択信号１３３A 〜１３３D と、
（メモリモジュールの列番号とモジュール内アドレスか
らなる）メモリモジュールアドレス１３４とを生成する
ものである。

【００３０】図２は、１・２・４ウェイアドレス変換回
路２１１の構成を示す。１・２・４ウェイアドレス変換
回路２１１は、アドレス選択回路２１２と、連続アドレ
ス生成回路２１３と、ポート選択制御回路２１４とから
構成される。

【００３１】アドレス選択回路２１２は、入力されるｂ
31〜ｂ0 の３２ビット構成のアドレス１３１を対象とす
るウェイ数情報２３０に基づく情報選択操作により、ア
クセスするメモリモジュールの列位置を示す例えば１４
ビットの列番号２３１及び１６ビットのメモリモジュー
ル内アドレス２３２と、ポート位置を示す２ビットのポ
ート番号２３３とを生成するものである。

【００３２】本実施例において、アドレス選択回路２１
２は、ウェイ数情報２３０により１ウェイが指定されて
いる場合には、列番号２３１としてアドレス１３１中の
ｂ31〜ｂ18を、メモリモジュール内アドレス２３２とし
てアドレス１３１中のｂ15〜ｂ0 を、そしてポート番号
２３３としてアドレス１３１中のｂ17ｂ16を、それぞれ
選択するように構成されている。

【００３３】またアドレス選択回路２１２は、ウェイ数
情報２３０により２ウェイが指定されている場合には、
列番号２３１としてアドレス１３１中のｂ31〜ｂ18を、
メモリモジュール内アドレス２３２としてアドレス１３
１中のｂ16〜ｂ1 を、そしてポート番号２３３としてア
ドレス１３１中のｂ17ｂ0 を、それぞれ選択するように
構成されている。

【００３４】またアドレス選択回路２１２は、ウェイ数
情報２３０により４ウェイが指定されている場合には、
列番号２３１としてアドレス１３１中のｂ31〜ｂ18を、
メモリモジュール内アドレス２３２としてアドレス１３
１中のｂ17〜ｂ2 を、そしてポート番号２３３としてア
ドレス１３１中のｂ1 ｂ0 を、それぞれ選択するように
構成されている。

【００３５】次に連続アドレス生成回路２１３は、アド
レス選択回路２１２からのメモリモジュール内アドレス
２３２を受けて、ウェイ数情報２３０及びインタリーブ
制御信号１３２が以下に述べる条件（１）〜条件（３）
のいずれかを満たす場合に、インタリーブ制御信号１３
２の指定する個数分のメモリモジュール内アドレス２３
４を、１・２・４ウェイタイミング生成回路２１６から
のタイミング信号１３５の示すタイミングで順次生成出
力するものである。

【００３６】まず条件（１）は、ウェイ数情報２３０が
１ウェイを示し、インタリーブ制御信号１３２が４アド
レス連続を示している場合である。この場合、連続アド
レス生成回路２１３は、メモリモジュール内アドレス２
３２の下位２ビットがそれぞれ“００”，“０１”，
“１０”，“１１”に置き換えられたメモリモジュール
内アドレス２３４を順に出力するようになっている。

【００３７】次に条件（２）は、ウェイ数情報２３０が
１ウェイを示し、インタリーブ制御信号１３２が２アド
レス連続を示している場合である。この場合、連続アド
レス生成回路２１３は、メモリモジュール内アドレス２
３２の下位１ビットがそれぞれ“０”，“１”に置き換
えられたメモリモジュール内アドレス２３４を順に出力
するようになっている。

【００３８】次に条件（３）は、ウェイ数情報２３０が
２ウェイを示し、インタリーブ制御信号１３２が４アド
レス連続を示している場合である。この場合、連続アド
レス生成回路２１３は、条件（２）の場合と同様に、メ
モリモジュール内アドレス２３２の下位１ビットがそれ
ぞれ“０”，“１”に置き換えられたメモリモジュール
内アドレス２３４を順に出力するようになっている。

【００３９】上記条件（１）〜（３）以外の場合には、
連続アドレス生成回路２１３は、入力されるメモリモジ
ュール内アドレス２３２をそのままメモリモジュール内
アドレス２３４として出力するようになっている。

【００４０】以上の連続アドレス生成回路２１３の機能
を図３に整理して示す。連続アドレス生成回路２１３か
らのメモリモジュール内アドレス２３４は、アドレス選
択回路２１２からの列番号２３１と組み合わされて、メ
モリモジュールアドレス１３４として、１・２・４ウェ
イアドレス変換回路２１１からポートセレクタ１２０に
送られる。

【００４１】一方、ポート選択制御回路２１４は、アド
レス選択回路２１２からのポート番号２３３及び外部か
らのインタリーブ制御信号１３２とウェイ数情報２３０
をもとにポート選択信号１３３A 〜１３３D を決定する
ものである。

【００４２】次に、１・２・４ウェイインタリーブ制御
回路２１０内の１・２・４ウェイタイミング生成回路２
１６は、インタリーブ制御信号１３２及びウェイ数情報
２３０をもとに、ポートセレクタ１２０の選択のタイミ
ングを表すタイミング信号１３５を出力するものであ
る。

【００４３】次に、本発明の第１の実施例の動作を説明
する。まず図１の記憶装置では、使用者のスイッチ操作
等により、１ウェイ、２ウェイ、４ウェイの中から使用
したいウェイ数を切り替え設定できるようになってお
り、この操作により、そのウェイ数を示すウェイ数情報
２３０がメモリ制御回路２００内のインタリーブ制御回
路２１０に与えられる。このウェイ数の設定は、スイッ
チ操作の他、キーボード操作等によっても可能である。

【００４４】また、図１の記憶装置では、メモリモジュ
ールを増設する際は、Ａ0 ，Ｂ0 ，Ｃ0 ，Ｄ0 ，Ａ1 ，
Ｂ1 ，Ｃ1 ，Ｄ1 ，…Ａi ，Ｂi ，Ｃi ，Ｄi ，…Ａn
，Ｂn ，Ｃn ，Ｄn の順で行う必要がある。使用者
は、自身が必要とする記憶装置の容量に合わせて、必要
な数のメモリモジュールを、上記の順にボード上に実装
する。

【００４５】もし、Ａ0 〜Ｄ2 までのメモリモジュール
を実装した場合、使用者は、メモリアクセスの高速化の
ために通常は４ウェイを設定する。さて、４ウェイで使
用する場合のメモリ増設は、一般に４個のメモリモジュ
ールを単位に行う必要がある。このため、メモリ容量的
には例えば２個のメモリモジュールの増設で十分な場合
でも、４個のメモリモジュール（Ａ0 〜Ｄ2 が実装され
ている場合であれば、Ａ3 〜Ｄ3 の４個のメモリモジュ
ール）を増設しなければならない。

【００４６】しかし、使用者によっては、アクセス速度
を犠牲にしてでも、最小限のメモリモジュールの増設で
必要なメモリ容量を確保したい場合がある。本実施例で
は、メモリ容量的には例えば２個のメモリモジュールで
十分な場合であれば、２ウェイを切り替え設定すること
で、以下に述べるように２ウェイインタリーブに切り替
えることができるため、メモリモジュールの増設を（４
ウェイの場合のようなＡ3 〜Ｄ3 の４個ではなくて）Ａ
3 とＢ3 の最小限に抑えることができる。これによって
使用者側の（コスト上の）負担を軽減することができ
る。

【００４７】また、上記の増設により、Ａ0 〜Ｂ3 まで
が実装された記憶装置において、今度はメモリ容量を犠
牲にしてもアクセス速度を高速化したい場合には、２ウ
ェイから４ウェイに切り替えれば良い。これにより、４
ウェイインタリーブ制御が行われてアクセス速度を上げ
ることができる。但し、この場合には、Ａ3 とＢ3 のメ
モリモジュールはアクセスされず、無駄となる。

【００４８】ここで、ウェイ数情報２３０に従うウェイ
切り替えについて、（１）１ウェイ指定時、（２）２ウ
ェイ指定時、（３）４ウェイ指定時のそれぞれについて
順に説明する。 （１）１ウェイ指定時 まず、ウェイ数情報２３０により１ウェイが指定されて
いる状態で、図１の記憶装置内のメモリ制御回路２００
に対して、３２ビット構成のアドレス１３１とインタリ
ーブ制御信号１３２とが与えられたものとする。

【００４９】このアドレス１３１とインタリーブ制御信
号１３２は、メモリ制御回路２００に設けられたインタ
リーブ制御回路２１０内の１・２・４ウェイアドレス変
換回路２１１に、ウェイ数情報２３０と共に入力され
る。

【００５０】１・２・４ウェイアドレス変換回路２１１
内のアドレス選択回路２１２は、１・２・４ウェイアド
レス変換回路２１１への入力情報中のウェイ数情報２３
０に基づいて当該入力情報中のアドレス１３１を対象と
する情報選択操作を行い、１４ビットの列番号２３１、
１６ビットのメモリモジュール内アドレス２３２及び２
ビットのポート番号２３３を生成する。

【００５１】この例のように、ウェイ数情報２３０によ
り１ウェイが指定されている場合、アドレス選択回路２
１２は、３２ビット構成のアドレス１３１中のｂ31〜ｂ
18を列番号として、ｂ15〜ｂ0 をメモリモジュール内ア
ドレス２３２として、そしてｂ17ｂ16をポート番号２３
３として、それぞれ選択出力する。

【００５２】アドレス選択回路２１２からのポート番号
２３３（アドレス１３１中のｂ17ｂ16）は、インタリー
ブ制御信号１３２及びウェイ数情報２３０と共にポート
選択制御回路２１４に入力される。

【００５３】ポート選択制御回路２１４は、この例のよ
うにウェイ数情報２３０により１ウェイが指定されてい
る場合、ポート選択信号１３３A 〜１３３D のうち、ポ
ート番号２３３（アドレス１３１中のｂ17ｂ16）の示す
ポートに対応するただ１つのポート選択信号だけをアク
ティブにする。

【００５４】アドレス選択回路２１２からのメモリモジ
ュール内アドレス２３２は、インタリーブ制御信号１３
２、ウェイ数情報２３０及びタイミング信号１３５と共
に連続アドレス生成回路２１３に入力される。このタイ
ミング信号１３５は、インタリーブ制御信号１３２及び
ウェイ数情報２３０をもとに、１・２・４ウェイタイミ
ング生成回路２１６により生成されるものである。具体
的には、インタリーブ制御信号１３２により４アドレス
連続アクセスが、ウェイ数情報２３０により１ウェイが
指定されている場合には、４回連続してタイミング信号
１３５が生成され、インタリーブ制御信号１３２により
４アドレス連続アクセスが指定され、ウェイ数情報２３
０により２ウェイが指定されている場合と、インタリー
ブ制御信号１３２により２アドレス連続アクセスが指定
され、ウェイ数情報２３０により１ウェイが指定されて
いる場合には、２回連続してタイミング信号１３５が生
成され、それ以外では、１回だけタイミング信号１３５
が生成される。

【００５５】連続アドレス生成回路２１３は、この例の
ようにウェイ数情報２３０により１ウェイが指定されて
いる場合、インタリーブ制御信号１３２により１アドレ
スアクセスが指定されているならば、アドレス選択回路
２１２からのメモリモジュール内アドレス２３２をその
ままメモリモジュール内アドレス２３４として、１・２
・４ウェイタイミング生成回路２１６からのタイミング
信号１３５に応じて出力する。

【００５６】また連続アドレス生成回路２１３は、ウェ
イ数情報２３０により１ウェイが指定されている場合、
インタリーブ制御信号１３２により２アドレス連続アク
セスが指定されているならば、アドレス選択回路２１２
からのメモリモジュール内アドレス２３２の下位１ビッ
トがそれぞれ“０”，“１”に置き換えられたメモリモ
ジュール内アドレス２３４を、１・２・４ウェイタイミ
ング生成回路２１６からのタイミング信号１３５に応じ
て順に出力する。

【００５７】また連続アドレス生成回路２１３は、ウェ
イ数情報２３０により１ウェイが指定されている場合、
インタリーブ制御信号１３２により４アドレス連続アク
セスが指定されているならば、アドレス選択回路２１２
からのメモリモジュール内アドレス２３２の下位２ビッ
トがそれぞれ“００”，“０１”，“１０”，“１１”
に置き換えられたメモリモジュール内アドレス２３４
を、１・２・４ウェイタイミング生成回路２１６からの
タイミング信号１３５に応じて出力する。

【００５８】連続アドレス生成回路２１３からのメモリ
モジュール内アドレス２３４は、アドレス選択回路２１
２からの列番号２３１と組み合わされ、１・２・４ウェ
イアドレス変換回路２１１からのメモリモジュールアド
レス１３４として、ポート選択信号１３３A 〜１３３D
（１ウェイの例では、いずれか１つだけがアクティブ）
と共に、ポートセレクタ１２０に供給される。このポー
トセレクタ１２０には、１・２・４ウェイタイミング生
成回路２１６からのタイミング信号１３５も供給され
る。

【００５９】ポートセレクタ１２０は、選択信号１３３
A 〜１３３D のうちのアクティブなポート選択信号の指
定するポートをタイミング生成回路２１６からのタイミ
ング信号１３５に応じて選択し、メモリモジュールアド
レス１３４を渡す。この例のように１ウェイ（１ウェイ
インタリーブ）が指定されている場合には、アドレス１
３１中のｂ17ｂ16の示すただ１つのポートが選択され
る。そして、その選択されたポートに接続され、且つメ
モリモジュールアドレス１３４中の列番号２３１で指定
される列位置のメモリモジュールが、メモリモジュール
アドレス１３４中のメモリモジュール内アドレス２３４
によりアクセスされる。

【００６０】ここで、列番号２３１はアドレス１３１中
のｂ31〜ｂ18であり、メモリモジュール内アドレス２３
４はアドレス１３１中のｂ15〜ｂ0 そのもの（１アドレ
スアクセスの場合）、ｂ15〜ｂ0 の下位１ビットが
“０”または“１”に置き換えられたもの（２アドレス
連続アクセスの場合）、或いはｂ15〜ｂ0 の下位２ビッ
トが“００”、“０１”、“１０”または“１１”に置
き換えられたもの（４アドレス連続アクセスの場合）で
ある。したがって、本実施例における列番号ｉのメモリ
モジュールＡi 〜Ｄi へのアドレス割り付けは、図７に
おいてウェイ数１の場合のようになる。 （２）２ウェイ指定時 次に、ウェイ数情報２３０により２ウェイが指定されて
いる場合について説明する。

【００６１】１・２・４ウェイアドレス変換回路２１１
内のアドレス選択回路２１２は、ウェイ数情報２３０に
基づいて３２ビット構成のアドレス１３１を対象とする
情報選択操作を行う。

【００６２】この例のように、ウェイ数情報２３０によ
り２ウェイが指定されている場合、アドレス選択回路２
１２は、３２ビット構成のアドレス１３１中のｂ31〜ｂ
18を列番号として、ｂ16〜ｂ1 をメモリモジュール内ア
ドレス２３２として、そしてｂ17ｂ0 をポート番号２３
３として、それぞれ選択出力する。

【００６３】アドレス選択回路２１２からのポート番号
２３３（ここではアドレス１３１中のｂ17ｂ0 ）は、イ
ンタリーブ制御信号１３２及びウェイ数情報２３０と共
にポート選択制御回路２１４に入力される。

【００６４】ポート選択制御回路２１４は、この例のよ
うにウェイ数情報２３０により２ウェイが指定されてい
る場合、インタリーブ制御信号１３２により１アドレス
アクセスが指定されているならば、ポート選択信号１３
３A 〜１３３D のうち、ポート番号２３３（アドレス１
３１中のｂ17ｂ0 ）の示すポートに対応するただ１つの
ポート選択信号だけをアクティブにし、インタリーブ制
御信号１３２により２アドレス連続アクセスまたは４ア
ドレス連続アクセスが指定されているならば、ポート選
択信号１３３A 〜１３３D のうち、ポート番号２３３の
最上位ビット（アドレス１３１中のｂ17）の示すポート
に対応する２つのポート選択信号（“０”ならばポート
選択信号１３３A ，１３３B 、“１”ならばポート選択
信号１３３C ，１３３D ）だけをアクティブにする。

【００６５】アドレス選択回路２１２からのメモリモジ
ュール内アドレス２３２は、インタリーブ制御信号１３
２、ウェイ数情報２３０及び１・２・４ウェイタイミン
グ生成回路２１６からのタイミング信号１３５と共に連
続アドレス生成回路２１３に入力される。タイミング信
号１３５は、この例のようにウェイ数情報２３０により
２ウェイが指定されている場合、インタリーブ制御信号
１３２により４アドレス連続アクセスが指定されている
ならば、２回連続して生成され、それ以外では１回だけ
生成される。

【００６６】連続アドレス生成回路２１３は、ウェイ数
情報２３０により２ウェイが指定されている場合、イン
タリーブ制御信号１３２により１アドレスアクセスまた
は２アドレス連続アクセスが指定されているならば、ア
ドレス選択回路２１２からのメモリモジュール内アドレ
ス２３２をそのままメモリモジュール内アドレス２３４
として、１・２・４ウェイタイミング生成回路２１６か
らのタイミング信号１３５に応じて出力する。

【００６７】また連続アドレス生成回路２１３は、ウェ
イ数情報２３０により２ウェイが指定されている場合、
インタリーブ制御信号１３２により４アドレス連続アク
セスが指定されているならば、アドレス選択回路２１２
からのメモリモジュール内アドレス２３２の下位１ビッ
トがそれぞれ“０”，“１”に置き換えられたメモリモ
ジュール内アドレス２３４を、１・２・４ウェイタイミ
ング生成回路２１６からのタイミング信号１３５に応じ
て順に出力する。

【００６８】連続アドレス生成回路２１３からのメモリ
モジュール内アドレス２３４は、アドレス選択回路２１
２からの列番号２３１と組み合わされ、１・２・４ウェ
イアドレス変換回路２１１からのメモリモジュールアド
レス１３４として、ポート選択信号１３３A 〜１３３D
と共に、ポートセレクタ１２０に供給される。このポー
トセレクタ１２０には、１・２・４ウェイタイミング生
成回路２１６からのタイミング信号１３５も供給され
る。

【００６９】ポートセレクタ１２０は、ポート選択信号
１３３A 〜１３３D のうちのアクティブなポート選択信
号の指定するポートをタイミング生成回路２１６からの
タイミング信号１３５に応じて選択し、メモリモジュー
ルアドレス１３４を渡す。この例のように２ウェイ（２
ウェイインタリーブ）が指定されている場合には、イン
タリーブ制御信号１３２により２アドレス連続アクセス
または４アドレス連続アクセスが指定されているなら
ば、アドレス１３１中のｂ17ｂ0 からなるポート番号２
３３の最上位ビットの示す２つのポート（ｂ17＝０なら
ポートＡ，Ｂ、ｂ＝１ならポートＣ，Ｄ）が選択され
る。同様に、インタリーブ制御信号１３２により１アド
レスアクセスが指定されているならば、アドレス１３１
中のｂ17ｂ0からなるポート番号２３３の示すただ１つ
のポートが選択される。そして、その選択されたポート
に接続され、且つメモリモジュールアドレス１３４中の
列番号２３１で指定される列位置のメモリモジュール
が、メモリモジュールアドレス１３４中のメモリモジュ
ール内アドレス２３４によりアクセスされる。

【００７０】ここで、列番号２３１はアドレス１３１中
のｂ31〜ｂ18であり、メモリモジュール内アドレス２３
４はアドレス１３１中のｂ16〜ｂ1 そのもの（１アドレ
スアクセスまたは２アドレス連続アクセスの場合）、或
いはｂ16〜ｂ1 の下位１ビットが“０”または“１”に
置き換えられたもの（４アドレス連続アクセスの場合）
である。したがって、本実施例における列番号ｉのメモ
リモジュールＡi 〜Ｄi へのアドレス割り付けは、図７
においてウェイ数２の場合のようになる。 （３）４ウェイ指定時 次に、ウェイ数情報２３０により４ウェイが指定されて
いる場合について説明する。

【００７１】１・２・４ウェイアドレス変換回路２１１
内のアドレス選択回路２１２は、ウェイ数情報２３０に
基づいて３２ビット構成のアドレス１３１を対象とする
情報選択操作を行う。

【００７２】この例のように、ウェイ数情報２３０によ
り４ウェイが指定されている場合、アドレス選択回路２
１２は、３２ビット構成のアドレス１３１中のｂ31〜ｂ
18を列番号として、ｂ17〜ｂ2 をメモリモジュール内ア
ドレス２３２として、そしてｂ1 ｂ0 をポート番号２３
３として、それぞれ選択出力する。

【００７３】アドレス選択回路２１２からのポート番号
２３３（ここではアドレス１３１中のｂ1 ｂ0 ）は、イ
ンタリーブ制御信号１３２及びウェイ数情報２３０と共
にポート選択制御回路２１４に入力される。

【００７４】ポート選択制御回路２１４は、この例のよ
うにウェイ数情報２３０により４ウェイが指定されてい
る場合、インタリーブ制御信号１３２により１アドレス
アクセスが指定されているならば、ポート選択信号１３
３A 〜１３３D のうち、ポート番号２３３（アドレス１
３１中のｂ17ｂ0 ）の示すポートに対応するただ１つの
ポート選択信号だけをアクティブにし、インタリーブ制
御信号１３２により２アドレス連続アクセスが指定され
ているならば、ポート選択信号１３３A 〜１３３D のう
ち、ポート番号２３３の最上位ビット（アドレス１３１
中のｂ1 ）の示すポートに対応する２つのポート選択信
号（“０”ならばポート選択信号１３３A ，１３３B 、
“１”ならばポート選択信号１３３C ，１３３D ）だけ
をアクティブにし、インタリーブ制御信号１３２により
４アドレス連続アクセスが指定されているならば、ポー
ト選択信号１３３A 〜１３３D を全てアクティブにす
る。

【００７５】アドレス選択回路２１２からのメモリモジ
ュール内アドレス２３２は、インタリーブ制御信号１３
２、ウェイ数情報２３０及び１・２・４ウェイタイミン
グ生成回路２１６からのタイミング信号１３５と共に連
続アドレス生成回路２１３に入力される。タイミング信
号１３５は、この例のようにウェイ数情報２３０により
４ウェイが指定されている場合には１回だけ生成され
る。

【００７６】連続アドレス生成回路２１３は、ウェイ数
情報２３０により４ウェイが指定されている場合、アド
レス選択回路２１２からのメモリモジュール内アドレス
２３２をそのままメモリモジュール内アドレス２３４と
して、１・２・４ウェイタイミング生成回路２１６から
のタイミング信号１３５に応じて出力する。

【００７７】連続アドレス生成回路２１３からのメモリ
モジュール内アドレス２３４は、アドレス選択回路２１
２からの列番号２３１と組み合わされ、１・２・４ウェ
イアドレス変換回路２１１からのメモリモジュールアド
レス１３４として、ポート選択信号１３３A 〜１３３D
と共に、ポートセレクタ１２０に供給される。このポー
トセレクタ１２０には、１・２・４ウェイタイミング生
成回路２１６からのタイミング信号１３５も供給され
る。

【００７８】ポートセレクタ１２０は、ポート選択信号
１３３A 〜１３３D のうちのアクティブなポート選択信
号の指定するポートをタイミング生成回路２１６からの
タイミング信号１３５に応じて選択し、メモリモジュー
ルアドレス１３４を渡す。この例のように４ウェイ（４
ウェイインタリーブ）が指定されている場合には、イン
タリーブ制御信号１３２により４アドレス連続アクセス
が指定されているならば、全てのポートＡ〜Ｄが選択さ
れる。同様に、インタリーブ制御信号１３２により２ア
ドレス連続アクセスが指定されているならば、アドレス
１３１中のｂ1ｂ0 からなるポート番号２３３の最上位
ビットの示す２つのポートが選択され、１アドレスアク
セスが指定されているならば、ポート番号２３３の示す
ただ１つのポートが選択される。そして、その選択され
たポートに接続され、且つメモリモジュールアドレス１
３４中の列番号２３１で指定される列位置のメモリモジ
ュールが、メモリモジュールアドレス１３４中のメモリ
モジュール内アドレス２３４によりアクセスされる。

【００７９】ここで、列番号２３１はアドレス１３１中
のｂ31〜ｂ18であり、メモリモジュール内アドレス２３
４はアドレス１３１中のｂ17〜ｂ2 そのものである。し
たがって、本実施例における列番号ｉのメモリモジュー
ルＡi 〜Ｄi へのアドレス割り付けは、図７においてウ
ェイ数４の場合のようになる。

【００８０】以上は、メモリモジュールを接続（実装）
するポート（バンク）に制限は与えない場合であるが、
メモリモジュールを接続（実装）するポート（バンク）
数を限定し、使用者がウェイ数情報２３０によりウェイ
数を選択することにより、使用するポート（バンク）が
自動指定される構成とすることも可能である。 ［第２の実施例］そこで、このようなポート（バンク）
制限機能を持つ記憶装置に適用した第２の実施例につき
図面を参照して説明する。なお、本実施例は、１ウェイ
であればポートＡのみ、２ウェイであればポートＡ，
Ｂ、そして４ウェイであればポートＡ〜Ｄの使用が自動
指定される例である。

【００８１】まず、図１に示したような構成の記憶装置
において、上記のようなポート（バンク）制限機能を実
現するために、図１中の１・２・４ウェイアドレス変換
回路２１１、即ち図２に示す構成の１・２・４ウェイア
ドレス変換回路２１１に代えて、図４に示す構成の１・
２・４ウェイアドレス変換回路３１１を用いるようにす
る。なお、図４の構成中、図２と同一部分には同一符号
を付してある。

【００８２】図４に示す１・２・４ウェイアドレス変換
回路３１１は、図２の１・２・４ウェイアドレス変換回
路２１１と同様に、連続アドレス生成回路２１３及びポ
ート選択制御回路２１４を有する他、図２中のアドレス
選択回路２１２に代えて用いられるアドレス選択回路３
１２を有する。

【００８３】アドレス選択回路３１２は、図２中のアド
レス選択回路２１２と同様に、入力されるｂ31〜ｂ0 の
３２ビット構成のアドレス１３１を対象とするウェイ数
情報２３０に基づく情報選択操作により、アクセスする
メモリモジュールの列位置を示す１４ビットの列番号２
３１及び１６ビットのメモリモジュール内アドレス２３
２と、ポート位置を示す２ビットのポート番号２３３と
を生成するものである。

【００８４】アドレス選択回路３１２が図２中のアドレ
ス選択回路２１２と異なる点は、以下に述べるようにア
ドレス１３１を対象とする情報選択操作内容である。即
ちアドレス選択回路３１２は、ウェイ数情報２３０によ
り１ウェイが指定されている場合には、列番号２３１と
してアドレス１３１中のｂ29〜ｂ16を、メモリモジュー
ル内アドレス２３２としてアドレス１３１中のｂ15〜ｂ
0 を、そしてポート番号２３３としてアドレス１３１中
のｂ31ｂ30を“００”に置き換えたものを、それぞれ選
択するように構成されている。

【００８５】またアドレス選択回路３１２は、ウェイ数
情報２３０により２ウェイが指定されている場合には、
列番号２３１としてアドレス１３１中のｂ30〜ｂ17を、
メモリモジュール内アドレス２３２としてアドレス１３
１中のｂ16〜ｂ1 を、そしてポート番号２３３としてア
ドレス１３１中のｂ31ｂ0 を“００”に置き換えたもの
を、それぞれ選択するように構成されている。

【００８６】またアドレス選択回路３１２は、ウェイ数
情報２３０により４ウェイが指定されている場合には、
列番号２３１としてアドレス１３１中のｂ31〜ｂ18を、
メモリモジュール内アドレス２３２としてアドレス１３
１中のｂ17〜ｂ2 を、そしてポート番号２３３としてア
ドレス１３１中のｂ1 ｂ0 を“００”に置き換えたもの
を、それぞれ選択するように構成されている。

【００８７】１・２・４ウェイアドレス変換回路３１１
内の他の要素、即ち連続アドレス生成回路２１３及びポ
ート選択制御回路２１４については、前記第１の実施例
における１・２・４ウェイアドレス変換回路２１１内の
連続アドレス生成回路２１３及びポート選択制御回路２
１４と何ら変わらない。

【００８８】以上の構成の１・２・４ウェイアドレス変
換回路３１１を、図２に示す構成の１・２・４ウェイア
ドレス変換回路２１１に代えて、図１の記憶装置のイン
タリーブ制御回路２１０内に用いる。

【００８９】この場合、１・２・４ウェイアドレス変換
回路３１１内のアドレス選択回路３１２からはポート番
号２３３として常に“００”が出力されることから、１
ウェイ指定時であれば、ポート選択制御回路２１４の制
御によりポートＡが選択されてポートＢ〜Ｄは無視され
る。また、アドレス選択回路３１２からは、列番号２３
１としてアドレス１３１中のｂ29〜ｂ16が、メモリモジ
ュール内アドレス２３２としてアドレス１３１中のｂ15
〜ｂ0 が選択出力される。したがって、ポートＡに接続
されるメモリモジュールＡ0 ，Ａ1 ，…を対象にアドレ
スが順番に割り付けられることになる。例えばメモリモ
ジュールＡi には、アドレスｉＸ，ｉＸ＋１，…（ｉ＋
１）Ｘ−１が割り付けられ、次のメモリモジュールＡi+
1 には、アドレス（ｉ＋１）Ｘ，（ｉ＋１）Ｘ＋１，…
（ｉ＋２）Ｘ−１が割り付けられる。

【００９０】同様に、２ウェイ指定時であれば、ポート
選択制御回路２１４の制御によりポートＡ，Ｂが選択さ
れてポートＣ，Ｄは無視され、２ウェイの構成がとられ
る。また、アドレス選択回路３１２からは、列番号２３
１としてアドレス１３１中のｂ30〜ｂ17が、メモリモジ
ュール内アドレス２３２としてアドレス１３１中のｂ16
〜ｂ1 が選択出力される。したがって、ポートＡ側メモ
リモジュールとポートＢ側メモリモジュールにアドレス
が交互に順番に割り付けられることになる。例えば、メ
モリモジュールＡi には、アドレスｉＸ，ｉＸ＋２，…
（ｉ＋２）Ｘ−２が割り付けられ、次のメモリモジュー
ルＡi+1 には、アドレス（ｉ＋２）Ｘ，（ｉ＋２）Ｘ＋
２，…（ｉ＋４）Ｘ−２が割り付けられる。またメモリ
モジュールＢi には、アドレスｉＸ＋１，ｉＸ＋３，…
（ｉ＋２）Ｘ−１が割り付けられ、次のメモリモジュー
ルＢi+1 には、アドレス（ｉ＋２）Ｘ＋１，（ｉ＋２）
Ｘ＋３，…（ｉ＋４）Ｘ−１が割り付けられる。

【００９１】同様に、４ウェイ指定時であれば、ポート
選択制御回路２１４の制御によりポートＡ〜Ｄが選択さ
れて、４ウェイの構成がとられる。但し、２ウェイまた
は４ウェイの構成の場合、使用する各ポートに接続する
メモリモジュールの数を同数にしておく必要がある。も
し、使用するポートによりメモリモジュールの個数が異
なる場合には、最も少ないメモリモジュールの個数に合
わせられる。

【００９２】また４ウェイ指定時には、アドレス選択回
路３１２からは、第１の実施例におけるアドレス選択回
路２１２と同様に、列番号２３１としてアドレス１３１
中のｂ31〜ｂ18が、メモリモジュール内アドレス２３２
としてアドレス１３１中のｂ17〜ｂ2 が選択出力され
る。したがって、メモリモジュールに対するアドレス割
り付けは前記第１の実施例における４ウェイ指定時と同
一となる。

【００９３】以上にように、本実施例においては、使用
者が選択したウェイ数に応じて使用するポート（バン
ク）が制限される。したがって、メモリモジュール実装
状態によって決まる使用可能なポート（バンク）数を考
慮して使用者がウェイ数を選択することにより、メモリ
モジュール構成が最大規模の上位モデルから小規模の下
位モデルまでサポートできる。

【００９４】以上に述べた第１及び第２の実施例では、
使用者のスイッチ操作等によりウェイ数を指定する記憶
装置について説明したが、各メモリモジュールの実装状
態を検出してウェイ数を自動的に選択設定することも可
能である。［第３の実施例］そこで、本発明をこのよう
なウェイ数の自動設定機能を持つ記憶装置に適用した第
３の実施例につき図面を参照して簡単に説明する。

【００９５】図５は、本発明のインタリーブ方式を適用
する記憶装置の第３の実施例を示すブロック構成図であ
る。なお、図１と同一部分には同一符号を付してある。
図５に示す記憶装置が図１に示す記憶装置と異なる点
は、メモリ制御回路２００とは構成が異なるメモリ制御
回路３００を用いていることである。

【００９６】メモリ制御回路３００は、インタリーブ制
御回路（１・２・４ウェイインタリーブ制御回路）３１
０と、ウェイ数選択回路３４０と、ポートセレクタ１２
０と、４つのポートＡ〜Ｄから構成される。

【００９７】インタリーブ制御回路３１０は、前記第２
の実施例で適用された図４に示す構成の１・２・４ウェ
イアドレス変換回路３１１と、１・２・４ウェイタイミ
ング生成回路２１６とから構成される。

【００９８】ウェイ数選択回路３４０は、メモリモジュ
ールの実装状態を検出してウェイ数を自動的に選択設定
するものであり、設定したウェイ数を示すウェイ数情報
２３０をインタリーブ制御回路３１０（内の１・２・４
ウェイアドレス変換回路３１１及び１・２・４ウェイタ
イミング生成回路２１６）に出力する。

【００９９】ウェイ数選択回路３４０には、メモリモジ
ュールＡ0 〜Ｄn が実装可能なメモリモジュール接続用
コネクタを持つボード（図示せず）から、接続検出信号
ＣＳ0 〜ＣＳn が入力される。接続検出信号ＣＳi は、
列番号がｉのメモリモジュール実装位置の４つのコネク
タ（Ａi 〜Ｄi 用のコネクタ）の特定ピンにそれぞれ接
続されている４ビットの信号であり、そのコネクタにメ
モリモジュールが実装されているか否かにより、信号
（の論理）状態が決定される。例えば、列番号がｉのメ
モリモジュール実装位置の４つのコネクタにメモリモジ
ュールＡi 〜Ｄiが全て実装されているならば、接続検
出信号ＣＳi は“１１１１”となり、Ａi〜Ｄi のいず
れも実装されていないならば、接続検出信号ＣＳi は
“００００”となる。

【０１００】ウェイ数選択回路３４０は、上記４ビット
の接続検出信号ＣＳ0 〜ＣＳn の状態をもとに、メモリ
モジュールの実装状態（メモリモジュールの構成）を検
出して、ウェイ数を選択する。但し、本実施例では、メ
モリモジュールの実装に制約があり、ポートＡのみへの
接続、ポートＡ，Ｂへの接続、ポートＡ〜Ｄへの接続の
いずれかの実装形態しか許されないものとする。

【０１０１】ウェイ数選択回路３４０は、接続検出信号
ＣＳ0 〜ＣＳn の状態からポートＡ〜Ｄのうちのポート
Ａだけにメモリモジュールが接続されていると判断した
場合には、１ウェイを示すウェイ数情報２３０を出力す
る。また、ウェイ数選択回路３４０は、ポートＡ〜Ｄの
うちのポートＡ，Ｂだけにメモリモジュールが接続され
ていると判断した場合には、２ウェイを示すウェイ数情
報２３０を出力し、全てのポートＡ〜Ｄにメモリモジュ
ールが接続されていると判断した場合には、４ウェイを
示すウェイ数情報２３０を出力する。

【０１０２】１・２・４ウェイアドレス変換回路３１１
は、前記第２の実施例で詳述したように、ウェイ数情報
２３０により１ウェイが指定されているならば、ポート
Ａを選択して１ウェイインタリーブを適用する。また、
１・２・４ウェイアドレス変換回路３１１は、ウェイ数
情報２３０により２ウェイが指定されているならば、ポ
ートＡ，Ｂを選択して２ウェイインタリーブを適用し、
４ウェイが指定されているならば、ポートＡ〜Ｄを選択
して４ウェイインタリーブを適用する。

【０１０３】なお、本実施例では、図４に示した構成の
１・２・４ウェイアドレス変換回路３１１を用いたため
に、メモリモジュールの実装に大きな制約があった。し
かし、メモリモジュールが接続されているポートに応じ
てポート番号２３３が決定される構成とすることによ
り、この制約を緩和することができる。

【０１０４】そのため、ウェイ数選択回路３４０には、
接続検出信号ＣＳ0 〜ＣＳn に基づく接続ポートの判断
により、メモリモジュールがポートＡだけに接続されて
いると判断した場合にはポートＡを示す値が“００”の
ポート番号を、ポートＢだけに接続されていると判断し
た場合にはポートＢを示す値が“０１”のポート番号
を、ポートＣだけに接続されていると判断した場合には
ポートＣを示す値が“１０”のポート番号を、そしてポ
ートＤだけに接続されていると判断した場合にはポート
Ｄを示す値が“１１”のポート番号を、ウェイ数情報２
３０と共に１・２・４ウェイアドレス変換回路３１１に
出力する機能を持たせる。ウェイ数選択回路３４０には
更に、メモリモジュールがポートＡ，Ｂに接続されてい
ると判断した場合にはポートＡを示す値が“００”のポ
ート番号を、ポートＣ，Ｄに接続されていると判断した
場合にはポートＣを示す値が“１０”のポート番号を、
そしてポートＡ〜Ｄに接続されていると判断した場合に
はポートＡを示す値が“００”のポート番号を、ウェイ
数情報２３０と共に１・２・４ウェイアドレス変換回路
３１１に出力する機能を持たせる。

【０１０５】また、１・２・４ウェイアドレス変換回路
３１１には、ウェイ数選択回路３４０から出力されたポ
ート番号をポート番号２３３としてポート選択制御回路
２１４に入力する機能を持たせる。

【０１０６】このようにすることにより、ポートＡのみ
への接続、ポートＢのみへの接続、ポートＣのみへの接
続、ポートＤのみへの接続、ポートＡ，Ｂへの接続、ポ
ートＣ，Ｄへの接続、ポートＡ〜Ｄへの接続のいずれか
の実装形態をとることができる。この技術は、メモリモ
ジュールの接続されているポートに応じたポート番号を
使用者のスイッチ操作等によりウェイ数情報２３０と共
に１・２・４ウェイアドレス変換回路３１１に与えられ
る構成とすることにより、前記第２の実施例にも適用す
ることができる。

【０１０７】また、例えばポートＡ，Ｂ，Ｃにメモリモ
ジュールが接続されている場合に、ポートＡ，Ｂを２ウ
ェイでアクセスし、ポートＣを１ウェイでアクセスする
ように、アドレスの割り付けを行うことで、即ちポート
（メモリバンク）毎にインタリーブ方式を切り替える構
成とすることで、実装されているメモリモジュールを全
て使用することも可能となる。

【０１０８】

【発明の効果】以上詳述したように本発明によれば、イ
ンタリーブのウェイ数が外部からの指定に応じて可変で
きるため、使用者は、アクセス速度を最優先とする使用
形態、或いはメモリ容量の有効利用を最優先とする使用
形態のいずれも任意に選択することができる。特に、後
者を選択するために小さなウェイ数を指定するならば、
必要とするメモリ容量を確保するのに、メモリバンク数
の倍数単位でメモリモジュールの増設を行う必要はない
ため、従来のように必要とするメモリ容量を越えるよう
な無駄なメモリモジュールの増設を行わずに済む。

【０１０９】また本発明によれば、外部からの指定ウェ
イ数に応じて、使用されるメモリバンクが選択されるた
め、使用者の構築したメモリバンク構成（メモリモジュ
ール実装形態）に合わせてウェイ数を指定することによ
り、そのメモリバンク構成に適したインタリーブ制御を
行わせることができる。

【０１１０】また本発明によれば、メモリバンク構成を
検出することでウェイ数が自動的に選択設定できるた
め、使用者が構築したメモリバンク構成（メモリモジュ
ール実装形態）に適合したインタリーブ制御を使用者の
指定操作なしに行わせることができる。

【図面の簡単な説明】

【図１】本発明のインタリーブ方式を適用する記憶装置
の第１の実施例を示すブロック構成図。

【図２】図１中の１・２・４ウェイアドレス変換回路２
１１のブロック構成図。

【図３】図２中の連続アドレス生成回路２１３の機能を
整理して示す図。

【図４】本発明の第２の実施例で適用される１・２・４
ウェイアドレス変換回路３１１のブロック構成図。

【図５】本発明のインタリーブ方式を適用する記憶装置
の第３の実施例を示すブロック構成図。

【図６】従来の４ウェイインタリーブ方式の記憶装置の
ブロック構成図。

【図７】インタリーブ方式の記憶装置において各ポート
に接続されるメモリモジュールに対するアドレス割り付
けの例を示す図。

【符号の説明】

１２０…ポートセレクタ、１３１…アドレス、１３２…
インタリーブ制御信号、１３３A 〜１３３D …ポート選
択信号、１３４…メモリモジュールアドレス、１３５…
タイミング信号、２００，３００…メモリ制御回路、２
１０，３１０…インタリーブ制御回路、２１１，３１１
…１・２・４ウェイアドレス変換回路、２１２，３１２
…アドレス選択回路、２１３…連続アドレス生成回路、
２１４…ポート選択制御回路、２１６…１・２・４ウェ
イタイミング生成回路、２３０…ウェイ数情報、２３１
…列番号、２３２，２３４…メモリモジュール内アドレ
ス、２３３…ポート番号、３４０…ウェイ数選択回路、
Ａ〜Ｄ…ポート、Ａ0 〜Ｄn …メモリモジュール、ＣＳ
0 〜ＣＳn …接続検出信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ素子からなる複数のメモリモジュ
   ールが実装されることによりｍ個のメモリバンクが構築
   されたインタリーブ方式を適用する記憶装置において、 外部より指定されたインタリーブの任意のウェイ数（但
   しｍ以下）を入力して、当該ウェイ数に従うインタリー
   ブ制御を行うインタリーブ制御回路を備え、 前記インタリーブ制御回路に、前記記憶装置をアクセス
   するための外部指定のアドレス及び前記指定ウェイ数を
   もとに、アクセスすべきバンク内メモリモジュールの位
   置を示すモジュール位置情報、当該メモリモジュール内
   アドレス、及びアクセス先メモリバンクを選択するため
   の選択信号を生成するアドレス変換手段を設けたことを
   特徴とするインタリーブ方式を適用する記憶装置。
2. 【請求項２】 メモリ素子からなる複数のメモリモジュ
   ールが実装されることにより最大ｍ個のメモリバンクが
   構築可能なインタリーブ方式を適用する記憶装置におい
   て、 外部より指定されたインタリーブの任意のウェイ数（但
   しｍ以下）を入力して、当該ウェイ数に従うインタリー
   ブ制御を行うインタリーブ制御回路を備え、 前記インタリーブ制御回路に、前記記憶装置をアクセス
   するための外部指定のアドレス及び前記指定ウェイ数を
   もとにアクセスすべきバンク内メモリモジュールの位置
   を示すモジュール位置情報及び当該メモリモジュール内
   アドレスを生成すると共に、前記指定ウェイ数をもとに
   アクセス先メモリバンクを選択するための選択信号を生
   成するアドレス変換手段を設けたことを特徴とするイン
   タリーブ方式を適用する記憶装置。
3. 【請求項３】 メモリ素子からなる複数のメモリモジュ
   ールが実装されることにより最大ｍ個のメモリバンクが
   構築可能なインタリーブ方式を適用する記憶装置におい
   て、 前記メモリモジュールの実装状態で決まるインタリーブ
   のウェイ数に従うインタリーブ制御を行うインタリーブ
   制御回路を備え、 前記インタリーブ制御回路に、前記記憶装置内での前記
   メモリモジュールの実装状態を検出してインタリーブの
   ウェイ数を選択設定するためのウェイ数選択手段と、前
   記記憶装置をアクセスするための外部指定のアドレス及
   び前記ウェイ数選択手段により設定されたウェイ数をも
   とにアクセスすべきバンク内メモリモジュールの位置を
   示すモジュール位置情報及び当該メモリモジュール内ア
   ドレスを生成すると共に、前記設定ウェイ数をもとにア
   クセス先メモリバンクを選択するための選択信号を生成
   するアドレス変換手段を設けたことを特徴とするインタ
   リーブ方式を適用する記憶装置。