JP2002236616A - キャッシュメモリシステム - Google Patents
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- G06F12/02—Addressing or allocation; Relocation
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- G06F2212/50—Control mechanisms for virtual memory, cache or TLB
- G06F2212/502—Control mechanisms for virtual memory, cache or TLB using adaptive policy
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- G06F2212/60—Details of cache memory
- G06F2212/601—Reconfiguration of cache memory
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 セットアソシアティブ構成による高ヒット率
モードとダイレクトマップ構成による低消費電力モード
とを動的に切り替えること。 【解決手段】 通常状態と低消費電力状態との切り替え
が可能なタグメモリＲＡＭモジュール３１ａ〜３１ｄお
よびキャッシュメモリＲＡＭモジュール３２ａ〜３２ｄ
をそれぞれｎ個ずつ並列に接続し、すべてのタグメモリ
ＲＡＭモジュールおよびすべてのキャッシュメモリＲＡ
Ｍモジュールが通常状態で動作するｎウェイのセットア
ソシアティブ構成と、要求アドレスの値に基づいていず
れか一組のタグメモリＲＡＭモジュールおよびキャッシ
ュメモリＲＡＭモジュールのみが通常状態で動作し、か
つ残りのタグメモリＲＡＭモジュールおよびキャッシュ
メモリＲＡＭモジュールが低消費電力状態となる１ウェ
イのダイレクトマップ構成とを、電力モード信号に応じ
て切り替える。
モードとダイレクトマップ構成による低消費電力モード
とを動的に切り替えること。 【解決手段】 通常状態と低消費電力状態との切り替え
が可能なタグメモリＲＡＭモジュール３１ａ〜３１ｄお
よびキャッシュメモリＲＡＭモジュール３２ａ〜３２ｄ
をそれぞれｎ個ずつ並列に接続し、すべてのタグメモリ
ＲＡＭモジュールおよびすべてのキャッシュメモリＲＡ
Ｍモジュールが通常状態で動作するｎウェイのセットア
ソシアティブ構成と、要求アドレスの値に基づいていず
れか一組のタグメモリＲＡＭモジュールおよびキャッシ
ュメモリＲＡＭモジュールのみが通常状態で動作し、か
つ残りのタグメモリＲＡＭモジュールおよびキャッシュ
メモリＲＡＭモジュールが低消費電力状態となる１ウェ
イのダイレクトマップ構成とを、電力モード信号に応じ
て切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
システムに関し、特にセットアソシアティブ構成とダイ
レクトマップ構成の動的な切り替えが可能なキャッシュ
メモリシステムに関する。
システムに関し、特にセットアソシアティブ構成とダイ
レクトマップ構成の動的な切り替えが可能なキャッシュ
メモリシステムに関する。
【０００２】マイクロプロセッサ等のキャッシュメモリ
システムを内蔵するデータ演算処理装置において、キャ
ッシュメモリシステムの構成として、セットアソシアテ
ィブ構成とダイレクトマップ構成がある。セットアソシ
アティブ構成のキャッシュメモリシステムは、ダイレク
トマップ構成に比べてヒット率が高いため、演算処理装
置全体の高性能化が期待されるが、その反面、消費電力
が大きいという欠点がある。
システムを内蔵するデータ演算処理装置において、キャ
ッシュメモリシステムの構成として、セットアソシアテ
ィブ構成とダイレクトマップ構成がある。セットアソシ
アティブ構成のキャッシュメモリシステムは、ダイレク
トマップ構成に比べてヒット率が高いため、演算処理装
置全体の高性能化が期待されるが、その反面、消費電力
が大きいという欠点がある。
【０００３】
【従来の技術】従来のセットアソシアティブ構成のキャ
ッシュメモリシステムの構成について説明する。なお、
以下の説明では、４ウェイ（way）構成で、キャッシュ
メモリ容量が１６Ｋバイト、キャッシュメモリのライン
サイズが６４バイト、各ウェイのエントリ数が６４エン
トリのキャッシュメモリシステムについて説明する。
ッシュメモリシステムの構成について説明する。なお、
以下の説明では、４ウェイ（way）構成で、キャッシュ
メモリ容量が１６Ｋバイト、キャッシュメモリのライン
サイズが６４バイト、各ウェイのエントリ数が６４エン
トリのキャッシュメモリシステムについて説明する。
【０００４】図１３は、従来のセットアソシアティブ構
成のキャッシュメモリシステムを示すブロック構成図で
ある。このキャッシュメモリシステムは、４ウェイ構成
であるため、並列に接続された４個のタグメモリＲＡＭ
モジュール１１ａ，１１ｂ，１１ｃ，１１ｄ、および並
列に接続された４個のキャッシュメモリＲＡＭモジュー
ル１２ａ，１２ｂ，１２ｃ，１２ｄを備えている。ま
た、キャッシュメモリシステムは、タグ判定回路１３お
よびデータセレクタ１４を備えている。タグ判定回路１
３は、４個の比較器１５ａ，１５ｂ，１５ｃ，１５ｄと
４個のアンド回路１６ａ，１６ｂ，１６ｃ，１６ｄとか
ら構成されている。
成のキャッシュメモリシステムを示すブロック構成図で
ある。このキャッシュメモリシステムは、４ウェイ構成
であるため、並列に接続された４個のタグメモリＲＡＭ
モジュール１１ａ，１１ｂ，１１ｃ，１１ｄ、および並
列に接続された４個のキャッシュメモリＲＡＭモジュー
ル１２ａ，１２ｂ，１２ｃ，１２ｄを備えている。ま
た、キャッシュメモリシステムは、タグ判定回路１３お
よびデータセレクタ１４を備えている。タグ判定回路１
３は、４個の比較器１５ａ，１５ｂ，１５ｃ，１５ｄと
４個のアンド回路１６ａ，１６ｂ，１６ｃ，１６ｄとか
ら構成されている。
【０００５】タグメモリＲＡＭモジュール１１ａ，１１
ｂ，１１ｃ，１１ｄは、それぞれ対応するキャッシュメ
モリＲＡＭモジュール１２ａ，１２ｂ，１２ｃ，１２ｄ
に格納されているデータのアドレスを示すデータと、そ
のアドレスデータが有効であるか否かを示すエントリ・
バリッド・フラグ（entriy valid）を格納する。
ｂ，１１ｃ，１１ｄは、それぞれ対応するキャッシュメ
モリＲＡＭモジュール１２ａ，１２ｂ，１２ｃ，１２ｄ
に格納されているデータのアドレスを示すデータと、そ
のアドレスデータが有効であるか否かを示すエントリ・
バリッド・フラグ（entriy valid）を格納する。
【０００６】キャッシュメモリＲＡＭモジュール１２
ａ，１２ｂ，１２ｃ，１２ｄは、図示しないプロセッサ
コア等での演算処理等で使用されるデータを格納する。
タグメモリＲＡＭモジュール１１ａ，１１ｂ，１１ｃ，
１１ｄおよびキャッシュメモリＲＡＭモジュール１２
ａ，１２ｂ，１２ｃ，１２ｄは、外部からの入力信号に
基づいて各ＲＡＭモジュール全体またはＲＡＭモジュー
ル内の各データ入出力回路の一部分を低消費電力状態に
移行させる機能を有する。
ａ，１２ｂ，１２ｃ，１２ｄは、図示しないプロセッサ
コア等での演算処理等で使用されるデータを格納する。
タグメモリＲＡＭモジュール１１ａ，１１ｂ，１１ｃ，
１１ｄおよびキャッシュメモリＲＡＭモジュール１２
ａ，１２ｂ，１２ｃ，１２ｄは、外部からの入力信号に
基づいて各ＲＡＭモジュール全体またはＲＡＭモジュー
ル内の各データ入出力回路の一部分を低消費電力状態に
移行させる機能を有する。
【０００７】タグ判定回路１３は、プロセッサコア等か
ら要求されたアドレス（以下、要求アドレスとする）の
値と、各タグメモリＲＡＭモジュール１１ａ，１１ｂ，
１１ｃ，１１ｄから読み出されたアドレスデータとを比
較し、それらの一致または不一致の判定をおこなう。タ
グ判定回路１３内の各比較器１５ａ，１５ｂ，１５ｃ，
１５ｄは、この要求アドレスとアドレスデータとの比
較、判定をおこなう。
ら要求されたアドレス（以下、要求アドレスとする）の
値と、各タグメモリＲＡＭモジュール１１ａ，１１ｂ，
１１ｃ，１１ｄから読み出されたアドレスデータとを比
較し、それらの一致または不一致の判定をおこなう。タ
グ判定回路１３内の各比較器１５ａ，１５ｂ，１５ｃ，
１５ｄは、この要求アドレスとアドレスデータとの比
較、判定をおこなう。
【０００８】データセレクタ１４は、各キャッシュメモ
リＲＡＭモジュール１２ａ，１２ｂ，１２ｃ，１２ｄか
ら読み出されたデータの中から有効なデータのみを選択
してデータバスへ出力する。タグ判定回路１３内の各ア
ンド回路１６ａ，１６ｂ，１６ｃ，１６ｄは、エントリ
・バリッド・フラグに基づいて、データセレクタ１４が
有効なデータを選択するための制御信号を出力する。つ
まり、データセレクタ１４は、各アンド回路１６ａ，１
６ｂ，１６ｃ，１６ｄから出力された制御信号に基づい
て、有効なデータの選択をおこなう。
リＲＡＭモジュール１２ａ，１２ｂ，１２ｃ，１２ｄか
ら読み出されたデータの中から有効なデータのみを選択
してデータバスへ出力する。タグ判定回路１３内の各ア
ンド回路１６ａ，１６ｂ，１６ｃ，１６ｄは、エントリ
・バリッド・フラグに基づいて、データセレクタ１４が
有効なデータを選択するための制御信号を出力する。つ
まり、データセレクタ１４は、各アンド回路１６ａ，１
６ｂ，１６ｃ，１６ｄから出力された制御信号に基づい
て、有効なデータの選択をおこなう。
【０００９】図１３に示す従来のキャッシュメモリシス
テムの作用について説明する。まず、データの読み出し
時の作用について説明する。プロセッサコア等から読み
出しデータの要求アドレスが入力されると、各タグメモ
リＲＡＭモジュール１１ａ，１１ｂ，１１ｃ，１１ｄか
ら、その要求アドレスに対応するアドレスデータと、そ
のアドレスデータに対応するエントリ・バリッド・フラ
グが読み出される。読み出されたアドレスデータは、そ
れぞれ対応する比較器１５ａ，１５ｂ，１５ｃ，１５ｄ
により要求アドレスと比較され、一致するか否か判定さ
れる。
テムの作用について説明する。まず、データの読み出し
時の作用について説明する。プロセッサコア等から読み
出しデータの要求アドレスが入力されると、各タグメモ
リＲＡＭモジュール１１ａ，１１ｂ，１１ｃ，１１ｄか
ら、その要求アドレスに対応するアドレスデータと、そ
のアドレスデータに対応するエントリ・バリッド・フラ
グが読み出される。読み出されたアドレスデータは、そ
れぞれ対応する比較器１５ａ，１５ｂ，１５ｃ，１５ｄ
により要求アドレスと比較され、一致するか否か判定さ
れる。
【００１０】各比較器１５ａ，１５ｂ，１５ｃ，１５ｄ
での判定結果は、対応するウェイのエントリ・バリッド
・フラグとともに、対応する各アンド回路１６ａ，１６
ｂ，１６ｃ，１６ｄに入力される。各アンド回路１６
ａ，１６ｂ，１６ｃ，１６ｄの出力は、データセレクタ
１４に対する制御信号としてデータセレクタ１４に供給
される。この制御信号により、各タグメモリＲＡＭモジ
ュール１１ａ，１１ｂ，１１ｃ，１１ｄから読み出され
たアドレスデータのうち、要求アドレスと一致し、かつ
エントリ・バリッド・フラグにより有効であるとされた
アドレスデータを格納していたウェイのみが有効とな
る。
での判定結果は、対応するウェイのエントリ・バリッド
・フラグとともに、対応する各アンド回路１６ａ，１６
ｂ，１６ｃ，１６ｄに入力される。各アンド回路１６
ａ，１６ｂ，１６ｃ，１６ｄの出力は、データセレクタ
１４に対する制御信号としてデータセレクタ１４に供給
される。この制御信号により、各タグメモリＲＡＭモジ
ュール１１ａ，１１ｂ，１１ｃ，１１ｄから読み出され
たアドレスデータのうち、要求アドレスと一致し、かつ
エントリ・バリッド・フラグにより有効であるとされた
アドレスデータを格納していたウェイのみが有効とな
る。
【００１１】一方、各キャッシュメモリＲＡＭモジュー
ル１２ａ，１２ｂ，１２ｃ，１２ｄでは、要求アドレス
の入力に基づいて、要求アドレスに対応したデータがそ
れぞれ読み出される。読み出されたデータのうち、デー
タセレクタ１４において有効であるとされたウェイのキ
ャッシュメモリＲＡＭモジュールから読み出されたデー
タのみがデータバスに出力される。また、各アンド回路
１６ａ，１６ｂ，１６ｃ，１６ｄの出力は、キャッシュ
のヒット／ミス信号（Cache Hit/Miss signal）として
プロセッサコア等に供給される。
ル１２ａ，１２ｂ，１２ｃ，１２ｄでは、要求アドレス
の入力に基づいて、要求アドレスに対応したデータがそ
れぞれ読み出される。読み出されたデータのうち、デー
タセレクタ１４において有効であるとされたウェイのキ
ャッシュメモリＲＡＭモジュールから読み出されたデー
タのみがデータバスに出力される。また、各アンド回路
１６ａ，１６ｂ，１６ｃ，１６ｄの出力は、キャッシュ
のヒット／ミス信号（Cache Hit/Miss signal）として
プロセッサコア等に供給される。
【００１２】つぎに、データの書き込み時の作用につい
て説明する。データの書き込み時には、データを書き込
むべきウェイのアドレスに基づいて選択されたエントリ
に対し、要求アドレスをタグメモリＲＡＭモジュールに
書き込むとともに、データをキャッシュメモリＲＡＭモ
ジュールに書き込む。
て説明する。データの書き込み時には、データを書き込
むべきウェイのアドレスに基づいて選択されたエントリ
に対し、要求アドレスをタグメモリＲＡＭモジュールに
書き込むとともに、データをキャッシュメモリＲＡＭモ
ジュールに書き込む。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のセットアソシアティブ構成のキャッシュメモリ
システムでは、キャッシュメモリからのデータの読み出
し時にすべてのウェイにおいてタグメモリＲＡＭモジュ
ールとキャッシュメモリＲＡＭモジュールを駆動する必
要があるため、メモリ容量が同じでも、１ウェイ構成、
すなわちダイレクトマップ構成のキャッシュメモリシス
テムよりも多くの電力を必要とするという問題点があっ
た。
た従来のセットアソシアティブ構成のキャッシュメモリ
システムでは、キャッシュメモリからのデータの読み出
し時にすべてのウェイにおいてタグメモリＲＡＭモジュ
ールとキャッシュメモリＲＡＭモジュールを駆動する必
要があるため、メモリ容量が同じでも、１ウェイ構成、
すなわちダイレクトマップ構成のキャッシュメモリシス
テムよりも多くの電力を必要とするという問題点があっ
た。
【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、セットアソシアティブ構成による高ヒット
率モードとダイレクトマップ構成による低消費電力モー
ドの動的な切り替えが可能なキャッシュメモリシステム
を提供することを目的とする。
のであって、セットアソシアティブ構成による高ヒット
率モードとダイレクトマップ構成による低消費電力モー
ドの動的な切り替えが可能なキャッシュメモリシステム
を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、通常状態と低消費電力状態との切り替え
が可能なタグメモリＲＡＭ部ｎ個をたとえば並列に接続
するとともに、通常状態と低消費電力状態との切り替え
が可能なキャッシュメモリＲＡＭ部ｎ個をたとえば並列
に接続し、電力モードに応じてＲＡＭ電力制御手段によ
り、ＲＡＭ部の接続構造をｎウェイ構成と１ウェイ構成
との間で動的に切り替えることを特徴とする。
め、本発明は、通常状態と低消費電力状態との切り替え
が可能なタグメモリＲＡＭ部ｎ個をたとえば並列に接続
するとともに、通常状態と低消費電力状態との切り替え
が可能なキャッシュメモリＲＡＭ部ｎ個をたとえば並列
に接続し、電力モードに応じてＲＡＭ電力制御手段によ
り、ＲＡＭ部の接続構造をｎウェイ構成と１ウェイ構成
との間で動的に切り替えることを特徴とする。
【００１６】すなわち、外部から入力された電力モード
信号が高ヒット率モードのときには、ＲＡＭ電力制御手
段により、すべてのタグメモリＲＡＭ部およびすべての
キャッシュメモリＲＡＭ部が通常状態で動作するｎウェ
イのセットアソシアティブ構成とする。この構成におい
ては、データセレクタにより、各タグメモリＲＡＭ部か
ら読み出されたアドレスデータと、プロセッサコア等か
ら供給された要求アドレスの値とが一致したウェイに対
応するキャッシュメモリＲＡＭ部から読み出されたデー
タのみを選択する。
信号が高ヒット率モードのときには、ＲＡＭ電力制御手
段により、すべてのタグメモリＲＡＭ部およびすべての
キャッシュメモリＲＡＭ部が通常状態で動作するｎウェ
イのセットアソシアティブ構成とする。この構成におい
ては、データセレクタにより、各タグメモリＲＡＭ部か
ら読み出されたアドレスデータと、プロセッサコア等か
ら供給された要求アドレスの値とが一致したウェイに対
応するキャッシュメモリＲＡＭ部から読み出されたデー
タのみを選択する。
【００１７】一方、外部から入力された電力モード信号
が低消費電力モードのときには、ＲＡＭ電力制御手段に
より、プロセッサコア等から供給された要求アドレスの
値に基づいていずれか一つのタグメモリＲＡＭ部とそれ
に対応する一つのキャッシュメモリＲＡＭ部のみが通常
状態で動作し、かつ残りのタグメモリＲＡＭ部およびキ
ャッシュメモリＲＡＭ部が低消費電力状態となる１ウェ
イのダイレクトマップ構成とする。この構成において
は、データセレクタにより、通常状態のキャッシュメモ
リＲＡＭ部から読み出されたデータのみを選択する。
が低消費電力モードのときには、ＲＡＭ電力制御手段に
より、プロセッサコア等から供給された要求アドレスの
値に基づいていずれか一つのタグメモリＲＡＭ部とそれ
に対応する一つのキャッシュメモリＲＡＭ部のみが通常
状態で動作し、かつ残りのタグメモリＲＡＭ部およびキ
ャッシュメモリＲＡＭ部が低消費電力状態となる１ウェ
イのダイレクトマップ構成とする。この構成において
は、データセレクタにより、通常状態のキャッシュメモ
リＲＡＭ部から読み出されたデータのみを選択する。
【００１８】この発明によれば、電力モード信号が高ヒ
ット率モードのときには、キャッシュメモリシステムは
ｎウェイのセットアソシアティブ構成として動作し、一
方、低消費電力モードのときには１ウェイのダイレクト
マップ構成として動作するので、消費電力が多くても演
算処理装置の性能を優先する場合と、低消費電力を優先
する場合とを、ユーザや、使用しているアプリケーショ
ン等の周辺環境に応じて選択することができる。
ット率モードのときには、キャッシュメモリシステムは
ｎウェイのセットアソシアティブ構成として動作し、一
方、低消費電力モードのときには１ウェイのダイレクト
マップ構成として動作するので、消費電力が多くても演
算処理装置の性能を優先する場合と、低消費電力を優先
する場合とを、ユーザや、使用しているアプリケーショ
ン等の周辺環境に応じて選択することができる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、以下の各
実施の形態においては、キャッシュメモリシステムは、
特に限定しないが、４ウェイ（way）構成で、キャッシ
ュメモリ容量が１６Ｋバイト、キャッシュメモリのライ
ンサイズが６４バイト、各ウェイのエントリ数が６４エ
ントリであるとして説明する。
いて図面を参照しつつ詳細に説明する。なお、以下の各
実施の形態においては、キャッシュメモリシステムは、
特に限定しないが、４ウェイ（way）構成で、キャッシ
ュメモリ容量が１６Ｋバイト、キャッシュメモリのライ
ンサイズが６４バイト、各ウェイのエントリ数が６４エ
ントリであるとして説明する。
【００２０】（実施の形態１）図１および図２は、それ
ぞれ本発明の実施の形態１にかかるキャッシュメモリシ
ステムを含むシステム全体例の要部を模式的に示すブロ
ック構成図である。演算処理装置（ＣＰＵ）２はプロセ
ッサコア２１およびキャッシュメモリシステム３を内蔵
し、外部メモリシステム４と接続する。
ぞれ本発明の実施の形態１にかかるキャッシュメモリシ
ステムを含むシステム全体例の要部を模式的に示すブロ
ック構成図である。演算処理装置（ＣＰＵ）２はプロセ
ッサコア２１およびキャッシュメモリシステム３を内蔵
し、外部メモリシステム４と接続する。
【００２１】図１に示す例では、キャッシュメモリシス
テム３には、プロセッサコア２１から電力モード信号２
２が供給されている。一方、図２では、キャッシュメモ
リシステム３には、電源管理システムなどの演算処理装
置２を利用する他のシステムや、ディップスイッチ等に
おけるユーザの設定などにより、外部から電力モード信
号２３が供給されている。ここで、電力モード信号２
２，２３は、キャッシュメモリシステム３をセットアソ
シアティブ構成とするか、またはダイレクトマップ構成
とするかを指示する信号である。図１および図２におい
て、符号２４および符号２５はアドレス信号、符号２６
および符号２７はデータである。
テム３には、プロセッサコア２１から電力モード信号２
２が供給されている。一方、図２では、キャッシュメモ
リシステム３には、電源管理システムなどの演算処理装
置２を利用する他のシステムや、ディップスイッチ等に
おけるユーザの設定などにより、外部から電力モード信
号２３が供給されている。ここで、電力モード信号２
２，２３は、キャッシュメモリシステム３をセットアソ
シアティブ構成とするか、またはダイレクトマップ構成
とするかを指示する信号である。図１および図２におい
て、符号２４および符号２５はアドレス信号、符号２６
および符号２７はデータである。
【００２２】図３は、本発明の実施の形態１にかかるキ
ャッシュメモリシステムの一例を示すブロック構成図で
ある。このキャッシュメモリシステムは、４ウェイ構成
であるため、４個のタグメモリＲＡＭモジュール３１
ａ，３１ｂ，３１ｃ，３１ｄ、および４個のキャッシュ
メモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，３２
ｄがそれぞれ並列に接続されている。
ャッシュメモリシステムの一例を示すブロック構成図で
ある。このキャッシュメモリシステムは、４ウェイ構成
であるため、４個のタグメモリＲＡＭモジュール３１
ａ，３１ｂ，３１ｃ，３１ｄ、および４個のキャッシュ
メモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，３２
ｄがそれぞれ並列に接続されている。
【００２３】タグメモリＲＡＭモジュール３１ａ，３１
ｂ，３１ｃ，３１ｄおよびキャッシュメモリＲＡＭモジ
ュール３２ａ，３２ｂ，３２ｃ，３２ｄは、後述するＲ
ＡＭ電力制御装置３７により、低消費電力状態に移行す
る機能を有する。この機能は、各ＲＡＭモジュール３１
ａ，３１ｂ，３１ｃ，３１ｄ，３２ａ，３２ｂ，３２
ｃ，３２ｄごとに設けられた消費電力モード制御装置４
０ａ，４０ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４１
ｃ，４１ｄにより実現されるが、これは従来のセットア
ソシアティブ構成のタグメモリＲＡＭモジュールおよび
キャッシュメモリＲＡＭモジュールに備わっている機能
と同様である。
ｂ，３１ｃ，３１ｄおよびキャッシュメモリＲＡＭモジ
ュール３２ａ，３２ｂ，３２ｃ，３２ｄは、後述するＲ
ＡＭ電力制御装置３７により、低消費電力状態に移行す
る機能を有する。この機能は、各ＲＡＭモジュール３１
ａ，３１ｂ，３１ｃ，３１ｄ，３２ａ，３２ｂ，３２
ｃ，３２ｄごとに設けられた消費電力モード制御装置４
０ａ，４０ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４１
ｃ，４１ｄにより実現されるが、これは従来のセットア
ソシアティブ構成のタグメモリＲＡＭモジュールおよび
キャッシュメモリＲＡＭモジュールに備わっている機能
と同様である。
【００２４】また、キャッシュメモリシステムは、プロ
セッサコア等の要求アドレスの値と、各タグメモリＲＡ
Ｍモジュール３１ａ，３１ｂ，３１ｃ，３１ｄから読み
出されたアドレスデータとが一致しているか否かの判定
をおこなうタグ判定回路３３を備えている。このタグ判
定回路３３は、従来同様、４個の比較器３５ａ，３５
ｂ，３５ｃ，３５ｄおよび４個のアンド回路３６ａ，３
６ｂ，３６ｃ，３６ｄから構成されている。
セッサコア等の要求アドレスの値と、各タグメモリＲＡ
Ｍモジュール３１ａ，３１ｂ，３１ｃ，３１ｄから読み
出されたアドレスデータとが一致しているか否かの判定
をおこなうタグ判定回路３３を備えている。このタグ判
定回路３３は、従来同様、４個の比較器３５ａ，３５
ｂ，３５ｃ，３５ｄおよび４個のアンド回路３６ａ，３
６ｂ，３６ｃ，３６ｄから構成されている。
【００２５】また、キャッシュメモリシステムは、各キ
ャッシュメモリＲＡＭモジュール３２ａ，３２ｂ，３２
ｃ，３２ｄから読み出されたデータの中から有効なデー
タのみを選択してデータバスへ出力するデータセレクタ
３４を有する。このデータセレクタ３４は、後述するデ
ータセレクタ制御回路３８により制御される。タグ判定
回路３３およびデータセレクタ制御回路３８はデータセ
レクタ制御手段を構成する。また、キャッシュメモリシ
ステムは、キャッシュのヒットまたはミスを図示しない
プロセッサコア等に返すために、後述するキャッシュ・
ヒット／ミス制御回路３９を備えている。
ャッシュメモリＲＡＭモジュール３２ａ，３２ｂ，３２
ｃ，３２ｄから読み出されたデータの中から有効なデー
タのみを選択してデータバスへ出力するデータセレクタ
３４を有する。このデータセレクタ３４は、後述するデ
ータセレクタ制御回路３８により制御される。タグ判定
回路３３およびデータセレクタ制御回路３８はデータセ
レクタ制御手段を構成する。また、キャッシュメモリシ
ステムは、キャッシュのヒットまたはミスを図示しない
プロセッサコア等に返すために、後述するキャッシュ・
ヒット／ミス制御回路３９を備えている。
【００２６】なお、実施の形態１において、タグメモリ
ＲＡＭモジュール３１ａ，３１ｂ，３１ｃ，３１ｄ、キ
ャッシュメモリＲＡＭモジュール３２ａ，３２ｂ，３２
ｃ，３２ｄ、タグ判定回路３３およびデータセレクタ３
４の構成および機能については、それぞれ従来のタグメ
モリＲＡＭモジュール１１ａ，１１ｂ，１１ｃ，１１
ｄ、キャッシュメモリＲＡＭモジュール１２ａ，１２
ｂ，１２ｃ，１２ｄ、タグ判定回路１３およびデータセ
レクタ１４と同様であるため、説明を省略する。また、
消費電力モード制御装置４０ａ，４０ｂ，４０ｃ，４０
ｄ，４１ａ，４１ｂ，４１ｃ，４１ｄも従来と同様であ
るため、説明を省略する。
ＲＡＭモジュール３１ａ，３１ｂ，３１ｃ，３１ｄ、キ
ャッシュメモリＲＡＭモジュール３２ａ，３２ｂ，３２
ｃ，３２ｄ、タグ判定回路３３およびデータセレクタ３
４の構成および機能については、それぞれ従来のタグメ
モリＲＡＭモジュール１１ａ，１１ｂ，１１ｃ，１１
ｄ、キャッシュメモリＲＡＭモジュール１２ａ，１２
ｂ，１２ｃ，１２ｄ、タグ判定回路１３およびデータセ
レクタ１４と同様であるため、説明を省略する。また、
消費電力モード制御装置４０ａ，４０ｂ，４０ｃ，４０
ｄ，４１ａ，４１ｂ，４１ｃ，４１ｄも従来と同様であ
るため、説明を省略する。
【００２７】図４は、ＲＡＭ電力制御装置３７の一例を
示す論理回路図である。ＲＡＭ電力制御装置３７は、１
２個のアンド回路５１〜６２と、４個のオア回路６３〜
６６を有する。
示す論理回路図である。ＲＡＭ電力制御装置３７は、１
２個のアンド回路５１〜６２と、４個のオア回路６３〜
６６を有する。
【００２８】アンド回路５１、アンド回路５２、アンド
回路５３およびアンド回路５４には、入力信号として、
プロセッサコアから供給された要求アドレス信号のう
ち、たとえば第１３ビット目の信号と第１２ビット目の
信号が供給される。第１３ビット目の信号および第１２
ビット目の信号がともに「１」のときには、アンド回路
５１のみが「１」を出力する。アンド回路５２の、第１
３ビット目の信号が入力される端子はローアクティブで
あるため、第１３ビット目の信号が「０」で第１２ビッ
ト目の信号が「１」のときには、アンド回路５２のみが
「１」を出力する。
回路５３およびアンド回路５４には、入力信号として、
プロセッサコアから供給された要求アドレス信号のう
ち、たとえば第１３ビット目の信号と第１２ビット目の
信号が供給される。第１３ビット目の信号および第１２
ビット目の信号がともに「１」のときには、アンド回路
５１のみが「１」を出力する。アンド回路５２の、第１
３ビット目の信号が入力される端子はローアクティブで
あるため、第１３ビット目の信号が「０」で第１２ビッ
ト目の信号が「１」のときには、アンド回路５２のみが
「１」を出力する。
【００２９】また、アンド回路５３の、第１２ビット目
の信号が入力される端子はローアクティブであるため、
第１３ビット目の信号が「１」で第１２ビット目の信号
が「０」のときには、アンド回路５３のみが「１」を出
力する。アンド回路５４の、両入力端子はローアクティ
ブであるため、第１３ビット目の信号および第１２ビッ
ト目の信号がともに「０」のときには、アンド回路５４
のみが「１」を出力する。なお、論理回路の説明におい
て、相対的に電位レベルが高いハイのときの信号の値は
「１」であり、相対的に電位レベルが低いローのときの
信号の値は「０」である。
の信号が入力される端子はローアクティブであるため、
第１３ビット目の信号が「１」で第１２ビット目の信号
が「０」のときには、アンド回路５３のみが「１」を出
力する。アンド回路５４の、両入力端子はローアクティ
ブであるため、第１３ビット目の信号および第１２ビッ
ト目の信号がともに「０」のときには、アンド回路５４
のみが「１」を出力する。なお、論理回路の説明におい
て、相対的に電位レベルが高いハイのときの信号の値は
「１」であり、相対的に電位レベルが低いローのときの
信号の値は「０」である。
【００３０】アンド回路５５、アンド回路５７、アンド
回路５９およびアンド回路６１には、入力信号として、
電力モード信号と、それぞれアンド回路５１、アンド回
路５２、アンド回路５３およびアンド回路５４の出力信
号が供給される。電力モード信号が「１」のとき、アン
ド回路５１の出力値が「１」であればアンド回路５５の
出力値が「１」となり、またアンド回路５２の出力値が
「１」であればアンド回路５７の出力値が「１」とな
る。また、アンド回路５３の出力値が「１」であればア
ンド回路５９の出力値が「１」となり、またアンド回路
５４の出力値が「１」であればアンド回路６１の出力値
が「１」となる。一方、電力モード信号が「０」のとき
には、アンド回路５５，５７，５９，６１の出力はすべ
て「０」となる。
回路５９およびアンド回路６１には、入力信号として、
電力モード信号と、それぞれアンド回路５１、アンド回
路５２、アンド回路５３およびアンド回路５４の出力信
号が供給される。電力モード信号が「１」のとき、アン
ド回路５１の出力値が「１」であればアンド回路５５の
出力値が「１」となり、またアンド回路５２の出力値が
「１」であればアンド回路５７の出力値が「１」とな
る。また、アンド回路５３の出力値が「１」であればア
ンド回路５９の出力値が「１」となり、またアンド回路
５４の出力値が「１」であればアンド回路６１の出力値
が「１」となる。一方、電力モード信号が「０」のとき
には、アンド回路５５，５７，５９，６１の出力はすべ
て「０」となる。
【００３１】アンド回路５６、アンド回路５８、アンド
回路６０およびアンド回路６２には、入力信号として、
電力モード信号とハイレベルの信号（すなわち「１」）
が供給される。これらのアンド回路５６，５８，６０，
６２では、電力モード信号が供給される端子はローアク
ティブであるため、電力モード信号が「１」のときの出
力値はいずれも「０」であリ、一方、電力モード信号が
「０」のときの出力値はいずれも「１」である。
回路６０およびアンド回路６２には、入力信号として、
電力モード信号とハイレベルの信号（すなわち「１」）
が供給される。これらのアンド回路５６，５８，６０，
６２では、電力モード信号が供給される端子はローアク
ティブであるため、電力モード信号が「１」のときの出
力値はいずれも「０」であリ、一方、電力モード信号が
「０」のときの出力値はいずれも「１」である。
【００３２】オア回路６３は、アンド回路５５の出力値
とアンド回路５６の出力値とのオア論理を出力する。オ
ア回路６４は、アンド回路５７の出力値とアンド回路５
８の出力値とのオア論理を出力する。オア回路６５は、
アンド回路５９の出力値とアンド回路６０の出力値との
オア論理を出力する。オア回路６６は、アンド回路６１
の出力値とアンド回路６２の出力値とのオア論理を出力
する。
とアンド回路５６の出力値とのオア論理を出力する。オ
ア回路６４は、アンド回路５７の出力値とアンド回路５
８の出力値とのオア論理を出力する。オア回路６５は、
アンド回路５９の出力値とアンド回路６０の出力値との
オア論理を出力する。オア回路６６は、アンド回路６１
の出力値とアンド回路６２の出力値とのオア論理を出力
する。
【００３３】たとえば、オア回路６３の出力信号は、ウ
ェイ０のＲＡＭ電力制御信号として、タグメモリＲＡＭ
モジュール３１ａおよびキャッシュメモリＲＡＭモジュ
ール３２ａの消費電力をそれぞれ制御する消費電力モー
ド制御装置４０ａおよび消費電力モード制御装置４１ａ
に供給される。同様に、オア回路６４の出力信号は、ウ
ェイ１のＲＡＭ電力制御信号として、タグメモリＲＡＭ
モジュール３１ｂ用の消費電力モード制御装置４０ｂお
よびキャッシュメモリＲＡＭモジュール３２ａ用の消費
電力モード制御装置４１ｂに供給される。
ェイ０のＲＡＭ電力制御信号として、タグメモリＲＡＭ
モジュール３１ａおよびキャッシュメモリＲＡＭモジュ
ール３２ａの消費電力をそれぞれ制御する消費電力モー
ド制御装置４０ａおよび消費電力モード制御装置４１ａ
に供給される。同様に、オア回路６４の出力信号は、ウ
ェイ１のＲＡＭ電力制御信号として、タグメモリＲＡＭ
モジュール３１ｂ用の消費電力モード制御装置４０ｂお
よびキャッシュメモリＲＡＭモジュール３２ａ用の消費
電力モード制御装置４１ｂに供給される。
【００３４】オア回路６５の出力信号は、ウェイ２のＲ
ＡＭ電力制御信号として、タグメモリＲＡＭモジュール
３１ｃ用の消費電力モード制御装置４０ｃおよびキャッ
シュメモリＲＡＭモジュール３２ｃ用の消費電力モード
制御装置４１ｃに供給される。オア回路６６の出力信号
は、ウェイ３のＲＡＭ電力制御信号として、タグメモリ
ＲＡＭモジュール３１ｄ用の消費電力モード制御装置４
０ｄおよびキャッシュメモリＲＡＭモジュール３２ｄ用
の消費電力モード制御装置４１ｄに供給される。
ＡＭ電力制御信号として、タグメモリＲＡＭモジュール
３１ｃ用の消費電力モード制御装置４０ｃおよびキャッ
シュメモリＲＡＭモジュール３２ｃ用の消費電力モード
制御装置４１ｃに供給される。オア回路６６の出力信号
は、ウェイ３のＲＡＭ電力制御信号として、タグメモリ
ＲＡＭモジュール３１ｄ用の消費電力モード制御装置４
０ｄおよびキャッシュメモリＲＡＭモジュール３２ｄ用
の消費電力モード制御装置４１ｄに供給される。
【００３５】ここで、各消費電力モード制御装置４０
ａ，４０ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４１
ｃ，４１ｄは、入力されるＲＡＭ電力制御信号が「１」
のときには対応するＲＡＭモジュールを通常状態で動作
させ、一方、ＲＡＭ電力制御信号が「０」のときには低
消費電力状態とする。したがって、電力モード信号が
「０」のときには、入力されるアドレスの２ビットの値
にかかわらず、アンド回路５６，５８，６０，６２の出
力値は「１」であるので、オア回路６３〜６６の出力
値、すなわち各消費電力モード制御装置４０ａ，４０
ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４１ｃ，４１ｄ
に入力されるＲＡＭ電力制御信号の値はいずれも「１」
となる。
ａ，４０ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４１
ｃ，４１ｄは、入力されるＲＡＭ電力制御信号が「１」
のときには対応するＲＡＭモジュールを通常状態で動作
させ、一方、ＲＡＭ電力制御信号が「０」のときには低
消費電力状態とする。したがって、電力モード信号が
「０」のときには、入力されるアドレスの２ビットの値
にかかわらず、アンド回路５６，５８，６０，６２の出
力値は「１」であるので、オア回路６３〜６６の出力
値、すなわち各消費電力モード制御装置４０ａ，４０
ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４１ｃ，４１ｄ
に入力されるＲＡＭ電力制御信号の値はいずれも「１」
となる。
【００３６】つまり、タグメモリＲＡＭモジュール３１
ａ，３１ｂ，３１ｃ，３１ｄおよびキャッシュメモリＲ
ＡＭモジュール３２ａ，３２ｂ，３２ｃ，３２ｄはいず
れも通常状態で動作する構成となり、このときのキャッ
シュメモリシステムはセットアソシアティブ構成とな
る。
ａ，３１ｂ，３１ｃ，３１ｄおよびキャッシュメモリＲ
ＡＭモジュール３２ａ，３２ｂ，３２ｃ，３２ｄはいず
れも通常状態で動作する構成となり、このときのキャッ
シュメモリシステムはセットアソシアティブ構成とな
る。
【００３７】一方、電力モード信号が「１」のときに
は、入力されるアドレスの２ビットの値に基づいて、ア
ンド回路５１〜５４のいずれか一つの出力値が「１」と
なり、それによってアンド回路５５，５７，５９，６１
のいずれか一つの出力値が「１」となる。したがって、
オア回路６３〜６６のうちいずれか一つのの出力値が
「１」となるので、消費電力モード制御装置４０ａ，４
０ｂ，４０ｃ，４０ｄとそれらのそれぞれに対応する消
費電力モード制御装置４１ａ，４１ｂ，４１ｃ，４１ｄ
のうち一組の消費電力モード制御装置へのＲＡＭ電力制
御信号の値のみが「１」となる。
は、入力されるアドレスの２ビットの値に基づいて、ア
ンド回路５１〜５４のいずれか一つの出力値が「１」と
なり、それによってアンド回路５５，５７，５９，６１
のいずれか一つの出力値が「１」となる。したがって、
オア回路６３〜６６のうちいずれか一つのの出力値が
「１」となるので、消費電力モード制御装置４０ａ，４
０ｂ，４０ｃ，４０ｄとそれらのそれぞれに対応する消
費電力モード制御装置４１ａ，４１ｂ，４１ｃ，４１ｄ
のうち一組の消費電力モード制御装置へのＲＡＭ電力制
御信号の値のみが「１」となる。
【００３８】つまり、タグメモリＲＡＭモジュール３１
ａ，３１ｂ，３１ｃ，３１ｄおよびキャッシュメモリＲ
ＡＭモジュール３２ａ，３２ｂ，３２ｃ，３２ｄのう
ち、入力されたアドレスの２ビットの値に対応するタグ
メモリＲＡＭモジュールとキャッシュメモリＲＡＭモジ
ュールのみが通常状態で動作し、残りのＲＡＭモジュー
ルは低消費電力状態となる。このときのキャッシュメモ
リシステムはダイレクトマップ構成である。なお、ＲＡ
Ｍ電力制御装置３７の構成は上述した論理回路構成に限
らない。
ａ，３１ｂ，３１ｃ，３１ｄおよびキャッシュメモリＲ
ＡＭモジュール３２ａ，３２ｂ，３２ｃ，３２ｄのう
ち、入力されたアドレスの２ビットの値に対応するタグ
メモリＲＡＭモジュールとキャッシュメモリＲＡＭモジ
ュールのみが通常状態で動作し、残りのＲＡＭモジュー
ルは低消費電力状態となる。このときのキャッシュメモ
リシステムはダイレクトマップ構成である。なお、ＲＡ
Ｍ電力制御装置３７の構成は上述した論理回路構成に限
らない。
【００３９】図５は、データセレクタ制御回路３８の一
例を示す論理回路図である。データセレクタ制御回路３
８は、８個のアンド回路６７〜７４と、４個のオア回路
７５〜７８を有する。
例を示す論理回路図である。データセレクタ制御回路３
８は、８個のアンド回路６７〜７４と、４個のオア回路
７５〜７８を有する。
【００４０】アンド回路６７、アンド回路６９、アンド
回路７１およびアンド回路７３には、入力信号として、
電力モード信号と、それぞれタグ判定回路３３内の各ア
ンド回路３６ａ，３６ｂ，３６ｃ，３６ｄの出力信号が
供給される。これらのアンド回路６７，６９，７１，７
３の、電力モード信号が入力される端子はローアクティ
ブであるため、電力モード信号が「１」のときにはそれ
らの出力はすべて「０」となる。一方、電力モード信号
が「０」のときには、タグ判定回路３３内の各アンド回
路３６ａ，３６ｂ，３６ｃ，３６ｄの出力信号が「１」
のウェイのアンド回路の出力値のみが「１］となる。
回路７１およびアンド回路７３には、入力信号として、
電力モード信号と、それぞれタグ判定回路３３内の各ア
ンド回路３６ａ，３６ｂ，３６ｃ，３６ｄの出力信号が
供給される。これらのアンド回路６７，６９，７１，７
３の、電力モード信号が入力される端子はローアクティ
ブであるため、電力モード信号が「１」のときにはそれ
らの出力はすべて「０」となる。一方、電力モード信号
が「０」のときには、タグ判定回路３３内の各アンド回
路３６ａ，３６ｂ，３６ｃ，３６ｄの出力信号が「１」
のウェイのアンド回路の出力値のみが「１］となる。
【００４１】アンド回路６８、アンド回路７０、アンド
回路７２およびアンド回路７４には、入力信号として、
電力モード信号と、それぞれＲＡＭ電力制御装置３７内
の各オア回路６３，６４，６５，６６から出力されるＲ
ＡＭ電力制御信号が供給される。電力モード信号が
「１」のときには、ＲＡＭ電力制御信号が「１」のウェ
イのアンド回路の出力値のみが「１］となる。一方、電
力モード信号が「０」のときにはそれらの出力はすべて
「０」となる。
回路７２およびアンド回路７４には、入力信号として、
電力モード信号と、それぞれＲＡＭ電力制御装置３７内
の各オア回路６３，６４，６５，６６から出力されるＲ
ＡＭ電力制御信号が供給される。電力モード信号が
「１」のときには、ＲＡＭ電力制御信号が「１」のウェ
イのアンド回路の出力値のみが「１］となる。一方、電
力モード信号が「０」のときにはそれらの出力はすべて
「０」となる。
【００４２】オア回路７５は、アンド回路６７の出力値
とアンド回路６８の出力値とのオア論理を出力する。オ
ア回路７６は、アンド回路６９の出力値とアンド回路７
０の出力値とのオア論理を出力する。オア回路７７は、
アンド回路７１の出力値とアンド回路７２の出力値との
オア論理を出力する。オア回路７８は、アンド回路７３
の出力値とアンド回路７４の出力値とのオア論理を出力
する。
とアンド回路６８の出力値とのオア論理を出力する。オ
ア回路７６は、アンド回路６９の出力値とアンド回路７
０の出力値とのオア論理を出力する。オア回路７７は、
アンド回路７１の出力値とアンド回路７２の出力値との
オア論理を出力する。オア回路７８は、アンド回路７３
の出力値とアンド回路７４の出力値とのオア論理を出力
する。
【００４３】たとえば、オア回路７５、オア回路７６、
オア回路７７およびオア回路７８の各出力信号は、それ
ぞれウェイ０、ウェイ１、ウェイ２およびウェイ３の各
キャッシュメモリＲＡＭモジュール３２ａ，３２ｂ，３
２ｃ，３２ｄから読み出されたデータのうちの一つを選
択するためのデータ選択信号としてデータセレクタ３４
に供給される。
オア回路７７およびオア回路７８の各出力信号は、それ
ぞれウェイ０、ウェイ１、ウェイ２およびウェイ３の各
キャッシュメモリＲＡＭモジュール３２ａ，３２ｂ，３
２ｃ，３２ｄから読み出されたデータのうちの一つを選
択するためのデータ選択信号としてデータセレクタ３４
に供給される。
【００４４】したがって、電力モード信号が「０」のと
き（セットアソシアティブ構成のとき）には、各キャッ
シュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，
３２ｄから読み出されたデータのうち、タグ判定回路３
３において、要求アドレスと、各タグメモリＲＡＭモジ
ュール３１ａ，３１ｂ，３１ｃ，３１ｄから読み出され
た有効なアドレスデータとが一致したウェイのデータの
みが選択されてデータバスに出力される。
き（セットアソシアティブ構成のとき）には、各キャッ
シュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，
３２ｄから読み出されたデータのうち、タグ判定回路３
３において、要求アドレスと、各タグメモリＲＡＭモジ
ュール３１ａ，３１ｂ，３１ｃ，３１ｄから読み出され
た有効なアドレスデータとが一致したウェイのデータの
みが選択されてデータバスに出力される。
【００４５】電力モード信号が「１」のとき（ダイレク
トマップ構成のとき）には、各キャッシュメモリＲＡＭ
モジュール３２ａ，３２ｂ，３２ｃ，３２ｄから読み出
されたデータのうち、ＲＡＭ電力制御信号により通常状
態とされたキャッシュメモリＲＡＭモジュールから読み
出されたデータのみが選択されてデータバスに出力され
る。なお、データセレクタ制御回路３８の構成は上述し
た論理回路構成に限らない。
トマップ構成のとき）には、各キャッシュメモリＲＡＭ
モジュール３２ａ，３２ｂ，３２ｃ，３２ｄから読み出
されたデータのうち、ＲＡＭ電力制御信号により通常状
態とされたキャッシュメモリＲＡＭモジュールから読み
出されたデータのみが選択されてデータバスに出力され
る。なお、データセレクタ制御回路３８の構成は上述し
た論理回路構成に限らない。
【００４６】図６は、キャッシュ・ヒット／ミス制御回
路３９の一例を示す論理回路図である。キャッシュ・ヒ
ット／ミス制御回路３９は、４個のアンド回路７９〜８
２と、１個のオア回路８３を有する。アンド回路８１に
は、入力信号として、電力モード信号と、各ウェイのＲ
ＡＭ電力制御信号を入力とするアンド回路７９の出力信
号が供給される。アンド回路８２には、入力信号とし
て、電力モード信号と、タグ判定回路３３内の各アンド
回路３６ａ，３６ｂ，３６ｃ，３６ｄの出力信号を入力
とするアンド回路８０の出力信号が供給される。オア回
路８３は、アンド回路８１の出力値とアンド回路８２の
出力値とのオア論理を出力する。
路３９の一例を示す論理回路図である。キャッシュ・ヒ
ット／ミス制御回路３９は、４個のアンド回路７９〜８
２と、１個のオア回路８３を有する。アンド回路８１に
は、入力信号として、電力モード信号と、各ウェイのＲ
ＡＭ電力制御信号を入力とするアンド回路７９の出力信
号が供給される。アンド回路８２には、入力信号とし
て、電力モード信号と、タグ判定回路３３内の各アンド
回路３６ａ，３６ｂ，３６ｃ，３６ｄの出力信号を入力
とするアンド回路８０の出力信号が供給される。オア回
路８３は、アンド回路８１の出力値とアンド回路８２の
出力値とのオア論理を出力する。
【００４７】電力モード信号が「０」のとき（セットア
ソシアティブ構成のとき）には、アンド回路８１の出力
値は「０」となる。その際、アンド回路８２の、電力モ
ード信号が入力される端子はローアクティブであるた
め、アンド回路８２の出力値はアンド回路８０の出力値
により決まる。したがって、キャッシュ・ヒット／ミス
制御回路３９の出力値となるオア回路８３の出力値は、
タグ判定回路３３の出力値により決まる。一方、電力モ
ード信号が「１」のとき（ダイレクトマップ構成のと
き）には、アンド回路８２の出力値は「０」となるが、
アンド回路８１の出力値はアンド回路７９の出力値によ
り決まる。したがって、キャッシュ・ヒット／ミス制御
回路３９の出力値はＲＡＭ電力制御信号の値により決ま
る。なお、キャッシュ・ヒット／ミス制御回路３９の構
成は上述した論理回路構成に限らない。
ソシアティブ構成のとき）には、アンド回路８１の出力
値は「０」となる。その際、アンド回路８２の、電力モ
ード信号が入力される端子はローアクティブであるた
め、アンド回路８２の出力値はアンド回路８０の出力値
により決まる。したがって、キャッシュ・ヒット／ミス
制御回路３９の出力値となるオア回路８３の出力値は、
タグ判定回路３３の出力値により決まる。一方、電力モ
ード信号が「１」のとき（ダイレクトマップ構成のと
き）には、アンド回路８２の出力値は「０」となるが、
アンド回路８１の出力値はアンド回路７９の出力値によ
り決まる。したがって、キャッシュ・ヒット／ミス制御
回路３９の出力値はＲＡＭ電力制御信号の値により決ま
る。なお、キャッシュ・ヒット／ミス制御回路３９の構
成は上述した論理回路構成に限らない。
【００４８】図７は、実施の形態１にかかるキャッシュ
メモリシステムのメモリ領域の概念を説明するための模
式図である。ＳＤＲＡＭ等のメインメモリ８４を複数の
領域に分けて考えると、キャッシュメモリシステムがセ
ットアソシアティブ構成で動作する場合には、キャッシ
ュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，３
２ｄのそれぞれに格納されるメインメモリ８４の領域
は、第１番目、第２番目、第３番目、・・・というよう
にメインメモリ８４の全領域である。
メモリシステムのメモリ領域の概念を説明するための模
式図である。ＳＤＲＡＭ等のメインメモリ８４を複数の
領域に分けて考えると、キャッシュメモリシステムがセ
ットアソシアティブ構成で動作する場合には、キャッシ
ュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，３
２ｄのそれぞれに格納されるメインメモリ８４の領域
は、第１番目、第２番目、第３番目、・・・というよう
にメインメモリ８４の全領域である。
【００４９】それに対して、キャッシュメモリシステム
がダイレクトマップ構成で動作する場合、たとえばキャ
ッシュメモリＲＡＭモジュール３２ａには、メインメモ
リ８４の第１番目の領域、第５番目の領域、第９番目の
領域、第１３番目の領域、・・・というように格納され
る。同様に、キャッシュメモリＲＡＭモジュール３２ｂ
に格納されるメインメモリ８４の領域は、第２番目、第
６番目、第１０番目、第１４番目、・・・であり、キャ
ッシュメモリＲＡＭモジュール３２ｃでは第３番目、第
７番目、第１１番目、第１５番目、・・・であり、キャ
ッシュメモリＲＡＭモジュール３２ｄでは第４番目、第
８番目、第１２番目、第１６番目、・・・となる。
がダイレクトマップ構成で動作する場合、たとえばキャ
ッシュメモリＲＡＭモジュール３２ａには、メインメモ
リ８４の第１番目の領域、第５番目の領域、第９番目の
領域、第１３番目の領域、・・・というように格納され
る。同様に、キャッシュメモリＲＡＭモジュール３２ｂ
に格納されるメインメモリ８４の領域は、第２番目、第
６番目、第１０番目、第１４番目、・・・であり、キャ
ッシュメモリＲＡＭモジュール３２ｃでは第３番目、第
７番目、第１１番目、第１５番目、・・・であり、キャ
ッシュメモリＲＡＭモジュール３２ｄでは第４番目、第
８番目、第１２番目、第１６番目、・・・となる。
【００５０】つぎに、実施の形態１にかかるキャッシュ
メモリシステムの作用について説明する。電力モード信
号が「０」、すなわちキャッシュメモリシステムがセッ
トアソシアティブ構成で動作する場合には、データ読み
出し動作およびデータ書き込み動作は、いずれも従来の
セットアソシアティブ構成のキャッシュメモリシステム
での動作と同じである。
メモリシステムの作用について説明する。電力モード信
号が「０」、すなわちキャッシュメモリシステムがセッ
トアソシアティブ構成で動作する場合には、データ読み
出し動作およびデータ書き込み動作は、いずれも従来の
セットアソシアティブ構成のキャッシュメモリシステム
での動作と同じである。
【００５１】電力モード信号が「１」、すなわちキャッ
シュメモリシステムがダイレクトマップ構成で動作する
場合には、データ読み出し動作およびデータ書き込み動
作のいずれにおいても、入力されたアドレスのたとえば
第１３ビット目と第１２ビット目の値に基づいて、いず
れか一つのウェイのタグメモリＲＡＭモジュールおよび
キャッシュメモリＲＡＭモジュールのみが通常状態で動
作する。残りの３つのウェイについては、タグメモリＲ
ＡＭモジュールもキャッシュメモリＲＡＭモジュールも
低消費電力状態となる。データの読み出し時には、低消
費電力状態のキャッシュメモリＲＡＭモジュールから読
み出されたデータは、ＲＡＭ電力制御信号に基づいてデ
ータセレクタ３４において無効とされる。
シュメモリシステムがダイレクトマップ構成で動作する
場合には、データ読み出し動作およびデータ書き込み動
作のいずれにおいても、入力されたアドレスのたとえば
第１３ビット目と第１２ビット目の値に基づいて、いず
れか一つのウェイのタグメモリＲＡＭモジュールおよび
キャッシュメモリＲＡＭモジュールのみが通常状態で動
作する。残りの３つのウェイについては、タグメモリＲ
ＡＭモジュールもキャッシュメモリＲＡＭモジュールも
低消費電力状態となる。データの読み出し時には、低消
費電力状態のキャッシュメモリＲＡＭモジュールから読
み出されたデータは、ＲＡＭ電力制御信号に基づいてデ
ータセレクタ３４において無効とされる。
【００５２】上述した実施の形態１によれば、電力モー
ド信号が高ヒット率モードのときには、キャッシュメモ
リシステムはｎウェイのセットアソシアティブ構成とし
て動作し、一方、低消費電力モードのときには１ウェイ
のダイレクトマップ構成として動作するので、消費電力
が多くても演算処理装置の性能を優先する場合と、低消
費電力を優先する場合とを、ユーザや、使用しているア
プリケーション等の周辺環境に応じて選択することがで
きる。
ド信号が高ヒット率モードのときには、キャッシュメモ
リシステムはｎウェイのセットアソシアティブ構成とし
て動作し、一方、低消費電力モードのときには１ウェイ
のダイレクトマップ構成として動作するので、消費電力
が多くても演算処理装置の性能を優先する場合と、低消
費電力を優先する場合とを、ユーザや、使用しているア
プリケーション等の周辺環境に応じて選択することがで
きる。
【００５３】（実施の形態２）図８は、本発明の実施の
形態２にかかるキャッシュメモリシステムの一例を示す
ブロック構成図である。実施の形態２が実施の形態１の
キャッシュメモリシステム（図３参照）と異なるのは、
第１に、データセレクタ制御回路３８の代わりにタグ判
定結果無効化回路４２を用い、タグ判定回路３３とタグ
判定結果無効化回路４２によりタグデータセレクタ制御
手段を構成していることである。
形態２にかかるキャッシュメモリシステムの一例を示す
ブロック構成図である。実施の形態２が実施の形態１の
キャッシュメモリシステム（図３参照）と異なるのは、
第１に、データセレクタ制御回路３８の代わりにタグ判
定結果無効化回路４２を用い、タグ判定回路３３とタグ
判定結果無効化回路４２によりタグデータセレクタ制御
手段を構成していることである。
【００５４】第２に、キャッシュのヒットまたはミスを
図示しないプロセッサコア等に返すために、キャッシュ
・ヒット／ミス制御回路３９の代わりにタグ判定結果無
効化回路４２の出力を返すようにしたことである。その
他の構成は実施の形態１と同じであるため、実施の形態
１と同じ構成については同一の符号を付して説明を省略
する。
図示しないプロセッサコア等に返すために、キャッシュ
・ヒット／ミス制御回路３９の代わりにタグ判定結果無
効化回路４２の出力を返すようにしたことである。その
他の構成は実施の形態１と同じであるため、実施の形態
１と同じ構成については同一の符号を付して説明を省略
する。
【００５５】タグ判定結果無効化回路４２は、キャッシ
ュメモリシステムがダイレクトマップ構成で動作する場
合に、低消費電力状態のタグメモリＲＡＭモジュールか
ら読み出されたアドレスデータおよびエントリ・バリッ
ド・フラグ（entriy valid）を無効にする。タグ判定結
果無効化回路４２は、４個のアンド回路４３ａ，４３
ｂ，４３ｃ，４３ｄを有する。ウェイ０のアンド回路４
３ａには、ウェイ０のＲＡＭ電力制御信号と、タグ判定
回路３３内のアンド回路３６ａの出力信号が供給され
る。
ュメモリシステムがダイレクトマップ構成で動作する場
合に、低消費電力状態のタグメモリＲＡＭモジュールか
ら読み出されたアドレスデータおよびエントリ・バリッ
ド・フラグ（entriy valid）を無効にする。タグ判定結
果無効化回路４２は、４個のアンド回路４３ａ，４３
ｂ，４３ｃ，４３ｄを有する。ウェイ０のアンド回路４
３ａには、ウェイ０のＲＡＭ電力制御信号と、タグ判定
回路３３内のアンド回路３６ａの出力信号が供給され
る。
【００５６】同様に、ウェイ１のアンド回路４３ｂ、ウ
ェイ２のアンド回路４３ｃ、およびウェイ３のアンド回
路４３ｄには、それぞれ、ウェイ１のＲＡＭ電力制御信
号とタグ判定回路３３内のアンド回路３６ｂの出力信
号、ウェイ２のＲＡＭ電力制御信号とタグ判定回路３３
内のアンド回路３６ｃの出力信号、およびウェイ３のＲ
ＡＭ電力制御信号とタグ判定回路３３内のアンド回路３
６ｄの出力信号が供給される。
ェイ２のアンド回路４３ｃ、およびウェイ３のアンド回
路４３ｄには、それぞれ、ウェイ１のＲＡＭ電力制御信
号とタグ判定回路３３内のアンド回路３６ｂの出力信
号、ウェイ２のＲＡＭ電力制御信号とタグ判定回路３３
内のアンド回路３６ｃの出力信号、およびウェイ３のＲ
ＡＭ電力制御信号とタグ判定回路３３内のアンド回路３
６ｄの出力信号が供給される。
【００５７】つぎに、実施の形態２にかかるキャッシュ
メモリシステムの作用について説明するが、電力モード
信号が「１」、すなわちキャッシュメモリシステムがダ
イレクトマップ構成で動作する場合において、データの
読み出し時に、低消費電力状態のキャッシュメモリＲＡ
Ｍモジュールから読み出されたデータが、タグ判定結果
無効化回路４２の出力信号に基づいてデータセレクタ３
４において無効とされる点を除いて、実施の形態１と同
じである。
メモリシステムの作用について説明するが、電力モード
信号が「１」、すなわちキャッシュメモリシステムがダ
イレクトマップ構成で動作する場合において、データの
読み出し時に、低消費電力状態のキャッシュメモリＲＡ
Ｍモジュールから読み出されたデータが、タグ判定結果
無効化回路４２の出力信号に基づいてデータセレクタ３
４において無効とされる点を除いて、実施の形態１と同
じである。
【００５８】上述した実施の形態２によれば、電力モー
ド信号が高ヒット率モードのときには、キャッシュメモ
リシステムはｎウェイのセットアソシアティブ構成とし
て動作し、一方、低消費電力モードのときには１ウェイ
のダイレクトマップ構成として動作するので、消費電力
が多くても演算処理装置の性能を優先する場合と、低消
費電力を優先する場合とを、ユーザや、使用しているア
プリケーション等の周辺環境に応じて選択することがで
きる。
ド信号が高ヒット率モードのときには、キャッシュメモ
リシステムはｎウェイのセットアソシアティブ構成とし
て動作し、一方、低消費電力モードのときには１ウェイ
のダイレクトマップ構成として動作するので、消費電力
が多くても演算処理装置の性能を優先する場合と、低消
費電力を優先する場合とを、ユーザや、使用しているア
プリケーション等の周辺環境に応じて選択することがで
きる。
【００５９】（実施の形態３）実施の形態１および実施
の形態２が、電力モード信号によりセットアソシアティ
ブ構成とダイレクトマップ構成との動的な切り替えが可
能なキャッシュメモリシステムであったのに対し、実施
の形態３にかかるキャッシュメモリシステムは、低消費
電力化を実現するためにダイレクトマップ構成としたも
のである。なお、実施の形態３の各例において、実施の
形態１または実施の形態２と同じ構成についてはそれら
と同じ符号を付して説明を省略する。
の形態２が、電力モード信号によりセットアソシアティ
ブ構成とダイレクトマップ構成との動的な切り替えが可
能なキャッシュメモリシステムであったのに対し、実施
の形態３にかかるキャッシュメモリシステムは、低消費
電力化を実現するためにダイレクトマップ構成としたも
のである。なお、実施の形態３の各例において、実施の
形態１または実施の形態２と同じ構成についてはそれら
と同じ符号を付して説明を省略する。
【００６０】図９は、本発明の実施の形態３にかかるキ
ャッシュメモリシステムの一例を示すブロック構成図で
ある。このキャッシュメモリシステムは、図３に示す実
施の形態１のキャッシュメモリシステムと同様の構成の
システムをダイレクトマップ構成としたものであり、Ｒ
ＡＭ電力制御装置４４およびデータセレクタ制御回路４
５は電力モード信号に依存しない構成となっている。ま
た、キャッシュのヒットまたはミスを、電力モード信号
に依存しないでプロセッサコア等に返す構成となってい
る。
ャッシュメモリシステムの一例を示すブロック構成図で
ある。このキャッシュメモリシステムは、図３に示す実
施の形態１のキャッシュメモリシステムと同様の構成の
システムをダイレクトマップ構成としたものであり、Ｒ
ＡＭ電力制御装置４４およびデータセレクタ制御回路４
５は電力モード信号に依存しない構成となっている。ま
た、キャッシュのヒットまたはミスを、電力モード信号
に依存しないでプロセッサコア等に返す構成となってい
る。
【００６１】図１０は、本発明の実施の形態３にかかる
キャッシュメモリシステムの他の例を示すブロック構成
図である。このキャッシュメモリシステムは、図８に示
す実施の形態２のキャッシュメモリシステムと同様の構
成のシステムをダイレクトマップ構成としたものであ
り、ＲＡＭ電力制御装置４４が電力モード信号に依存し
ない構成となっている。
キャッシュメモリシステムの他の例を示すブロック構成
図である。このキャッシュメモリシステムは、図８に示
す実施の形態２のキャッシュメモリシステムと同様の構
成のシステムをダイレクトマップ構成としたものであ
り、ＲＡＭ電力制御装置４４が電力モード信号に依存し
ない構成となっている。
【００６２】図１１は、図９に示すキャッシュメモリシ
ステムの変形例を示すブロック構成図である。このキャ
ッシュメモリシステムは、図９に示すキャッシュメモリ
システムにおいて、低消費電力状態とする対象をキャッ
シュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，
３２ｄのみとしたものである。
ステムの変形例を示すブロック構成図である。このキャ
ッシュメモリシステムは、図９に示すキャッシュメモリ
システムにおいて、低消費電力状態とする対象をキャッ
シュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，
３２ｄのみとしたものである。
【００６３】図１２は、図９に示すキャッシュメモリシ
ステムの変形例を示すブロック構成図である。このキャ
ッシュメモリシステムは、図９に示すキャッシュメモリ
システムにおいて、４個のタグメモリＲＡＭモジュール
３１ａ，３１ｂ，３１ｃ，３１ｄおよび４個のキャッシ
ュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，３
２ｄの代わりに、それぞれ４領域に分割されたタグメモ
リＲＡＭモジュール４６およびキャッシュメモリＲＡＭ
モジュール４８を設けたものである。
ステムの変形例を示すブロック構成図である。このキャ
ッシュメモリシステムは、図９に示すキャッシュメモリ
システムにおいて、４個のタグメモリＲＡＭモジュール
３１ａ，３１ｂ，３１ｃ，３１ｄおよび４個のキャッシ
ュメモリＲＡＭモジュール３２ａ，３２ｂ，３２ｃ，３
２ｄの代わりに、それぞれ４領域に分割されたタグメモ
リＲＡＭモジュール４６およびキャッシュメモリＲＡＭ
モジュール４８を設けたものである。
【００６４】タグメモリＲＡＭモジュール４６には、各
領域ごとに読み出し回路４７ａ，４７ｂ，４７ｃ，４７
ｄが設けられている。同様に、キャッシュメモリＲＡＭ
モジュール４８にも、各領域ごとに読み出し回路４９
ａ，４９ｂ，４９ｃ，４９ｄが設けられている。これら
の読み出し回路４７ａ，４７ｂ，４７ｃ，４７ｄ，４９
ａ，４９ｂ，４９ｃ，４９ｄは、ＲＡＭ電力制御装置４
４により通常状態と低消費電力状態とに切り替えられ
る。
領域ごとに読み出し回路４７ａ，４７ｂ，４７ｃ，４７
ｄが設けられている。同様に、キャッシュメモリＲＡＭ
モジュール４８にも、各領域ごとに読み出し回路４９
ａ，４９ｂ，４９ｃ，４９ｄが設けられている。これら
の読み出し回路４７ａ，４７ｂ，４７ｃ，４７ｄ，４９
ａ，４９ｂ，４９ｃ，４９ｄは、ＲＡＭ電力制御装置４
４により通常状態と低消費電力状態とに切り替えられ
る。
【００６５】上述した実施の形態３によれば、いずれの
例によっても、要求アドレスの値に基づいていずれか一
つのウェイのみが通常状態で動作し、かつ残りのウェイ
は低消費電力状態となるため、キャッシュメモリシステ
ムの低消費電力化を図ることができる。
例によっても、要求アドレスの値に基づいていずれか一
つのウェイのみが通常状態で動作し、かつ残りのウェイ
は低消費電力状態となるため、キャッシュメモリシステ
ムの低消費電力化を図ることができる。
【００６６】（付記１）ｎ個のタグメモリＲＡＭ部と、
通常状態と低消費電力状態との切り替えが可能なｎ個の
キャッシュメモリＲＡＭ部と、電力モード信号に基づい
て、前記キャッシュメモリＲＡＭ部のうち、すべてのキ
ャッシュメモリＲＡＭ部が通常状態で動作するｎウェイ
構成か、または入力された要求アドレスの値に基づいて
いずれか一つのキャッシュメモリＲＡＭ部のみが通常状
態で動作し、かつ残りのキャッシュメモリＲＡＭ部が低
消費電力状態となる１ウェイ構成のいずれかのウェイ構
成への切り替えを制御するＲＡＭ電力制御手段と、デー
タ読み出し時に、いずれか一つのキャッシュメモリＲＡ
Ｍ部から読み出されたデータのみを選択するデータセレ
クタと、前記ｎウェイ構成においては、前記要求アドレ
スの値に対応するキャッシュメモリＲＡＭ部から読み出
されたデータのみを選択し、一方、前記１ウェイ構成に
おいては、通常状態のキャッシュメモリＲＡＭ部から読
み出されたデータのみを選択するように、前記データセ
レクタを制御するデータセレクタ制御手段と、を具備す
ることを特徴とするキャッシュメモリシステム。
通常状態と低消費電力状態との切り替えが可能なｎ個の
キャッシュメモリＲＡＭ部と、電力モード信号に基づい
て、前記キャッシュメモリＲＡＭ部のうち、すべてのキ
ャッシュメモリＲＡＭ部が通常状態で動作するｎウェイ
構成か、または入力された要求アドレスの値に基づいて
いずれか一つのキャッシュメモリＲＡＭ部のみが通常状
態で動作し、かつ残りのキャッシュメモリＲＡＭ部が低
消費電力状態となる１ウェイ構成のいずれかのウェイ構
成への切り替えを制御するＲＡＭ電力制御手段と、デー
タ読み出し時に、いずれか一つのキャッシュメモリＲＡ
Ｍ部から読み出されたデータのみを選択するデータセレ
クタと、前記ｎウェイ構成においては、前記要求アドレ
スの値に対応するキャッシュメモリＲＡＭ部から読み出
されたデータのみを選択し、一方、前記１ウェイ構成に
おいては、通常状態のキャッシュメモリＲＡＭ部から読
み出されたデータのみを選択するように、前記データセ
レクタを制御するデータセレクタ制御手段と、を具備す
ることを特徴とするキャッシュメモリシステム。
【００６７】（付記２）前記ＲＡＭ電力制御手段は、前
記要求アドレスの値と前記電力モード信号の値とに基づ
いて、各キャッシュメモリＲＡＭ部の動作状態を制御す
るための信号を生成する論理回路で構成されていること
を特徴とする付記１に記載のキャッシュメモリシステ
ム。
記要求アドレスの値と前記電力モード信号の値とに基づ
いて、各キャッシュメモリＲＡＭ部の動作状態を制御す
るための信号を生成する論理回路で構成されていること
を特徴とする付記１に記載のキャッシュメモリシステ
ム。
【００６８】（付記３）通常状態と低消費電力状態との
切り替えが可能なｎ個のタグメモリＲＡＭ部と、通常状
態と低消費電力状態との切り替えが可能なｎ個のキャッ
シュメモリＲＡＭ部と、電力モード信号に基づいて、前
記タグメモリＲＡＭ部および前記キャッシュメモリＲＡ
Ｍ部のうち、すべてのタグメモリＲＡＭ部およびすべて
のキャッシュメモリＲＡＭ部が通常状態で動作するｎウ
ェイ構成か、または入力された要求アドレスの値に基づ
いていずれか一つのタグメモリＲＡＭ部とそれに対応す
る一つのキャッシュメモリＲＡＭ部のみが通常状態で動
作し、かつ残りのタグメモリＲＡＭ部およびキャッシュ
メモリＲＡＭ部が低消費電力状態となる１ウェイ構成の
いずれかのウェイ構成への切り替えを制御するＲＡＭ電
力制御手段と、データ読み出し時に、いずれか一つのキ
ャッシュメモリＲＡＭ部から読み出されたデータのみを
選択するデータセレクタと、前記ｎウェイ構成において
は、前記要求アドレスの値に対応するキャッシュメモリ
ＲＡＭ部から読み出されたデータのみを選択し、一方、
前記１ウェイ構成においては、通常状態のキャッシュメ
モリＲＡＭ部から読み出されたデータのみを選択するよ
うに、前記データセレクタを制御するデータセレクタ制
御手段と、を具備することを特徴とするキャッシュメモ
リシステム。
切り替えが可能なｎ個のタグメモリＲＡＭ部と、通常状
態と低消費電力状態との切り替えが可能なｎ個のキャッ
シュメモリＲＡＭ部と、電力モード信号に基づいて、前
記タグメモリＲＡＭ部および前記キャッシュメモリＲＡ
Ｍ部のうち、すべてのタグメモリＲＡＭ部およびすべて
のキャッシュメモリＲＡＭ部が通常状態で動作するｎウ
ェイ構成か、または入力された要求アドレスの値に基づ
いていずれか一つのタグメモリＲＡＭ部とそれに対応す
る一つのキャッシュメモリＲＡＭ部のみが通常状態で動
作し、かつ残りのタグメモリＲＡＭ部およびキャッシュ
メモリＲＡＭ部が低消費電力状態となる１ウェイ構成の
いずれかのウェイ構成への切り替えを制御するＲＡＭ電
力制御手段と、データ読み出し時に、いずれか一つのキ
ャッシュメモリＲＡＭ部から読み出されたデータのみを
選択するデータセレクタと、前記ｎウェイ構成において
は、前記要求アドレスの値に対応するキャッシュメモリ
ＲＡＭ部から読み出されたデータのみを選択し、一方、
前記１ウェイ構成においては、通常状態のキャッシュメ
モリＲＡＭ部から読み出されたデータのみを選択するよ
うに、前記データセレクタを制御するデータセレクタ制
御手段と、を具備することを特徴とするキャッシュメモ
リシステム。
【００６９】（付記４）前記ＲＡＭ電力制御手段は、前
記要求アドレスの値と前記電力モード信号の値とに基づ
いて、各タグメモリＲＡＭ部および各キャッシュメモリ
ＲＡＭ部の動作状態を制御するための信号を生成する論
理回路で構成されていることを特徴とする付記３に記載
のキャッシュメモリシステム。
記要求アドレスの値と前記電力モード信号の値とに基づ
いて、各タグメモリＲＡＭ部および各キャッシュメモリ
ＲＡＭ部の動作状態を制御するための信号を生成する論
理回路で構成されていることを特徴とする付記３に記載
のキャッシュメモリシステム。
【００７０】（付記５）前記データセレクタ制御手段
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと、前記要求アドレスの値とが一致するか否か
を判定するタグ判定回路と、前記タグ判定回路による判
定結果、前記電力モード信号の値、および前記ＲＡＭ電
力制御手段による制御内容に基づいて、各キャッシュメ
モリＲＡＭ部から読み出されたデータのうちのいずれか
のデータを選択するように制御するデータセレクタ制御
回路と、を有することを特徴とする付記１〜４のいずれ
か一つに記載のキャッシュメモリシステム。
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと、前記要求アドレスの値とが一致するか否か
を判定するタグ判定回路と、前記タグ判定回路による判
定結果、前記電力モード信号の値、および前記ＲＡＭ電
力制御手段による制御内容に基づいて、各キャッシュメ
モリＲＡＭ部から読み出されたデータのうちのいずれか
のデータを選択するように制御するデータセレクタ制御
回路と、を有することを特徴とする付記１〜４のいずれ
か一つに記載のキャッシュメモリシステム。
【００７１】（付記６）前記データセレクタ制御手段
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと、前記要求アドレスの値とが一致するか否か
を判定するタグ判定回路と、低消費電力状態のタグメモ
リＲＡＭ部から読み出されたアドレスデータと前記要求
アドレスの値とが一致した場合の前記タグ判定回路によ
る判定結果を無効とするタグ判定結果無効化回路と、を
有することを特徴とする付記３または４に記載のキャッ
シュメモリシステム。
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと、前記要求アドレスの値とが一致するか否か
を判定するタグ判定回路と、低消費電力状態のタグメモ
リＲＡＭ部から読み出されたアドレスデータと前記要求
アドレスの値とが一致した場合の前記タグ判定回路によ
る判定結果を無効とするタグ判定結果無効化回路と、を
有することを特徴とする付記３または４に記載のキャッ
シュメモリシステム。
【００７２】（付記７）並列に接続されたｎ個のタグメ
モリＲＡＭ部と、通常状態と低消費電力状態との切り替
えが可能なｎ個のキャッシュメモリＲＡＭ部と、前記キ
ャッシュメモリＲＡＭ部のうち、入力された要求アドレ
スの値に基づいていずれか一つのキャッシュメモリＲＡ
Ｍ部のみが通常状態で動作し、かつ残りのキャッシュメ
モリＲＡＭ部が低消費電力状態となるように、各キャッ
シュメモリＲＡＭ部の動作状態を制御するＲＡＭ電力制
御手段と、データ読み出し時に、いずれか一つのキャッ
シュメモリＲＡＭ部から読み出されたデータのみを選択
するデータセレクタと、前記ＲＡＭ電力制御手段により
通常状態とされたキャッシュメモリＲＡＭ部から読み出
されたデータのみを選択するように、前記データセレク
タを制御するデータセレクタ制御手段と、を具備するこ
とを特徴とするキャッシュメモリシステム。
モリＲＡＭ部と、通常状態と低消費電力状態との切り替
えが可能なｎ個のキャッシュメモリＲＡＭ部と、前記キ
ャッシュメモリＲＡＭ部のうち、入力された要求アドレ
スの値に基づいていずれか一つのキャッシュメモリＲＡ
Ｍ部のみが通常状態で動作し、かつ残りのキャッシュメ
モリＲＡＭ部が低消費電力状態となるように、各キャッ
シュメモリＲＡＭ部の動作状態を制御するＲＡＭ電力制
御手段と、データ読み出し時に、いずれか一つのキャッ
シュメモリＲＡＭ部から読み出されたデータのみを選択
するデータセレクタと、前記ＲＡＭ電力制御手段により
通常状態とされたキャッシュメモリＲＡＭ部から読み出
されたデータのみを選択するように、前記データセレク
タを制御するデータセレクタ制御手段と、を具備するこ
とを特徴とするキャッシュメモリシステム。
【００７３】（付記８）前記ＲＡＭ電力制御手段は、前
記要求アドレスの値に基づいて、各キャッシュメモリＲ
ＡＭ部の動作状態を制御するための信号を生成する論理
回路で構成されていることを特徴とする付記７に記載の
キャッシュメモリシステム。
記要求アドレスの値に基づいて、各キャッシュメモリＲ
ＡＭ部の動作状態を制御するための信号を生成する論理
回路で構成されていることを特徴とする付記７に記載の
キャッシュメモリシステム。
【００７４】（付記９）通常状態と低消費電力状態との
切り替えが可能なｎ個のタグメモリＲＡＭ部と、通常状
態と低消費電力状態との切り替えが可能なｎ個のキャッ
シュメモリＲＡＭ部と、前記タグメモリＲＡＭ部および
前記キャッシュメモリＲＡＭ部のうち、入力された要求
アドレスの値に基づいていずれか一つのタグメモリＲＡ
Ｍ部とそれに対応する一つのキャッシュメモリＲＡＭ部
のみが通常状態で動作し、かつ残りのタグメモリＲＡＭ
部およびキャッシュメモリＲＡＭ部が低消費電力状態と
なるように、各タグメモリＲＡＭ部および各キャッシュ
メモリＲＡＭ部の動作状態を制御するＲＡＭ電力制御手
段と、データ読み出し時に、いずれか一つのキャッシュ
メモリＲＡＭ部から読み出されたデータのみを選択する
データセレクタと、前記ＲＡＭ電力制御手段により通常
状態とされたキャッシュメモリＲＡＭ部から読み出され
たデータのみを選択するように、前記データセレクタを
制御するデータセレクタ制御手段と、を具備することを
特徴とするキャッシュメモリシステム。
切り替えが可能なｎ個のタグメモリＲＡＭ部と、通常状
態と低消費電力状態との切り替えが可能なｎ個のキャッ
シュメモリＲＡＭ部と、前記タグメモリＲＡＭ部および
前記キャッシュメモリＲＡＭ部のうち、入力された要求
アドレスの値に基づいていずれか一つのタグメモリＲＡ
Ｍ部とそれに対応する一つのキャッシュメモリＲＡＭ部
のみが通常状態で動作し、かつ残りのタグメモリＲＡＭ
部およびキャッシュメモリＲＡＭ部が低消費電力状態と
なるように、各タグメモリＲＡＭ部および各キャッシュ
メモリＲＡＭ部の動作状態を制御するＲＡＭ電力制御手
段と、データ読み出し時に、いずれか一つのキャッシュ
メモリＲＡＭ部から読み出されたデータのみを選択する
データセレクタと、前記ＲＡＭ電力制御手段により通常
状態とされたキャッシュメモリＲＡＭ部から読み出され
たデータのみを選択するように、前記データセレクタを
制御するデータセレクタ制御手段と、を具備することを
特徴とするキャッシュメモリシステム。
【００７５】（付記１０）前記ＲＡＭ電力制御手段は、
前記要求アドレスの値に基づいて、各タグメモリＲＡＭ
部および各キャッシュメモリＲＡＭ部の動作状態を制御
するための信号を生成する論理回路で構成されているこ
とを特徴とする付記９に記載のキャッシュメモリシステ
ム。
前記要求アドレスの値に基づいて、各タグメモリＲＡＭ
部および各キャッシュメモリＲＡＭ部の動作状態を制御
するための信号を生成する論理回路で構成されているこ
とを特徴とする付記９に記載のキャッシュメモリシステ
ム。
【００７６】（付記１１）前記データセレクタ制御手段
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと前記要求アドレスの値とが一致するか否かを
判定するタグ判定回路と、前記タグ判定回路による判定
結果および前記ＲＡＭ電力制御手段による制御内容に基
づいて、前記キャッシュメモリＲＡＭ部から読み出され
たデータのうちのいずれかのデータを選択するように制
御するデータセレクタ制御回路と、を有することを特徴
とする付記７〜１０のいずれか一つに記載のキャッシュ
メモリシステム。
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと前記要求アドレスの値とが一致するか否かを
判定するタグ判定回路と、前記タグ判定回路による判定
結果および前記ＲＡＭ電力制御手段による制御内容に基
づいて、前記キャッシュメモリＲＡＭ部から読み出され
たデータのうちのいずれかのデータを選択するように制
御するデータセレクタ制御回路と、を有することを特徴
とする付記７〜１０のいずれか一つに記載のキャッシュ
メモリシステム。
【００７７】（付記１２）前記データセレクタ制御手段
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと、前記要求アドレスの値とが一致するか否か
を判定するタグ判定回路と、低消費電力状態のタグメモ
リＲＡＭ部から読み出されたアドレスデータと前記要求
アドレスの値とが一致した場合の前記タグ判定回路によ
る判定結果を無効とするタグ判定結果無効化回路と、を
有することを特徴とする付記９または１０に記載のキャ
ッシュメモリシステム。
は、各タグメモリＲＡＭ部から読み出された前記アドレ
スデータと、前記要求アドレスの値とが一致するか否か
を判定するタグ判定回路と、低消費電力状態のタグメモ
リＲＡＭ部から読み出されたアドレスデータと前記要求
アドレスの値とが一致した場合の前記タグ判定回路によ
る判定結果を無効とするタグ判定結果無効化回路と、を
有することを特徴とする付記９または１０に記載のキャ
ッシュメモリシステム。
【００７８】（付記１３）ｎ個のキャッシュメモリＲＡ
Ｍ部は一モジュールをｎ個の領域に分けた個々の領域に
対応していることを特徴とする付記１〜１２のいずれか
一つに記載のキャッシュメモリシステム。
Ｍ部は一モジュールをｎ個の領域に分けた個々の領域に
対応していることを特徴とする付記１〜１２のいずれか
一つに記載のキャッシュメモリシステム。
【００７９】（付記１４）ｎ個の前記タグメモリＲＡＭ
部は一モジュールをｎ個の領域に分けた個々の領域に対
応していることを特徴とする付記３〜６および９〜１２
のいずれか一つに記載のキャッシュメモリシステム。
部は一モジュールをｎ個の領域に分けた個々の領域に対
応していることを特徴とする付記３〜６および９〜１２
のいずれか一つに記載のキャッシュメモリシステム。
【００８０】
【発明の効果】本発明によれば、通常状態と低消費電力
状態との切り替えが可能なタグメモリＲＡＭ部をｎ個並
列に接続するとともに、通常状態と低消費電力状態との
切り替えが可能なキャッシュメモリＲＡＭ部をｎ個並列
に接続し、電力モード信号が高ヒット率モードのときに
は、すべてのタグメモリＲＡＭ部およびすべてのキャッ
シュメモリＲＡＭ部が通常状態で動作するｎウェイのセ
ットアソシアティブ構成とし、一方、電力モード信号が
低消費電力モードのときには、要求アドレスの値に基づ
いていずれか一つのタグメモリＲＡＭ部とそれに対応す
る一つのキャッシュメモリＲＡＭ部のみが通常状態で動
作し、かつ残りのタグメモリＲＡＭ部およびキャッシュ
メモリＲＡＭ部が低消費電力状態となる１ウェイのダイ
レクトマップ構成とするため、電力モード信号が高ヒッ
ト率モードのときには、キャッシュメモリシステムはｎ
ウェイのセットアソシアティブ構成として動作し、一
方、低消費電力モードのときには１ウェイのダイレクト
マップ構成として動作するので、消費電力が多くても演
算処理装置の性能を優先する場合と、低消費電力を優先
する場合とを、ユーザや、使用しているアプリケーショ
ン等の周辺環境に応じて選択することができる。
状態との切り替えが可能なタグメモリＲＡＭ部をｎ個並
列に接続するとともに、通常状態と低消費電力状態との
切り替えが可能なキャッシュメモリＲＡＭ部をｎ個並列
に接続し、電力モード信号が高ヒット率モードのときに
は、すべてのタグメモリＲＡＭ部およびすべてのキャッ
シュメモリＲＡＭ部が通常状態で動作するｎウェイのセ
ットアソシアティブ構成とし、一方、電力モード信号が
低消費電力モードのときには、要求アドレスの値に基づ
いていずれか一つのタグメモリＲＡＭ部とそれに対応す
る一つのキャッシュメモリＲＡＭ部のみが通常状態で動
作し、かつ残りのタグメモリＲＡＭ部およびキャッシュ
メモリＲＡＭ部が低消費電力状態となる１ウェイのダイ
レクトマップ構成とするため、電力モード信号が高ヒッ
ト率モードのときには、キャッシュメモリシステムはｎ
ウェイのセットアソシアティブ構成として動作し、一
方、低消費電力モードのときには１ウェイのダイレクト
マップ構成として動作するので、消費電力が多くても演
算処理装置の性能を優先する場合と、低消費電力を優先
する場合とを、ユーザや、使用しているアプリケーショ
ン等の周辺環境に応じて選択することができる。
【図１】本発明の実施の形態１にかかるキャッシュメモ
リシステムを含むシステム全体の一例の要部を模式的に
示すブロック構成図である。
リシステムを含むシステム全体の一例の要部を模式的に
示すブロック構成図である。
【図２】本発明の実施の形態１にかかるキャッシュメモ
リシステムを含むシステム全体の他の例の要部を模式的
に示すブロック構成図である。
リシステムを含むシステム全体の他の例の要部を模式的
に示すブロック構成図である。
【図３】本発明の実施の形態１にかかるキャッシュメモ
リシステムの一例を示すブロック構成図である。
リシステムの一例を示すブロック構成図である。
【図４】本発明の実施の形態１にかかるキャッシュメモ
リシステムのＲＡＭ電力制御装置の一例を示す論理回路
図である。
リシステムのＲＡＭ電力制御装置の一例を示す論理回路
図である。
【図５】本発明の実施の形態１にかかるキャッシュメモ
リシステムのデータセレクタ制御回路の一例を示す論理
回路図である。
リシステムのデータセレクタ制御回路の一例を示す論理
回路図である。
【図６】本発明の実施の形態１にかかるキャッシュメモ
リシステムのキャッシュ・ヒット／ミス制御回路の一例
を示す論理回路図である。
リシステムのキャッシュ・ヒット／ミス制御回路の一例
を示す論理回路図である。
【図７】本発明の実施の形態１にかかるキャッシュメモ
リシステムのメモリ領域の概念を説明するための模式図
である。
リシステムのメモリ領域の概念を説明するための模式図
である。
【図８】本発明の実施の形態２にかかるキャッシュメモ
リシステムの一例を示すブロック構成図である。
リシステムの一例を示すブロック構成図である。
【図９】本発明の実施の形態３にかかるキャッシュメモ
リシステムの一例を示すブロック構成図である。
リシステムの一例を示すブロック構成図である。
【図１０】本発明の実施の形態３にかかるキャッシュメ
モリシステムの他の例を示すブロック構成図である。
モリシステムの他の例を示すブロック構成図である。
【図１１】本発明の実施の形態３にかかるキャッシュメ
モリシステムの他の例を示すブロック構成図である。
モリシステムの他の例を示すブロック構成図である。
【図１２】本発明の実施の形態３にかかるキャッシュメ
モリシステムの他の例を示すブロック構成図である。
モリシステムの他の例を示すブロック構成図である。
【図１３】従来のセットアソシアティブ構成のキャッシ
ュメモリシステムを示すブロック構成図である。
ュメモリシステムを示すブロック構成図である。
３ キャッシュメモリシステム ２２，２３ 電力モード信号 ２４，２５ アドレス信号 ２６，２７ データ ３１ａ，３１ｂ，３１ｃ，３１ｄ，４６ タグメモリＲ
ＡＭモジュール ３２ａ，３２ｂ，３２ｃ，３２ｄ，４８ キャッシュメ
モリＲＡＭモジュール ３３ タグ判定回路 ３４ データセレクタ ３７ ＲＡＭ電力制御装置 ３８ データセレクタ制御回路 ４０ａ，４０ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４
１ｃ，４１ｄ 消費電力モード制御装置 ４２ タグ判定結果無効化回路
ＡＭモジュール ３２ａ，３２ｂ，３２ｃ，３２ｄ，４８ キャッシュメ
モリＲＡＭモジュール ３３ タグ判定回路 ３４ データセレクタ ３７ ＲＡＭ電力制御装置 ３８ データセレクタ制御回路 ４０ａ，４０ｂ，４０ｃ，４０ｄ，４１ａ，４１ｂ，４
１ｃ，４１ｄ 消費電力モード制御装置 ４２ タグ判定結果無効化回路
Claims (10)
- 【請求項１】 ｎ個のタグメモリＲＡＭ部と、 通常状態と低消費電力状態との切り替えが可能なｎ個の
キャッシュメモリＲＡＭ部と、 電力モード信号に基づいて、前記キャッシュメモリＲＡ
Ｍ部のうち、すべてのキャッシュメモリＲＡＭ部が通常
状態で動作するｎウェイ構成か、または入力された要求
アドレスの値に基づいていずれか一つのキャッシュメモ
リＲＡＭ部のみが通常状態で動作し、かつ残りのキャッ
シュメモリＲＡＭ部が低消費電力状態となる１ウェイ構
成のいずれかのウェイ構成への切り替えを制御するＲＡ
Ｍ電力制御手段と、 データ読み出し時に、いずれか一つのキャッシュメモリ
ＲＡＭ部から読み出されたデータのみを選択するデータ
セレクタと、 前記ｎウェイ構成においては、前記要求アドレスの値に
対応するキャッシュメモリＲＡＭ部から読み出されたデ
ータのみを選択し、一方、前記１ウェイ構成において
は、通常状態のキャッシュメモリＲＡＭ部から読み出さ
れたデータのみを選択するように、前記データセレクタ
を制御するデータセレクタ制御手段と、 を具備することを特徴とするキャッシュメモリシステ
ム。 - 【請求項２】 前記ＲＡＭ電力制御手段は、前記要求ア
ドレスの値と前記電力モード信号の値とに基づいて、各
キャッシュメモリＲＡＭ部の動作状態を制御するための
信号を生成する論理回路で構成されていることを特徴と
する請求項１に記載のキャッシュメモリシステム。 - 【請求項３】 通常状態と低消費電力状態との切り替え
が可能なタグメモリＲＡＭ部と、 通常状態と低消費電力状態との切り替えが可能なｎ個の
キャッシュメモリＲＡＭ部と、 電力モード信号に基づいて、前記タグメモリＲＡＭ部お
よび前記キャッシュメモリＲＡＭ部のうち、すべてのタ
グメモリＲＡＭ部およびすべてのキャッシュメモリＲＡ
Ｍ部が通常状態で動作するｎウェイ構成か、または入力
された要求アドレスの値に基づいていずれか一つのタグ
メモリＲＡＭ部とそれに対応する一つのキャッシュメモ
リＲＡＭ部のみが通常状態で動作し、かつ残りのタグメ
モリＲＡＭ部およびキャッシュメモリＲＡＭ部が低消費
電力状態となる１ウェイ構成のいずれかのウェイ構成へ
の切り替えを制御するＲＡＭ電力制御手段と、 データ読み出し時に、いずれか一つのキャッシュメモリ
ＲＡＭ部から読み出されたデータのみを選択するデータ
セレクタと、 前記ｎウェイ構成においては、前記要求アドレスの値に
対応するキャッシュメモリＲＡＭ部から読み出されたデ
ータのみを選択し、一方、前記１ウェイ構成において
は、通常状態のキャッシュメモリＲＡＭ部から読み出さ
れたデータのみを選択するように、前記データセレクタ
を制御するデータセレクタ制御手段と、 を具備することを特徴とするキャッシュメモリシステ
ム。 - 【請求項４】 前記ＲＡＭ電力制御手段は、前記要求ア
ドレスの値と前記電力モード信号の値とに基づいて、各
タグメモリＲＡＭ部および各キャッシュメモリＲＡＭ部
の動作状態を制御するための信号を生成する論理回路で
構成されていることを特徴とする請求項３に記載のキャ
ッシュメモリシステム。 - 【請求項５】 前記データセレクタ制御手段は、 各タグメモリＲＡＭ部から読み出された前記アドレスデ
ータと、前記要求アドレスの値とが一致するか否かを判
定するタグ判定回路と、 前記タグ判定回路による判定結果、前記電力モード信号
の値、および前記ＲＡＭ電力制御手段による制御内容に
基づいて、各キャッシュメモリＲＡＭ部から読み出され
たデータのうちのいずれかのデータを選択するように制
御するデータセレクタ制御回路と、 を有することを特徴とする請求項１〜４のいずれか一つ
に記載のキャッシュメモリシステム。 - 【請求項６】 前記データセレクタ制御手段は、 各タグメモリＲＡＭ部から読み出された前記アドレスデ
ータと、前記要求アドレスの値とが一致するか否かを判
定するタグ判定回路と、 低消費電力状態のタグメモリＲＡＭ部から読み出された
アドレスデータと前記要求アドレスの値とが一致した場
合の前記タグ判定回路による判定結果を無効とするタグ
判定結果無効化回路と、 を有することを特徴とする請求項３または４に記載のキ
ャッシュメモリシステム。 - 【請求項７】 ｎ個のタグメモリＲＡＭ部と、 通常状態と低消費電力状態との切り替えが可能なｎ個の
キャッシュメモリＲＡＭ部と、 前記キャッシュメモリＲＡＭ部のうち、入力された要求
アドレスの値に基づいていずれか一つのキャッシュメモ
リＲＡＭ部のみが通常状態で動作し、かつ残りのキャッ
シュメモリＲＡＭ部が低消費電力状態となるように、各
キャッシュメモリＲＡＭ部の動作状態を制御するＲＡＭ
電力制御手段と、 データ読み出し時に、いずれか一つのキャッシュメモリ
ＲＡＭ部から読み出されたデータのみを選択するデータ
セレクタと、 前記ＲＡＭ電力制御手段により通常状態とされたキャッ
シュメモリＲＡＭ部から読み出されたデータのみを選択
するように、前記データセレクタを制御するデータセレ
クタ制御手段と、 を具備することを特徴とするキャッシュメモリシステ
ム。 - 【請求項８】 通常状態と低消費電力状態との切り替え
が可能なｎ個のタグメモリＲＡＭ部と、 通常状態と低消費電力状態との切り替えが可能なｎ個の
キャッシュメモリＲＡＭ部と、 前記タグメモリＲＡＭ部および前記キャッシュメモリＲ
ＡＭ部のうち、入力された要求アドレスの値に基づいて
いずれか一つのタグメモリＲＡＭ部とそれに対応する一
つのキャッシュメモリＲＡＭ部のみが通常状態で動作
し、かつ残りのタグメモリＲＡＭ部およびキャッシュメ
モリＲＡＭ部が低消費電力状態となるように、各タグメ
モリＲＡＭ部および各キャッシュメモリＲＡＭ部の動作
状態を制御するＲＡＭ電力制御手段と、 データ読み出し時に、いずれか一つのキャッシュメモリ
ＲＡＭ部から読み出されたデータのみを選択するデータ
セレクタと、 前記ＲＡＭ電力制御装置により通常状態とされたキャッ
シュメモリＲＡＭ部から読み出されたデータのみを選択
するように、前記データセレクタを制御するデータセレ
クタ制御手段と、 を具備することを特徴とするキャッシュメモリシステ
ム。 - 【請求項９】 ｎ個のキャッシュメモリＲＡＭ部は一モ
ジュールをｎ個の領域に分けた個々の領域に対応してい
ることを特徴とする請求項１〜８のいずれか一つに記載
のキャッシュメモリシステム。 - 【請求項１０】 ｎ個の前記タグメモリＲＡＭ部は一モ
ジュールをｎ個の領域に分けた個々の領域に対応してい
ることを特徴とする請求項３〜６または８のいずれか一
つに記載のキャッシュメモリシステム。
Priority Applications (5)
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|---|---|---|---|
| JP2001035175A JP2002236616A (ja) | 2001-02-13 | 2001-02-13 | キャッシュメモリシステム |
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| EP01310662A EP1231539B1 (en) | 2001-02-13 | 2001-12-20 | Cache memory system |
| DE60117735T DE60117735T2 (de) | 2001-02-13 | 2001-12-20 | Pufferspeichersystem |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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ID=18898654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP2002236616A (ja) |
| KR (1) | KR100794973B1 (ja) |
| DE (1) | DE60117735T2 (ja) |
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| JP2014085890A (ja) * | 2012-10-24 | 2014-05-12 | Fujitsu Ltd | メモリ装置、演算処理装置、及びキャッシュメモリ制御方法 |
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2001
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- 2001-12-18 US US10/017,317 patent/US20020112126A1/en not_active Abandoned
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