JPH1185617A - コンピュータシステム - Google Patents
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- JPH1185617A JPH1185617A JP9235696A JP23569697A JPH1185617A JP H1185617 A JPH1185617 A JP H1185617A JP 9235696 A JP9235696 A JP 9235696A JP 23569697 A JP23569697 A JP 23569697A JP H1185617 A JPH1185617 A JP H1185617A
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- cache memory
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 ２次キャッシュメモリを採用したコンピュー
タシステムに於いて、低消費電力化の要求が特に厳しい
ノートブックタイプのパーソナルコンピュータでは、コ
ンピュータシステムの通常動作モードにおける２次キャ
ッシュメモリの消費電力を低減できなかった。 【解決手段】 ＣＰＵがメモリサイクル、又は、Ｉ／Ｏ
サイクルである否かを示すＭ／ＩＯ端子から出力される
信号をメインメモリの書き込み、又は、読み込みデータ
をキャッシュするＬ２キャッシュメモリのチップ選択入
力端子に接続する。その結果、ＣＰＵがＩ／Ｏデバイス
をアクセスする時、Ｌ２キャッシュを非選択状態に設定
することができる。
タシステムに於いて、低消費電力化の要求が特に厳しい
ノートブックタイプのパーソナルコンピュータでは、コ
ンピュータシステムの通常動作モードにおける２次キャ
ッシュメモリの消費電力を低減できなかった。 【解決手段】 ＣＰＵがメモリサイクル、又は、Ｉ／Ｏ
サイクルである否かを示すＭ／ＩＯ端子から出力される
信号をメインメモリの書き込み、又は、読み込みデータ
をキャッシュするＬ２キャッシュメモリのチップ選択入
力端子に接続する。その結果、ＣＰＵがＩ／Ｏデバイス
をアクセスする時、Ｌ２キャッシュを非選択状態に設定
することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、コンピュータシ
ステムの消費電力の制御に係わり、特に、同システムの
キャッシュメモリのパワーセーブ制御に関する。
ステムの消費電力の制御に係わり、特に、同システムの
キャッシュメモリのパワーセーブ制御に関する。
【０００２】
【従来の技術】近年、携帯が容易でバッテリーによる動
作可能なノートブックタイプのパーソナルコンピュータ
が種々開発されている。この種のコンピュータに於いて
は、無駄な消費電力を低減するために、各種のパワーセ
ーブ機能が設けられている。
作可能なノートブックタイプのパーソナルコンピュータ
が種々開発されている。この種のコンピュータに於いて
は、無駄な消費電力を低減するために、各種のパワーセ
ーブ機能が設けられている。
【０００３】代表的なパワーセーブ機能としては、シス
テムアイドル時にＣＰＵを自動的に停止させるＣＰＵス
リープモード機能、ＣＰＵを停止させるだけでなく、コ
ンピュータシステムのシステムメモリを除く他のほとん
ど全てのデバイスをパワーオフするサスペンド機能、さ
らには所定の条件下においてハードディスクのモータを
停止したり、ディスプレイを消灯するといった機能など
が知られている。
テムアイドル時にＣＰＵを自動的に停止させるＣＰＵス
リープモード機能、ＣＰＵを停止させるだけでなく、コ
ンピュータシステムのシステムメモリを除く他のほとん
ど全てのデバイスをパワーオフするサスペンド機能、さ
らには所定の条件下においてハードディスクのモータを
停止したり、ディスプレイを消灯するといった機能など
が知られている。
【０００４】ところで、最近では、システム性能の向上
のために、ディスクトップ型パーソナルコンピュータを
中心に高速ＳＲＡＭなどを使用した２次キャッシュメモ
リが多く採用され始めている。２次キャッシュメモリを
搭載したシステムでは、メインメモリアクセスのための
比較的長いメモリサイクルによるＣＰＵの待ち時間が解
消され、ＣＰＵ性能を引出すことができる。２次キャッ
シュメモリとしての使用に好適な高速ＳＲＡＭのタイプ
としては、パイプラインバーストＳＲＡＭ（以下、ＰＢ
ＳＲＡＭと称す）が知られている。ＰＢＳＲＡＭを使用
すると、通常の非同期型の高速ＳＲＡＭを用いた場合よ
りも、ＣＰＵと２次キャッシュメモリとの間のバースト
転送サイクルを著しく高速化することが出来る。
のために、ディスクトップ型パーソナルコンピュータを
中心に高速ＳＲＡＭなどを使用した２次キャッシュメモ
リが多く採用され始めている。２次キャッシュメモリを
搭載したシステムでは、メインメモリアクセスのための
比較的長いメモリサイクルによるＣＰＵの待ち時間が解
消され、ＣＰＵ性能を引出すことができる。２次キャッ
シュメモリとしての使用に好適な高速ＳＲＡＭのタイプ
としては、パイプラインバーストＳＲＡＭ（以下、ＰＢ
ＳＲＡＭと称す）が知られている。ＰＢＳＲＡＭを使用
すると、通常の非同期型の高速ＳＲＡＭを用いた場合よ
りも、ＣＰＵと２次キャッシュメモリとの間のバースト
転送サイクルを著しく高速化することが出来る。
【０００５】しかしながら、低消費電力が必要とされる
ノートブックタイプのパーソナルコンピュータにおいて
は、２次キャッシュメモリを搭載すると、動作速度が向
上する反面、バッテリー動作時間が短くなる。即ち、ス
リープモードとサスペンドモードの状態でないシステム
の通常動作モードに於いて、２次キャッシュメモリをパ
ワーセーブするための仕組みは、提供されていない。
ノートブックタイプのパーソナルコンピュータにおいて
は、２次キャッシュメモリを搭載すると、動作速度が向
上する反面、バッテリー動作時間が短くなる。即ち、ス
リープモードとサスペンドモードの状態でないシステム
の通常動作モードに於いて、２次キャッシュメモリをパ
ワーセーブするための仕組みは、提供されていない。
【０００６】従って、デスクトップ型パーソナルコンピ
ュータのみならず、低消費電力化の要求が特に厳しいノ
ートブックタイプのパーソナルコンピュータのために、
通常動作モードにおける２次キャッシュメモリのパワー
セーブを実現することが望まれている。
ュータのみならず、低消費電力化の要求が特に厳しいノ
ートブックタイプのパーソナルコンピュータのために、
通常動作モードにおける２次キャッシュメモリのパワー
セーブを実現することが望まれている。
【０００７】
【発明が解決しようとする課題】上記した従来技術の２
次キャッシュメモリでは、低消費電力化の要求が特に厳
しいノートブックタイプのパーソナルコンピュータにお
いては、より一層消費電力を低減できないという問題が
あった。
次キャッシュメモリでは、低消費電力化の要求が特に厳
しいノートブックタイプのパーソナルコンピュータにお
いては、より一層消費電力を低減できないという問題が
あった。
【０００８】そこで、この発明は上記の問題を解決する
ためになされたものであり、コンピュータシステムの通
常動作モードにおける２次キャッシュメモリのパワーセ
ーブを提供することを目的とする。
ためになされたものであり、コンピュータシステムの通
常動作モードにおける２次キャッシュメモリのパワーセ
ーブを提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、メモリにア
クセスする第１の動作サイクルと、Ｉ／Ｏデバイスにア
クセスする第２の動作サイクルを有するＣＰＵと、前記
メモリの書き込み又は読み込みデータをキャッシュする
キャッシュメモリと、前記第２の動作サイクル時、前記
キャッシュメモリを非選択状態に設定する手段とを具備
することを特徴とする。
クセスする第１の動作サイクルと、Ｉ／Ｏデバイスにア
クセスする第２の動作サイクルを有するＣＰＵと、前記
メモリの書き込み又は読み込みデータをキャッシュする
キャッシュメモリと、前記第２の動作サイクル時、前記
キャッシュメモリを非選択状態に設定する手段とを具備
することを特徴とする。
【００１０】このような構成によれば、コンピュータシ
ステムのキャッシュメモリは、ＣＰＵのアクセスの対象
が、メインメモリに対してのみキャッシュを実行するの
で、ＣＰＵのアクセスの対象が、Ｉ／Ｏデバイスの場
合、キャッシュメモリを非選択状態に設定し、キャッシ
ュメモリの消費電力を低減することが可能となる。
ステムのキャッシュメモリは、ＣＰＵのアクセスの対象
が、メインメモリに対してのみキャッシュを実行するの
で、ＣＰＵのアクセスの対象が、Ｉ／Ｏデバイスの場
合、キャッシュメモリを非選択状態に設定し、キャッシ
ュメモリの消費電力を低減することが可能となる。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の実施形態に
係わるコンピュータシステムの構成が示されている。こ
のコンピュータシステムはバッテリー駆動可能なノート
ブックタイプまたはラップトップタイプのパーソナルコ
ンピュータであり、そのシステムボード上には、ＣＰＵ
ローカルバス（以下、プロセッサバスと称す）１、ＰＣ
Ｉバス２、ＩＳＡバス３が配置され、また、ＣＰＵ１
１、ホスト−ＰＣＩブリッジ装置１２、メインメモリ１
３、２次キャッシュメモリ（以下、Ｌ２キャッシュメモ
リと称す）１４、ディスプレイコントローラ１５やハー
ドディスクドライブ１７、およびＫＢＣ１９などのＩ／
Ｏデバイス、ＰＣＩ−ＩＳＡブリッジ装置１６、ＢＩＯ
Ｓ ＲＯＭ１８などが設けられている。
実施形態を説明する。図１には、この発明の実施形態に
係わるコンピュータシステムの構成が示されている。こ
のコンピュータシステムはバッテリー駆動可能なノート
ブックタイプまたはラップトップタイプのパーソナルコ
ンピュータであり、そのシステムボード上には、ＣＰＵ
ローカルバス（以下、プロセッサバスと称す）１、ＰＣ
Ｉバス２、ＩＳＡバス３が配置され、また、ＣＰＵ１
１、ホスト−ＰＣＩブリッジ装置１２、メインメモリ１
３、２次キャッシュメモリ（以下、Ｌ２キャッシュメモ
リと称す）１４、ディスプレイコントローラ１５やハー
ドディスクドライブ１７、およびＫＢＣ１９などのＩ／
Ｏデバイス、ＰＣＩ−ＩＳＡブリッジ装置１６、ＢＩＯ
Ｓ ＲＯＭ１８などが設けられている。
【００１２】ＣＰＵ１１は、このコンピュータシステム
全体の動作制御およびデータ処理を実現するものであ
り、１次キャッシュメモリ（以下、Ｌ１キャッシュメモ
リと称す）を内蔵している。このＣＰＵ１１としては、
システム管理割り込み（以下、ＳＭＩと称す）をサポー
トするもの、例えば、米インテル社により製造販売され
ているマイクロプロセッサ“Ｐｅｎｔｉｕｍ”が使用さ
れている。
全体の動作制御およびデータ処理を実現するものであ
り、１次キャッシュメモリ（以下、Ｌ１キャッシュメモ
リと称す）を内蔵している。このＣＰＵ１１としては、
システム管理割り込み（以下、ＳＭＩと称す）をサポー
トするもの、例えば、米インテル社により製造販売され
ているマイクロプロセッサ“Ｐｅｎｔｉｕｍ”が使用さ
れている。
【００１３】本願発明の実施形態では、ＣＰＵ１１とＬ
２キャッシュメモリ１４とは、ＣＰＵローカルバス１と
は異なる信号線６１１を介して接続されている。即ち、
ＣＰＵ１１のＭ／ＩＯ信号出力端子が、信号線６１１を
介してＬ２キャッシュメモリ１４のＣＥ３信号入力端子
に接続されている。ＣＰＵ１１から出力されるＭ／ＩＯ
信号は、“Ｈｉｇｈ”の場合、ＣＰＵ１１はメモリサイ
クルを実行中であることを意味し、“Ｌｏｗ”である場
合、ＣＰＵ１１はＩ／Ｏサイクルを実行中であることを
意味する。
２キャッシュメモリ１４とは、ＣＰＵローカルバス１と
は異なる信号線６１１を介して接続されている。即ち、
ＣＰＵ１１のＭ／ＩＯ信号出力端子が、信号線６１１を
介してＬ２キャッシュメモリ１４のＣＥ３信号入力端子
に接続されている。ＣＰＵ１１から出力されるＭ／ＩＯ
信号は、“Ｈｉｇｈ”の場合、ＣＰＵ１１はメモリサイ
クルを実行中であることを意味し、“Ｌｏｗ”である場
合、ＣＰＵ１１はＩ／Ｏサイクルを実行中であることを
意味する。
【００１４】ホスト−ＰＣＩブリッジ装置１２は、プロ
セッサバス１とＰＣＩバス２とを双方向で接続するため
のブリッジＬＳＩであり、ＰＣＩバス２のバスマスタの
１つとして機能している。このホスト−ＰＣＩブリッジ
装置１２は、プロセッサバス１とＰＣＩバス２との間
で、データおよびアドレスを含むバスサイクルを双方向
で変換する機能、およびメモリバスを介してメインメモ
リ１３をアクセス制御する機能などを有している。
セッサバス１とＰＣＩバス２とを双方向で接続するため
のブリッジＬＳＩであり、ＰＣＩバス２のバスマスタの
１つとして機能している。このホスト−ＰＣＩブリッジ
装置１２は、プロセッサバス１とＰＣＩバス２との間
で、データおよびアドレスを含むバスサイクルを双方向
で変換する機能、およびメモリバスを介してメインメモ
リ１３をアクセス制御する機能などを有している。
【００１５】また、ホスト−ＰＣＩブリッジ装置１２に
は、Ｌ２キャッシュメモリ１４を制御するためのキャッ
シュメモリコントローラ１２１が内蔵されている。キャ
ッシュコントローラ１２１には、Ｌ２キャッシュメモリ
１４のキャッシュ動作を制御する回路（図示せず）と、
Ｌ２キャッシュメモリ１４のデータＲＡＭとして使用さ
れるＰＢＳＲＡＭに対するチップイネーブル信号６１２
の発生を制御するためのチップイネーブル制御情報が設
定されるＰＢＳＲＡＭ制御レジスタＲが設けられてい
る。Ｌ２キャッシュ制御回路は、キャッシュインバリデ
ッド要求に応じて、キャッシュ内容を無効化するための
キャッシュインバリデッドサイクルを実行させたり、ま
た、ＰＢＳＲＡＭ制御レジスタＲのチップイネーブル制
御情報の書き換えによるキャッシュのイネーブル／ディ
スエーブル制御を実行することが出来る。キャッシュコ
ントローラ１２１は、ＣＰＵ１４がＩ／Ｏサイクルを実
行している時、Ｌ２キャッシュメモリ１４に対するキャ
ッシュ制御は行わない。
は、Ｌ２キャッシュメモリ１４を制御するためのキャッ
シュメモリコントローラ１２１が内蔵されている。キャ
ッシュコントローラ１２１には、Ｌ２キャッシュメモリ
１４のキャッシュ動作を制御する回路（図示せず）と、
Ｌ２キャッシュメモリ１４のデータＲＡＭとして使用さ
れるＰＢＳＲＡＭに対するチップイネーブル信号６１２
の発生を制御するためのチップイネーブル制御情報が設
定されるＰＢＳＲＡＭ制御レジスタＲが設けられてい
る。Ｌ２キャッシュ制御回路は、キャッシュインバリデ
ッド要求に応じて、キャッシュ内容を無効化するための
キャッシュインバリデッドサイクルを実行させたり、ま
た、ＰＢＳＲＡＭ制御レジスタＲのチップイネーブル制
御情報の書き換えによるキャッシュのイネーブル／ディ
スエーブル制御を実行することが出来る。キャッシュコ
ントローラ１２１は、ＣＰＵ１４がＩ／Ｏサイクルを実
行している時、Ｌ２キャッシュメモリ１４に対するキャ
ッシュ制御は行わない。
【００１６】Ｌ２キャッシュメモリ１４は、メインメモ
リ１３の写しの一部を保持するためのものであり、タグ
ＲＡＭとデータＲＡＭとから構成されている。Ｌ２キャ
ッシュメモリ１４のライトポリシーはライトスルーであ
る。Ｌ２キャッシュメモリには、例えば、東芝製ＴＣ５
５Ｖ１３２５が使用されている。
リ１３の写しの一部を保持するためのものであり、タグ
ＲＡＭとデータＲＡＭとから構成されている。Ｌ２キャ
ッシュメモリ１４のライトポリシーはライトスルーであ
る。Ｌ２キャッシュメモリには、例えば、東芝製ＴＣ５
５Ｖ１３２５が使用されている。
【００１７】更に、Ｌ２キャッシュメモリ１４は、３種
類のチップイネーブル入力信号を持ち、図２に示される
通り、後述されるＳＲＡＭの動作をイネーブルする為の
論理回路が組込まれている。
類のチップイネーブル入力信号を持ち、図２に示される
通り、後述されるＳＲＡＭの動作をイネーブルする為の
論理回路が組込まれている。
【００１８】メインメモリ１３は、オペレーティングシ
ステム、デバイスドライバ、実行対象のアプリケーショ
ンプログラム、および処理データなどを格納するメモリ
デバイスであり、複数のＤＲＡＭによって構成されてい
る。このメインメモリ１３は、３２ビット幅または６４
ビット幅のデータバスを有する専用のメモリバスを介し
てホスト−ＰＣＩブリッジ装置１２に接続されている。
メモリバスのデータバスとしてはＣＰＵローカルバス１
のデータバスを利用することも出来る。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成されている。
ステム、デバイスドライバ、実行対象のアプリケーショ
ンプログラム、および処理データなどを格納するメモリ
デバイスであり、複数のＤＲＡＭによって構成されてい
る。このメインメモリ１３は、３２ビット幅または６４
ビット幅のデータバスを有する専用のメモリバスを介し
てホスト−ＰＣＩブリッジ装置１２に接続されている。
メモリバスのデータバスとしてはＣＰＵローカルバス１
のデータバスを利用することも出来る。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成されている。
【００１９】ディスプレイコントローラ１５は、ＰＣＩ
（Ｉ／Ｏ）デバイスの１つであり、内部ＬＣＤおよび外
部ＣＲＴを制御し、それらにＶＲＡＭに書き込まれた表
示データを表示する。
（Ｉ／Ｏ）デバイスの１つであり、内部ＬＣＤおよび外
部ＣＲＴを制御し、それらにＶＲＡＭに書き込まれた表
示データを表示する。
【００２０】ＰＣＩ−ＩＳＡブリッジ装置１６は、ＰＣ
Ｉバス２とＩＳＡバス３との間を繋ぐブリッジＬＳＩで
ある。ＨＤＤ１７は、オペレーティングシステムやシス
テムのデータを格納している。
Ｉバス２とＩＳＡバス３との間を繋ぐブリッジＬＳＩで
ある。ＨＤＤ１７は、オペレーティングシステムやシス
テムのデータを格納している。
【００２１】ＢＩＯＳ―ＲＯＭ１８には、システム内の
ハードウェアの初期化及びテストのためのＰＯＳＴ（Ｐ
ｏｗｅｒ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）ルーチン、オペ
レーティングシステムやアプリケーションプログラムに
対してハードウェアアクセスや、Ｌ２キャッシュメモリ
１４のイネーブル・ディスエーブルを制御するための各
種ファンクションを提供するＢＩＯＳドライバ群、およ
びディスプレイコントローラ１５を制御するためのＶＧ
Ａドライバなどが格納されている。
ハードウェアの初期化及びテストのためのＰＯＳＴ（Ｐ
ｏｗｅｒ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）ルーチン、オペ
レーティングシステムやアプリケーションプログラムに
対してハードウェアアクセスや、Ｌ２キャッシュメモリ
１４のイネーブル・ディスエーブルを制御するための各
種ファンクションを提供するＢＩＯＳドライバ群、およ
びディスプレイコントローラ１５を制御するためのＶＧ
Ａドライバなどが格納されている。
【００２２】ＰＯＳＴルーチンは、このシステムの電源
投入時に最初に実行されるプログラムであり、メインメ
モリ１３、およびシステム内の各Ｉ／Ｏデバイスのテス
ト及び初期化を実行する。この時、ＰＯＳＴは、Ｌ２キ
ャッシュメモリのイネーブル・ディスエーブルを制御す
る為に、ホスト−ＰＣＩブリッジ装置１２のＰＢＳＲＡ
Ｍ制御レジスタＲに値を設定している。
投入時に最初に実行されるプログラムであり、メインメ
モリ１３、およびシステム内の各Ｉ／Ｏデバイスのテス
ト及び初期化を実行する。この時、ＰＯＳＴは、Ｌ２キ
ャッシュメモリのイネーブル・ディスエーブルを制御す
る為に、ホスト−ＰＣＩブリッジ装置１２のＰＢＳＲＡ
Ｍ制御レジスタＲに値を設定している。
【００２３】キーボードコントローラ（ＫＢＣ）１９
は、内部キーボード、マウス、および外部キーボードの
制御を行う。図２は、Ｌ２キャッシュメモリ内のイネー
ブル信号をＳＲＡＭ（図示せず）に与えるためのチップ
選択論理回路図である。
は、内部キーボード、マウス、および外部キーボードの
制御を行う。図２は、Ｌ２キャッシュメモリ内のイネー
ブル信号をＳＲＡＭ（図示せず）に与えるためのチップ
選択論理回路図である。
【００２４】チップ選択論理回路２０は、正論理論理積
回路２１と負論理論理積２２から構成される。ＣＰＵ１
１から出力されたＭＩ／Ｏ信号は、正論理論理積回路２
１のＣＥ３入力端子に接続される。正論理論理積回路２
１の入力端子の他端には、負論理論理積回路２２の出力
信号が接続されている。正論理論理積回路２１の出力信
号は、ＳＲＡＭへのイネーブル信号として使用される。
負論理論理積回路２２のＣＥ１入力端には、ホスト−Ｐ
ＣＩブリッジ装置１２内のＰＢＳＲＡＭ制御レジスタＲ
から出力されたチップイネーブル信号６１２が接続され
ている。負論理論理積回路２２のＣＥ２入力端は、接地
されている。
回路２１と負論理論理積２２から構成される。ＣＰＵ１
１から出力されたＭＩ／Ｏ信号は、正論理論理積回路２
１のＣＥ３入力端子に接続される。正論理論理積回路２
１の入力端子の他端には、負論理論理積回路２２の出力
信号が接続されている。正論理論理積回路２１の出力信
号は、ＳＲＡＭへのイネーブル信号として使用される。
負論理論理積回路２２のＣＥ１入力端には、ホスト−Ｐ
ＣＩブリッジ装置１２内のＰＢＳＲＡＭ制御レジスタＲ
から出力されたチップイネーブル信号６１２が接続され
ている。負論理論理積回路２２のＣＥ２入力端は、接地
されている。
【００２５】図３は、Ｌ２キャッシュメモリ１４のＤＣ
電気的特性を示す図である。同図に示される通り、Ｌ２
キャッシュメモリ１４のチップ非選択状態（クロック動
作時の静的消費電流モード）にあるときは、記号Ｉｄｄ
ｓ１の静的消費電力は最大で４５ｍＡ又は３５ｍＡとな
る。Ｌ２キャッシュメモリのチップ選択状態（アイドル
状態を含む動的消費電流モード）にあるときは、記号Ｉ
ｄｄ０１又はＩｄｄ０２の動的消費電力は最大２３０ｍ
Ａ又は２１０ｍＡである。
電気的特性を示す図である。同図に示される通り、Ｌ２
キャッシュメモリ１４のチップ非選択状態（クロック動
作時の静的消費電流モード）にあるときは、記号Ｉｄｄ
ｓ１の静的消費電力は最大で４５ｍＡ又は３５ｍＡとな
る。Ｌ２キャッシュメモリのチップ選択状態（アイドル
状態を含む動的消費電流モード）にあるときは、記号Ｉ
ｄｄ０１又はＩｄｄ０２の動的消費電力は最大２３０ｍ
Ａ又は２１０ｍＡである。
【００２６】図４は、ＣＰＵ１１から出力されるＭ／Ｉ
Ｏ信号のタイミングチャートとＬ２キャッシュメモリの
状態を示す図である。システムのＰＯＳＴルーチン実行
時、システムメモリ１３に対するキャッシュ機能をイネ
ーブルとして設定する。この場合、ＰＢＳＲＡＭ制御レ
ジスタＲに所定値を書き込み、ＣＥ１入力端子にゼロレ
ベルの電位を与える。従って、Ｌ２キャッシュ１４に対
して入力するＣＥ３信号を“Ｈｉｇｈ”とした場合、Ｌ
２キャッシュ１４をチップ選択状態（Ｅｎａｂｌｅ）
に、“Ｌｏｗ”とした場合、Ｌ２キャッシュ１４をチッ
プ非選択状態（Ｄｉｓａｂｌｅ）にすることができる。
Ｏ信号のタイミングチャートとＬ２キャッシュメモリの
状態を示す図である。システムのＰＯＳＴルーチン実行
時、システムメモリ１３に対するキャッシュ機能をイネ
ーブルとして設定する。この場合、ＰＢＳＲＡＭ制御レ
ジスタＲに所定値を書き込み、ＣＥ１入力端子にゼロレ
ベルの電位を与える。従って、Ｌ２キャッシュ１４に対
して入力するＣＥ３信号を“Ｈｉｇｈ”とした場合、Ｌ
２キャッシュ１４をチップ選択状態（Ｅｎａｂｌｅ）
に、“Ｌｏｗ”とした場合、Ｌ２キャッシュ１４をチッ
プ非選択状態（Ｄｉｓａｂｌｅ）にすることができる。
【００２７】図４に示される通り、ＣＰＵ１１がメモリ
サイクルを実行している状態にある時、例えば、ＣＰＵ
１１がホスト−ＰＣＩブリッジ装置１２を介してメイン
メモリ１３にアクセスする時、Ｍ／ＩＯ信号は“Ｈｉｇ
ｈ”であり、この時、Ｌ２キャッシュメモリ１４はチッ
プ選択（通常）状態であって、動作時における通常の電
力を消費する。
サイクルを実行している状態にある時、例えば、ＣＰＵ
１１がホスト−ＰＣＩブリッジ装置１２を介してメイン
メモリ１３にアクセスする時、Ｍ／ＩＯ信号は“Ｈｉｇ
ｈ”であり、この時、Ｌ２キャッシュメモリ１４はチッ
プ選択（通常）状態であって、動作時における通常の電
力を消費する。
【００２８】一方、ＣＰＵ１１がＩ／Ｏサイクルを実行
している状態にある時、 例えば、ＣＰＵ１１がＰＣＩ
バス２に接続されたディスプレイコントローラ１５やＩ
ＳＡバス３に接続されたＨＤＤ１７やＫＢＣ１９にアク
セスする時、Ｍ／ＩＯ信号は、“Ｌｏｗ”であり、この
とき、Ｌ２キャッシュメモリ１４はチップ非選択状態で
あって、低消費電力状態となる。
している状態にある時、 例えば、ＣＰＵ１１がＰＣＩ
バス２に接続されたディスプレイコントローラ１５やＩ
ＳＡバス３に接続されたＨＤＤ１７やＫＢＣ１９にアク
セスする時、Ｍ／ＩＯ信号は、“Ｌｏｗ”であり、この
とき、Ｌ２キャッシュメモリ１４はチップ非選択状態で
あって、低消費電力状態となる。
【００２９】更に、ＣＰＵ１１がアイドル状態時、最後
のバスサイクルがＩ／Ｏサイクルであったならば、ＣＰ
Ｕ１１のＭ／ＩＯ信号はＩ／Ｏサイクルを示す状態を維
持する。従って、ＣＰＵ１１のアイドル時、Ｌ２キャッ
シュ１４をチップ非選択状態に設定されるので、低消費
電力状態となる。
のバスサイクルがＩ／Ｏサイクルであったならば、ＣＰ
Ｕ１１のＭ／ＩＯ信号はＩ／Ｏサイクルを示す状態を維
持する。従って、ＣＰＵ１１のアイドル時、Ｌ２キャッ
シュ１４をチップ非選択状態に設定されるので、低消費
電力状態となる。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、コンピュータシステムのキャッシュメモリは、ＣＰ
Ｕのアクセスの対象が、メインメモリに対してのみキャ
ッシュを実行するので、ＣＰＵのアクセスの対象が、Ｉ
／Ｏデバイスの場合、キャッシュメモリを非選択状態に
設定し、キャッシュメモリの消費電力を低減することが
可能となる。
ば、コンピュータシステムのキャッシュメモリは、ＣＰ
Ｕのアクセスの対象が、メインメモリに対してのみキャ
ッシュを実行するので、ＣＰＵのアクセスの対象が、Ｉ
／Ｏデバイスの場合、キャッシュメモリを非選択状態に
設定し、キャッシュメモリの消費電力を低減することが
可能となる。
【図１】本発明の一実施形態に係わるコンピュータシス
テムのシステム構成を示すブロック図。
テムのシステム構成を示すブロック図。
【図２】同実施形態のＬ２キャッシュメモリ内のイネー
ブル信号を発生するためのチップ選択論理回路を示す
図。
ブル信号を発生するためのチップ選択論理回路を示す
図。
【図３】同実施形態のＬ２キャッシュメモリ（ＴＣ５５
Ｖ１３２５）のＤＣ電気的特性を示す図。
Ｖ１３２５）のＤＣ電気的特性を示す図。
【図４】同実施形態のＣＰＵから出力されるＭ／ＩＯ信
号のタイミングチャートとＬ２キャッシュメモリの状態
を示す図。
号のタイミングチャートとＬ２キャッシュメモリの状態
を示す図。
１…ＣＰＵローカルバス、２…ＰＣＩバス、３…ＩＳＡ
バス、１１…ＣＰＵ、１２…ホスト−ＰＣＩブリッジ、
１３…メインメモリ、１４…Ｌ２キャッシュメモリ、１
５…ディスプレイコントローラ、１６…ＰＣＩ―ＩＳＡ
ブリッジ、１７…ＨＤＤ、１８…ＢＩＯＳ−ＲＯＭ、１
９…ＫＢＣ、２０…チップ選択論理回路、１２１…キャ
ッシュコントローラ、１２２…ＰＢＳＲＡＭ制御レジス
タ
バス、１１…ＣＰＵ、１２…ホスト−ＰＣＩブリッジ、
１３…メインメモリ、１４…Ｌ２キャッシュメモリ、１
５…ディスプレイコントローラ、１６…ＰＣＩ―ＩＳＡ
ブリッジ、１７…ＨＤＤ、１８…ＢＩＯＳ−ＲＯＭ、１
９…ＫＢＣ、２０…チップ選択論理回路、１２１…キャ
ッシュコントローラ、１２２…ＰＢＳＲＡＭ制御レジス
タ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 7/00 ３１１ Ｇ０６Ｆ 1/00 ３３２Ｚ
Claims (7)
- 【請求項１】 メモリにアクセスする第１の動作サイク
ルと、Ｉ／Ｏデバイスにアクセスする第２の動作サイク
ルを有するＣＰＵと、前記メモリの書き込み又は読み込
みデータをキャッシュするキャッシュメモリと、前記第
２の動作サイクル時、前記キャッシュメモリを非選択状
態に設定する手段とを具備することを特徴とするコンピ
ュータシステム。 - 【請求項２】 前記ＣＰＵは、前記２種類のサイクルを
示す信号を出力するＭ／ＩＯ端子を具備することを特徴
とする請求項１記載のコンピュータシステム。 - 【請求項３】 前記キャッシュメモリは、前記ＣＰＵの
Ｍ／ＩＯ端子から出力された信号が接続される第１のチ
ップイネーブル入力端子を具備することを特徴とする請
求項２記載のコンピュータシステム。 - 【請求項４】 前記キャッシュメモリは、前記キャッシ
ュメモリの動作を制御するキャッシュコントローラを有
し、前記キャッシュコントローラから出力された信号が
入力される第２のチップイネーブル端子を具備すること
を特徴とする請求項３記載のコンピュータシステム。 - 【請求項５】前記キャッシュメモリは、接地された第３
のチップイネーブル入力端子を具備することを特徴とす
る請求項４記載のコンピュータシステム。 - 【請求項６】 前記キャッシュメモリを非選択状態に設
定する手段は、前記第１のチップイネーブル入力端子と
前記第２のチップイネーブル入力端子の論理状態から前
記キャッシュメモリが選択動作されたことを示すチップ
イネーブル信号を発生するチップ選択論理回路を具備す
ることを特徴とする請求項４記載のコンピュータシステ
ム。 - 【請求項７】 メモリにアクセスする第１の動作サイク
ルとＩ／Ｏデバイスにアクセスする第２の動作サイクル
を示すＭ／ＩＯ出力端子を有するＣＰＵと、前記メモリ
の書き込み又は読み込みデータをキャッシュするキャッ
シュメモリと、前記キャッシュメモリのチップイネーブ
ル入力端子に前記Ｍ／ＩＯ出力端子から出力された信号
を接続し、前記第２の動作サイクルを示す時、前記キャ
ッシュメモリを非選択（ディスイネーブル）状態に設定
する手段とを具備することを特徴とするコンピュータシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235696A JPH1185617A (ja) | 1997-09-01 | 1997-09-01 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235696A JPH1185617A (ja) | 1997-09-01 | 1997-09-01 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185617A true JPH1185617A (ja) | 1999-03-30 |
Family
ID=16989876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235696A Pending JPH1185617A (ja) | 1997-09-01 | 1997-09-01 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794973B1 (ko) * | 2001-02-13 | 2008-01-16 | 후지쯔 가부시끼가이샤 | 캐시 메모리 시스템 |
| CN110399092A (zh) * | 2018-04-24 | 2019-11-01 | 爱思开海力士有限公司 | 存储装置以及操作存储装置的方法 |
| CN113672528A (zh) * | 2020-05-15 | 2021-11-19 | 佛山市顺德区顺达电脑厂有限公司 | 可选择开机bios之控制电路 |
-
1997
- 1997-09-01 JP JP9235696A patent/JPH1185617A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794973B1 (ko) * | 2001-02-13 | 2008-01-16 | 후지쯔 가부시끼가이샤 | 캐시 메모리 시스템 |
| CN110399092A (zh) * | 2018-04-24 | 2019-11-01 | 爱思开海力士有限公司 | 存储装置以及操作存储装置的方法 |
| CN110399092B (zh) * | 2018-04-24 | 2023-10-31 | 爱思开海力士有限公司 | 存储装置以及操作存储装置的方法 |
| CN113672528A (zh) * | 2020-05-15 | 2021-11-19 | 佛山市顺德区顺达电脑厂有限公司 | 可选择开机bios之控制电路 |
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