JPH09223068A - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH09223068A
JPH09223068A JP8028103A JP2810396A JPH09223068A JP H09223068 A JPH09223068 A JP H09223068A JP 8028103 A JP8028103 A JP 8028103A JP 2810396 A JP2810396 A JP 2810396A JP H09223068 A JPH09223068 A JP H09223068A
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JP
Japan
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signal
memory
tag
data
clock signal
Prior art date
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JP8028103A
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English (en)
Inventor
Tsukasa Shiratori
司 白鳥
Masayuki Hayakawa
誠幸 早川
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract

(57)【要約】 【課題】 この発明は、外部からの指令によらず、動作
基準クロック信号の周波数に応じてダイナミックに高速
動作又は低消費電力動作を使い分けられるキャッシュメ
モリを提供することを課題とする。 【解決手段】 この発明は、動作基準クロック信号なら
びに基準パルス発生器６から出力される基準パルス信号
に基づいて、動作基準クロック信号の周波数に応じてデ
ータメモリ２のアクセスを起動する起動信号を起動信号
生成回路７により生成し、この起動信号及びタグデータ
のヒットチェックにしたがって、動作基準クロック信号
の周波数に応じてダイナミックに低消費電力動作と高速
動作を切り替えるように構成されてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、動作基準クロッ
ク信号の周波数に基づいてダイナミックに低速動作モー
ド又は高速動作モードに切り替えられて動作するキャッ
シュメモリに関する。
【０００２】
【従来の技術】従来のｎウェイセットアソシアティブ方
式のキャッシュメモリとしては、図９に示すように構成
されたものがある。
【０００３】図９において、キャッシュメモリは、ｎウ
ェイのタグメモリ１００と、それぞれのタグメモリ１０
０に対応したデータメモリ１０１と、それぞれのタグメ
モリ１００に対応したタグ比較器１０２と、ヒット制御
回路１０３及びウェイセレクタ１０４を備え、キャッシ
ュンメモリ中に所望のデータが存在するか否かを参照検
索する場合には、図１０のタイミングチャートに示すよ
うに動作基準クロック信号に基づいて行われ、参照アド
レスの一部であるインデイクスアドレスによりｎ個のタ
グメモリ１００からタグデータが読み出され、読み出さ
れたそれぞれのタグデータと参照アドレスの一部である
タグアドレスが一致（ヒット）しているか否か（ミスヒ
ット）がタグ比較器１０２によって比較判別（ヒットチ
ェック）されてヒット制御回路１０３に与えられ、一
方、タグメモリ１００を読み出したと同一のインデック
スアドレスでｎウェイのデータメモリ１０１が読み出さ
れ、読み出されたｎ個のデータの中からヒットしたタグ
データを読み出したタグメモリ１００に対応したデータ
メモリ１０１から読み出されたデータが、ヒット制御回
路１０３から出力される比較判別結果にしたがってウェ
イセレクタ１０４により選択され、所望のデータが参照
検索される。
【０００４】このような構成において、高速動作を行お
うとした場合には、タグメモリ１００の読み出しとデー
タメモリ１０１の読み出しを同時に開始する必要があ
り、ヒットチェックに着目すると同時に読み出されるウ
ェイ０〜（ｎ−１）はタグアドレスに対して少なくとも
（ｎ−１）のミスヒットが発生するため、毎回のアクセ
スごとに少なくとも（ｎ−１）ウェイ分のデータメモリ
の読み出し動作に費やされる電力が無駄に消費されるこ
とになる。
【０００５】一方、消費電力を削減するために、タグデ
ータのヒットチェックを待ってからヒットしたウェイの
データメモリ１０１のデータを読み出す方法もあるが、
動作速度は遅くなり、高速動作を行うことはできなくな
る。
【０００６】従来では、上述した２つの方式の内、使用
用途に応じていづれか一方を固定的に使用するか、ある
いは外部からの指令によりいずれか一方を選択的に使用
していた。しかしながら、いずれの場合においても、２
つの方式が適切に使い分けられているとはいい難く、電
池等で動作する小型携帯端末やノートブックパーソナル
コンピュータ等の高速動作と低速動作時の低消費電力動
作が要求されるシステムで使用されているキャッシュメ
モリにおいては、上述した２つの方式の適切な使い分け
が必要になっていた。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来のｎウェイセットアソシアティブ方式のキャッシュ
メモリにおいては、タグメモリの読み出しとデータメモ
リの読み出しを同時に行うことによって消費電力を犠牲
にして高速動作を行う方式、又はヒットチェックが完了
した後データメモリの読み出しを行うことによって動作
速度を犠牲にして消費電力を削減する方式があった。
【０００８】しかしながら、従来では、いずれか一方の
方式が固定的に採用されていたため、キャッシュメモリ
を含むシステムの使用状態に応じて適切に使い分けられ
ていないといった不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、外部からの指
令によらず、動作基準クロック信号の周波数に応じて高
速動作又は低消費電力動作をダイナミックに使い分けら
れるキャッシュメモリを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、インデックスアドレスにし
たがってｎウェイのタグメモリから読み出されたタグデ
ータとタグアドレスを比較して、両者が一致（ヒット）
するか否か（ミスヒット）を判別し、インデックスアド
レスにしたがってｎウェイのデータメモリから読み出さ
れたデータからヒットしたタグメモリに対応したデータ
メモリから読み出されたデータを選択して出力するｎウ
ェイのセットアソシアティブ方式のキャッシュメモリに
おいて、パルス幅が前記タグメモリの読み出し時間に基
づいて設定される基準パスル信号を発生する基準パルス
発生器と、前記基準パルス発生器によって発生された基
準パルス信号のパルス幅とキャッシュメモリの動作速度
を規定する動作基準クロック信号の半周期を比較して、
動作基準クロック信号の半周期が基準パルス信号のパル
ス幅よりも長くキャッシュメモリが低速動作モードにあ
る場合には、動作基準クロック信号を所定の時間遅延さ
せてなる前記データメモリの起動信号を動作基準クロッ
ク信号の次周期に出力し、動作基準クロック信号の半周
期が基準パルス信号のパルス幅よりも短くキャッシュメ
モリが高速動作モードにある場合には、動作基準クロッ
ク信号と同等の起動信号を動作基準クロック信号の次周
期に出力する起動信号生成回路と、前記起動信号生成回
路から出力される起動信号と前記タグメモリから読み出
されたタグデータとタグアドレスの比較判別結果を受け
て、ヒットした前記タグメモリに対応した前記データメ
モリにデータの読み出しを許可するイネーブル信号を供
給するアクセス制御回路を有して構成される。
【００１１】請求項２記載の発明は、請求項１記載の発
明において、前記アクセス制御回路は、起動信号を受け
る前に比較判別結果を受けた場合には、ヒットした前記
タグメモリに対応した前記データメモリにのみイネーブ
ル信号を選択的に供給し、起動信号を受けた後に比較判
別結果を受けた場合には、すべてのウェイの前記データ
メモリにイネーブル信号を供給し、比較判別結果を受け
た時点でヒットした前記タグメモリに対応した前記デー
タメモリを除く前記データメモリへのイネーブル信号の
供給を停止してなる。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
【００１３】図１は請求項１又は２記載の発明の一実施
形態に係わるキャッシュメモリの構成を示す図である。
この発明のキャッシュメモリは、キャッシュメモリの動
作速度を規定する動作基準クロック信号の周波数に応じ
てデータの読み出しタイミングをダイナミックに決める
ようにしており、動作速度に余裕がある場合には、デー
タアクセスの開始時間をダイナミックに遅らせてタグデ
ータのヒットチェックの結果にしたがってヒットしたデ
ータメモリのみを活性化して無駄なミスウェイへのアク
セスによる電力消費を極力減らし、動作速度がタグアク
セス時間に対して余裕が無い場合には、タグメモリのア
クセスとデータメモリのアクセスを同時に行い高速性が
損なわれないようにしている。
【００１４】図１において、キャッシュメモリは、ｎウ
ェイのセットアソシアティブ方式のキャッシュメモリで
あり、インデックスアドレスにしたがってタグデータが
読み出されるｎウェイのタグメモリ１と、それぞれのタ
グメモリ１に対応して設けら、格納されたデータの読み
出しを許可するイネーブル信号を受けて読み出し動作が
可能となり、イネーブル信号の供給が停止されると読み
出し動作が停止され、インデックスアドレスにしたがっ
てデータが読み出されるｎウェイのデータメモリ２と、
それぞれのタグメモリ１に対応して設けられ、タグメモ
リ１から読み出されたそれぞれのタグデータとタグアド
レスを比較して両者が一致（ヒット）するか否か（ミス
ヒット）を比較判別（ヒットチェック）するタグ比較器
３と、それぞれのタグ比較器３の比較判別結果を受け
て、比較判別結果を出力するヒット制御回路４と、ヒッ
ト制御回路４から出力された比較判別結果にしたがっ
て、インデックスアドレスにしたがってｎウェイのデー
タメモリ２から読み出されたデータからヒットしたタグ
メモリ１に対応したデータメモリ２から読み出されたデ
ータを選択して出力するウェイセレクタ５を有してい
る。
【００１５】さらに、キャッシュメモリは、基準パルス
発生器６と、起動信号生成回路７と、アクセス制御回路
８を備えている。
【００１６】基準パルス発生器６は、パルス幅がタグメ
モリ１の読み出し時間に基づいて設定される基準パスル
信号（ＰＬＳ）を発生する。
【００１７】起動信号生成回路７は、基準パルス発生器
６によって発生された基準パルス信号とキャッシュメモ
リの動作速度を規定する動作基準クロック信号（ＣＬ
Ｋ）を受けて、基準パルス発生器６によって発生された
基準パルス信号のパルス幅と動作基準クロック信号の半
周期を比較して、動作基準クロック信号の半周期が基準
パルス信号のパルス幅よりも長くキャッシュメモリが低
速動作モードにある場合には、動作基準クロック信号の
半周期と基準パスル信号のパルス幅との差分だけ動作基
準クロック信号を遅延させてなるデータメモリ２の起動
信号を、差分を比較した周期の次の動作基準クロック信
号の周期に出力し、動作基準クロック信号の半周期が基
準パルス信号のパルス幅よりも短くキャッシュメモリが
高速動作モードにある場合には、動作基準クロック信号
と同等の起動信号を動作基準クロック信号の次の周期に
出力する。
【００１８】アクセス制御回路８は、起動信号生成回路
７から出力される起動信号とヒット制御回路４から出力
された比較判別結果を受けて、ヒットしたタグメモリ１
に対応したデータメモリ２にデータの読み出しを許可す
るイネーブル信号を供給する。
【００１９】アクセス制御回路８は、起動信号を受ける
前に比較判別結果を受けた場合には、ヒットしたタグメ
モリ１に対応したデータメモリ２にのみイネーブル信号
を選択的に供給してヒットしたデータメモリ２のみを読
み出し動作状態とし、起動信号を受けた後に比較判別結
果を受けた場合には、まずすべてのウェイのデータメモ
リ２にイネーブル信号を供給し、比較判別結果を受けた
時点でヒットしたタグメモリ１に対応したデータメモリ
２を除くデータメモリ２へのイネーブル信号の供給を停
止し、ヒットしたデータメモリ２のみを読み出し動作状
態とする。
【００２０】図２は起動信号生成回路７の具体的な一実
施形態の構成を示す図である。
【００２１】図２において、起動信号生成回路７は、基
準パルス発生器６から発生された基準パルス信号と動作
基準クロック信号（ＣＬＫ）を入力とする否定論理和
（ＮＯＲ）ゲート９と、ＮＯＲゲート９の出力（信号
Ａ）と動作基準クロック信号を入力とする論理和（Ｏ
Ｒ）ゲート１０と、ＯＲゲート１０の出力（信号Ｂ）と
動作基準クロック信号を入力とし、動作基準クロック信
号と同等又は動作基準クロック信号を遅延させてなり、
データメモリ２の読み出し動作を起動させるクロック信
号となる起動信号を出力するＤＬＬ（Delay Line Loop)
１１（又はＰＬＬ(Phase Locked Loop)を備えて構成さ
れている。
【００２２】基準パルス発生器６は、ＤＬＬ１１から出
力される起動信号の立ち下がりエッジで一定のパルス幅
の基準パルス信号を出力する。
【００２３】次に、このような構成における作用を説明
する。
【００２４】まず、動作速度が遅く、動作基準クロック
信号の周期が長く、動作基準クロック信号の半周期が基
準パルス信号のパルス幅よりもかなり長い（両者の差分
が大きい）場合の動作を説明する。
【００２５】このような場合には、起動信号は図３のタ
イミングチャートに示すように、初期状態（同図
（ａ））、移行状態（同図（ｂ））、ロック状態（同図
（ｃ））を経て生成される。
【００２６】初期状態では、動作基準クロック信号（Ｃ
ＬＫ）と信号Ｂは、図３（ａ）の矢印で示す分がずれて
おり、信号Ｂは太線で示す部分が１周期（デューティは
アンバランス）となる。ＤＬＬ１１は動作基準クロック
信号と信号Ｂの立ち上がりエッジを比較し、基準パルス
信号は起動信号（動作基準クロック信号と同等）の立ち
下がりエッジで発生され、例えばタグメモリ１の読み出
し時間にマージンを加えた時間で規定されるパルス幅の
基準パルス信号が発生される（図３（ａ））。
【００２７】移行状態では、ＤＬＬ１１が動作基準クロ
ック信号と信号Ｂとの位相を合わせるべく起動信号の位
相を変化させる。図３（ｂ）では信号Ｂが動作基準クロ
ック信号よりも早くなっているので、ＤＬＬ１１は起動
信号を遅らせるようにしている（図３（ｂ））。
【００２８】ロック状態は、起動信号の位相が遅延され
て信号Ｂの位相と動作基準クロック信号の位相とが合っ
ている状態であり、このような状態で起動信号がロック
され、動作基準クロック信号と信号Ｂとの位相が合わさ
れた周期の次の周期の起動信号の立ち上がりエッジでデ
ータメモリ２の読み出し動作が開始される（図３
（ｃ））。
【００２９】動作基準クロック信号の周波数が上昇して
動作基準クロック信号の半周期と基準パルス信号のパル
ス幅の差分が短くなった場合には、図３に示したと同様
な過程を経て起動信号が図４のタイミングチャートに示
すようにロック状態となるが、動作基準クロック信号の
半周期と基準パルス信号のパルス幅の差分が少なくなる
と、起動信号のシフト量は少なくなり、タグメモリ１の
読み出し動作を開始してからデータメモリ２の読み出し
動作を開始するまでの時間が図３に示す場合に比べて短
くなる。
【００３０】さらに動作基準クロック信号の周波数が上
昇して高速動作となり、動作基準クロック信号の半周期
が基準パルス信号のパルス幅よりも短くなった場合に
は、図５のタイミングチャートに示すように信号Ａは常
にロウレベルとなり、信号Ｂは動作基準クロック信号と
同等となり、ロック状態において起動信号は動作基準ク
ロック信号と同等となる。このような状態では、タグメ
モリ１の読み出し動作とデータメモリ２の読み出し動作
が同時に開始される。
【００３１】図６、図７及び図８は動作基準クロック信
号、上述した初期状態の基準パルス信号及び信号Ａ、信
号Ｂ、及びロック状態の起動信号とタグメモリ１の読み
出し動作ならびにデータメモリ２の読み出し動作のタイ
ミングを示す図である。
【００３２】図６は動作基準クロック信号の周波数が低
く低速動作を行っている場合のタイミングを示し、図３
に示すタイミングに対応している。
【００３３】図６において、基準パルス信号と動作基準
クロック信号との比較が行わ、基準パルス信号がハイレ
ベルの間に基準動作クロック信号が立ち上がる（次の周
期が始まる）か否かが確認され、立ち上がった場合は後
述する高速動作状態に移行され、立ち上がらない場合に
は低消費電力動作状態となり、基準パルス信号が立ち下
がってから動作基準クロック信号が立ち上がり次の周期
が開始されるまでの時間が検出されて信号Ａが生成され
る。すなわち、信号Ａが立ち上がっている時間だけデー
タメモリ２の読み出し動作の開始を遅らせることにな
る。このデータメモリ２の読み出し開始遅延時間が、図
６に示すタイミングのようにタグデータのヒットチェッ
クの終了に間に合えばデータメモリ２の読み出しはヒッ
トしたウェイの読み出しのみとなり、低消費電力動作が
実現できる。
【００３４】図７は動作基準クロック信号の周波数が上
昇して図６に示すタイミング例に比べて動作基準クロッ
ク信号と基準パルス信号との差分が少なくなっている場
合のタイミングを示し、図４に示すタイミングに対応し
ている。
【００３５】図７に示すタイミングの例は、データメモ
リ２の読み出し開始に対してタグメモリ１のヒットチェ
ックがやや間にあっていない例であり、この場合では、
データメモリ２の読み出しが動作基準クロック信号の１
サイクル内で確実に行われるようにデータメモリ２の読
み出し開始をヒットチェックより早く行っている。した
がって、全ウェイのデータメモリ２の読み出し動作が行
われる。
【００３６】しかし、データメモリ２の読み出し動作の
途中でヒットチェックが終了してヒツトウェイが決定
し、ヒット制御回路４からアクセス制御回路８にヒット
チェック結果が与えられた時点でヒットしたウェイのデ
ータメモリ２を除くデータメモリ２に供給されていたイ
ネーブル信号が停止される。これにより、ヒットしたウ
ェイのデータメモリ２のみが読み出し動作を行い、他の
データメモリ２の読み出し動作は中止される。
【００３７】したがって、このような場合は、図６に示
すようにデータメモリ２の読み出し動作を開始する際に
ヒットしたデータメモリ２のみの読み出しを行う場合に
比べては消費電力は増加するが、ミスしたタグメモリ１
に対応したデータメモリ２の読み出し動作を途中で停止
しない場合、又はタグメモリ１とデータメモリ２を同時
に読み出す場合に比べて消費電力を削減できる。
【００３８】図８は動作基準クロック信号の周波数が高
くなり高速動作を行っている場合のタイミングを示し、
図５に示すタイミングに対応している。
【００３９】図８に示すタイミングでは、動作基準クロ
ック信号の周期が基準パルス信号のパルス幅よりも短く
なり信号Ａが検出されなくなると、データメモリ２の読
み出し動作は動作基準クロック信号の立ち上がりから開
始されることになり、タグメモリ１の読み出し動作と同
時に開始される。
【００４０】このような場合には、データメモリ２の全
ウェイは同時にアクセスされることになり、消費電力的
には上述した低速動作の場合に比べて不利であるが、高
速動作は実現できる。
【００４１】このように、上記実施形態においては、動
作基準クロック信号の周期に応じてデータメモリ２の読
み出し開始時期をダイナミックに変化させているため、
低消費電力動作と高速動作を適切に使い分けることがで
きる。
【００４２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、動作基準クロック信号の周波数に応じてデ
ータメモリからデータを読み出すタイミングをダイナミ
ックに制御するようにしたので、動作基準クロック信号
の周波数が低い場合にはヒットしたデータのみを読み出
して低消費電力を達成することができ、一方、動作基準
クロック信号の周波数が高い場合にはタグデータと同時
にデータメモリからデータを読み出して高速動作を達成
することができる。
【００４３】請求項２記載の発明は、上記効果に加え
て、タグデータの比較判別結果が得られた時点でミスし
たデータメモリの読み出し動作を中止するようにしたの
で、タグデータの比較判別結果が得られる前にデータの
読み出しが行われた場合であっても消費電力の削減を図
ることができる。
【図面の簡単な説明】
【図１】請求項１又は２記載の発明の一実施形態に係る
キャッシュメモリの構成を示す図である。
【図２】図１に示す起動信号生成回路の一実施形態の構
成を示す図である。
【図３】図２に示す起動回路で起動信号が生成される過
程を示すタイミングチャートである。
【図４】動作基準クロック信号の周期がやや短い場合の
起動信号の一タイミング例を示すタイミングチャートで
ある。
【図５】動作基準クロック信号の周期が短い場合の起動
信号の一タイミング例を示すタイミングチャートであ
る。
【図６】動作基準クロック信号の周期が長い場合のアク
セスの一タイミング例を示すタイミングチャートであ
る。
【図７】動作基準クロック信号の周期がやや短い場合の
アクセスの一タイミング例を示すタイミングチャートで
ある。
【図８】動作基準クロック信号の周期が短い場合のアク
セスの一タイミング例を示すタイミングチャートであ
る。
【図９】従来のｎウェイセットアソシアティブ方式のキ
ャッシュメモリの構成を示す図である。
【図１０】図９に示す従来のキャッシュメモリのアクセ
スの一タイミング例を示すタイミングチャートである。
【符号の説明】
１ タグメモリ ２ データメモリ ３ タグ比較器 ４ ヒット制御回路 ５ ウェイセレクタ ６ 基準パルス発生器 ７ 起動信号生成回路 ８ アクセス制御回路 ９ ＮＯＲゲート １０ ＯＲゲート １１ ＤＬＬ（又はＰＬＬ）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 インデックスアドレスにしたがってｎウ
    ェイのタグメモリから読み出されたタグデータとタグア
    ドレスを比較して、両者が一致（ヒット）するか否か
    （ミスヒット）を判別し、インデックスアドレスにした
    がってｎウェイのデータメモリから読み出されたデータ
    からヒットしたタグメモリに対応したデータメモリから
    読み出されたデータを選択して出力するｎウェイのセッ
    トアソシアティブ方式のキャッシュメモリにおいて、 パルス幅が前記タグメモリの読み出し時間に基づいて設
    定される基準パスル信号を発生する基準パルス発生器
    と、 前記基準パルス発生器によって発生された基準パルス信
    号のパルス幅とキャッシュメモリの動作速度を規定する
    動作基準クロック信号の半周期を比較して、動作基準ク
    ロック信号の半周期が基準パルス信号のパルス幅よりも
    長くキャッシュメモリが低速動作モードにある場合に
    は、動作基準クロック信号を所定の時間遅延させてなる
    前記データメモリの起動信号を動作基準クロック信号の
    次周期に出力し、動作基準クロック信号の半周期が基準
    パルス信号のパルス幅よりも短くキャッシュメモリが高
    速動作モードにある場合には、動作基準クロック信号と
    同等の起動信号を動作基準クロック信号の次周期に出力
    する起動信号生成回路と、 前記起動信号生成回路から出力される起動信号と前記タ
    グメモリから読み出されたタグデータとタグアドレスの
    比較判別結果を受けて、ヒットした前記タグメモリに対
    応した前記データメモリにデータの読み出しを許可する
    イネーブル信号を供給するアクセス制御回路と有するこ
    とを特徴とするキャッシュメモリ。
  2. 【請求項２】 前記アクセス制御回路は、起動信号を受
    ける前に比較判別結果を受けた場合には、ヒットした前
    記タグメモリに対応した前記データメモリにのみイネー
    ブル信号を選択的に供給し、起動信号を受けた後に比較
    判別結果を受けた場合には、すべてのウェイの前記デー
    タメモリにイネーブル信号を供給し、比較判別結果を受
    けた時点でヒットした前記タグメモリに対応した前記デ
    ータメモリを除く前記データメモリへのイネーブル信号
    の供給を停止してなることを特徴とする請求項１記載の
    キャッシュメモリ。
JP8028103A 1996-02-15 1996-02-15 キャッシュメモリ Pending JPH09223068A (ja)

Priority Applications (2)

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JP8028103A JPH09223068A (ja) 1996-02-15 1996-02-15 キャッシュメモリ
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JP8028103A JPH09223068A (ja) 1996-02-15 1996-02-15 キャッシュメモリ

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JP (1) JPH09223068A (ja)

Cited By (8)

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