JP2661310B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2661310B2 JP2661310B2 JP2035391A JP3539190A JP2661310B2 JP 2661310 B2 JP2661310 B2 JP 2661310B2 JP 2035391 A JP2035391 A JP 2035391A JP 3539190 A JP3539190 A JP 3539190A JP 2661310 B2 JP2661310 B2 JP 2661310B2
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- Japan
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- clock
- output
- circuit
- speed
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特に複数の発
振回路を内蔵してクロック切換制御および外部メモリを
アクセスする際のアクセスサイクルタイム制御を行なう
マイクロコンピュータに関する。
振回路を内蔵してクロック切換制御および外部メモリを
アクセスする際のアクセスサイクルタイム制御を行なう
マイクロコンピュータに関する。
従来のかかるマイクロコンピュータは、一般的にLSI
チップ上にデコーダ等の論理回路やラッチ等の記憶回路
を実現する場合、スタティック構成の回路よりもダイナ
ミック構成の回路を用いた方が素子数面積の削減という
点において有利であることが知られている。このダイナ
ミック回路を使用してLSIチップの面積を小さくできる
ということはLSIチップを安価に実現できるという大き
な利点を有しているが、その反面において、ダイナミッ
ク回路の電荷の保持問題が存在している。
チップ上にデコーダ等の論理回路やラッチ等の記憶回路
を実現する場合、スタティック構成の回路よりもダイナ
ミック構成の回路を用いた方が素子数面積の削減という
点において有利であることが知られている。このダイナ
ミック回路を使用してLSIチップの面積を小さくできる
ということはLSIチップを安価に実現できるという大き
な利点を有しているが、その反面において、ダイナミッ
ク回路の電荷の保持問題が存在している。
また、最近のマイクロコンピュータは、高速処理を行
なうために、その動作周波数が数MHzから高い所では十
数MHzという高い周波数を用いている。この高い周波数
を用いる場合には、ダイナミック回路の電荷の保持抜け
問題は無視できる。しかしながら、バッテリーバックア
ップモード等の高速処理よりも低消費電力であることが
要求される場合は、数MHz等の高い周波数の発振器の他
に、低速・低消費電力動作を行なわせるための数十MHz
等の低い周波数の発振器をも内蔵したマイクロコンピュ
ータが必要である。
なうために、その動作周波数が数MHzから高い所では十
数MHzという高い周波数を用いている。この高い周波数
を用いる場合には、ダイナミック回路の電荷の保持抜け
問題は無視できる。しかしながら、バッテリーバックア
ップモード等の高速処理よりも低消費電力であることが
要求される場合は、数MHz等の高い周波数の発振器の他
に、低速・低消費電力動作を行なわせるための数十MHz
等の低い周波数の発振器をも内蔵したマイクロコンピュ
ータが必要である。
一方、外部メモリに対して命名フェッチ及びデータア
クセスが可能な外部拡張機能を内蔵したマイクロコンピ
ュータでは、安価なメモリが接続できるように、そのア
クセスタイムに応じてウェイトを挿入することが必要に
なる。この場合には、外部メモリに対するリードあるい
はライトサイクルを延長しなげればならず、結果として
マイクロコンピュータの動作速度が外部メモリのリード
あるいはライトサイクルで一時的に低下することにな
る。
クセスが可能な外部拡張機能を内蔵したマイクロコンピ
ュータでは、安価なメモリが接続できるように、そのア
クセスタイムに応じてウェイトを挿入することが必要に
なる。この場合には、外部メモリに対するリードあるい
はライトサイクルを延長しなげればならず、結果として
マイクロコンピュータの動作速度が外部メモリのリード
あるいはライトサイクルで一時的に低下することにな
る。
上述した従来の外部拡張機能および複数の発振回路を
内蔵したマイクロコンピュータの低速動作モードにおい
て、高い周波数の発振周波数で動作している時（以下、
高速動作モードと称す）と同様にウェイトが挿入される
場合、外部に対するアクセス中は実質的に動作速度を低
下させることと同等の作用を及ぼすことになる。従っ
て、ダイナミック回路の電荷の保持抜けが発生しやすく
なり、しかもマイクロコンピュータはこの電荷の保持抜
けにより誤動作を起こす可能性が高くなるという欠点が
ある。また、従来のマイクロコンピュータにおいて、ウ
ェイトを挿入する必要があるのは、高速動作モードにお
いて外部メモリのアクセスタイムがマイクロコンピュー
タの動作スピードよりも遅い場合だけであり、低速動作
モードにおいてはウェイトを挿入する必要がない。しか
るに、低速動作モードにおいてウェイトを挿入するとい
うことは、不必要にマイクロコンピュータの動作速度を
低下させているという欠点もある。
内蔵したマイクロコンピュータの低速動作モードにおい
て、高い周波数の発振周波数で動作している時（以下、
高速動作モードと称す）と同様にウェイトが挿入される
場合、外部に対するアクセス中は実質的に動作速度を低
下させることと同等の作用を及ぼすことになる。従っ
て、ダイナミック回路の電荷の保持抜けが発生しやすく
なり、しかもマイクロコンピュータはこの電荷の保持抜
けにより誤動作を起こす可能性が高くなるという欠点が
ある。また、従来のマイクロコンピュータにおいて、ウ
ェイトを挿入する必要があるのは、高速動作モードにお
いて外部メモリのアクセスタイムがマイクロコンピュー
タの動作スピードよりも遅い場合だけであり、低速動作
モードにおいてはウェイトを挿入する必要がない。しか
るに、低速動作モードにおいてウェイトを挿入するとい
うことは、不必要にマイクロコンピュータの動作速度を
低下させているという欠点もある。
本発明の目的は、かかるダイナミック回路の電荷の保
持抜けによる誤動作を防止し、更に低速動作モードにお
ける動作速度の低下を回避することのできるマイクロコ
ンピュータを提供することにある。
持抜けによる誤動作を防止し、更に低速動作モードにお
ける動作速度の低下を回避することのできるマイクロコ
ンピュータを提供することにある。
本発明のマイクロコンピュータは、メモリをアクセス
するためのアドレス情報およびリード・ライト信号を送
出する中央処理装置と、高速動作をなわせるためのクロ
ックを供給する第一の発振回路と、低速動作を行なわせ
るためのクロックを供給し且つ前記第一の発振回路から
出力されるクロックとは全く非同期なクロックを生成す
る第二の発振回路と、前記第一および第二の発振回路の
出力クロックのうちいずれか一方を選択する選択回路
と、各種のクロックおよび前記中央処理装置からの低速
動作要求信号を受けて前記選択回路を制御するクロック
切換回路と、前記選択回路で前記第二の発振回路の出力
クロックを選択したときに、前記クロック切換回路から
のクロック切換出力によりウェイト制御を無効にするウ
ェイト制御回路とを含み、前記第一または第二の発振回
路の出力クロックの選択に応じて前記ウェイト制御を有
効または無効にする切換を可能にするように構成され
る。
するためのアドレス情報およびリード・ライト信号を送
出する中央処理装置と、高速動作をなわせるためのクロ
ックを供給する第一の発振回路と、低速動作を行なわせ
るためのクロックを供給し且つ前記第一の発振回路から
出力されるクロックとは全く非同期なクロックを生成す
る第二の発振回路と、前記第一および第二の発振回路の
出力クロックのうちいずれか一方を選択する選択回路
と、各種のクロックおよび前記中央処理装置からの低速
動作要求信号を受けて前記選択回路を制御するクロック
切換回路と、前記選択回路で前記第二の発振回路の出力
クロックを選択したときに、前記クロック切換回路から
のクロック切換出力によりウェイト制御を無効にするウ
ェイト制御回路とを含み、前記第一または第二の発振回
路の出力クロックの選択に応じて前記ウェイト制御を有
効または無効にする切換を可能にするように構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すマイクロコンピュー
タのブロック図である。
タのブロック図である。
第１図に示すように、本実施例は高速クロックCKHを
発生する第一の発振器１と、低速クロックCKLを発生す
る第二の発信器２と、これら高速クロックCKHおよび低
速クロックCKLを入力しそのいずれか一方を選択して出
力MOを送出するマルチプレクサ４と、クロックφ０〜φ
３を入力し低速動作要求信号LRQを出力するとともに外
部拡張機能を内蔵した中央処理装置（CPU）７と、CPUク
ロックφ０〜φ２とCPU7からの低速駆動要求信号LRQを
受けて高速クロックCKHと低速クロックCKLとを切換える
ためのクロック切換信号SWをマルチプレクサ４等に送出
するクロック切換回路３と、CPU7からの外部メモリに対
するリードアクセスを示すステータス信号RD,ライトア
クセスを示すステータス信号WR,外部メモリに対する命
令フェッチサイクルであることを示すステータス信号FC
Hおよびマルチプレクサ４の出力MOとクロック切換回路
３の出力であるクロック切換信号SW並びにCPUクロック
φ３とを受けてクロックＷφを出力するウェイト制御回
路５と、このウェイト制御回路５の出力WOに基づきCPU
クロックφ０〜φ３を作成しCPU7等へ出力するCPUクロ
ック発生回路６とを有している。
発生する第一の発振器１と、低速クロックCKLを発生す
る第二の発信器２と、これら高速クロックCKHおよび低
速クロックCKLを入力しそのいずれか一方を選択して出
力MOを送出するマルチプレクサ４と、クロックφ０〜φ
３を入力し低速動作要求信号LRQを出力するとともに外
部拡張機能を内蔵した中央処理装置（CPU）７と、CPUク
ロックφ０〜φ２とCPU7からの低速駆動要求信号LRQを
受けて高速クロックCKHと低速クロックCKLとを切換える
ためのクロック切換信号SWをマルチプレクサ４等に送出
するクロック切換回路３と、CPU7からの外部メモリに対
するリードアクセスを示すステータス信号RD,ライトア
クセスを示すステータス信号WR,外部メモリに対する命
令フェッチサイクルであることを示すステータス信号FC
Hおよびマルチプレクサ４の出力MOとクロック切換回路
３の出力であるクロック切換信号SW並びにCPUクロック
φ３とを受けてクロックＷφを出力するウェイト制御回
路５と、このウェイト制御回路５の出力WOに基づきCPU
クロックφ０〜φ３を作成しCPU7等へ出力するCPUクロ
ック発生回路６とを有している。
このウェイト制御回路５の出力WOはマルチプレクサ４
の出力MOにウェイト制御を施した後のクロックであり、
ウェイトが挿入されない場合にはMOと全く同じ信号であ
る。このウェイト制御回路５の出力WOはCPUクロック発
生回路６に入力され、ここで例えば４相のCPUクロック
φ0,φ1,φ2,φ３が生成され、CPU7の実際の動作クロッ
クとなる。また、クロック切換回路３は、前述したよう
に、高速クロックCKH及び低速クロックCKLとCPUクロッ
クφ０〜φ２とCPU7から出力される低速動作要求信号LR
Qとを入力とし、実際のクロック切換信号SWを出力す
る。かかるクロック切換信号SWがマルチプレクサ４に入
力されると、マルチプレクサ４は高速クロックCKHある
いは低速クロックCKLの一方を選択してマルチプレクサ
出力クロックMOを出力する。ここでは、クロック切換信
号SWが“0"のときに高速クロックCKHを選択する。ま
た、このクロック切換信号SWは前述したマルチプレクサ
４の他にCPUクロックφ2,φ３と共にウェイト制御回路
５にも入力され、しかもクロック切換信号SWが“1"のと
きには、ウェイトは挿入されない。
の出力MOにウェイト制御を施した後のクロックであり、
ウェイトが挿入されない場合にはMOと全く同じ信号であ
る。このウェイト制御回路５の出力WOはCPUクロック発
生回路６に入力され、ここで例えば４相のCPUクロック
φ0,φ1,φ2,φ３が生成され、CPU7の実際の動作クロッ
クとなる。また、クロック切換回路３は、前述したよう
に、高速クロックCKH及び低速クロックCKLとCPUクロッ
クφ０〜φ２とCPU7から出力される低速動作要求信号LR
Qとを入力とし、実際のクロック切換信号SWを出力す
る。かかるクロック切換信号SWがマルチプレクサ４に入
力されると、マルチプレクサ４は高速クロックCKHある
いは低速クロックCKLの一方を選択してマルチプレクサ
出力クロックMOを出力する。ここでは、クロック切換信
号SWが“0"のときに高速クロックCKHを選択する。ま
た、このクロック切換信号SWは前述したマルチプレクサ
４の他にCPUクロックφ2,φ３と共にウェイト制御回路
５にも入力され、しかもクロック切換信号SWが“1"のと
きには、ウェイトは挿入されない。
第２図は第１図に示すクロック切換回路図であり、ま
た第３図は第２図に示すクロック切換回路の各部のタイ
ミング図である。
た第３図は第２図に示すクロック切換回路の各部のタイ
ミング図である。
第２図に示すように、かかるクロック切換回路３は、
低速クロックCKLを入力して保持し且つ高速クロックCKH
をクロック入力するとともにその出力を次段の入力に供
給する縦属接続された三段のラッチ８〜10と、これらの
ラッチ８〜10の出力により低速クロックCKLの立ち下が
りを検出する論理ゲートとしてのANDゲート11と、高速
クロックCKHと低速クロックCKLのNOR論理をとるNORゲー
ト12と、このANDゲート11の出力によりセットされるRS
フリップフロップ13と、クロックφ０とNORゲート12の
出力およびRSフリップフロップ13のＱ出力とを多入力と
するANDゲート14と、この多入力ANDゲート14の出力をク
ロック入力とし且つCPU7（第１図参照）から低速動作要
求信号LRQをラッチしクロック切換信号SWを出力するラ
ッチ15と、多入力ANDゲート14の出力によりセットされ
且つクロックφ２でリセットされるRSフリップフロップ
17と、このRSフリップフロップ17のＱ出力およびクロッ
クφ１のAND論理をとるANDゲート16とから構成される。
低速クロックCKLを入力して保持し且つ高速クロックCKH
をクロック入力するとともにその出力を次段の入力に供
給する縦属接続された三段のラッチ８〜10と、これらの
ラッチ８〜10の出力により低速クロックCKLの立ち下が
りを検出する論理ゲートとしてのANDゲート11と、高速
クロックCKHと低速クロックCKLのNOR論理をとるNORゲー
ト12と、このANDゲート11の出力によりセットされるRS
フリップフロップ13と、クロックφ０とNORゲート12の
出力およびRSフリップフロップ13のＱ出力とを多入力と
するANDゲート14と、この多入力ANDゲート14の出力をク
ロック入力とし且つCPU7（第１図参照）から低速動作要
求信号LRQをラッチしクロック切換信号SWを出力するラ
ッチ15と、多入力ANDゲート14の出力によりセットされ
且つクロックφ２でリセットされるRSフリップフロップ
17と、このRSフリップフロップ17のＱ出力およびクロッ
クφ１のAND論理をとるANDゲート16とから構成される。
また、第３図に示すように、クロック切換回路３は低
速クロックCKLの立ち下りをANDゲート11で検出し、これ
によりRSフリップフロップ13をセットする。また、低速
クロックCKLの立ち上がりをRSフリップフロップ17およ
びANDゲート16により検出すると、RSフリップフロップ1
3がリセットされ、多入力ANDゲート14の出力もオフとな
る。
速クロックCKLの立ち下りをANDゲート11で検出し、これ
によりRSフリップフロップ13をセットする。また、低速
クロックCKLの立ち上がりをRSフリップフロップ17およ
びANDゲート16により検出すると、RSフリップフロップ1
3がリセットされ、多入力ANDゲート14の出力もオフとな
る。
第４図は第１図においてウェイトが発生しないときの
クロック波形図である。
クロック波形図である。
第４図に示すように、ウェイトが発生しないときはウ
ェイト制御回路５が短絡されたのと同様になり、したが
ってマルチプレクサ４の出力MOとウェイト制御回路５の
出力WOが同一になり、クロック発生回路６から出力され
るCPUクロックφ０〜φ３は順次シフトされた繰り返し
波形となる。
ェイト制御回路５が短絡されたのと同様になり、したが
ってマルチプレクサ４の出力MOとウェイト制御回路５の
出力WOが同一になり、クロック発生回路６から出力され
るCPUクロックφ０〜φ３は順次シフトされた繰り返し
波形となる。
第５図は第１図に示すウェイト制御回路図であり、ま
た第６図は第１図においてウェイトが発生したときのウ
ェイト制御回路の各部のタイミング図である。
た第６図は第１図においてウェイトが発生したときのウ
ェイト制御回路の各部のタイミング図である。
第５図に示すように、かかるウェイト制御回路５は、
ANDゲート18,19と、ORゲート20と、多入力ANDゲート21
と、この多入力ANDゲート21の出力により、リセットさ
れるシフトレジスタ22と、多入力ANDゲート21の出力に
よりセットされたシフトレジスタ22の出力によりリセッ
トされるRSフリップフロップ23と、このRSフリップフロ
ップ23のＱ出力をラッチするラッチ24と、RSフリップフ
ロップ23のＱ出力を反転入力するとともにマルチプレク
サ４の出力MOとのAND論理をとるANDゲート25とを有して
いる。このウェイト制御回路５は、第１図にも示すよう
に、外部メモリへ供給するRD,WRおよびFCH信号を基に、
その出力MOを制御している。
ANDゲート18,19と、ORゲート20と、多入力ANDゲート21
と、この多入力ANDゲート21の出力により、リセットさ
れるシフトレジスタ22と、多入力ANDゲート21の出力に
よりセットされたシフトレジスタ22の出力によりリセッ
トされるRSフリップフロップ23と、このRSフリップフロ
ップ23のＱ出力をラッチするラッチ24と、RSフリップフ
ロップ23のＱ出力を反転入力するとともにマルチプレク
サ４の出力MOとのAND論理をとるANDゲート25とを有して
いる。このウェイト制御回路５は、第１図にも示すよう
に、外部メモリへ供給するRD,WRおよびFCH信号を基に、
その出力MOを制御している。
また、第６図に示すように、多入力ANDゲート21の立
ち上がりが検出されると、RSフリップフロップ23をセッ
トするとともにシフトレジスタ22をオフとする。一方、
シフトレジスタ22が再びアクティブにされると、RSフリ
ップフロップ23がリセットされ、ラッチ24の解除をまっ
て再びウェイト制御回路５の出力WOにはマルチプレクサ
４の出力MOと同じ波形が表われる。
ち上がりが検出されると、RSフリップフロップ23をセッ
トするとともにシフトレジスタ22をオフとする。一方、
シフトレジスタ22が再びアクティブにされると、RSフリ
ップフロップ23がリセットされ、ラッチ24の解除をまっ
て再びウェイト制御回路５の出力WOにはマルチプレクサ
４の出力MOと同じ波形が表われる。
次に、第１図乃至第６図を用い、マイクロコンピュー
タの実際の動作について説明する。ここで、本実施例の
マイクロコンピュータの基本的なタイミングであるメモ
リデータアクセスのライトタイミングとリードタイミン
グおよび命令フェッチタイミングは、それぞれφ3,φ2,
φ３に割り当てられているとする。
タの実際の動作について説明する。ここで、本実施例の
マイクロコンピュータの基本的なタイミングであるメモ
リデータアクセスのライトタイミングとリードタイミン
グおよび命令フェッチタイミングは、それぞれφ3,φ2,
φ３に割り当てられているとする。
まず、リセット状態でクロック切換信号SWは“0"であ
り、マルチプレクサ４は高速クロックCKHを選択してい
るとする。ここで、外部メモリに対するアクセスでない
場合、中央処理装置（CPU）７からは外部メモリアクセ
スのステータス信号RD,WR,FCHは出力されず、ウェイト
が発生されない。従って、この時のウェイト制御回路５
の出力WOは、第６図に示すように、マルチプレクタ４の
出力MOと全く同じクロックが出力される。一方、外部メ
モリに対してアクセスする場合ウェイトが発生するが、
このウェイトの発生方法について外部メモリのリード動
作を例にとり説明する。
り、マルチプレクサ４は高速クロックCKHを選択してい
るとする。ここで、外部メモリに対するアクセスでない
場合、中央処理装置（CPU）７からは外部メモリアクセ
スのステータス信号RD,WR,FCHは出力されず、ウェイト
が発生されない。従って、この時のウェイト制御回路５
の出力WOは、第６図に示すように、マルチプレクタ４の
出力MOと全く同じクロックが出力される。一方、外部メ
モリに対してアクセスする場合ウェイトが発生するが、
このウェイトの発生方法について外部メモリのリード動
作を例にとり説明する。
マイクロコンピュータが外部メモリに対しデータのリ
ード動作を行なおうとすると、第６図に示すように、CP
U7から外部メモリのリードアクセスのステータス信号RD
がクロックφ０のタイミングに同期して出力される。そ
して、実際のリードタイミングφ２になると、第５図に
示すウェイト制御回路５のANDゲート18及びORゲート20
の出力がアクティブになる。そして、マルチプレクサ出
力MOが“L"に立ち下がると、ANDゲート21がアクティブ
となり、RSフリップフロップ23がセットされ且つANDゲ
ート25の出力WOは“0"に固定される。一方、RSフリップ
フロップ23がセットされた次のマルチプレクサ出力MOの
立ち上がりでラッチ24がアクティブとなり、ANDゲート2
1の出力はインアクティブになる。このANDゲート21の出
力は同時にシフトレジスタ22のリセット信号ともなって
おり、ANDゲート21がアクティブのときシフトレジスタ2
2がリセットされる。また、ANDゲート21の出力がインア
クティブになると、所定幅のウェイト挿入時間を計測
し、計測終了後にRSフリップフロップ23をリセットす
る。このRSフリップフロップ23がリセットされると、AN
Dゲート25の出力WOが再び動き出し、次のCPUクロックφ
３へ進む。以上の説明では、クロック切換信号SWが“0"
として進めたが、この信号がSWが“1"のときには、AND
ゲート21は決してアクティブにならないので、ウェイト
は挿入されない。
ード動作を行なおうとすると、第６図に示すように、CP
U7から外部メモリのリードアクセスのステータス信号RD
がクロックφ０のタイミングに同期して出力される。そ
して、実際のリードタイミングφ２になると、第５図に
示すウェイト制御回路５のANDゲート18及びORゲート20
の出力がアクティブになる。そして、マルチプレクサ出
力MOが“L"に立ち下がると、ANDゲート21がアクティブ
となり、RSフリップフロップ23がセットされ且つANDゲ
ート25の出力WOは“0"に固定される。一方、RSフリップ
フロップ23がセットされた次のマルチプレクサ出力MOの
立ち上がりでラッチ24がアクティブとなり、ANDゲート2
1の出力はインアクティブになる。このANDゲート21の出
力は同時にシフトレジスタ22のリセット信号ともなって
おり、ANDゲート21がアクティブのときシフトレジスタ2
2がリセットされる。また、ANDゲート21の出力がインア
クティブになると、所定幅のウェイト挿入時間を計測
し、計測終了後にRSフリップフロップ23をリセットす
る。このRSフリップフロップ23がリセットされると、AN
Dゲート25の出力WOが再び動き出し、次のCPUクロックφ
３へ進む。以上の説明では、クロック切換信号SWが“0"
として進めたが、この信号がSWが“1"のときには、AND
ゲート21は決してアクティブにならないので、ウェイト
は挿入されない。
次に、高速クロックCKHから低速クロックCKLへ切り換
える命令を実行することにより、CPU7が低速動作要求信
号LRQを出力する場合を考える。このクロック切換回路
３は低速動作要求信号LRQから適当なタイミングでクロ
ック切換信号SWを出力する。
える命令を実行することにより、CPU7が低速動作要求信
号LRQを出力する場合を考える。このクロック切換回路
３は低速動作要求信号LRQから適当なタイミングでクロ
ック切換信号SWを出力する。
まず、第２図に示すように、ラッチ８〜10及びANDゲ
ート11により、低速クロックCKLの立ち下がりを検出す
るが、その様子は第３図のタイミングチャートで説明し
たとおりである。次に、ANDゲート11の出力がアクティ
ブになると、RSフリップフロップ13がセットされる。更
に、ANDゲート14の出力は、RSフリップフロップ13の出
力がアクティブのときで且つCPUクロックφ０が“H"、N
ORゲート12の出力が“H"（NORゲート12は高速クロックC
KH及び低速クロックCKLが共に“L"のときにアクティブ
となる）の各条件がとれた時にアクティブとなり、この
ときラッチ15の出力SWは“H"になる。一方、RSフリップ
フロップ17はANDゲート14の出力が“H"になったときに
セットされ、CPUクロックφ２でクリアされる。前述し
たRSフリップフロップ13は、RSフリップフロップ17がセ
ットされているときのCPUクロックφ１のタイミングで
クリアされる。
ート11により、低速クロックCKLの立ち下がりを検出す
るが、その様子は第３図のタイミングチャートで説明し
たとおりである。次に、ANDゲート11の出力がアクティ
ブになると、RSフリップフロップ13がセットされる。更
に、ANDゲート14の出力は、RSフリップフロップ13の出
力がアクティブのときで且つCPUクロックφ０が“H"、N
ORゲート12の出力が“H"（NORゲート12は高速クロックC
KH及び低速クロックCKLが共に“L"のときにアクティブ
となる）の各条件がとれた時にアクティブとなり、この
ときラッチ15の出力SWは“H"になる。一方、RSフリップ
フロップ17はANDゲート14の出力が“H"になったときに
セットされ、CPUクロックφ２でクリアされる。前述し
たRSフリップフロップ13は、RSフリップフロップ17がセ
ットされているときのCPUクロックφ１のタイミングで
クリアされる。
上述したクロック切換信号SWが“H"になることによ
り、マルチプレクサ４の出力MOは高速クロックCKHから
低速クロックCKLに切り換わるが、そのタイミングは、C
PUクロックがφ０で且つ高速クロックCKH及び低速クロ
ックCKLが共に“L"であるときである。尚、本実施例の
クロック切換回路３はクロック切り換えの条件として
は、まず低速クロックCKL及び高速クロックCKHが共に
“L"でなければならない。これは低速クロックCKLと高
速クロックCKHが全く非同期であるため、同期化を行な
う必要があるからである。また、もう一つのクロック切
り換え条件として、CPUクロックがφ０のときでなけれ
ばならない。すなわち、低速クロックCKL及び高速クロ
ックCKHが共に“L"であるという条件たけでは、実際に
切り換わるタイミングがCPUクロックのφ２あるいはφ
３のタイミングになる可能性があるからである。要する
に、偶然ウェイトが発生しているタイミングのCPUクロ
ックのφ２あるいはφ３に切り換わってしまうと、既に
ウェイトが発生しているので、CPUクロックφ２あるい
はφ３が延長されてしまっており且つその動作周波数は
低速クロックCKLに切り変わり、ダイナミック回路の電
荷の保持が抜ける可能性があるためである。この点、本
実施例ではクロックの切り換えタイミングがCPUクロッ
クのφ０タイミングであるので、ダイナミック回路の電
荷の保持抜けの問題を回避することができる。
り、マルチプレクサ４の出力MOは高速クロックCKHから
低速クロックCKLに切り換わるが、そのタイミングは、C
PUクロックがφ０で且つ高速クロックCKH及び低速クロ
ックCKLが共に“L"であるときである。尚、本実施例の
クロック切換回路３はクロック切り換えの条件として
は、まず低速クロックCKL及び高速クロックCKHが共に
“L"でなければならない。これは低速クロックCKLと高
速クロックCKHが全く非同期であるため、同期化を行な
う必要があるからである。また、もう一つのクロック切
り換え条件として、CPUクロックがφ０のときでなけれ
ばならない。すなわち、低速クロックCKL及び高速クロ
ックCKHが共に“L"であるという条件たけでは、実際に
切り換わるタイミングがCPUクロックのφ２あるいはφ
３のタイミングになる可能性があるからである。要する
に、偶然ウェイトが発生しているタイミングのCPUクロ
ックのφ２あるいはφ３に切り換わってしまうと、既に
ウェイトが発生しているので、CPUクロックφ２あるい
はφ３が延長されてしまっており且つその動作周波数は
低速クロックCKLに切り変わり、ダイナミック回路の電
荷の保持が抜ける可能性があるためである。この点、本
実施例ではクロックの切り換えタイミングがCPUクロッ
クのφ０タイミングであるので、ダイナミック回路の電
荷の保持抜けの問題を回避することができる。
以上説明したように、本発明のマイクロコンピュータ
は、低速動作モードにおいてウェイトを発生させないよ
うにすることにより、ダイナミック回路の電荷の保持抜
けによる誤動作を防止するとともに安価なLSIチップを
製作でき、しかも低速動作モードにおいて不必要に動作
速度を低下させることを回避できるという効果がある。
は、低速動作モードにおいてウェイトを発生させないよ
うにすることにより、ダイナミック回路の電荷の保持抜
けによる誤動作を防止するとともに安価なLSIチップを
製作でき、しかも低速動作モードにおいて不必要に動作
速度を低下させることを回避できるという効果がある。
第１図は本発明の一実施例を示すマイクロコンピュータ
のブロック図、第２図は第１図に示すクロック切換回路
図、第３図は第２図に示すクロック切換回路の各部のタ
イミング図、第４図は第１図においてウェイトが発生し
ないときのクロック波形図、第５図は第１図に示すウェ
イト制御回路図、第６図は第１図においてウェイトが発
生したときのウェイト制御回路の各部のタイミング図で
ある。 1,2……発振器、３……クロック切換回路、４……マル
チプレクサ（MPX）、５……ウェイト制御回路、６……C
PUクロック発生回路、７……中央処理装置（CPU）、CKH
……高速クロック、CKL……低速クロック、MO……マル
チプレクサ出力クロック、SW……クロック切換信号、R
D,WR,FCH……外部アクセスステータス信号、WO……ウェ
イト制御回路出力クロック、LRQ……低速動作要求信
号、φ０〜φ３……CPUクロック、８〜10,15,24……ラ
ッチ、11,12,14,16,18〜21,25……論理ゲート、13,17,2
3……RSフリップフロップ、22……シフトレジスタ。
のブロック図、第２図は第１図に示すクロック切換回路
図、第３図は第２図に示すクロック切換回路の各部のタ
イミング図、第４図は第１図においてウェイトが発生し
ないときのクロック波形図、第５図は第１図に示すウェ
イト制御回路図、第６図は第１図においてウェイトが発
生したときのウェイト制御回路の各部のタイミング図で
ある。 1,2……発振器、３……クロック切換回路、４……マル
チプレクサ（MPX）、５……ウェイト制御回路、６……C
PUクロック発生回路、７……中央処理装置（CPU）、CKH
……高速クロック、CKL……低速クロック、MO……マル
チプレクサ出力クロック、SW……クロック切換信号、R
D,WR,FCH……外部アクセスステータス信号、WO……ウェ
イト制御回路出力クロック、LRQ……低速動作要求信
号、φ０〜φ３……CPUクロック、８〜10,15,24……ラ
ッチ、11,12,14,16,18〜21,25……論理ゲート、13,17,2
3……RSフリップフロップ、22……シフトレジスタ。
Claims (1)
- 【請求項１】メモリをアクセスするためのアドレス情報
およびリード・ライト信号を送出する中央処理装置と、
高速動作を行なわせるためのクロックを供給する第一の
発振回路と、低速動作を行なわせるためのクロックを供
給し且つ前記第一の発振回路から出力されるクロックと
は全く非同期なクロックを生成する第二の発振回路と、
前記第一および第二の発振回路の出力クロックのうちい
ずれか一方を選択する選択回路と、各種のクロックおよ
び前記中央処理装置からの低速動作要求信号を受けて前
記選択回路を制御するクロック切換回路と、前記選択回
路で前記第二の発振回路の出力クロックを選択したとき
に、前記クロック切換回路からのクロック切換出力によ
りウェイト制御を無効にするウェイト制御回路とを含
み、前記第一または第二の発振回路の出力クロックの選
択に応じて前記ウェイト制御を有効または無効にする切
換を可能にすることを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035391A JP2661310B2 (ja) | 1990-02-15 | 1990-02-15 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035391A JP2661310B2 (ja) | 1990-02-15 | 1990-02-15 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238538A JPH03238538A (ja) | 1991-10-24 |
| JP2661310B2 true JP2661310B2 (ja) | 1997-10-08 |
Family
ID=12440615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035391A Expired - Lifetime JP2661310B2 (ja) | 1990-02-15 | 1990-02-15 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661310B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118123A (en) * | 1980-02-25 | 1981-09-17 | Matsushita Electric Ind Co Ltd | Microcomputer circuit |
| JPS61201362A (ja) * | 1985-03-01 | 1986-09-06 | Ricoh Co Ltd | ウエイトサイクル插入回路 |
-
1990
- 1990-02-15 JP JP2035391A patent/JP2661310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238538A (ja) | 1991-10-24 |
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