JP2002157881A

JP2002157881A - 半導体メモリ

Info

Publication number: JP2002157881A
Application number: JP2000351601A
Authority: JP
Inventors: Hiroyoshi Tomita; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2002-05-31
Anticipated expiration: 2020-11-17
Also published as: US6426909B1; JP4641094B2; US20020060940A1; KR20020038465A; KR100666014B1

Abstract

(57)【要約】【課題】本発明は、半導体メモリにおけるメモリセ
ルのリフレッシュを外部から見えることなく内部で自動
で実行することを目的とする。【解決手段】独立に動作する複数のバンクを有してい
る。リフレッシュ発生回路は、リフレッシュ要求を所定
の間隔で発生する。リフレッシュカウンタは、リフレッ
シュアドレスを生成する。保持回路は、リフレッシュア
ドレスが示す各バンク内のメモリセルについて、それぞ
れリフレッシュの完了・未完了の情報を保持する。リフ
レッシュ制御回路は、リフレッシュ要求の発生時に、保
持回路に保持された情報に基づいて、非動作中のバンク
のうち、リフレッシュが未完了のバンクをリフレッシュ
する。リフレッシュ動作は、非動作中のバンクで実行さ
れるため、リフレッシュ動作を外部から認識されること
なく自動で実行できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタからな
るメモリセルを有する半導体メモリに関し、特に、メモ
リセルのリフレッシュを内部で自動的に実行する技術に
関する。

【０００２】

【従来の技術】キャパシタからなるメモリセルを有する
半導体メモリとして、DRAMが知られている。DRAMは、メ
モリセルを小さく構成できるため高集積化に適してい
る。しかし、DRAMは、メモリセルに記憶されたデータを
保持するためにリフレッシュ動作を必要とする。また、
DRAM等の半導体メモリは、読み出し動作および書き込み
動作後に、ビット線をイコライズするプリチャージ動作
を必要とする。プリチャージ期間には、読み出し動作・
書き込み動作を実行できないため、データの入出力効率
が低下する。

【０００３】このため、近時のDRAMでは、メモリコアを
独立に動作する複数のバンクで構成し、一つのバンクの
プリチャージ期間に、他のバンクの動作を可能にするこ
とで、データの入出力効率を向上している。一方、SRAM
の使いやすさとDRAMの高集積を狙った半導体集積回路と
して、仮想SRAM（Virtually SRAM）が知られている。仮
想SRAMは、リフレッシュ用の制御回路およびDRAMと同様
のメモリコアを備えている。

【０００４】仮想SRAMは、リフレッシュ動作の時間を読
み出しサイクル、書き込みサイクルに含めることで、外
部からリフレッシュ動作を見えなくしている。仮想SRAM
の詳細は、東芝レビュー41巻3号1986年pp.227-230（株
式会社東芝）に記載されている。

【０００５】

【発明が解決しようとする課題】ところで、仮想SRAMで
は、読み出し動作・書き込み動作のサイクル時間をリフ
レッシュ動作の時間分だけ実力値より長くしなくてはな
らない。このため、アクセス時間が大幅に長くなるとい
う問題があった。

【０００６】従来と同等のサイクル時間で動作し、か
つ、リフレッシュ動作を自動的に実行するDRAMは、提案
されていない。これは、複数のバンクを有するDRAMにお
いても同様である。

【０００７】本発明の目的は、リフレッシュを外部から
見えることなく実行できる半導体メモリを提供すること
にある。特に、本発明の目的は、独立して動作可能な複
数のバンクを有する半導体メモリにおいて、リフレッシ
ュを外部から見えることなく実行することにある。

【０００８】

【課題を解決するための手段】請求項１の半導体メモリ
は、メモリセルを有し独立に動作する複数のバンクと、
リフレッシュ発生回路と、リフレッシュカウンタと、保
持回路と、リフレッシュ制御回路とを備えている。リフ
レッシュ発生回路は、メモリセルをリフレッシュするた
めのリフレッシュ要求を所定の間隔で発生する。リフレ
ッシュカウンタは、リフレッシュアドレスを生成する。
保持回路は、リフレッシュアドレスが示す各バンク内の
メモリセルについて、それぞれリフレッシュの完了・未
完了の情報を保持する。リフレッシュ制御回路は、リフ
レッシュ要求の発生時に、保持回路に保持された情報に
基づいて、非動作中のバンクのうち、リフレッシュが未
完了のバンクをリフレッシュする。すなわち、一つのリ
フレッシュアドレスについて、リフレッシュ要求毎に未
だリフレッシュされていないバンクが順次リフレッシュ
される。リフレッシュ動作は、非動作中のバンクで実行
されるため、リフレッシュ動作を外部から認識されるこ
となく実行できる。すなわち、複数のバンクを有する半
導体メモリにおいて、メモリセルのリフレッシュを内部
で自動的に実行できる。

【０００９】請求項２の半導体メモリでは、保持回路が
保持する情報が全て完了になったときに、保持回路は、
情報を全て未完了に変更し、リフレッシュカウンタは、
カウントアップされる。このため、一つのリフレッシュ
アドレスに対応する情報が保持回路に確実に保持され、
各バンクのメモリセルを確実にリフレッシュできる。請
求項３の半導体メモリでは、一つのバンクを連続してア
クセスできる最大時間の仕様は、リフレッシュ要求の発
生間隔より短く設定されている。例えば、読み出し動作
の開始と同時にリフレッシュ要求が発生し、リフレッシ
ュ動作が実行できなかった場合にも、その読み出し動作
は、次のリフレッシュ要求時までに完了する。このた
め、次のリフレッシュ要求に応じてリフレッシュ動作を
必ず実行できる。したがって、全てのバンクに対してリ
フレッシュサイクルを必ず挿入することができ、全ての
メモリセルを確実にリフレッシュできる。

【００１０】請求項４の半導体メモリは、優先回路を備
えている。優先回路は、非動作中のバンクのうち、リフ
レッシュが未完了のバンクが複数あるときに、リフレッ
シュするバンクを決める。このため、各バンクのリフレ
ッシュを競合することなく実行できる。請求項５の半導
体メモリでは、メモリセルを有し独立に動作する複数の
バンクと、リフレッシュ発生回路と、アドレス生成回路
と、複数の保持回路と、リフレッシュ制御回路とを備え
ている。リフレッシュ発生回路は、メモリセルをリフレ
ッシュするためのリフレッシュ要求を所定の間隔で発生
する。アドレス生成回路は、複数のリフレッシュアドレ
スを生成する。保持回路は、各リフレッシュアドレスが
示す各バンク内のメモリセルについて、それぞれリフレ
ッシュの完了・未完了の情報を保持する。リフレッシュ
制御回路は、リフレッシュ要求の発生時に、各保持回路
に保持された情報に基づいて、非動作中のバンクのう
ち、リフレッシュアドレスに対応するリフレッシュが未
完了のメモリセルをリフレッシュする。すなわち、複数
のリフレッシュアドレスのいずれかについて、リフレッ
シュ要求毎に、未だリフレッシュされていないバンクが
順次リフレッシュされる。リフレッシュ動作は、非動作
中のバンクで実行されるため、リフレッシュ動作を外部
から認識されることなく実行できる。すなわち、複数の
バンクを有する半導体メモリにおいて、メモリセルのリ
フレッシュを内部で自動的に実行できる。

【００１１】あるリフレッシュアドレスでリフレッシュ
すべきバンクが動作中の場合、別のリフレッシュアドレ
スで別のバンクをリフレッシュできる。この結果、一つ
のバンクについて連続してアクセスできる最大時間を長
くできる。請求項６の半導体メモリでは、アドレス生成
回路は、リフレッシュカウンタと、アドレス保持回路と
を備えている。リフレッシュカウンタは、リフレッシュ
アドレスを生成する。アドレス保持回路は、リフレッシ
ュカウンタが前回生成したリフレッシュアドレスを保持
する。このため、簡易な回路で複数のリフレッシュアド
レスを生成できる。

【００１２】請求項７の半導体メモリでは、アドレス保
持回路に対応する保持回路が保持する情報が全て完了に
なったときに、リフレッシュカウンタに対応する保持回
路は、保持している情報をアドレス保持回路に対応する
保持回路に転送し、この後、情報を全て未完了に変更す
る。リフレッシュカウンタは、現在のカウンタ値をアド
レス保持回路に転送し、この後、カウントアップされ
る。このため、複数のリフレッシュアドレスを使用し
て、複数のバンクをリフレッシュする場合にも、保持回
路が保持する情報と、リフレッシュアドレスとを常に対
応させることができ、各バンクのメモリセルを確実にリ
フレッシュできる。

【００１３】請求項８の半導体メモリでは、一つのバン
クを連続してアクセスできる最大時間の仕様は、“（リ
フレッシュ要求の発生間隔）×（バンクの数）×（保持
回路の数−１）”より短く設定されている。一つ目の保
持回路で未完了を示すバンクが動作中の場合、二つ目以
降の保持回路（別のリフレッシュアドレス）で未完了を
示す複数のバンクをリフレッシュできる。

【００１４】上記最大時間の仕様を、リフレッシュ要求
の発生間隔に“（バンクの数）×（２つ目以降の保持回
路の数）”を乗じた時間より短くすることで、全てのリ
フレッシュ要求に対応して、いずれかのバンクを必ずリ
フレッシュできる。すなわち、一つのバンクを連続して
アクセスできる最大時間を長くしても、全てのメモリセ
ルを確実にリフレッシュできる。

【００１５】請求項９の半導体メモリでは、優先回路を
備えている。優先回路は、非動作中のバンクのうち、リ
フレッシュアドレスに対応するリフレッシュが未完了の
メモリセルが複数あるときに、リフレッシュするバンク
を決める。このため、複数のリフレッシュアドレスが生
成される場合においても、リフレッシュを競合すること
なく実行できる。

【００１６】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。各図面において太線で示した信号線
は、複数本で構成されていることを示している。また、
太線が接続されたブロックの一部は、複数の回路で構成
されている。図１は、本発明の半導体メモリの第１の実
施形態を示している。この実施形態は、請求項１ないし
請求項４に対応している。

【００１７】この半導体メモリは、シリコン基板上にCM
OSプロセスを使用して64ＭビットSDRAM（Synchronous D
RAM）１０として形成されている。このSDRAM１０は、主
に民生機器向けに設計されており、最大クロック周波数
は、20ＭＨｚである。SDRAM１０は、使い勝手を良くす
るために、メモリセルのリフレッシュをバンク毎に自動
的に実行する機能を有している。このため、ユーザは、
リフレッシュを全く考慮することなく、SDRAMを搭載す
るシステム基板を設計できる。

【００１８】SDRAM１０は、コマンドデコーダ１２、状
態レジスタ１４、リフレッシュ発生回路１６、リフレッ
シュ制御回路１８、リフレッシュカウンタ２０、および
４つのバンクBK0-BK3を有している。コマンドデコーダ
１２は、外部からのコマンド信号CMDを受け、コマンド
を解析し、アクティブ信号ACT、読み出し信号RD、書き
込み信号WR、およびプリチャージ信号PRE等を出力して
いる。状態レジスタ１４は、アクティブ信号ACT、プリ
チャージ信号PRE、および外部からのバンクアドレスBA
を受け、バンクBK0-BK3の状態をそれぞれ示す状態信号S
T0〜ST3を出力している。バンクBK0〜BK3は、状態信号S
T0〜ST3が低レベルのときに、リフレッシュが可能な状
態になっている。具体的には、バンクBK0（またはBK1〜
BK3）に対応する状態信号ST0（ST1〜ST3）は、アクティ
ブコマンドが供給され、バンクBK0（またはBK1〜BK3）
が活性化された後、プリチャージコマンドが供給されプ
リチャージ動作が実行されるまで高レベルにされてい
る。なお、全ての信号名の末尾の数字０〜３は、それぞ
れバンクの番号に対応する。

【００１９】リフレッシュ発生回路１６は、オシレータ
を内蔵しており、所定の周期でリフレッシュ要求信号RE
FRQを発生する。リフレッシュ制御回路１８は、リフレ
ッシュ要求信号REFRQおよび状態信号ST0〜ST3を受け、
カウントアップ信号UP、遅延リフレッシュ信号REFD、お
よび選択信号SEL0〜SEL3を出力している。リフレッシュ
カウンタ２０は、カウントアップ信号UPおよび遅延リフ
レッシュ信号REFDを受け、メモリセルをリフレッシュす
るリフレッシュアドレスREFADを出力している。

【００２０】バンクBK0〜BK3は、複数のメモリセル、ア
ドレスデコーダ、およびセンスアンプ等を有している。
バンクBK0〜BK3は、リフレッシュアドレスREFADと、バ
ンクアドレスBA、外部からのアドレスAD（行アドレスRA
D、列アドレスCAD）とを受けている。バンクBK0〜BK3
は、それぞれ高レベルの選択信号SEL0〜SEL3を受けたと
きに、リフレッシュ動作を実行する。この実施形態で
は、１回のリフレッシュ要求に対して、選択信号SEL0〜
SEL3のいずれかが活性化され、バンクBK0〜BK3のいずれ
かがリフレッシュされる。

【００２１】この実施形態では、１回のリフレッシュ要
求に応じて1024のメモリセルがリフレッシュされる。64
Ｍ個のメモリセルを全てリフレッシュするために、64ｋ
回のリフレッシュ要求が必要である。また、メモリセル
は、最大64msの期間データを保持できるように形成され
ている。したがって、64msの間に64ｋ回のリフレッシュ
が必要であり、リフレッシュ要求の発生間隔は、976ns
以下にしなくてはならない。リフレッシュ要求信号REFR
Qの発生間隔は、リフレッシュ発生回路１６のオシレー
タの周期で決められている。このため、この実施形態で
は、製造プロセス、電圧変化、温度変化を考慮して、リ
フレッシュ要求信号REFRQの発生間隔を510nsにしてい
る。そして、後述するように、リフレッシュ要求が４回
発生する期間（2040ns）にバンクBK0〜BK3が１回ずつリ
フレッシュされる。

【００２２】図２は、リフレッシュ制御回路１８および
リフレッシュカウンタ２０の詳細を示している。リフレ
ッシュ制御回路１８は、リフレッシュの起動回路２２、
保持回路２４、優先回路２６、状態取込回路２８、バン
ク選択回路３０を有している。起動回路２２は、リフレ
ッシュ要求信号REFRQを保持するラッチを有しており、
バンクBK0〜BK3のいずれかがリフレッシュ可能なときに
リフレッシュ開始信号REFSを出力する。

【００２３】保持回路２４は、リフレッシュ開始信号RE
FSおよび優先回路２６からのセット信号SET0〜SET3を受
け、完了信号CMP0〜CMP3およびカウントアップ信号UPを
出力している。優先回路２６は、完了信号CMP0〜CMP3、
状態ラッチ信号STL0〜STL3、/STL0〜/STL3、およびリフ
レッシュパルスREFPを受け、セット信号SET0〜SET3およ
び選択信号SE0〜SE3を出力している。

【００２４】状態取込回路２８は、４つのラッチ２８ａ
と、遅延回路２８ｂと、パルス発生回路２８ｃとを有し
ている。ラッチ２８ａは、リフレッシュ開始信号REFSの
立ち上がりエッジに同期してそれぞれ状態信号ST0〜ST3
を取り込み、取り込んだ信号を状態ラッチ信号STL0〜ST
L3として出力する。状態ラッチ信号STL0〜STL3、および
これ等信号を反転した状態ラッチ信号/STL0〜/STL3は、
優先回路２６に出力されている。遅延回路２８ｂは、リ
フレッシュ開始信号REFSを所定時間遅延させ、遅延リフ
レッシュ信号REFDとして出力する。パルス発生回路２８
ｃは、遅延リフレッシュ信号REFDの立ち下がりエッジに
同期してリフレッシュパルスREFPを生成する。

【００２５】バンク選択回路３０は、４つのラッチ３０
ａを有している。ラッチ３０ａは、遅延リフレッシュ信
号REFDの立ち上がりエッジに同期してそれぞれ選択信号
SE0〜SE3を取り込み、取り込んだ信号を選択信号SEL0〜
SEL3として出力している。リフレッシュカウンタ２０
は、カウントアップ信号UPの立ち上がりエッジを受けて
カウントアップするカウンタ２０ａと、カウンタ２０ａ
が出力するカウンタ値を遅延リフレッシュ信号REFDの立
ち上がりエッジに同期して取り込み、取り込んだ信号を
リフレッシュアドレスREFADとして出力するラッチ２０
ｂとを有している。

【００２６】図３は保持回路２４の詳細を示している。
保持回路２４は、RSフリップフロップ２４ａと、CMOS伝
達ゲート２４ｂと、ANDゲート２４ｃと、パルス発生回
路２４ｄとを有している。RSフリップフロップ２４ａ
は、セット端子Ｓでセット信号SET0〜SET3を受けたと
き、それぞれ完了信号CM0〜CM3を高レベルにし、リセッ
ト端子Ｒでカウントアップ信号UPを受けたとき、それぞ
れ完了信号CM0〜CM3を低レベルにする。CMOS伝達ゲート
２４ｂは、高レベルのリフレッシュ開始信号REFSを受け
てオンし、完了信号CM0〜CM3をそれぞれ完了信号CMP0〜
CMP3として伝達する。ANDゲート２４ｃは、完了信号CM0
〜CM3が全て高レベルのときに、完了信号CMPを高レベル
にする。パルス発生回路２４ｄは、完了信号CMPの立ち
上がりエッジを受けて、カウントアップ信号UP（高レベ
ルのパルス）を発生する。

【００２７】図４は、優先回路２６の詳細を示してい
る。優先回路２６は、選択信号SE0〜SE3をそれぞれ出力
するANDゲート２６ａ、２６ｂ、２６ｃ、２６ｄと、セ
ット信号SET0〜SET3をそれぞれ出力する４つのANDゲー
ト２６ｅとを有している。ANDゲート２６ａは、完了信
号CMP0が低レベルで、状態ラッチ信号/STL0が高レベル
のときに選択信号SE0を活性化する。すなわち、選択信
号SE0は、リフレッシュアドレスREFADに対応するバンク
BK0のリフレッシュが完了されておらず、かつ、バンクB
K0が非動作中のときに活性化される。

【００２８】ANDゲート２６ｂは、完了信号CMP1が低レ
ベルで、状態ラッチ信号/STL1が高レベルで、完了信号C
MP0、状態ラッチ信号STL0のいずれかが高レベルのとき
に、選択信号SE1を活性化する。すなわち、選択信号SE1
は、リフレッシュアドレスREFADに対応するバンクBK1の
リフレッシュが完了されておらず、バンクBK1が非動作
中で、バンクBK0がリフレッシュを完了しているか、動
作中のときに活性化される。

【００２９】ANDゲート２６ｃは、完了信号CMP2が低レ
ベルで、状態ラッチ信号/STL2が高レベルで、完了信号C
MP0、状態ラッチ信号STL0のいずれかが高レベルで、完
了信号CMP1、状態ラッチ信号STL1のいずれかが高レベル
のときに、選択信号SE2を活性化する。すなわち、選択
信号SE2は、リフレッシュアドレスREFADに対応するバン
クBK2のリフレッシュが完了されておらず、バンクBK2が
非動作中で、バンクBK0、BK1のリフレッシュが完了して
いるか、動作中のときに活性化される。

【００３０】ANDゲート２６ｄは、完了信号CMP3が低レ
ベルで、状態ラッチ信号/STL3が高レベルで、完了信号C
MP0、状態ラッチ信号STL0のいずれかが高レベルで、完
了信号CMP1、状態ラッチ信号STL1のいずれかが高レベル
で、完了信号CMP2、状態ラッチ信号STL2のいずれかが高
レベルのときに、選択信号SE3を活性化する。すなわ
ち、選択信号SE3は、リフレッシュアドレスREFADに対応
するバンクBK3のリフレッシュが完了されておらず、バ
ンクBK3が非動作中で、バンクBK0〜BK2がリフレッシュ
を完了しているか、動作中のときに活性化される。

【００３１】この結果、バンクBK0〜BK3が全て非動作中
で、リフレッシュが未完了のとき、バンクBK0、BK1、BK
2、BK3の順で優先度が高くなる。図５は、上述したSDRA
M１０のリフレッシュ動作の概要を示している。図にお
いて、長円で囲った“REF”および四角で囲った“REF”
は、それぞれ、リフレッシュアドレスREFADが“０”お
よび“１”のリフレッシュ動作を示している。図中の
“Ａ”、“Ｒ”、“Ｐ”は、それぞれアクティブコマン
ド、読み出しコマンド、プリチャージコマンドの供給を
示している。

【００３２】この例では、SDRAM１０は、バンクBK0〜BK
3に対して、それぞれアクティブコマンド、２回の読み
出しコマンド、およびプリチャージコマンドを受け、順
次、バースト読み出し動作を実行する。例えば、350ns
に供給された読み出しコマンドに基づくバースト読み出
し動作中に、バンクBK1のアクティブコマンドおよび読
み出しコマンドが供給される。バースト長は“４”に設
定されており、１回の読み出しコマンドの供給により、
４つのデータが出力される。換言すれば、読み出しコマ
ンドは、４クロック毎に供給可能である。

【００３３】タイミング図の始まりにおいて、バンクBK
1、BK3のリフレッシュアドレスREFAD（＝０）に対応す
るリフレッシュは完了している。このため、図３に示し
た完了信号CM1、CM3は、高レベルに変化している。SDRA
M１０のtRAS（/RAS active time）の最大時間（タイミ
ング仕様）は、フレッシュ要求信号REFRQの発生間隔よ
り短く、500nsにされている。tRASは、アクティブコマ
ンドの受け付け後、プリチャージコマンドを受け付ける
までの時間であり、ワード線を選択した状態で連続して
読み書き動作が可能な時間である。このため、例えば、
アクティブコマンドの供給と同時にリフレッシュ要求が
発生し、リフレッシュ動作が実行できなかった場合に
も、その読み出し動作は、次のリフレッシュ要求時まで
に完了する。このため、次のリフレッシュ要求に応じて
そのバンクのリフレッシュ動作を必ず実行できる。

【００３４】まず、バンクBK0の読み出し動作中にリフ
レッシュ要求信号REFRQが発生する（図５（ａ））。図
２に示した起動回路２２は、リフレッシュ要求信号REFR
Qを受け、リフレッシュが完了していないバンクのうち
バンクBK2がリフレッシュ可能と判断し、リフレッシュ
開始信号REFSを活性化する。ここで、もしバンクBK0、B
K2がともにアクティブのとき、起動回路２２は、リフレ
ッシュ要求を保持し、バンクBK0、BK2のいずれかが非ア
クティブ状態になったときリフレッシュ開始信号REFSを
活性化する。

【００３５】図４に示した優先回路２６は、完了信号CM
P0〜CMP3、状態ラッチ信号STL0〜STL3、/STL0〜STL3に
基づいて、選択信号SE2を活性化する。高レベルの選択
信号SE2は、選択信号SEL2としてバンクBK2に伝達され、
バンクBK2のリフレッシュ動作が実行される。（図５
（ｂ））。この後、バンクBK0、BK1は活性化されてい
る。次のリフレッシュ要求信号REFRQが活性化される
と、起動回路２２は、リフレッシュが完了していないバ
ンクのうちバンクBK0がリフレッシュ可能と判断し、リ
フレッシュ開始信号REFSを活性化する（図５（ｃ））。
そして、バンクBK0のリフレッシュ動作が実行される。
（図５（ｄ））。バンクBK0のリフレッシュにより、リ
フレッシュアドレスREFAD（＝０）について全てのバン
クBK0〜BK3のリフレッシュが完了する。図３に示した保
持回路２４は、RSフリップフロップ２４ａを全てセット
し、カウントアップ信号UPを出力する。図２に示したリ
フレッシュカウンタ２０は、カウントアップ信号UPを受
け、カウンタ値を進め、リフレッシュアドレスREFADを
“１”にする（図５（ｅ））。

【００３６】この後、リフレッシュ要求信号REFRQが発
生する毎に、リフレッシュアドレスREFAD（＝１）に対
応するバンクBK0〜BK3のリフレッシュ動作が順次実行さ
れる（図５（ｆ）、（ｇ）、（ｈ））。このように、SD
RAM１０は、外部から供給されるコマンドとは無関係に
内部回路を制御し、リフレッシュ動作を実行する。すな
わち、リフレッシュ動作は、外部から認識されることな
く実行される。

【００３７】図６は、図５に示したタイミングのうち、
200ns〜1000nsの期間におけるリフレッシュ制御回路１
８の動作を示している。まず、リフレッシュ要求信号RE
FRQに基づいてリフレッシュ開始信号REFSが活性化され
る（図６（ａ））。このとき、バンクBK0は活性化され
ており、状態信号ST0は高レベルになっている。図２に
示した状態取込回路２８のラッチ２８ａは、リフレッシ
ュ開始信号REFSの立ち上がりエッジに同期して高レベル
の状態信号ST0を取り込み、状態ラッチ信号STL0を高レ
ベルにする（図６（ｂ））。

【００３８】保持回路２４は、リフレッシュの完了した
バンクBK1、BK3に対応するRSフリップフロップ２２ａを
セットしており、完了信号CM0〜CM3をそれぞれ低レベ
ル、高レベル、低レベル、高レベルにしている（図６
（ｃ））。保持回路２４のCMOS伝達ゲート２４ｂは、リ
フレッシュ開始信号REFSの活性化によりオンし、完了信
号CM0〜CM3を完了信号CMP0〜CMP3として出力する（図示
せず）。すなわち、完了信号CMP0、CMP2は低レベル、完
了信号CMP1、CMP3は高レベルになる。

【００３９】図４に示した優先回路２６のANDゲート２
６ａは、低レベルの状態ラッチ信号/STL0により非活性
化される。ANDゲート２６ｂ、２６ｄは、それぞれ高レ
ベルの完了信号CMP1、CMP3により非活性化される。AND
ゲート２６ｃは、高レベルの状態ラッチ信号STL0（バン
クBK0のアクティブに基づく）、高レベルの完了信号CMP
1（バンクBK1のリフレッシュ完了に基づく）、低レベル
の完了信号（バンクBK2のリフレッシュ未完了に基づ
く）、および高レベルの状態ラッチ信号/STL2（バンクB
K2の非アクティブに基づく）により、選択信号SE2を活
性化する（図６（ｄ））。すなわち、バンクBK0は動作
中、BK1はリフレッシュを完了しているため、その次に
優先度の高いバンクBK2がリフレッシュされる。

【００４０】状態取込回路２８の遅延回路２８ｂは、リ
フレッシュ開始信号REFSから所定時間遅れて遅延リフレ
ッシュ信号REFDを活性化する（図６（ｅ））。状態取込
回路２８のパルス発生回路２８ｃは、遅延リフレッシュ
信号REFDの立ち下がりエッジに同期してリフレッシュパ
ルスREFPを生成する（図６（ｆ））。図２に示したバン
ク選択回路３０は、遅延リフレッシュ信号REFDの立ち上
がりエッジに同期して選択信号SEL2を活性化し、選択信
号SEL1を非活性化する（図６（ｇ））。そして、リフレ
ッシュアドレスREFAD（＝０）に対応するバンクBK2のリ
フレッシュ動作が実行される。バンクBK2がリフレッシ
ュされている期間、状態信号ST2は高レベルになる（図
６（ｈ））。

【００４１】バンクBK2に対応するANDゲート２６ｅは、
選択信号SE2の活性化を受け、リフレッシュパルスREFP
が高レベルの期間にセット信号SET2を高レベルに変化す
る（図６（ｉ））。バンクBK2に対応する保持回路２４
のRSフリップフロップ２４ａは、セット信号SET2の活性
化に同期してセットされ、完了信号CM2を高レベルにす
る（図６（ｊ））。状態信号ST0は、バンクBK0のプリチ
ャージ動作が完了したときに低レベルに変化する（図６
（ｋ））。

【００４２】次のリフレッシュ要求信号REFRQが発生
し、リフレッシュ開始信号REFSが活性化される（図６
（ｌ））。状態取込回路２８のラッチ２８ａは、リフレ
ッシュ開始信号REFSの立ち上がりエッジに同期して低レ
ベルの状態信号ST0を取り込み、状態ラッチ信号STL0を
低レベルにする（図６（ｍ））。優先回路２６のANDゲ
ート２６ａは、低レベルの完了信号CMP0および高レベル
の状態ラッチ信号/STL0（信号STL0の反転論理）を受
け、選択信号SE0を高レベルに変化する（図６
（ｎ））。すなわち、最も優先度の高いバンクBK0が、
非動作中で、リフレッシュが未完了のため、リフレッシ
ュされる。

【００４３】上述と同様に、遅延リフレッシュ信号REFD
およびリフレッシュパルスREFPが生成される（図６
（ｏ））。バンク選択回路３０は、遅延リフレッシュ信
号REFDの立ち上がりエッジに同期して選択信号SEL0を活
性化し、選択信号SEL2を非活性化する（図６（ｐ））。
そして、リフレッシュアドレスREFAD（＝０）に対応す
るバンクBK2のリフレッシュ動作が実行される。バンクB
K2がリフレッシュされている期間、状態信号ST0は高レ
ベルになる（図６（ｑ））。

【００４４】バンクBK0に対応するANDゲート２６ｅは、
選択信号SE0の活性化を受け、リフレッシュパルスREFP
が高レベルの期間にセット信号SET0を高レベルに変化す
る（図６（ｒ））。バンクBK0に対応するRSフリップフ
ロップ２４ａは、セット信号SET0の活性化に同期してセ
ットされ、完了信号CM0を高レベルに変化させる（図６
（ｓ））。保持回路２４のANDゲート２４ｃは、高レベ
ルの完了信号CM0〜CM3を受け、完了信号CMPを高レベル
に変化させる（図６（ｔ））。

【００４５】保持回路２４のパルス生成回路２４ｄは、
完了信号CMPの立ち上がりエッジに同期してカウントア
ップ信号UP（高レベルのパルス信号）を生成する（図６
（ｕ））。RSフリップフロップ２４ａは、カウントアッ
プ信号UPを受けてリセットされ、完了信号CM0〜CM3を低
レベルに変化させる（図６（ｖ））。リフレッシュカウ
ンタ２０は、カウントアップ信号UPを受けてカウントア
ップし、リフレッシュアドレスREFADを“１”にする
（図６（ｗ））。

【００４６】リフレッシュカウンタ２０のカウントアッ
プに同期して保持回路２４が初期化（全て未完了の情報
に変更）されるため、同じリフレッシュアドレスREFAD
で２回リフレッシュしたり、リフレッシュが実行されな
いといった不具合が防止される。以上、この実施形態で
は、バンクBK0〜BK3について、それぞれリフレッシュの
完了・未完了の情報を保持し、リフレッシュ要求の発生
時に、保持された情報に基づいて、非動作中のバンクの
うち、リフレッシュが未完了のバンクをリフレッシュし
た。非動作中のバンクを狙ってリフレッシュを実行する
ため、リフレッシュ動作を外部から認識されることなく
実行できる。すなわち、メモリセルのリフレッシュを内
部で自動的に実行できる。

【００４７】保持回路２４のラッチ２４ａが全てセット
されたことに基づいて、リフレッシュカウンタ２０をカ
ウントアップした。このため、一つのリフレッシュアド
レスREFADに対応するバンクBK0〜BK3のメモリセルを確
実にリフレッシュできる。tRASの最大時間（仕様）を、
リフレッシュ要求の発生間隔より短く設定した。このた
め、全てのバンクBK0〜BK3に対してリフレッシュサイク
ルを必ず挿入することができ、全てのメモリセルを確実
にリフレッシュできる。

【００４８】リフレッシュ可能なバンクが複数あるとき
に、リフレッシュするバンクを決める優先回路２６を形
成した。このため、バンクBK0〜BK3のリフレッシュを競
合することなく実行できる。図７は、本発明の半導体メ
モリの第２の実施形態を示している。この実施形態は、
請求項５ないし請求項９に対応している。第１の実施形
態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付け、これ等回路・信号についての詳
細な説明は省略する。

【００４９】この実施形態では、リフレッシュ制御回路
３２が第１の実施形態のリフレッシュ制御回路１８と相
違している。その他の構成は、第１の実施形態と同一で
ある。すなわち、本実施形態の半導体メモリは、４つの
バンクBK0〜BK3を有し、最大クロック周波数が２０ＭＨ
ｚの６４ＭビットSDRAM（Synchronous DRAM）として形
成されている。リフレッシュ要求信号REFRQの発生間隔
は、510nsにされている。

【００５０】リフレッシュ制御回路３２は、第１の実施
形態と同一の起動回路２２、状態取込回路２８、バンク
選択回路３０と、第１保持回路３４、第２保持回路３
６、第１優先回路３８、第２優先回路４０、リフレッシ
ュカウンタ４２とを有している。起動回路２２および状
態取込回路２８に入出力される信号は、第１の実施形態
と同一である。バンク選択回路３０に入出力される信号
は、第１優先回路３８からの選択信号SE10〜SE13と第２
優先回路４０からの選択信号SE20〜SE23とのOR論理が入
力されることを除き、第１の実施形態と同一である。

【００５１】第１保持回路３４は、リフレッシュ開始信
号REFS、第１優先回路３８からのセット信号SET10〜SET
13、および第２保持回路３６からの完了信号CMP20〜CMP
23を受け、完了信号CMP10〜CMP13およびカウントアップ
信号UPを出力している。第２保持回路３６は、リフレッ
シュ開始信号REFS、第１優先回路３８からのカウントア
ップ信号UP、および第２優先回路４０からのセット信号
SET20〜SET23を受け、完了信号CMP20〜CMP23を出力して
いる。

【００５２】第１優先回路３８は、完了信号CMP10〜CMP
13、状態ラッチ信号STL0〜STL3、/STL0〜/STL3、および
リフレッシュパルスREFPを受け、セット信号SET10〜SET
13、選択信号SE10〜SE13、アドレス選択信号ASEL1、お
よび許可信号PER0〜PER3を出力している。第２優先回路
４０は、完了信号CMP20〜CMP23、状態ラッチ信号STL0〜
STL3、/STL0〜/STL3、およびリフレッシュパルスREFPを
受け、セット信号SET20〜SET23、選択信号SE20〜SE23、
およびアドレス選択信号ASEL2を出力している。

【００５３】図８は、第１保持回路３４の詳細を示して
いる。第１保持回路３４は、第１の実施形態の保持回路
２４のRSフリップフロップ２４ａの代わりにセット端子
Ｓ付きのラッチ３４ａを有している。ラッチ３４ａを除
く構成は、保持回路２４と同一である。ラッチ３４ａ
は、カウントアップ信号UPの立ち上がりエッジに同期し
て、それぞれ完了信号CMP20〜CMP23を取り込み、取り込
んだ信号を完了信号CM10〜CM13として出力している。ラ
ッチ３４ａは、それぞれセット端子Ｓでセット信号SET1
0〜SET13を受けたときに、完了信号CM10〜CM13を高レベ
ルにする。CMOS伝達ゲート２４ｂは、高レベルのリフレ
ッシュ開始信号REFSを受けてオンし、完了信号CM10〜CM
13をそれぞれ完了信号CMP10〜CMP13として伝達する。

【００５４】図９は第２保持回路３６の詳細を示してい
る。第２保持回路３６は、各バンクBK0〜BK3に対応する
セット端子Ｓ付きのラッチ３６ａと、CMOS伝達ゲート２
４ｂとを有している。ラッチ３６ａは、カウントアップ
信号UPの立ち上がりエッジに同期して、それぞれ完了信
号CM20〜CM23を低レベルにし、セット端子Ｓでセット信
号SET10〜SET13を受けたときに、完了信号CM20〜CM23を
高レベルにする。CMOS伝達ゲート２４ｂは、高レベルの
リフレッシュ開始信号REFSを受けてオンし、完了信号CM
20〜CM23をそれぞれ完了信号CMP20〜CMP23信号として伝
達する。

【００５５】図１０は、第１優先回路３８の詳細を示し
ている。第１優先回路３８は、第１の実施形態の優先回
路２６にORゲート３８ａを追加して構成されている。OR
ゲート３８ａを除く構成は、優先回路２６と同一であ
る。ORゲート３８ａは、ANDゲート２６ａ〜２６ｄから
出力される選択信号SE10〜SE13のいずれかが高レベルの
ときに、アドレス選択信号ASEL1を高レベルに変化す
る。また、第１優先回路３８は、完了信号CMP10と状態
ラッチ信号STL0のOR論理を許可信号PER0として出力し、
完了信号CMP11と状態ラッチ信号STL1のOR論理を許可信
号PER1として出力し、完了信号CMP12と状態ラッチ信号S
TL2のOR論理を許可信号PER2として出力し、完了信号CMP
13と状態ラッチ信号STL3のOR論理を許可信号PER3として
出力している。優先回路３８の優先順は、第１の実施形
態の優先回路２６と同様に、バンクBK0、BK1、BK2、BK3
の順にされている。

【００５６】図１１は、第２優先回路４０の詳細を示し
ている。第２優先回路４０は、選択信号SE20〜SE23をそ
れぞれ出力するANDゲート４０ａ、４０ｂ、４０ｃ、４
０ｄと、セット信号SET20〜SET23をそれぞれ出力する４
つのANDゲート４０ｅと、優先回路３８のORゲート３８
ａと同一のORゲート４０ｆを有している。

【００５７】ANDゲート４０ａは、完了信号CMP20が低レ
ベルで、状態ラッチ信号/STL0が高レベルで、許可信号P
ER0〜PER3が高レベルのとき、選択信号SE20を活性化す
る。すなわち、選択信号SE20は、許可信号PER0〜PER3が
全て高レベルで、リフレッシュアドレスREFADに対応す
るバンクBK0のリフレッシュが実行されておらず、バン
クBK0が非動作中のときに活性化される。

【００５８】ANDゲート４０ｂは、完了信号CMP21が低レ
ベルで、状態ラッチ信号/STL1が高レベルで、完了信号C
MP20、状態ラッチ信号STL0のいずれかが高レベルで、許
可信号PER0〜PER3が高レベルのとき、選択信号SE21を活
性化する。すなわち、選択信号SE21は、許可信号PER0〜
PER3が全て高レベルで、リフレッシュアドレスREFADに
対応するバンクBK1のリフレッシュが実行されておら
ず、かつ、バンクBK1が非動作中で、バンクBK0がリフレ
ッシュを完了しているか、動作中のときに活性化され
る。

【００５９】ANDゲート４０ｃは、完了信号CMP22が低レ
ベルで、状態ラッチ信号/STL2が高レベルで、完了信号C
MP20、状態ラッチ信号STL0のいずれかが高レベルで、完
了信号CMP21、状態ラッチ信号STL1のいずれかが高レベ
ルで、許可信号PER0〜PER3が高レベルのとき、選択信号
SE22を活性化する。すなわち、選択信号SE22は、許可信
号PER0〜PER3が全て高レベルで、リフレッシュアドレス
REFADに対応するバンクBK2のリフレッシュが実行されて
おらず、バンクBK2が非動作中で、バンクBK0、BK1がリ
フレッシュを完了しているか、非動作中のときに活性化
される。

【００６０】ANDゲート４０ｄは、完了信号CMP23が低レ
ベルで、状態ラッチ信号/STL3が高レベルで、完了信号C
MP20、状態ラッチ信号STL0のいずれかが高レベルで、完
了信号CMP21、状態ラッチ信号STL1のいずれかが高レベ
ルで、完了信号CMP22、状態ラッチ信号STL2のいずれか
が高レベルで、許可信号PER0〜PER3が高レベルのとき、
選択信号SE23を活性化する。すなわち、選択信号SE23
は、許可信号PER0〜PER3が全て高レベルで、リフレッシ
ュアドレスREFADに対応するバンクBK3のリフレッシュが
実行されておらず、かつ、バンクBK3が非動作中で、バ
ンクBK0〜BK2がリフレッシュを完了しているか、動作中
のときに活性化される。

【００６１】第２優先回路４０の優先順は、優先回路３
８と同様に、バンクBK0、BK1、BK2、BK3の順にされてい
る。第１優先回路３８と第２優先回路４０とでは、第１
優先回路３８が優先される。図１２はリフレッシュカウ
ンタ４２の詳細を示している。リフレッシュカウンタ４
２は、カウンタ４２ａと、ラッチ４２ｂ、４２ｃと、３
つのANDゲートとを有している。カウンタ４２ａは、カ
ウントアップ信号UPの立ち上がりエッジを受けてカウン
トアップする。ラッチ４２ｂは、カウントアップ信号UP
の立ち上がりエッジに同期して、カウンタ４２ａのカウ
ンタ値であるリフレッシュアドレス信号REFAD1を取り込
み、取り込んだ信号をリフレッシュアドレス信号REFAD2
として出力する。リフレッシュアドレス信号REFAD1は、
アドレス選択信号ASEL1が高レベルのときにラッチ４２
ｃに伝達される。リフレッシュアドレス信号REFAD2は、
アドレス選択信号ASEL2が高レベルのときにラッチ４２
ｃに伝達される。ラッチ４２ｃは、遅延リフレッシュ信
号REFDの立ち上がりエッジに同期してリフレッシュアド
レス信号REFAD1、REFAD2のいずれかを取り込み、取り込
んだ信号をリフレッシュアドレスREFADとして出力す
る。

【００６２】図１３は、上述したSDRAMのリフレッシュ
動作の概要を示している。図において、長円で囲った
“REF”、四角で囲った“REF”、および菱形で囲った
“REF”は、それぞれ、リフレッシュアドレスREFADが
“０”、“１”、および“２”のリフレッシュ動作を示
している。図中の“Ａ”、“Ｒ”、“Ｐ”は、それぞれ
アクティブコマンド、読み出しコマンド、プリチャージ
コマンドの供給を示している。この例では、バースト長
は“８”に設定されており、１回の読み出しコマンドの
供給により、８つのデータが出力される。換言すれば、
読み出しコマンドは、８クロック毎に供給可能である。

【００６３】タイミング図の始まりにおいて、図１２に
示したリフレッシュカウンタ４２のラッチ４２ｂは、リ
フレッシュアドレスREFAD1（＝０）を出力し、カウンタ
４２ａは、リフレッシュアドレスREFAD2（＝１）を出力
している。リフレッシュアドレスREFAD1、REFAD2に対応
するバンクBK0〜BK3のリフレッシュは、いずれも実行さ
れていない。

【００６４】リフレッシュ発生回路１６（図１）は、第
１の実施形態と同様に510ns毎にリフレッシュ要求信号R
EFRQを発生する。このSDRAMのtRAS（/RAS active tim
e）の最大時間（タイミング仕様）は、2000nsにされて
いる。具体的には、tRASの最大時間は、“（リフレッシ
ュ要求の発生間隔）×（バンクの数）×（保持回路の数
−１）”より小さくされている。リフレッシュアドレス
REFAD1に対応する第１保持回路３４において未完了を示
すバンクが動作中の場合、別のリフレッシュアドレスRE
FAD2に対応する第２保持回路３６において未完了を示す
複数のバンクをリフレッシュ可能である。したがって、
tRASの最大時間を、リフレッシュ要求の発生間隔に
“（バンクの数）×（保持回路の数−１）”を乗じた時
間より短くすることで、全てのリフレッシュ要求に対応
して、バンクBK0〜BK3のいずれかを必ずリフレッシュす
ることができる。すなわち、一つのバンクを連続してア
クセスできる最大時間を長くしても、全てのメモリセル
を確実にリフレッシュできる。

【００６５】この実施形態では、リフレッシュ要求が８
回発生する期間（4080ns）にバンクBK0〜BK3でそれぞれ
２回のリフレッシュが必要になる。まず、バンクBK0の
読み出し動作中にリフレッシュ要求信号REFRQが発生す
る（図１３（ａ））。図７に示した起動回路２２は、バ
ンクBK1がリフレッシュ可能と判断し、リフレッシュ開
始信号REFSを活性化する（図１３（ｂ））。

【００６６】バンクBK1〜BK3は、非動作中であり、リフ
レッシュは完了していない。このため、図１０に示した
第１優先回路３８は、許可信号PER1〜PER3を低レベルに
している。すなわち、リフレッシュアドレスREFAD1に対
応するバンクがリフレッシュ可能な場合、図１１に示し
た第２優先回路４０のANDゲート４０ａ〜４０ｄは、い
ずれも活性化されない。したがって、リフレッシュアド
レスREFAD1、REFAD2のリフレッシュが競合することはな
い。

【００６７】第１優先回路３８のANDゲート２６ｂは、
高レベルの状態ラッチ信号STL0、/STL1およびインバー
タを介して低レベルの完了信号CMP11を受け、選択信号S
E11を高レベルに変化する。高レベルの選択信号SE11に
より、アドレス選択信号ASEL1は高レベルになる。リフ
レッシュカウンタ４２は、高レベルのアドレス選択信号
ASEL1を受け、リフレッシュアドレス信号REFAD1（＝
０）をリフレッシュアドレスREFADとして出力する（図
１３（ｃ））。そして、リフレッシュアドレスREFADに
対応するバンクBK1のリフレッシュ動作が実行される
（図１３（ｄ））。

【００６８】次のリフレッシュ要求信号REFRQが活性化
されると、起動回路２２は、バンクBK2がリフレッシュ
可能と判断し、リフレッシュ開始信号REFSを活性化する
（図１３（ｅ））。第１優先回路３８のANDゲート２６
ｃは、高レベルの完了信号CMP11、状態ラッチ信号/STL
2、およびインバータを介して低レベルの完了信号CMP12
を受け、選択信号SE12を高レベルに変化する。第２優先
回路４０のANDゲート４０ａ〜４０ｄは、低レベルの許
可信号PER2〜PER3を受けているため、いずれも活性化さ
れない。そして、バンクBK2のリフレッシュ動作が実行
される。（図１３（ｆ））。

【００６９】次のリフレッシュ要求信号REFRQが活性化
されたとき、バンクBK0は非動作中である。起動回路２
２は、バンクBK0がリフレッシュ可能と判断し、リフレ
ッシュ開始信号REFSを活性化する（図１３（ｇ））。第
１優先回路３８のANDゲート２６ａは、高レベルの状態
ラッチ信号/STL0、およびインバータを介して低レベル
の完了信号CMP10を受け、選択信号SE10を高レベルに変
化する。そして、バンクBK0のリフレッシュ動作が実行
される。（図１３（ｈ））。

【００７０】この後、アクティブコマンドが供給され、
バンクBK3の読み出し動作が開始される（図１３
（ｉ））。次のリフレッシュ要求信号REFRQが発生する
（図１３（ｊ））。バンクBK0、BK1、BK2は、リフレッ
シュを完了したため、完了信号CMP10、CMP11、CMP12は
高レベルになる。バンクBK3は動作中のため、状態ラッ
チ信号STL3は、高レベルになる。この結果、許可信号PE
R0〜PER3は全て高レベルになり、第２優先回路４０の動
作が可能になる。すなわち、リフレッシュアドレスREFA
D1に対応するバンクBK0〜BK3がいずれもリフレッシュで
きない場合、第２優先回路４０が動作し、バンクBK0〜B
K3がリフレッシュアドレスREFAD2を使用してリフレッシ
ュされる。

【００７１】第２優先回路４０は、インバータを介して
低レベルの完了信号CMP20および高レベルの状態ラッチ
信号/STL0を受け、選択信号SE20およびアドレス選択信
号ASEL2を高レベルに変化する。リフレッシュカウンタ
４２は、高レベルのアドレス選択信号ASEL2を受け、リ
フレッシュアドレス信号REFAD2（＝１）をリフレッシュ
アドレスREFADとして出力する（図１３（ｋ））。そし
て、リフレッシュアドレスREFADに対応するバンクBK0の
リフレッシュ動作が実行される（図１３（ｌ））。

【００７２】この後、順次リフレッシュ要求信号REFRQ
が発生する（図１３（ｍ）、（ｎ））。バンクBK3は動
作中であるため、リフレッシュアドレスREFAD（＝０）
に対応するバンクBK3は、リフレッシュはできない。こ
のため、リフレッシュアドレスREFAD（＝１）に対応す
るバンクBK1、BK2のリフレッシュ動作が実行される（図
１３（ｏ）、（ｐ））。

【００７３】次のリフレッシュ要求信号REFRQが発生し
たとき、リフレッシュできるバンクがないため、起動回
路２２は、リフレッシュ要求を一時保持する。起動回路
２２は、バンクBK3のプリチャージ動作が完了した後、
リフレッシュ開始信号REFSを活性化する（図１３
（ｑ））。そして、リフレッシュアドレスREFAD（＝
０）に対応するバンクBK3のリフレッシュ動作が実行さ
れる（図１３（ｒ））。

【００７４】バンクBK3のリフレッシュにより、図８に
示した第１保持回路３４のラッチ２４ａが全てセットさ
れ、カウントアップ信号UPが生成される。リフレッシュ
カウンタ４２のラッチ４２ｂは、カウンタ４２ａからの
リフレッシュアドレスREFAD2を取り込み、リフレッシュ
アドレスREFAD1として出力する。カウンタ４２ａは、カ
ウントアップする。この結果、リフレッシュアドレスRE
FAD1、REFAD2は、それぞれ“１”、“２”になる（図１
３（ｓ））。第１保持回路３４には、第２保持回路３６
の情報が転送される。第２保持回路３６のラッチ２４ａ
は、カウントアップ信号UPの活性化を受けてリセットさ
れる。

【００７５】次のリフレッシュ要求信号REFRQが発生し
たとき、起動回路２２は、バンクBK3がリフレッシュ可
能と判断し、リフレッシュ開始信号REFSを活性化する
（図１３（ｔ））。そして、リフレッシュアドレスREFA
D（＝１）に対応するバンクBK3のリフレッシュ動作が実
行される（図１３（ｕ））。バンクBK3のリフレッシュ
により、図８に示した第１保持回路３４のラッチ２４ａ
が再び全てセットされ、カウントアップ信号UPが生成さ
れる。リフレッシュアドレスREFAD1は、“２”になり、
リフレッシュアドレスREFAD2は、“３”になる（図１３
（ｖ））。第１保持回路３４には、第２保持回路３６の
情報が転送される。第２保持回路３６のラッチ２４ａ
は、カウントアップ信号UPの活性化を受けてリセットさ
れる。

【００７６】この後、順次リフレッシュ要求信号REFRQ
が発生する（図１３（ｗ）、（ｘ））。バンクBK3が活
性化されているため、リフレッシュアドレスREFAD（＝
２）に対応するバンクBK2、BK0のリフレッシュが実行さ
れる（図１３（ｙ）、（ｚ））。図１４および図１５
は、図１３に示したタイミングのうち、2000ns〜4000ns
の期間におけるリフレッシュ制御回路３２の動作を示し
ている。図１４に示した３番目のリフレッシュ要求信号
REFRQは、図１５に示した最初のリフレッシュ要求信号R
EFRQに対応する。

【００７７】図１４のタイミング図の始まりにおいて、
バンクBK2、BK3は、読み出し動作を実行しており、状態
信号ST2、ST3が高レベルになっている。選択信号SEL0〜
SEL3は、遅延リフレッシュ信号REFDが前回発生したとき
の選択信号SE10〜SE13、SE20〜SE23の状態を保持してい
る。前回のリフレッシュ要求でリフレッシュアドレス
（＝１）に対応してバンクBK0がリフレッシュされたた
め、選択信号SE20は、高レベルになっている。

【００７８】状態ラッチ信号STL0〜STL3は、リフレッシ
ュ要求信号REFRQが前回発生したときのバンクBK0〜BK3
の状態を保持している。リフレッシュアドレスREFAD
（＝０）に対応するリフレッシュは、バンクBK0〜BK2で
完了している。リフレッシュアドレス（＝１）に対応す
るリフレッシュは、バンクBK0のみ完了している。この
ため、完了信号CM10〜CM12、CM20は、高レベルになって
いる。

【００７９】リフレッシュ要求信号REFRQが発生する
と、リフレッシュ開始信号REFS、遅延リフレッシュ信号
REFD、およびリフレッシュパルスREFPが順次活性化され
る（図１４（ａ）、（ｂ））。図７に示した状態取込回
路２８は、リフレッシュ開始信号REFSに同期して低レベ
ルの状態信号ST0を取り込み、状態ラッチ信号STL0を低
レベルに変化させる（図１４（ｃ））。図９に示した第
２保持回路３６は、高レベルの完了信号CM20をリフレッ
シュ開始信号REFSに同期して完了信号CMP20として出力
する（図示せず）。図１１に示した第２優先回路４０の
ANDゲート４０ａ、４０ｂは、完了信号CMP20の変化に応
じて、選択信号SE20、SE21をそれぞれ低レベル、高レベ
ルに変化させる（図１４（ｄ））。図７に示したバンク
選択回路３０は、高レベルの選択信号SE21を受けて、選
択信号SEL1を高レベルに変化させる（図１４（ｅ）。ア
ドレス選択信号ASEL2は、高レベルの選択信号SE20を受
けて、高レベルを保持する。図１２に示したリフレッシ
ュカウンタ４２は、高レベルのアドレス選択信号ASEL2
を受けて、リフレッシュアドレスREFAD2（＝１）をリフ
レッシュアドレスREFADとして出力する（図１４
（ｆ））。そして、リフレッシュアドレスREFADに対応
するバンクBK1のリフレッシュ動作が実行される。バン
クBK1がリフレッシュされている期間、状態信号ST1は高
レベルになる（図１４（ｇ））。

【００８０】第２優先回路４０における選択信号SE21を
受けるANDゲート４０ｅは、リフレッシュパルスREFPが
高レベルの期間にセット信号SET21を高レベルに変化さ
せる（図１４（ｈ））。第２保持回路３６のセット信号
SET21を受けるラッチ３６ａは、完了信号CM21を高レベ
ルに変化させる（図１４（ｉ））。状態信号ST2は、バ
ンクBK2のプリチャージ動作が完了したときに低レベル
に変化する（図１４（ｊ））。

【００８１】次のリフレッシュ要求信号REFRQが発生
し、リフレッシュ開始信号REFS、遅延リフレッシュ信号
REFD、およびリフレッシュパルスREFPが順次活性化され
る（図１４（ｋ）、（ｌ））。状態取込回路２８は、リ
フレッシュ開始信号REFSに同期して低レベルの状態信号
ST2を取り込み、状態ラッチ信号STL2を低レベルに変化
させる（図１４（ｍ））。第２保持回路３６は、リフレ
ッシュ開始信号REFSに同期して、高レベルの完了信号CM
21を完了信号CMP21として出力する（図示せず）。第２
優先回路４０のANDゲート４０ｂ、４０ｃは、完了信号C
MP21の変化に応じて、選択信号SE21、SE22をそれぞれ低
レベル、高レベルに変化させる（図１４（ｎ））。バン
ク選択回路３０は、高レベルの選択信号SE22を受けて、
選択信号SEL2を高レベルにする（図１４（ｏ））。アド
レス選択信号ASEL2は、高レベルの選択信号SE21に応じ
て、高レベルを保持する。リフレッシュカウンタ４２
は、高レベルのアドレス選択信号ASEL2により選択され
るリフレッシュアドレスREFAD2（＝１）をリフレッシュ
アドレスREFADとして出力する（図１４（ｐ））。そし
て、リフレッシュアドレスREFADに対応するバンクBK2の
リフレッシュ動作が実行される。バンクBK2がリフレッ
シュされている期間、状態信号ST2は高レベルになる
（図１４（ｑ））。

【００８２】第２優先回路４０における選択信号SE22を
受けるANDゲート４０ｅは、リフレッシュパルスREFPが
高レベルの期間にセット信号SET22を高レベルに変化さ
せる（図１４（ｒ））。第２保持回路３６のセット信号
SET22を受けるラッチ３６ａは、完了信号CM22を高レベ
ルに変化させる（図１４（ｓ））。状態信号ST0は、バ
ンクBK0に対応するアクティブコマンドを受けて高レベ
ルに変化する（図１４（ｔ））。

【００８３】図１５において、次のリフレッシュ要求信
号REFRQが発生する（図１５（ａ））。このとき、リフ
レッシュアドレスREFAD1（＝０）のリフレッシュを実行
していないバンクBK3は、読み出し動作を実行してい
る。起動回路２２は、バンクBK3のプリチャージ動作の
完了を待って、リフレッシュ開始信号REFSを活性化する
（図１５（ｂ））。リフレッシュ開始信号REFSの活性化
により、遅延リフレッシュ信号REFDおよびリフレッシュ
パルスREFPが順次活性化される（図１５（ｃ））。

【００８４】状態取込回路２８は、リフレッシュ開始信
号REFSに同期して高レベルの状態信号ST0および低レベ
ルの状態信号ST3を取り込み、状態ラッチ信号STL0、STL
3をそれぞれ高レベル、低レベルに変化させる（図１５
（ｄ））。このとき、第１保持回路３４は、低レベルの
完了信号CM13に基づいて完了信号CMP13のみを低レベル
にしている（図示せず）。第２保持回路３６は、低レベ
ルの完了信号CM23に基づいてを完了信号CMP23のみを低
レベルにしている（図示せず）。第１優先回路３８のAN
Dゲート２６ｄは、高レベルの状態ラッチ信号/STL3（低
レベルの状態ラッチ信号STL3）を受けて、選択信号SE13
を高レベルに変化させる（図１５（ｅ））。許可信号PE
R3は、低レベルの完了信号CMP13、低レベルの状態ラッ
チ信号STL3に応じて低レベルになる（図示せず）。第２
優先回路４０のANDゲート４０ａ〜４０ｄは、低レベル
の許可信号PER3を受けて非活性化される。このため、選
択信号SE22は低レベルに変化する（図１５（ｆ））。

【００８５】バンク選択回路３０は、高レベルの選択信
号SE13を受けて、選択信号SEL3を高レベルにする（図１
５（ｇ））。アドレス選択信号ASEL1は、高レベルの選
択信号SE13を受けて高レベルに変化する。アドレス選択
信号ASEL2は、低レベルの選択信号SE22を受けて低レベ
ルに変化する（図１５（ｈ））。リフレッシュカウンタ
４２は、高レベルのアドレス選択信号ASEL1を受け、リ
フレッシュアドレスREFAD1（＝０）をリフレッシュアド
レスREFADとして出力する（図１５（ｉ））。そして、
リフレッシュアドレスREFADに対応するバンクBK3のリフ
レッシュ動作が実行される。バンクBK3がリフレッシュ
されている期間、状態信号ST3は高レベルになる（図１
５（ｊ））。

【００８６】第１優先回路３８における選択信号SE13を
受けるANDゲート２６ｅは、リフレッシュパルスREFPが
高レベルの期間にセット信号SET13を高レベルに変化さ
せる（図１５（ｋ）））。第１保持回路３４のセット信
号SET13を受けるラッチ３４ａは、完了信号CM13を高レ
ベルに変化させる（図１５（ｌ））。そして、完了信号
CMPおよびカウントアップ信号UPが生成される（図１５
（ｍ））。

【００８７】第１保持回路３４のラッチ３４ａは、カウ
ントアップ信号UPに同期して、第２保持回路が出力する
完了信号CMP20〜CMP23をそれぞれ取り込む。すなわち、
第２保持回路３６に保持されている情報が、第１保持回
路３４に転送される（図１５（ｎ））。第２保持回路３
６のラッチ３６ａは、カウントアップ信号UPに同期し
て、リセットされる（図１５（ｏ））。リフレッシュカ
ウンタ４２は、カウントアップ信号UPに同期して、リフ
レッシュアドレスREFAD2をラッチ４２ｂに転送し、リフ
レッシュアドレスREFAD2をカウントアップする（図１５
（ｐ））。

【００８８】次のリフレッシュ要求信号REFRQが発生
し、リフレッシュ開始信号REFS、遅延リフレッシュ信号
REFD、およびリフレッシュパルスREFPが順次活性化され
る（図１５（ｑ）、（ｒ））。状態取込回路２８は、リ
フレッシュ開始信号REFSに同期して低レベルの状態信号
ST3を再び取り込み、状態ラッチ信号STL3を低レベルに
保持する（図１５（ｓ））。

【００８９】このとき、第１保持回路３４は、低レベル
の完了信号CM13に基づいて完了信号CMP13のみを低レベ
ルにしている（図示せず）。第２保持回路３６は、低レ
ベルの完了信号CM21〜CM23に基づいて全ての完了信号CM
P21〜CMP23を低レベルにしている（図示せず）。第１優
先回路３８のANDゲート２６ｄは、高レベルの状態ラッ
チ信号/STL3（低レベルの状態ラッチ信号STL3）を受け
て、選択信号SE13を高レベルに保持する（図１５
（ｔ））。許可信号PER3は、低レベルの完了信号CMP1
3、状態ラッチ信号STL3に応じて低レベルになる。第２
優先回路４０のANDゲート４０ａ〜４０ｄは、低レベル
の許可信号を受けて非活性化される。

【００９０】バンク選択回路３０は、高レベルの選択信
号SE13を受けて、選択信号SEL3を高レベルに保持する
（図１５（ｕ））。アドレス選択信号ASEL1、ASEL2は、
それぞれ高レベル、低レベルに保持される（図１５
（ｖ））。リフレッシュカウンタ４２は、高レベルのア
ドレス選択信号ASEL1を受け、リフレッシュアドレスREF
AD1（＝１）をリフレッシュアドレスREFADとして出力す
る（図１５（ｗ））。そして、リフレッシュアドレスRE
FADに対応するバンクBK3のリフレッシュ動作が実行され
る。バンクBK3がリフレッシュされている期間、状態信
号ST3は高レベルになる（図１５（ｘ））。

【００９１】第１優先回路３８における選択信号SE13を
受けるANDゲート２６ｅは、リフレッシュパルスREFPが
高レベルの期間にセット信号SET13を高レベルに変化さ
せる（図１５（ｙ）））。第１保持回路３４のセット信
号SET13を受けるラッチ３４ａは、完了信号CM13を高レ
ベルに変化させる（図１５（ｚ））。そして、完了信号
CMPおよびカウントアップ信号UPが生成され（図１５
（Ａ））、上述と同様に、第２保持回路３６に保持され
ている情報が、第１保持回路３４に転送される（図１５
（Ｂ））。第２保持回路３６のラッチ３６ａは、カウン
トアップ信号UPに同期してリセットされる（図１５
（Ｃ））。リフレッシュカウンタ４２は、カウントアッ
プ信号UPに同期してリフレッシュアドレスREFAD2をラッ
チ４２ｂに転送し、リフレッシュアドレスREFAD2をカウ
ントアップする（図１５（Ｄ））。

【００９２】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、連続する２つのリフレッシュアドレス
信号REFAD1、REFAD2を同時に生成し、これ等アドレスRE
FAD1、REFAD2に対応する第１保持回路３４、第２保持回
路３６を形成した。このため、リフレッシュの完了・未
完了の情報を、２つのアドレスREFAD1、REFAD2について
保持することができる。この結果、リフレッシュアドレ
スREFAD1に対応するメモリセルをリフレッシュすべきバ
ンクが動作中のときに、別のバンクのリフレッシュアド
レスREFAD2に対応するメモリセルをリフレッシュでき
る。したがって、一つのバンクについて連続してアクセ
スできるtRASを長くすることができる。この例では、tR
ASの最大時間を第１の実施形態に比べ４倍にできる。こ
の結果、一般にページ動作と称する連続アクセスの最大
回数を増やすことができる。

【００９３】２つのリフレッシュアドレスREFAD1、REFA
D2を、カウンタ４２ａと、前回のカウンタ値を保持する
ラッチ４２ｂとにより生成した。すなわち、簡易な回路
で２つのリフレッシュアドレスREFAD1、REFAD2を生成で
きる。第１保持回路３４のラッチ３４ａが全てセットさ
れたことに基づいて、第２保持回路３６のラッチ３６ａ
が保持する情報をラッチ３４ａに転送し、この後ラッチ
３６ａをリセットした。同時に、カウンタ４２ａのカウ
ント値（リフレッシュアドレス信号REFAD2）をラッチ４
２ｂに転送し、この後カウンタ４２ａをカウントアップ
した。このため、２つのリフレッシュアドレスREFAD1、
REFAD2を使用してバンクBK0〜BK3をリフレッシュする場
合にも、保持回路３４、３６が保持する情報と、リフレ
ッシュアドレスREFAD1、REFAD2とを常に対応させること
ができ、バンクBK0〜BK3のメモリセルを確実にリフレッ
シュできる。

【００９４】第１保持回路３４および第２保持回路３６
にそれぞれ対応して、第１優先回路３８およびこの第１
優先回路３８より優先度の低い第２優先回路４０を形成
した。そして、４つのバンクBK0〜BK3内において、２つ
のリフレッシュアドレスREFAD1、REFAD2で選択される８
つのリフレッシュ領域について、リフレッシュの優先順
を決めた。このため、４つのバンクBK0〜BK3を有し、複
数のリフレッシュアドレスが生成される場合において
も、リフレッシュを競合することなく実行できる。

【００９５】図１６は、本発明の半導体メモリの第３の
実施形態を示している。この実施形態は、請求項１ない
し請求項３に対応している。第１の実施形態で説明した
信号と同一の信号については、同一の符号を付けてい
る。この実施形態では、リフレッシュ制御回路４４が第
１の実施形態のリフレッシュ制御回路１８と相違してい
る。その他の構成は、第１の実施形態と同一である。本
実施形態の半導体メモリは、４つのバンクBK0〜BK3を有
し、最大クロック周波数が１０ＭＨｚの６４ＭビットSD
RAMとして形成されている。リフレッシュ要求信号REFRQ
の発生間隔は、510nsにされている。

【００９６】リフレッシュ制御回路４４は、リフレッシ
ュの起動回路４６、遅延回路４８、保持回路５０、リフ
レッシュカウンタ５２、および状態取込回路５４を有し
ている。起動回路４６は、リフレッシュ要求信号REFRQ
およびプリチャージ終了信号PREENDを受け、リフレッシ
ュ開始信号REFSを出力している。プリチャージ終了信号
PREENDは、プリチャージ動作の終了後に活性化される高
レベルのパルス信号である。

【００９７】保持回路５０は、パワーオンリセット信号
POR、リフレッシュ開始信号REFS、リフレッシュタイミ
ング信号REFT、および状態ラッチ信号STL0〜STL3を受
け、カウントアップ信号UP、選択信号SEL0〜SEL3を出力
している。リフレッシュタイミング信号REFTは、リフレ
ッシュ開始信号REFSを遅延回路４８で遅延させた信号
と、プリチャージ終了信号PREENDとのOR論理をとった信
号である。

【００９８】リフレッシュカウンタ５２は、カウントア
ップ信号UPの立ち上がりエッジに同期してリフレッシュ
アドレスREFADを１つ増加させる。状態取込回路５４
は、第１の実施形態の状態ラッチ回路２８のラッチ２８
ａを有している。状態取込回路５４は、リフレッシュタ
イミング信号REFTの立ち上がりエッジに同期して状態信
号ST0〜ST3を取り込み、取り込んだ信号を状態ラッチ信
号STL0〜STL3として出力する。

【００９９】図１７は、起動回路４６の詳細を示してい
る。起動回路４６は、フリップフロップ４６ａ、４６
ｂ、４６ｃ、遅延回路４６ｄ、４６ｅ、パルス生成回路
４６ｆ、および複数のインバータを有している。フリッ
プフロップ４６ａは、リフレッシュ要求信号REFRQの活
性化（高レベル）に応じてセットされ、リフレッシュラ
ッチ信号REFLを高レベルにし、リフレッシュリセット信
号REFRの活性化（低レベル）に応じてリセットされ、リ
フレッシュラッチ信号REFLを低レベルにする。フリップ
フロップ４６ａは、リフレッシュ要求信号REFRQを保持
するバッファとして動作する。

【０１００】フリップフロップ４６ｂは、プリチャージ
終了信号PREENDの活性化（高レベル）に応じてセットさ
れ、プリチャージラッチ信号PRELを高レベルにし、遅延
プリチャージ信号/PREDの活性化（低レベル）に応じて
リセットされ、プリチャージラッチ信号PRELを低レベル
にする。遅延プリチャージ信号/PREDは、プリチャージ
終了信号PREENDの反転信号を遅延回路４６ｄを介して遅
らせた信号である。遅延回路４６ｄの遅延時間は、リフ
レッシュ動作の判定に必要な時間に設定されている。

【０１０１】フリップフロップ４６ｃは、プリチャージ
ラッチ信号PRELの活性化時に、リフレッシュラッチ信号
REFLの受け付けを禁止し、プリチャージラッチ信号PREL
の非活性化時に、リフレッシュラッチ信号REFLをリフレ
ッシュアクティブ信号REFACTとして伝達する。パルス発
生回路４６ｆは、リフレッシュアクティブ信号REFACTの
立ち上がりエッジに同期して、高レベルのリフレッシュ
パルスREFPを発生する。遅延回路４６ｅは、リフレッシ
ュ開始信号REFSの反転信号を所定の時間遅らせ、リフレ
ッシュリセット信号REFRを生成する。遅延回路４６ｅに
より、リフレッシュラッチ信号REFLのパルス幅が所定の
値に確保される。

【０１０２】図１８は、保持回路５０の詳細を示してい
る。保持回路５０は、２ビットのカウンタ５０ａ、カウ
ンタ５０ａの出力をデコードするデコーダ５０ｂ、４つ
のRSフリップフロップ５０ｃ、４つの遅延回路５０ｄ、
および出力回路５０ｅを有している。カウンタ５０ａ
は、リフレッシュ開始信号REFSの立ち下がりエッジに同
期してカウントアップし、下位ビットに対応するカウン
ト信号RBA0および上位ビットに対応するRBA1を出力す
る。

【０１０３】デコーダ５０ｂは、４つの３入力ANDゲー
トを有している。ANDゲートは、それぞれ、リフレッシ
ュ開始信号REFSの高レベル時に、カウント信号RBA0、RB
A1に応じて、カウンタ値“０”に対応する選択信号BS
0、カウンタ値“１”に対応する選択信号BS1、カウンタ
値“２”に対応する選択信号BS2、カウンタ値“３”に
対応する選択信号BS3のいずれかを活性化する。

【０１０４】RSフリップフロップ５０ｃは、セット端子
Sでそれぞれ選択信号BS0〜BS3を受け、リセット端子Rで
それぞれ選択信号SEL0〜SEL3を遅延させた遅延信号とパ
ワーオンリセット信号PORとのOR論理を受けている。す
なわち、RSフリップフロップ５０ｃは、選択信号BS0〜B
S3の活性化を受けたときに完了信号CMP0〜CMP3をそれぞ
れ活性化し、選択信号SEL0〜SEL3の遅延信号またはパワ
ーオンリセット信号PORの活性化を受けたときに完了信
号CMP0〜CMP3をそれぞれ非活性化する。ここで、選択信
号BS0〜BS3、SEL0〜SEL3、および完了信号CMP0〜CMP3の
末尾の数字は、バンクの番号に対応している。

【０１０５】遅延回路５０ｄは、選択信号SEL0〜SEL3を
それぞれ所定の時間遅延させ、遅延信号として出力す
る。選択信号SEL3を遅延させた遅延信号は、インバータ
を介してカウントアップ信号UPとして出力される。出力
回路５０ｅは、それぞれ状態ラッチ信号STL0〜STL3が低
レベル、かつリフレッシュタイミング信号REFTの高レベ
ルの期間に活性化され、完了信号CMP0〜CMP3を選択信号
SEL0〜SEL3として出力する。すなわち、出力回路５０ｅ
は、完了信号CMP0〜CMP3の活性化を受け、対応するバン
クBK0〜BK3が非動作中であるときに、選択信号SEL0〜SE
L3を活性化する。

【０１０６】図１９は、起動回路４６の動作を示してい
る。まず、リフレッシュ要求信号REFRQが、プリチャー
ジ終了信号PREENDより早く活性化された場合（図１９
（ａ））、図１７に示したフリップフロップ４６ａは、
リフレッシュラッチ信号REFLを活性化する（図１９
（ｂ））。

【０１０７】フリップフロップ４６ｃは、リフレッシュ
ラッチ信号REFLの高レベルに応じてリセットされ、リフ
レッシュアクティブ信号REFACTを、高レベルに変化させ
る（図１９（ｃ））。パルス発生回路４６ｆは、リフレ
ッシュアクティブ信号REFACTの立ち上がりエッジに同期
してリフレッシュ開始信号REFSを活性化する（図１９
（ｄ））。遅延回路４６ｅは、リフレッシュ開始信号RE
FSの反転信号を所定時間遅らせ、リフレッシュリセット
信号REFRとして出力する（図１９（ｅ））。フリップフ
ロップ４６ａは、リフレッシュリセット信号REFRの立ち
下がりエッジに応じてリセットされ、リフレッシュラッ
チ信号REFLを低レベルに変化させる（図１９（ｆ））。
フリップフロップ４６ｃは、リフレッシュラッチ信号RE
FLの低レベルに応じてセットされ、リフレッシュアクテ
ィブ信号REFACTを低レベルに変化させる（図１９
（ｇ））。

【０１０８】フリップフロップ４６ｂは、プリチャージ
終了信号PREENDが活性化に応じてプリチャージラッチ信
号PRELを活性化する（図１９（ｈ））。しかし、フリッ
プフロップ４６ｃは、リフレッシュラッチ信号REFLの活
性化期間には、プリチャージラッチ信号PRELによっては
動作しない。遅延回路４６ｄは、プリチャージ終了信号
PREENDの反転信号を所定時間遅らせ、遅延プリチャージ
信号/PREDとして出力する（図１９（ｉ））。フリップ
フロップ４６ｂは、遅延プリチャージ信号PREDの立ち下
がりエッジに応じてリセットされ、プリチャージラッチ
信号PRELを低レベルに変化させる（図１９（ｊ））。

【０１０９】このように、プリチャージ動作の完了から
所定の時間以後にリフレッシュ要求信号REFRQが発生し
た場合、リフレッシュ要求信号REFRQに同期してリフレ
ッシュ開始信号REFSが活性化される。一方、プリチャー
ジ終了信号PREENDが、リフレッシュ要求信号REFRQより
早く活性化された場合（図１９（ｋ））、プリチャージ
ラッチ信号PRELは、リフレッシュラッチ信号REFLより早
く活性化される（図１９（ｌ））。そして、フリップフ
ロップ４６ｃは、プリチャージラッチ信号PRELが高レベ
ルの期間、リフレッシュラッチ信号REFLの受け付けを禁
止する。この後、プリチャージラッチ信号PRELの非活性
化に応じて、リフレッシュアクティブ信号REFACTが活性
化され（図１９（ｍ））、リフレッシュ開始信号REFSが
活性化される（図１９（ｎ））。すなわち、プリチャー
ジ動作の完了から所定の時間が経過していないときにリ
フレッシュ要求信号REFRQが発生した場合、リフレッシ
ュ開始信号REFSの活性化は、所定の期間遅らされる。こ
のように、プリチャージ動作の完了からリフレッシュ動
作の判定期間、リフレッシュ要求信号REFRQの受け付け
をマスクすることで、例えば、誤ったアドレスのメモリ
セルをリフレッシュすることが防止される。

【０１１０】図２０は、上述したSDRAMのリフレッシュ
動作の概要を示している。図において、長円で囲った
“REF”および四角で囲った“REF”は、それぞれ、リフ
レッシュアドレスREFADが“０”および“１”のリフレ
ッシュ動作を示している。図中の“Ａ”、“Ｒ”、
“Ｐ”は、それぞれアクティブコマンド、読み出しコマ
ンド、プリチャージコマンドの供給を示している。

【０１１１】この例では、SDRAMは、バンクBK0〜BK3に
対して、それぞれアクティブコマンド、読み出しコマン
ド、およびプリチャージコマンドを受け、順次、バース
ト読み出し動作を実行する。バースト長は“２”に設定
されており、１回の読み出しコマンドＲの供給により、
連続して２つのデータが出力される。tRASの最大時間
（タイミング仕様）は、500nsに設定され、リフレッシ
ュ要求信号REFRQの発生間隔は、510nsに設定されてい
る。図１８に示した保持回路５０は、リフレッシュ要求
信号REFRQに同期して変化するカウント信号RBA0、RBA1
に応じて、バンクBK0〜BK3にそれぞれ対応するRSフリッ
プフロップ５０ｃを順次セットする。すなわち、この実
施形態では、発生したリフレッシュ要求信号REFRQに応
答してリフレッシュされるバンクBK0〜BK3は、カウンタ
５０ａのカウンタ値により決められる。

【０１１２】タイミング図において、バンクBK0、BK1に
対応するリフレッシュ要求信号REFRQが順次発生する
（図２０（ａ）、（ｂ））。バンクBK0、BK1は、いずれ
も動作していないため、保持回路５０は、リフレッシュ
開始信号REFSを受け、図示しない選択信号SEL0、SEL1を
順次活性化する。そして、バンクBK0、BK1のリフレッシ
ュ動作が実行される（図２０（ｃ）、（ｄ））。

【０１１３】次に、バンクBK2、BK3に対応するリフレッ
シュ要求信号REFRQが順次発生する（図２０（ｅ）、
（ｆ））。バンクBK2、BK3は、それぞれ動作しているた
め、保持回路５０は、受けたリフレッシュ開始信号REFS
を保持し、バンクBK2、BK3が非動作状態になった後、図
示しない選択信号SEL2、SEL3を順次活性化する。そし
て、バンクBK2、BK3のリフレッシュ動作が実行される
（図２０（ｇ）、（ｈ））。選択信号SEL3の活性化によ
り、図示しないカウントアップ信号UPが活性化され、リ
フレッシュアドレスREFADが“０”から“１”に変化す
る（図２０（ｉ））。次のリフレッシュ要求信号REFRQ
に同期して再びバンクBK0のリフレッシュ動作が実行さ
れる（図２０（ｊ））。このように、SDRAMは、外部か
ら供給されるコマンドとは無関係に内部回路を制御し、
リフレッシュ動作を実行する。すなわち、リフレッシュ
動作は、外部から認識されることなく実行される。

【０１１４】図２１は、図２０に示したタイミングのう
ち、100ns〜1120nsの期間におけるリフレッシュ制御回
路４４の動作を示している。まず、バンクBK0に対応す
るリフレッシュ要求信号REFRQが発生し、リフレッシュ
開始信号REFSが活性化される（図２１（ａ））。図１８
に示したデコーダ５０ｂは、リフレッシュ開始信号REFS
の活性化に同期して選択信号BS0を活性化する（図２１
（ｂ））。図１６に示した遅延回路４８は、リフレッシ
ュ開始信号REFSの活性化に基づいて、リフレッシュタイ
ミング信号REFTを活性化する（図２１（ｃ））。選択信
号BS0に対応するRSフリップフロップ５０ｃは、完了信
号CMP0を活性化する（図２１（ｄ））。図１８に示した
カウンタ５０ａは、リフレッシュ開始信号REFSの立ち下
がりエッジに同期して、RBA0を高レベルにし、カウンタ
値を“１”にする（図２１（ｅ））。出力回路５０ｅ
は、高レベルの完了信号CMP0を受け、リフレッシュタイ
ミング信号REFTの活性化に同期して選択信号SEL0を活性
化する（図２１（ｆ））。選択信号SEL0の活性化により
バンクBK0のリフレッシュ動作が実行される。リフレッ
シュ動作中、状態信号ST0が高レベルに変化する（図２
１（ｇ））。選択信号SEL0の活性化から所定の時間後
に、RSフリップフロップ５０ｃがリセットされ、完了信
号CMP0が非活性化される（図２１（ｈ））。この後、バ
ンクBK0の通常動作が実行され、状態信号ST0が再び高レ
ベルになる（図２１（ｉ））。通常動作後のプリチャー
ジ動作が完了すると、プリチャージ終了信号PREENDが活
性化され、リフレッシュタイミング信号REFTが活性化さ
れる（図２１（ｊ））。

【０１１５】次に、バンクBK1に対応するリフレッシュ
要求信号REFRQが発生し、リフレッシュ開始信号REFSが
活性化される（図２１（ｋ））。リフレッシュ開始信号
REFSの活性化に同期してカウンタ値“１”に対応する選
択信号BS1およびリフレッシュタイミング信号REFTが活
性化される（図２１（ｌ））。カウンタ５０ａは、リフ
レッシュ開始信号REFSの立ち下がりエッジに同期してカ
ウンタ値を“２”にする（図２１（ｍ））。この後、上
述と同様にバンクBK1がリフレッシュされる。バンクBK1
は、リフレッシュ動作後に通常動作を開始する（図２１
（ｎ））。バンクBK2は、バンクBK1の動作中に通常動作
を開始する（図２１（ｏ））。

【０１１６】図２２は、図２０に示したタイミングのう
ち、1120ns〜2140nsの期間におけるリフレッシュ制御回
路４４の動作を示している。まず、バンクBK2に対応す
るリフレッシュ要求信号REFRQが発生し、リフレッシュ
開始信号REFSが活性化される（図２２（ａ））。リフレ
ッシュ開始信号REFSの活性化に同期してカウンタ値
“２”に対応する選択信号BS2およびリフレッシュタイ
ミング信号REFTが活性化される（図２２（ｂ））。選択
信号BS2の活性化に応じて完了信号CMP2が活性化される
（図２２（ｃ））。カウンタ５０ａは、リフレッシュ開
始信号REFSの立ち下がりエッジに同期してカウンタ値を
“３”にする（図２２（ｄ））。図１６に示した状態取
込回路５４は、リフレッシュタイミング信号REFTの立ち
上がりエッジに同期して状態信号ST0〜ST3を取り込み、
状態ラッチ信号STL1、STL2を高レベルに変化させる（図
２２（ｅ））。出力回路５０ｅの完了信号CMP2を受ける
ANDゲートは、高レベルの状態ラッチ信号STL2をインバ
ータを介して受け、非活性化される。このため、選択信
号SEL2は活性化されない（図２２（ｆ））。

【０１１７】バンクBK1の通常動作が完了し、プリチャ
ージ終了信号PREENDが活性化され、リフレッシュタイミ
ング信号REFTが活性化される（図２２（ｇ））。このと
き、状態ラッチ信号STL2は高レベルを保持しているた
め、選択信号SEL2は活性化されない。次に、バンクBK2
の通常動作が完了し、プリチャージ終了信号PREENDが活
性化され、リフレッシュタイミング信号REFTが活性化さ
れる（図２２（ｈ））。状態取込回路５４は、リフレッ
シュタイミング信号REFTに同期して状態ラッチ信号STL2
を低レベルに変化させる（図２２（ｉ））。出力回路５
０ｅは、バンクBK2が非動作状態（状態ラッチ信号STL2
の低レベル）になったことに基づいて選択信号SEL2を活
性化する（図２２（ｊ））。そして、バンクBK2のリフ
レッシュ動作が実行される。このように、カウンタ値が
示すバンクが動作中の場合、その動作の完了を待ってリ
フレッシュ動作が実行される。tRAS（500ns）が、リフ
レッシュ要求間隔（510ns）より短いため、バンクは、
リフレッシュ要求間隔内に必ずアイドル状態になり、リ
フレッシュされる。

【０１１８】次に、バンクBK3に対応するリフレッシュ
要求信号REFRQが発生し、リフレッシュ開始信号REFSが
活性化される（図２２（ｋ））。リフレッシュ開始信号
REFSの活性化に同期してカウンタ値“３”に対応する選
択信号BS3およびリフレッシュタイミング信号REFTが活
性化される（図２２（ｌ））。選択信号BS3の活性化に
応じて完了信号CMP3が活性化される（図２２（ｍ））。
カウンタ５０ａは、リフレッシュ開始信号REFSの立ち下
がりエッジに同期してカウンタ値を再び“０”にする
（図２２（ｎ））。バンクBK3が動作中のため、リフレ
ッシュタイミング信号REFTの立ち上がりエッジに同期し
て状態ラッチ信号STL3が高レベルに変化する（図２２
（ｏ））。このため、選択信号SEL3は活性化されない
（図２２（ｐ））。

【０１１９】この後、バンクBK3の通常動作が完了に伴
い、選択信号SEL3が活性化され（図２２（ｑ））、バン
クBK3のリフレッシュ動作が実行される。遅延回路５０
ｄにより、選択信号SEL3の活性化から所定時間遅れて、
カウントアップ信号UP（負論理）が活性化される（図２
２（ｒ））。図１６に示したリフレッシュカウンタ５２
は、カウントアップ信号UPの立ち上がりエッジに同期し
てカウントアップし、リフレッシュアドレスREFADDを
“０”から“１”に変化させる（図２２（ｓ））。

【０１２０】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、プリチャージ動作の完了からリフレッ
シュ動作の判定期間、リフレッシュ要求信号REFRQの受
け付けをマスクしたので、誤ったアドレスのメモリセル
をリフレッシュすることを防止できる。２ビットのカウ
ンタ５０ａにより、リフレッシュ要求信号REFRQに応じ
てリフレッシュすべきバンクを指定した。この結果、バ
ンクBK0〜BK3のリフレッシュ動作を分散でき、ピーク電
流を下げることができる。

【０１２１】図２３は、本発明の半導体メモリの第４の
実施形態を示している。この実施形態は、請求項１ない
し請求項３に対応している。第３の実施形態で説明した
回路・信号と同一の回路・信号については、同一の符号
を付けている。この実施形態では、リフレッシュ制御回
路５８が第１の実施形態のリフレッシュ制御回路１８と
相違している。その他の構成は、第１の実施形態と同一
である。本実施形態の半導体メモリは、４つのバンクBK
0〜BK3を有し、最大クロック周波数が１０ＭＨｚの６４
ＭビットSDRAMとして形成されている。リフレッシュ要
求信号REFRQの発生間隔は、2040nsにされている。ま
た、SDRAMは、全バンクBK0〜BK3のプリチャージを同時
に行うプリチャージオールコマンドを有している。

【０１２２】リフレッシュ制御回路５８は、第３の実施
形態と同一の起動回路４６、遅延回路４８、リフレッシ
ュカウンタ５２、および状態取込回路５４と、保持回路
６０、フリップフロップ６２とを有している。保持回路
６０は、パワーオンリセット信号POR、リフレッシュ開
始信号REFS、リフレッシュタイミング信号REFT、および
状態ラッチ信号STL0〜STL3を受け、完了信号CMP0〜CMP
3、選択信号SEL0〜SEL3を出力している。フリップフロ
ップ６２は、リフレッシュ開始信号REFSの活性化に基づ
いてカウントアップ信号UPを低レベルに変化させ、完了
信号CMP0〜CMP3が全て非活性化したことに基づいてカウ
ントアップ信号UPを高レベルにする。

【０１２３】図２４は、保持回路６０の詳細を示してい
る。保持回路６０は、第３の実施形態の保持回路５０
（図１８）からカウンタ５０ａおよびデコーダ５０ｂを
除いて構成されている。保持回路６０のRSフリップフロ
ップ５０ｃは、リフレッシュ開始信号REFSをセット端子
Sで直接受けている。すなわち、この実施形態では、リ
フレッシュ要求が発生し、リフレッシュ開始信号REFSが
活性化されると、全てのRSフリップフロップ５０ｃがセ
ットされ、完了信号CMP0〜CMP3が活性化される。バンク
毎にリフレッシュ要求を発生しなくてよいため、リフレ
ッシュ要求の間隔は、第３の実施形態の４倍の2040nsに
設定されている。

【０１２４】図２５は、上述したSDRAMのリフレッシュ
動作の概要を示している。この例では、バンクBK1に対
応するアクティブコマンドＡが時刻100nsに供給され、
バンクBK1は、時刻1200nsまで通常動作を実行する。バ
ンクBK0、BK2、BK3の通常動作の実行タイミングは、第
３の実施形態（図２０）と同一である。バースト長は
“２”に設定されている。tRASの最大時間（タイミング
仕様）は、2000nsに設定されている。

【０１２５】図２３に示した保持回路６０は、リフレッ
シュ要求信号REFRQに同期して図示しない完了信号CMP0
〜CMP3を活性化する。そして、非動作中のバンクBK0、B
K2、BK3の選択信号SEL0、SEL2、SEL3が活性化され、こ
れ等バンクのリフレッシュ動作が同時に実行される（図
２５（ａ））。次に、バンクBK1のプリチャージ動作が
完了した後、バンクBK1のリフレッシュ動作が実行され
る（図２５（ｂ））。全てのバンクBK0〜BK3のリフレッ
シュが完了した後、リフレッシュアドレスREFADが
“０”から“１”に変更される（図２５（ｃ））。

【０１２６】最初のリフレッシュ要求から2040ns後、次
のリフレッシュ要求が発生する（図２５（ｄ））。この
とき、バンクBK0〜BK3は、いずれも動作していないた
め、同時にリフレッシュされる（図２５（ｅ））。この
例においても、リフレッシュ動作は、外部から認識され
ることなく実行される。

【０１２７】図２６は、図２５に示したタイミングのう
ち、100ns〜1120nsの期間におけるリフレッシュ制御回
路５８の動作を示している。この実施形態では、リフレ
ッシュ要求信号REFRQが発生し、リフレッシュ開始信号R
EFSが活性化されると（図２６（ａ））、全てのバンクB
K0〜BK3に対応する完了信号CMP0〜CMP3が活性化される
（図２６（ｂ））。リフレッシュ開始信号REFSの活性化
により、リフレッシュタイミング信号REFTが活性化され
（図２６（ｃ））、カウントアップ信号UPが低レベルに
変化する（図２６（ｄ））。リフレッシュタイミング信
号REFTの活性化時に動作しているバンクBK1に対応し
て、状態ラッチ信号STL1が高レベルに変化する（図２６
（ｅ））。

【０１２８】図２４に示した出力回路５０ｅは、高レベ
ルの完了信号CMP0〜CMP3を受け、リフレッシュタイミン
グ信号REFTの活性化に同期して、低レベルの状態ラッチ
信号STL0、STL2、STL3に対応する選択信号SEL0、SEL2、
SEL3を活性化する（図２６（ｆ））。そして、非動作中
のバンクBK0、BK2、BK3が同時にリフレッシュされる
（図２６（ｇ））。この後、バンクBK0の通常動作が実
行され、この期間状態信号ST0が高レベルになる（図２
６（ｈ））。通常動作後のプリチャージ動作が完了する
と、リチャージ終了信号PREENDが活性化され、リフレッ
シュタイミング信号REFTが活性化される（図２６
（ｉ））。次に、バンクBK2の通常動作が実行され、状
態信号ST2が高レベルになる（図２６（ｊ））。この時
点で、リフレッシュアドレスREFAD（＝“０”）でリフ
レッシュされていないバンクは、BK1だけである。

【０１２９】図２７は、図２５に示したタイミングのう
ち、1120ns〜2140nsの期間におけるリフレッシュ制御回
路５８の動作を示している。バンクBK1の通常動作が完
了し、プリチャージ動作が完了すると、状態信号ST1が
低レベルに変化し（図２７（ａ））、プリチャージ終了
信号PREENDおよびリフレッシュタイミング信号REFTが活
性化される（図２７（ｂ））。リフレッシュタイミング
信号REFTの活性化に基づいて、状態ラッチ信号STL1が低
レベルに変化し（図２７（ｃ））、選択信号SEL1が活性
化される（図２７（ｄ））。そして、バンクBK1のリフ
レッシュ動作が実行される。

【０１３０】選択信号SEL1の活性化から所定の時間後
に、バンクBK1に対応するRSフリップフロップ５０ｃが
リセットされ、完了信号CMP1が非活性化される（図２７
（ｅ））。図２３に示したフリップフロップ６２は、完
了信号CMP0〜CMP3が全て低レベルになったことに基づい
て、カウントアップ信号UPを高レベルに変化させる（図
２７（ｆ））。そして、リフレッシュアドレスREFADが
“０”から“１”に変化する（図２７（ｇ））。

【０１３１】この後、バンクBK2、BK3の通常動作が順次
完了し（図２７（ｈ）、（ｉ））、プリチャージ終了信
号PREENDおよびリフレッシュタイミング信号REFTが活性
化される（図２７（ｊ）、（ｋ））。この実施形態にお
いても、上述した第１の実施形態と同様の効果を得るこ
とができる。さらに、この実施形態では、バンク毎にリ
フレッシュ要求を発生しなくてよいため、リフレッシュ
要求の間隔を、第３の実施形態の４倍の2040nsに設定で
きる。

【０１３２】図２８は、本発明の半導体メモリの第５の
実施形態を示している。この実施形態は、請求項１ない
し請求項３に対応している。第３の実施形態で説明した
回路・信号と同一の回路・信号については、同一の符号
を付けている。この実施形態では、リフレッシュ制御回
路６４が第１の実施形態のリフレッシュ制御回路１８と
相違している。その他の構成は、第１の実施形態と同一
である。本実施形態の半導体メモリは、４つのバンクBK
0〜BK3を有し、最大クロック周波数が１０ＭＨｚの６４
ＭビットSDRAMとして形成されている。リフレッシュ要
求信号REFRQの発生間隔は、510nsにされている。また、
SDRAMは、全バンクBK0〜BK3のプリチャージを同時に行
うプリチャージオールコマンドを有している。

【０１３３】リフレッシュ制御回路６４は、第３の実施
形態と同一の起動回路４６、遅延回路４８、および状態
取込回路５４と、保持回路６６、リフレッシュアドレス
制御回路６８とを有している。保持回路６６は、パワー
オンリセット信号POR、リフレッシュ開始信号REFS、リ
フレッシュタイミング信号REFT、および状態ラッチ信号
STL0〜STL3を受け、完了信号CMP0〜CMP3、選択信号SEL0
〜SEL3、選択信号BS3、およびリフレッシュアドレスを
選択するアドレス選択信号RAC0〜RAC3を出力している。

【０１３４】リフレッシュアドレス制御回路６８は、パ
ワーオンリセット信号POR、完了信号CMP0〜CMP3、アド
レス選択信号RAC0〜RAC3、および選択信号BS3を受け、
リフレッシュアドレス信号REFAD0、REFAD1を出力してい
る。図２９は、保持回路６６の詳細を示している。保持
回路６６は、第３の実施形態の保持回路５０（図１８）
にバンクBK0〜BK3にそれぞれ対応するトグルフリップフ
ロップ６６ａを追加して構成されている。トグルフリッ
プフロップ６６ａは、電源オン時に活性化されるパワー
オンリセット信号PORによりリセットされ、その後、選
択信号SEL0〜SEL3の立ち下がりエッジに同期してそれぞ
れアドレス選択信号RAC0〜RAC3のレベルを反転する。す
なわち、アドレス選択信号RAC0〜RAC3は、バンクBK0〜B
K3でリフレッシュが実行されたときに反転する。リフレ
ッシュは、アドレス選択信号RAC0〜RAC3が低レベルのと
き、リフレッシュアドレスREFAD0を使用して実行され、
アドレス選択信号RAC0〜RAC3が高レベルのとき、リフレ
ッシュアドレスREFAD1を使用して実行される。

【０１３５】図３０は、リフレッシュアドレス制御回路
６８の詳細を示している。リフレッシュアドレス制御回
路６８は、トグルフリップフロップ６８ａ、NANDゲート
およびインバータを有する制御回路６８ｂ、フリップフ
ロップ６８ｃ、リフレッシュカウンタ６８ｄ、スイッチ
６８ｅ、６８ｆ、およびラッチ６８ｇ、６８ｈを有して
いる。

【０１３６】トグルフリップフロップ６８ａは、パワー
オンリセット信号PORによりリセットされ、その後、選
択信号BS3の立ち下がりエッジに同期して相補の切り替
え信号SWA、SWBのレベルを反転する。すなわち、切り替
え信号SWA、SWBは、バンクBK3のリフレッシュ要求が発
生する毎に、交互に活性化（高レベル）される。制御回
路６８ｂは、８つの２入力NANDゲートと、２つの５入力
NANDゲートと、インバータとを有している。４つの２入
力NANDゲートは、アドレス選択信号RAC0〜RAC3が高レベ
ルのときにそれぞれ活性化され、完了信号CMP0〜CMP3の
反転レベルを状態信号A0〜A3として出力する。別の４つ
の２入力NANDゲートは、アドレス選択信号RAC0〜RAC3が
低レベルのときにそれぞれ活性化され、完了信号CMP0〜
CMP3の反転レベルを状態信号B0〜B3として出力する。一
方の５入力NANDゲートは、切り替え信号SWAおよび状態
信号A0〜A3が全て高レベルになったときに、カウントア
ップ信号UPAを低レベルに変化させる。他方の５入力NAN
Dゲートは、切り替え信号SWBおよび状態信号B0〜B3が全
て高レベルになったときに、カウントアップ信号UPBを
低レベルに変化させる。

【０１３７】フリップフロップ６８ｃは、選択信号BS3
の活性化に応じてカウントアップ信号UPを高レベルに変
化させ、カウントアップ信号UPA、UPBのいずれかの低レ
ベルを受けてカウントアップ信号UPを低レベルに変化さ
せる。リフレッシュカウンタ６８ｄは、カウントアップ
信号UPの立ち下がりエッジに同期してリフレッシュアド
レスREFADを１つ増加させる。

【０１３８】スイッチ６８ｅ、６８ｆは、例えばCMOS伝
達ゲート等で構成されている。スイッチ６８ｅは、切り
替え信号SWBが高レベル、かつカウントアップ信号UPが
低レベルのときにリフレッシュアドレス信号REFADをラ
ッチ６８ｇに出力する。スイッチ６８ｆは、切り替え信
号SWAが高レベル、かつカウントアップ信号UPが低レベ
ルのときにリフレッシュアドレス信号REFADをラッチ６
８ｈに出力する。ラッチ６８ｇ、６８ｈは、取り込んだ
リフレッシュアドレスREFADをリフレッシュアドレスREF
AD0、REFAD1としてそれぞれ出力する。すなわち、切り
替え信号SWBが高レベルのときにリフレッシュアドレスR
EFAD0が変更可能になり、切り替え信号SWAが高レベルの
ときリフレッシュアドレスREFAD1が変更可能になる。そ
して、リフレッシュアドレスREFAD0、REFAD1のいずれか
を用いてリフレッシュ動作が実行される。

【０１３９】図３１は、リフレッシュアドレス制御回路
６８の動作原理を示している。リフレッシュアドレス制
御回路６８の状態は、アドレス選択信号RAC0〜RAC3およ
び完了信号CMP0〜CMP3のレベルに応じて、バンクBK0〜B
K3毎にそれぞれ状態１〜状態４になる。状態１におい
て、バンクBK0〜BK3に対応するリフレッシュ要求が順次
発生する。バンクBK3のリフレッシュ要求が発生し、図
示しない選択信号BS3が活性化されると、状態は、状態
１から状態２に遷移し、非動作中のバンクのリフレッシ
ュが順次実行される。すなわち、選択信号BS3の活性化
後、リフレッシュアドレス制御回路６８の状態が状態２
でなくなったときに、１つのリフレッシュアドレスに対
応して、全バンクBK0〜BK3のリフレッシュが完了したこ
とになる。この期間、状態１、２にあるバンクでは、リ
フレッシュアドレスREFAD0が使用され、また、さらに状
態が変化し、状態３、４にあるバンクでは、リフレッシ
ュアドレスREFAD1が使用される。この後、全バンクの状
態が状態２以外になると、リフレッシュアドレス制御回
路６８は、リフレッシュアドレスREFAD、REFAD0を
“１”増加させ、状態２から状態３に遷移する。

【０１４０】状態３、４において、バンクBK3のリフレ
ッシュ要求が発生し、選択信号BS3が活性化されると、
状態は、状態３から状態４に遷移し、非動作中のバンク
のリフレッシュが実行される。すなわち、選択信号BS3
の活性化後、リフレッシュアドレス制御回路６８の状態
が状態４でなくなったときに、１つのリフレッシュアド
レスに対応して、全バンクBK0〜BK3のリフレッシュが完
了したことになる。状態３、４にあるバンクでは、リフ
レッシュアドレスREFAD1が使用され、また、さらに状態
が変化し、状態１、２にあるバンクでは、REFAD0が使用
される。この後、全バンクの状態が、状態３以外になる
と、リフレッシュアドレス制御回路６８は、リフレッシ
ュアドレスREFAD、REFAD1を“１”増加させ、状態４か
ら状態１に遷移する。

【０１４１】なお、破線で示した状態１〜４の境界は、
バンクBK0〜BK3のリフレッシュ動作のタイミングに応じ
て、バンク毎に図の左右方向にずれる。このため、図示
した各信号は、境界において全て同時に変化するわけで
はない。図３２は、上述したSDRAMのリフレッシュ動作
の概要を示している。この例では、バンクBK0に対応す
るアクティブコマンドＡが時刻0nsに供給され、バンクB
K0は、時刻1800nsまで通常動作を実行する。バンクBK1
〜BK3の通常動作の実行タイミングは、第３の実施形態
（図２０）と同一である。バースト長は、“２”に設定
されている。tRASの最大時間（タイミング仕様）は、20
00nsに設定されている。

【０１４２】図において、バンクBK0に対応するリフレ
ッシュ要求信号REFRQが発生したとき、バンクBK0は、活
性化されている（図３２（ａ））。このため、このリフ
レッシュ要求は、図２９に示したRSフリップフロップ５
０ｃに保持される。次に、バンクBK1に対応するリフレ
ッシュ要求信号REFRQが発生し、バンクBK1のリフレッシ
ュ動作が実行される（図３２（ｂ））。リフレッシュ
は、図３０に示したラッチ６８ｇが出力するリフレッシ
ュアドレスREFAD0を使用して実行される。次に、バンク
BK2、BK3に対応するリフレッシュ要求信号REFRQが順次
発生する（図３２（ｃ）、（ｄ））。バンクBK2、BK3
は、それぞれ活性化されているため、これ等リフレッシ
ュ要求は、RSフリップフロップ５０ｃに保持される。

【０１４３】バンクBK2のプリチャージ動作の完了に対
応して、図２８に示したリフレッシュタイミング信号RE
FTが活性化され、バンクBK2のリフレッシュ動作が実行
される（図３２（ｅ））。同様に、バンクBK0、BK3のプ
リチャージ動作の完了に対応して、図２８に示したリフ
レッシュタイミング信号REFTがそれぞれ活性化され、バ
ンクBK0、BK3のリフレッシュ動作が実行される（図３２
（ｆ）、（ｇ））。

【０１４４】バンクBK3のリフレッシュ動作により、１
つのリフレッシュアドレス（＝“０”）に対応する全て
のバンクBK0〜BK3のリフレッシュ動作が完了する。この
ため、リフレッシュアドレスREFADは、“１”から
“２”に変化し、リフレッシュアドレスREFAD0は、
“０”から“２”に変化する（図３２（ｈ））。本実施
形態では、リフレッシュアドレスREFADが増加する毎
に、リフレッシュアドレスREFAD0、REFAD1が交互に２ず
つ増加する。そして、一方のリフレッシュアドレスを使
用してリフレッシュが実行される。連続する２つのリフ
レッシュアドレスを使用することで、tRASを第３の実施
形態の４倍（2000ns）にできる。また、リフレッシュ動
作は、外部から認識されることなく実行される。

【０１４５】図３３は、図３２に示したタイミングのう
ち、100ns〜1120nsの期間におけるリフレッシュ制御回
路６４の動作を示している。まず、第３の実施形態（図
２１）と同様に、リフレッシュ要求信号REFRQ、リフレ
ッシュ開始信号REFS、およびリフレッシュタイミング信
号REFTが活性化され（図３３（ａ）、（ｂ））、完了信
号CMP0が活性化される（図３３（ｃ））。このとき、ア
ドレス選択信号RAC0〜RAC3は、低レベルにされ、状態信
号A0〜A3、B0〜B3は高レベルにされ、切り替え信号SW
A、SWBは、それぞれ高レベル、低レベルにされている
（図３３（ｄ））。図３０に示した制御回路６８ｂは、
完了信号CMP0の反転レベルを状態信号B0として出力する
（図３３（ｅ））。バンクBK0が動作中のため、状態ラ
ッチ信号STL0が高レベルに変化し、バンクBK0のリフレ
ッシュは実行されない（図３３（ｆ））。

【０１４６】次に、バンクBK1に対応するリフレッシュ
要求信号REFRQが活性化される（図３３（ｇ））。バン
クBK1は、非動作中であるため、図２１と同様に選択信
号SEL1が活性化され、リフレッシュ動作が実行される
（図３３（ｈ））。アドレス選択信号RAC0が低レベルの
ため、バンクBK1のリフレッシュは、リフレッシュアド
レスREFAD0（＝“０”）に対して実行される。選択信号
SEL1の活性化により、アドレス選択信号RAC1は、高レベ
ルに変化する（図３３（ｉ））。このため、バンクBK1
に対応する次のリフレッシュ要求が発生したとき、リフ
レッシュアドレスREFAD1が使用される。制御回路６８ｂ
は、完了信号CMP1の反転レベルを状態信号B1として出力
する（図３３（ｊ））。

【０１４７】図３４は、図３２に示したタイミングのう
ち、1120ns〜2140nsの期間におけるリフレッシュ制御回
路６４の動作を示している。まず、第３の実施形態（図
２２）と同様に、バンクBK2に対応するリフレッシュ要
求信号REFRQ、リフレッシュ開始信号REFS、およびリフ
レッシュタイミング信号REFTが活性化され（図３４
（ａ）、（ｂ））、完了信号CMP2が活性化される（図３
４（ｃ））。制御回路６８ｂは、完了信号CMP2の反転レ
ベルを状態信号B2として出力する（図３４（ｄ））。バ
ンクBK2が動作中のため、状態ラッチ信号STL2が高レベ
ルに変化し、バンクBK2のリフレッシュは実行されない
（図３４（ｅ））。

【０１４８】バンクBK1の通常動作が完了し、プリチャ
ージ終了信号PREENDが活性化され、リフレッシュタイミ
ング信号REFTが活性化される（図３４（ｆ））。この
後、バンクBK2の通常動作が完了し、プリチャージ終了
信号PREENDが活性化され、リフレッシュタイミング信号
REFTが活性化される（図３４（ｇ））。リフレッシュタ
イミング信号REFTの活性化に応じて選択信号SEL2が活性
化され、リフレッシュアドレスREFAD0に対応してバンク
BK2のリフレッシュ動作が実行される（図３４
（ｈ））。選択信号SEL2の活性化により、アドレス選択
信号RAC2は、高レベルに変化する（図３４（ｉ））。

【０１４９】次に、バンクBK3に対応するリフレッシュ
要求信号REFRQ、リフレッシュ開始信号REFS、リフレッ
シュタイミング信号REFT、および選択信号BS3が活性化
され（図３４（ｊ）、（ｋ）、（ｌ））、完了信号CMP3
が活性化される（図３４（ｍ））。バンクBK3が動作中
のため、状態ラッチ信号STL3が高レベルに変化し、バン
クBK3のリフレッシュは実行されない（図３４
（ｎ））。選択信号BS3の活性化に応じて、切り替え信
号SWA、SWBがそれぞれ低レベル、高レベルに変化し（図
３４（ｏ）、（ｐ））、カウントアップ信号UPAが高レ
ベルに変化する。図３０に示したフリップフロップ６８
ｃは、選択信号BS3の活性化に応じてセットされ、カウ
ントアップ信号UPを高レベルに変化させる（図３４
（ｑ））。

【０１５０】次に、バンクBK0の通常動作が完了し、プ
リチャージ終了信号PREENDが活性化され、リフレッシュ
タイミング信号REFTが活性化される（図３４（ｒ））。
リフレッシュタイミング信号REFTの活性化に応じて選択
信号SEL0が活性化され、リフレッシュアドレスREFAD0に
対応してバンクBK0のリフレッシュ動作が実行される
（図３４（ｓ））。選択信号SEL0の活性化により、アド
レス選択信号RAC0は、高レベルに変化する（図３４
（ｔ））。

【０１５１】次に、バンクBK3の通常動作が完了し、プ
リチャージ終了信号PREENDが活性化され、リフレッシュ
タイミング信号REFTが活性化される（図３４（ｕ））。
リフレッシュタイミング信号REFTの活性化に応じて選択
信号SEL3が活性化され、リフレッシュアドレスREFAD0に
対応してバンクBK3のリフレッシュ動作が実行される
（図３４（ｖ））。選択信号SEL3の活性化により、アド
レス選択信号RAC3は、高レベルに変化する（図３４
（ｗ））。

【０１５２】バンクBK3のリフレッシュ動作により完了
信号CMP3が非活性化される（図３４（ｘ））。この時点
で、リフレッシュアドレスREFAD0に対応するバンクBK0
〜BK3のリフレッシュが完了する。このため、カウント
アップ信号UP、UP0がそれぞれ低レベル、高レベルに変
化し（図３４（ｙ））、リフレッシュアドレスREFAD
は、“１”から“２”に変化し、REFAD0は、“０”から
“２”に変化する。（図３４（ｚ））。

【０１５３】図３５は、上述したSDRAMのリフレッシュ
動作の別の例を示している。この例では、バンクBK0
は、時刻0〜1800nsまで通常動作を実行する。バンクBK1
は、時刻800〜1200nsまで通常動作を実行する。バンクB
K2は、時刻1000〜2900nsまで通常動作を実行する。バン
クBK3は、時刻1500〜2000nsまで通常動作を実行する。
図において、バンクBK0に対応するリフレッシュ要求信
号REFRQが発生したとき、バンクBK0は、活性化されてい
る（図３５（ａ））。このため、このリフレッシュ要求
は保持される。次に、バンクBK1に対応するリフレッシ
ュ要求信号REFRQが発生し、リフレッシュアドレスREFAD
0に対応するバンクBK1のリフレッシュ動作が実行される
（図３５（ｂ））。次に、バンクBK2、BK3に対応するリ
フレッシュ要求信号REFRQが順次発生する（図３５
（ｃ）、（ｄ））。バンクBK2、BK3に対応するリフレッ
シュ要求は、それぞれバンクBK1、BK0のプリチャージ動
作と重なる。このため、図１７に示した起動回路４６に
より、リフレッシュ開始信号REFSの活性化タイミングが
ずらされる（図３５（ｅ）、（ｆ））。

【０１５４】バンクBK0、BK3の動作が完了し、リフレッ
シュアドレスREFAD0に対応するバンクBK0、BK3のリフレ
ッシュ動作が実行される（図３５（ｇ）、（ｈ））。次
に、バンクBK0、BK1に対応するリフレッシュ要求信号RE
FRQが順次発生し（図３５（ｉ）、（ｊ））、リフレッ
シュアドレスREFAD1に対応するバンクBK0、BK1のリフレ
ッシュ動作が実行される（図３５（ｋ）、（ｌ））。

【０１５５】次に、バンクBK2の動作が完了し、リフレ
ッシュアドレスREFAD0に対応するバンクBK2のリフレッ
シュ動作が実行される（図３５（ｍ））。バンクBK2の
リフレッシュ動作により、１つのリフレッシュアドレス
（＝“０”）に対応する全てのバンクBK0〜BK3のリフレ
ッシュ動作が完了する。このため、リフレッシュアドレ
スREFADは、“１”から“２”に変化し、リフレッシュ
アドレスREFAD0は、“０”から“２”に変化する（図３
５（ｎ）））。

【０１５６】次に、バンクBK2、BK3に対応するリフレッ
シュ要求信号REFRQが順次発生し（図３５（ｏ）、
（ｐ））、リフレッシュアドレスREFAD1（＝“１”）に
対応するバンクBK2、BK3のリフレッシュ動作が実行され
る（図３５（ｑ）、（ｒ））。バンクBK3のリフレッシ
ュ動作により、１つのリフレッシュアドレス（＝
“１”）に対応する全てのバンクBK0〜BK3のリフレッシ
ュ動作が完了する。このため、リフレッシュアドレスRE
FADは、“２”から“３”に変化し、リフレッシュアド
レスREFAD1は、“１”から“３”に変化する（図３５
（ｓ）））。

【０１５７】この後、バンクBK0、BK1に対応するリフレ
ッシュ要求信号REFRQが順次発生し（図３５（ｔ）、
（ｕ））、リフレッシュアドレスREFAD0（＝“２”）に
対応するバンクBK0、BK1のリフレッシュ動作が実行され
る（図３５（ｖ）、（ｗ））。図３６は、図３５に示し
たタイミングのうち、時刻1120〜2140nsの期間における
リフレッシュ制御回路６４の動作を示している。なお、
図３５の時刻100〜1120nsの期間のタイミング図は、図
３３と同一であるため説明を省略する。

【０１５８】まず、バンクBK2に対応するリフレッシュ
要求信号REFRQが活性化され（図３６（ａ））、完了信
号CMP2が活性化される（図３６（ｂ））。この例では、
バンクBK2が動作中のため、状態ラッチ信号STL2が高レ
ベルに変化し、バンクBK2のリフレッシュは実行されな
い（図３６（ｃ））。このため、状態信号B2は、低レベ
ルを維持する（図３６（ｄ））。

【０１５９】次に、バンクBK3に対応するリフレッシュ
要求信号REFRQが活性化され（図３６（ｅ））、完了信
号CMP3および選択信号BS3が活性化される（図３６
（ｆ））。選択信号BS3の活性化により、切り替え信号S
WA、SWBのレベルが反転する（図３６（ｇ））。バンクB
K3が動作中のため、状態ラッチ信号STL3が高レベルに変
化し、バンクBK3のリフレッシュは実行されない（図３
６（ｈ））。

【０１６０】次に、バンクBK0の通常動作が完了し、プ
リチャージ終了信号PREEND、リフレッシュタイミング信
号REFT、および選択信号SEL0が活性化され、リフレッシ
ュアドレスREFAD0に対応するバンクBK0のリフレッシュ
動作が実行される（図３６（ｉ）、（ｊ））。アドレス
選択信号RAC0は、選択信号SEL0の非活性化に応じて高レ
ベルに変化する（図３６（ｋ））。

【０１６１】同様に、バンクBK3の通常動作が完了し、
プリチャージ終了信号PREEND、リフレッシュタイミング
信号REFT、および選択信号SEL3が活性化され、リフレッ
シュアドレスREFAD0に対応するバンクBK3のリフレッシ
ュ動作が実行される（図３６（ｌ）、（ｍ））。アドレ
ス選択信号RAC3は、選択信号SEL0の非活性化に応じて高
レベルに変化する（図３６（ｎ））。この時点で、リフ
レッシュアドレスREFAD0に対応するバンクBK2のリフレ
ッシュ動作が実行されていないため、リフレッシュアド
レスREFAD、REFAD0は、カウントアップされない。

【０１６２】図３７は、図３５に示したタイミングのう
ち、時刻2140〜3160nsの期間におけるリフレッシュ制御
回路６４の動作を示している。まず、バンクBK0に対応
するリフレッシュ要求信号REFRQが活性化され（図３７
（ａ））、完了信号CMP0が活性化される（図３７
（ｂ））。バンクBK0は非動作中のため、選択信号SEL0
が活性化され、リフレッシュ動作が実行される（図３７
（ｃ））。アドレス選択信号RAC0は、選択信号SEL0の非
活性化に応じて低レベルに変化する（図３７（ｄ））。
図３０に示した制御回路６８ｂは、完了信号CMP0の反転
レベルを状態信号A0として出力する（図３７（ｅ））。

【０１６３】次に、バンクBK1に対応するリフレッシュ
要求信号REFRQが活性化され（図３７（ｆ））、完了信
号CMP1が活性化される（図３７（ｇ））。バンクBK1は
非動作中のため、選択信号SEL1が活性化され、リフレッ
シュアドレスREFAD1（＝“１”）に対応するリフレッシ
ュ動作が実行される（図３７（ｈ））。アドレス選択信
号RAC1は、選択信号SEL1の非活性化に応じて低レベルに
変化する（図３７（ｉ））。制御回路６８ｂは、完了信
号CMP1の反転レベルを状態信号A1として出力する（図３
７（ｊ））。

【０１６４】次に、バンクBK2の通常動作が完了し、プ
リチャージ終了信号PREEND、リフレッシュタイミング信
号REFT、および選択信号SEL2が活性化され、リフレッシ
ュアドレスREFAD0に対応するバンクBK2のリフレッシュ
動作が実行される（図３７（ｋ）、（ｌ））。アドレス
選択信号RAC2は、選択信号SEL2の非活性化に応じて高レ
ベルに変化する（図３７（ｍ））。この時点で、リフレ
ッシュアドレスREFAD0に対応するバンクBK0〜BK3のリフ
レッシュが完了する。このため、完了信号CMP2の非活性
化に応じてカウントアップ信号UP、UP0がそれぞれ低レ
ベル、高レベルに変化し（図３７（ｎ））、リフレッシ
ュアドレスREFADは、“１”から“２”に変化し、REFAD
0は、“０”から“２”に変化する。（図３７
（ｏ））。

【０１６５】図３８は、図３５に示したタイミングのう
ち、時刻3160〜4180nsの期間におけるリフレッシュ制御
回路６４の動作を示している。まず、バンクBK2に対応
するリフレッシュ要求信号REFRQが活性化され（図３８
（ａ））、完了信号CMP2が活性化される（図３８
（ａ））。バンクBK2は非動作中のため、選択信号SEL2
が活性化され、リフレッシュ動作が実行される（図３８
（ｃ））。アドレス選択信号RAC2は、選択信号SEL2の非
活性化に応じて低レベルに変化する（図３８（ｄ））。
制御回路６８ｂは、完了信号CMP2の反転レベルを状態信
号A2として出力する（図３８（ｅ））。

【０１６６】次に、バンクBK3に対応するリフレッシュ
要求信号REFRQが活性化され（図３８（ｆ））、完了信
号CMP3が活性化される（図３８（ｇ））。バンクBK3は
非動作中のため、選択信号SEL3が活性化され、リフレッ
シュアドレスREFAD1に対応するリフレッシュ動作が実行
される（図３８（ｈ））。アドレス選択信号RAC3は、選
択信号SEL3の非活性化に応じて低レベルに変化する（図
３８（ｉ））。制御回路６８ｂは、完了信号CMP3の反転
レベルを状態信号A3として出力する（図３７（ｊ））。
選択信号BS3の活性化に応じて、カウントアップ信号UP
が高レベルに変化し（図３８（ｋ））、切り替え信号SW
A、SWBが再び反転する（図３８（ｌ）、（ｍ））。

【０１６７】この時点で、リフレッシュアドレスREFAD1
に対応するバンクBK0〜BK3のリフレッシュが完了する。
このため、完了信号CMP3の活性化に応じてカウントアッ
プ信号UP、UP1がそれぞれ低レベル、高レベルに変化し
（図３８（ｎ））、リフレッシュアドレスREFADは、
“２”から“３”に変化し、REFAD1は、“１”から
“３”に変化する。（図３８（ｏ））。

【０１６８】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、連続する２つのリフレッシュアドレス
を使用してリフレッシュ動作を実行することで、tRASを
第３の実施形態の４倍（2000ns）にできる。また、第３
の実施形態と同様に、バンクBK0〜BK3のリフレッシュ動
作を分散させたので、ピーク電流を下げることができ
る。

【０１６９】図３９は、本発明の半導体メモリの第６の
実施形態を示している。この実施形態は、請求項１ない
し請求項３、請求項５、請求項６に対応している。第３
の実施形態で説明した回路・信号と同一の回路・信号に
ついては、同一の符号を付けている。この実施形態で
は、リフレッシュ制御回路７０が第１の実施形態のリフ
レッシュ制御回路１８と相違している。その他の構成
は、第１の実施形態と同一である。本実施形態の半導体
メモリは、４つのバンクBK0〜BK3を有し、最大クロック
周波数が１０ＭＨｚの６４ＭビットSDRAMとして形成さ
れている。リフレッシュ要求信号REFRQの発生間隔は、5
10nsにされている。また、SDRAMは、全バンクBK0〜BK3
のプリチャージを同時に行うプリチャージオールコマン
ドを有している。

【０１７０】リフレッシュ制御回路７０は、第３の実施
形態と同一の起動回路４６、遅延回路４８、および状態
取込回路５４と、保持回路７２、リフレッシュアドレス
制御回路７４とを有している。保持回路７２は、パワー
オンリセット信号POR、リフレッシュ開始信号REFS、リ
フレッシュタイミング信号REFT、および状態ラッチ信号
STL0〜STL3を受け、完了信号CMP00〜CMP03、CMP10〜CMP
13、選択信号SEL0〜SEL3、選択信号BS03、BS13を出力し
ている。

【０１７１】リフレッシュアドレス制御回路７４は、パ
ワーオンリセット信号POR、完了信号CMP00〜CMP03、CMP
10〜CMP13、および選択信号BS03、BS13を受け、リフレ
ッシュアドレス信号REFAD0、REFAD1を出力している。リ
フレッシュアドレス制御回路７４は、複数のリフレッシ
ュアドレスを生成するアドレス生成回路である。図４０
は、保持回路７２の詳細を示している。

【０１７２】保持回路７２は、３ビットのカウンタ７２
ａ、カウンタ７２ａの出力をデコードするデコーダ７２
ｂ、８つのRSフリップフロップ５０ｃ、８つの遅延回路
５０ｄ、および出力回路７２ｃを有している。カウンタ
７２ａは、リフレッシュ開始信号REFSの立ち下がりエッ
ジに同期してカウントアップし、カウント信号RBA0、RB
A1、RBA2を出力する。ここで、カウント信号RBA0が下位
ビットに対応している。

【０１７３】デコーダ７２ｂは、８つの３入力ANDゲー
トを有している。デコーダ７２ｂは、リフレッシュ開始
信号REFSの高レベル時に、カウント信号RBA0〜RBA2に応
じて、カウンタ値“０”に対応する選択信号BS00、カウ
ンタ値“１”に対応する選択信号BS01、カウンタ値
“２”に対応する選択信号BS02、カウンタ値“３”に対
応する選択信号BS03、カウンタ値“４”に対応する選択
信号BS10、カウンタ値“５”に対応する選択信号BS11、
カウンタ値“６”に対応する選択信号BS12、カウンタ値
“７”に対応する選択信号BS13のいずれかを活性化す
る。

【０１７４】RSフリップフロップ５０ｃは、セット端子
Sでそれぞれ選択信号BS00〜BS03、BS10〜BS13を受け、
リセット端子Rでそれぞれ選択信号SEL00〜SEL03、SEL10
〜SEL13を遅延させた遅延信号とパワーオンリセット信
号PORとのOR論理を受けている。すなわち、RSフリップ
フロップ５０ｃは、選択信号BS00〜BS03、BS10〜BS13の
活性化を受けたときに完了信号CMP00〜CMP03、CMP10〜C
MP13をそれぞれ活性化し、選択信号SEL00〜SEL03、SEL1
0〜SEL13の遅延信号またはパワーオンリセット信号POR
の活性化を受けたときに完了信号CMP00〜CMP03、CMP10
〜CMP13をそれぞれ非活性化する。ここで、選択信号BS0
0〜BS03、BS10〜BS13、SEL00〜SEL03、SEL10〜SEL13、
および完了信号CMP00〜CMP03、CMP10〜CMP13の末尾の数
字は、バンクの番号に対応している。遅延回路５０ｄ
は、選択信号SEL00〜SEL03、SEL10〜SEL13をそれぞれ所
定の時間遅延させ、遅延信号として出力する。

【０１７５】出力回路７２ｃは、選択信号SEL00〜SEL0
3、SEL10〜SEL13のうち、同一のバンクに対応する２つ
の信号のOR論理をそれぞれ選択信号SEL0〜SEL3として出
力する。選択信号SEL00〜SEL03、SEL10〜SEL13は、それ
ぞれ状態ラッチ信号STL0〜STL3が低レベル、かつリフレ
ッシュタイミング信号REFTの高レベル期間に、活性化し
ている完了信号CMP00〜CMP03、CMP10〜CMP13に応じて出
力される。すなわち、出力回路７２ｃは、完了信号CMP0
0〜CMP03、CMP10〜CMP13の活性化を受け、対応するバン
クBK0〜BK3が非動作中であるときに、選択信号SEL00〜S
EL03、SEL10〜SEL13を活性化する。

【０１７６】図４１は、リフレッシュアドレス制御回路
７４の詳細を示している。リフレッシュアドレス制御回
路７４は、フリップフロップ７４ａ、７４ｂ、パルス発
生回路７４ｃ、７４ｄ、および第５の実施形態のリフレ
ッシュアドレス制御回路６８と同一のフリップフロップ
６８ｃ、リフレッシュカウンタ６８ｄ、スイッチ６８
ｅ、６８ｆ、ラッチ６８ｇ、６８ｈを有している。

【０１７７】フリップフロップ７４ａは、選択信号BS03
の活性化に応じてセットされ、完了信号CMPAを高レベル
に変化させ、完了信号CMP00〜CMP03の全ての非活性化に
応じてリセットされ、完了信号CMPAを低レベルに変化さ
せる。フリップフロップ７４ｂは、選択信号BS13の活性
化に応じてセットされ、完了信号CMPBを高レベルに変化
させ、完了信号CMP10〜CMP13の全ての非活性化に応じて
リセットされ、完了信号CMPBを低レベルに変化させる。

【０１７８】パルス発生回路７４ｃは、完了信号CMPAの
立ち下がりエッジに同期して正のパルス信号PLSAを生成
する。パルス発生回路７４ｄは、完了信号CMPBの立ち下
がりエッジに同期して正のパルス信号PLSBを生成する。
パルス信号PLSA、PLSBのOR論理は、カウントアップ信号
UPとしてリフレッシュカウンタ６８ｄに供給される。図
４２および図４３は、SDRAMが図３０に示したタイミン
グで動作するときのリフレッシュアドレス制御回路７０
の動作を示している。図４２および図４３は、それぞれ
上述した図３３および図３４に対応している。図３３お
よび図３４と同じタイミングの波形については、説明を
省略する。

【０１７９】図４２において、まず、バンクBK0に対応
するリフレッシュ要求信号REFRQ、が活性化され（図４
２（ａ））、完了信号CMP00が活性化される（図４２
（ｂ））。このとき、バンクBK0は動作中のため、リフ
レッシュは実行されない。次に、バンクBK1に対応する
リフレッシュ要求信号REFRQが活性化され（図４２
（ｃ））、完了信号CMP01が活性化される（図４２
（ｄ））。バンクBK1は非動作中のため、選択信号SEL1
が活性化され、リフレッシュが実行される（図４２
（ｅ））。

【０１８０】図４３において、バンクBK2に対応するリ
フレッシュ要求信号REFRQが活性化され（図４３
（ａ））、完了信号CMP02が活性化される（図４３
（ｂ））。このとき、バンクBK2は動作中のため、リフ
レッシュは実行されない。バンクBK1、BK2の通常動作が
完了し、プリチャージ終了信号PREENDが活性化され、リ
フレッシュタイミング信号REFTが順次活性化される（図
４３（ｃ））。選択信号SEL2が活性化され、リフレッシ
ュアドレスREFAD0に対応してバンクBK2のリフレッシュ
動作が実行される（図４３（ｄ））。選択信号SEL2の非
活性化により、完了信号CMP02は非活性化される（図４
３（ｅ））。

【０１８１】次に、バンクBK3に対応するリフレッシュ
要求信号REFRQが活性化され（図４３（ｆ））、完了信
号CMP03が活性化される（図４３（ｇ））。選択信号BS0
3の活性化に応じて、完了信号CMPAが高レベルに変化す
る（図４３（ｈ））。バンクBK0の通常動作が完了し、
プリチャージ終了信号PREENDが活性化され、リフレッシ
ュタイミング信号REFTが活性化される（図４３
（ｉ））。選択信号SEL0が活性化され、リフレッシュア
ドレスREFAD0に対応してバンクBK0のリフレッシュ動作
が実行される（図４３（ｊ））。選択信号SEL0の非活性
化により、完了信号CMP00は非活性化される（図４３
（ｋ））。

【０１８２】次に、バンクBK3の通常動作が完了し、プ
リチャージ終了信号PREENDが活性化され、リフレッシュ
タイミング信号REFTが順次活性化される（図４３
（ｌ））。選択信号SEL3が活性化され、リフレッシュア
ドレスREFAD0に対応してバンクBK0のリフレッシュ動作
が実行される（図４３（ｍ））。選択信号SEL3の非活性
化により、完了信号CMP03は非活性化される（図４３
（ｎ））。完了信号CMP03の非活性化により、完了信号C
MPAが低レベルに変化し、パルス信号PLSAが生成される
（図４３（ｏ））。そして、カウントアップ信号UP、UP
0が活性化され、リフレッシュアドレスREFAD、REFAD0が
“２”に変化する（図４３（ｐ））。

【０１８３】図４４〜図４５は、SDRAMが図３５に示し
たタイミングで動作するときの時刻1120〜4180nsにおけ
るリフレッシュアドレス制御回路７０の動作を示してい
る。図４４〜図４５は、それぞれ上述した図３６〜図３
８に対応している。図３６〜図３８と同じタイミングの
波形については、説明を省略する。図４４において、ま
ず、バンクBK2に対応するリフレッシュ要求信号REFRQが
活性化され（図４４（ａ））、完了信号CMP02が活性化
される（図４４（ｂ））。このとき、バンクBK2は動作
中のため、リフレッシュは実行されない。

【０１８４】次に、バンクBK3に対応するリフレッシュ
要求信号REFRQが活性化され（図４４（ｃ））、完了信
号CMP03が活性化される（図４４（ｄ））。選択信号BS0
3の活性化に応じて、完了信号CMPAが高レベルに変化す
る（図４４（ｅ））。バンクBK0の通常動作が完了し、
プリチャージ終了信号PREENDが活性化され、リフレッシ
ュタイミング信号REFTが順次活性化される（図４４
（ｆ））。選択信号SEL0が活性化され、リフレッシュア
ドレスREFAD0に対応してバンクBK0のリフレッシュ動作
が実行される（図４４（ｇ））。選択信号SEL0の非活性
化により、完了信号CMP00は非活性化される（図４４
（ｈ））。

【０１８５】次に、バンクBK3の通常動作が完了し、プ
リチャージ終了信号PREENDが活性化され、リフレッシュ
タイミング信号REFTが順次活性化される（図４４
（ｉ））。選択信号SEL3が活性化され、リフレッシュア
ドレスREFAD0に対応してバンクBK0のリフレッシュ動作
が実行される（図４４（ｊ））。選択信号SEL3の非活性
化により、完了信号CMP03は非活性化される（図４３
（ｋ））。このとき、リフレッシュアドレスREFAD0に対
応するバンクBK2のリフレッシュが完了していないた
め、完了信号CMPAは変化せず、リフレッシュアドレスRE
FAD、REFAD0は変化しない。

【０１８６】図４５において、バンクBK0に対応するリ
フレッシュ要求信号REFRQが活性化され（図４５
（ａ））、完了信号CMP10が活性化される（図４５
（ｂ））。バンクBK0は非動作中のため、選択信号SEL0
が活性化され、リフレッシュアドレスREFAD1に対応する
バンクBK0のリフレッシュ動作が実行される（図４５
（ｃ））。

【０１８７】次に、バンクBK1に対応するリフレッシュ
要求信号REFRQが活性化され（図４５（ｄ））、完了信
号CMP11が活性化される（図４５（ｅ））。バンクBK1は
非動作中のため、選択信号SEL1が活性化され、リフレッ
シュアドレスREFAD1に対応するバンクBK1のリフレッシ
ュ動作が実行される（図４５（ｆ））。この後、バンク
BK2の通常動作が完了し、プリチャージ終了信号PREEND
が活性化され、リフレッシュタイミング信号REFTが活性
化される（図４５（ｇ））。選択信号SEL2が活性化さ
れ、リフレッシュアドレスREFAD0に対応してバンクBK2
のリフレッシュ動作が実行される（図４５（ｈ））。選
択信号SEL2の非活性化により、完了信号CMP02は非活性
化される（図４５（ｉ））。完了信号CMP02の非活性化
により、完了信号CMPAが低レベルに変化し、パルス信号
PLSAが生成される（図４５（ｊ））。そして、カウント
アップ信号UP、UP0が活性化され、リフレッシュアドレ
スREFAD、REFAD0が“２”に変化する（図４５
（ｋ））。

【０１８８】図４６において、バンクBK2に対応するリ
フレッシュ要求信号REFRQが活性化され（図４６
（ａ））、完了信号CMP12が活性化される（図４６
（ｂ））。バンクBK2は非動作中のため、選択信号SEL2
が活性化され、リフレッシュアドレスREFAD1に対応する
バンクBK2のリフレッシュ動作が実行される（図４６
（ｃ））。次に、バンクBK3に対応するリフレッシュ要
求信号REFRQが活性化され（図４６（ｄ））、完了信号C
MP13が活性化される（図４６（ｅ））。選択信号BS13の
活性化に応じて、完了信号CMPBが高レベルに変化する
（図４６（ｆ））。バンクBK3は非動作中のため、選択
信号SEL3が活性化され、リフレッシュアドレスREFAD1に
対応するバンクBK3のリフレッシュ動作が実行される
（図４６（ｇ））。選択信号SEL3の活性化により、完了
信号CMP13が非活性化される（図４６（ｈ））。この時
点で、リフレッシュアドレスREFAD1に対応するバンクBK
0〜BK3のリフレッシュ動作が完了している。このため、
完了信号CMP13の非活性化により、完了信号CMPBが低レ
ベルに変化し、パルス信号PLSBが生成される（図４６
（ｉ））。そして、カウントアップ信号UP、UP0が活性
化され、リフレッシュアドレスREFAD、REFAD1が“３”
に変化する（図４６（ｊ））。

【０１８９】この実施形態においても、上述した第５の
実施形態と同様の効果を得ることができる。なお、上述
した実施形態では、読み出し動作中にリフレッシュ動作
が発生する例について述べた。書き込み動作中にリフレ
ッシュ動作が発生する場合にも、読み出し動作と同様の
タイミングでリフレッシュ動作が自動的に実行される。

【０１９０】上述した第２、第５、第６の実施形態で
は、２つのリフレッシュアドレスを使用して、バンクBK
0〜BK3をリフレッシュした例について述べた。本発明は
かかる実施形態に限定されるものではない。例えば、３
つ以上のリフレッシュアドレスを使用して、バンクBK0
〜BK3をリフレッシュしてもよい。この場合、生成する
リフレッシュアドレスの数に対応して保持回路、優先回
路を増やすだけで、tRASを容易に長くできる。

【０１９１】上述した第５および第６の実施形態では、
バンクBK0〜BK3に対応してそれぞれリフレッシュ要求を
発生した例について述べた。本発明はかかる実施形態に
限定されるものではない。例えば、第４の実施形態と同
様に、全バンクBK0〜BK3に対して同時にリフレッシュ要
求を発生してもよい。上述した実施形態では、リフレッ
シュカウンタ２０を、バンクBK0〜BK3に共通に１つ形成
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、リフレッシュカウンタ２
０を、バンクBK0〜BK3毎に形成してもよい。

【０１９２】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【０１９３】

【発明の効果】請求項１の半導体メモリでは、リフレッ
シュ動作を外部から認識されることなく実行できる。す
なわち、複数のバンクを有する半導体メモリにおいて、
メモリセルのリフレッシュを内部で自動的に実行でき
る。

【０１９４】請求項２の半導体メモリでは、一つのリフ
レッシュアドレスに対応する情報を保持回路に確実に保
持でき、各バンクのメモリセルを確実にリフレッシュで
きる。請求項３の半導体メモリでは、全てのバンクに対
してリフレッシュサイクルを必ず挿入することができ、
全てのメモリセルを確実にリフレッシュできる。請求項
４の半導体メモリでは、各バンクのリフレッシュを競合
することなく実行できる。

【０１９５】請求項５の半導体メモリでは、リフレッシ
ュ動作を外部から認識されることなく実行できる。すな
わち、複数のバンクを有する半導体メモリにおいて、メ
モリセルのリフレッシュを内部で自動的に実行できる。
あるリフレッシュアドレスでリフレッシュすべきバンク
が動作中の場合、別のリフレッシュアドレスで別のバン
クをリフレッシュできる。この結果、一つのバンクにつ
いて連続してアクセスできる最大時間を長くできる。

【０１９６】請求項６の半導体メモリでは、簡易な回路
で複数のリフレッシュアドレスを生成できる。請求項７
の半導体メモリでは、複数のリフレッシュアドレスを使
用して、複数のバンクをリフレッシュする場合にも、保
持回路が保持する情報と、リフレッシュアドレスとを常
に対応させることができ、各バンクのメモリセルを確実
にリフレッシュできる。

【０１９７】請求項８の半導体メモリでは、一つのバン
クを連続してアクセスできる最大時間を長くすることが
でき、一般にページ動作と称する連続アクセスの最大回
数を増やすことができる。請求項９の半導体メモリで
は、複数のリフレッシュアドレスが生成される場合にお
いても、リフレッシュを競合することなく実行できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】図１のリフレッシュ制御回路およびリフレッシ
ュカウンタを示す回路図である。

【図３】図１の保持回路を示す回路図である。

【図４】図１の優先回路を示す回路図である。

【図５】第１の実施形態におけるリフレッシュ動作の概
要を示すタイミング図である。

【図６】第１の実施形態におけるリフレッシュ制御回路
の動作を示すタイミング図である。

【図７】本発明の第２の実施形態におけるリフレッシュ
制御回路を示すブロック図である。

【図８】図７の第１保持回路を示す回路図である。

【図９】図７の第２保持回路を示す回路図である。

【図１０】図７の第１優先回路を示す回路図である。

【図１１】図７の第２優先回路を示す回路図である。

【図１２】図７のリフレッシュカウンタを示す回路図で
ある。

【図１３】第２の実施形態におけるリフレッシュ動作の
概要を示すタイミング図である。

【図１４】第２の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図１５】第２の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図１６】本発明の第３の実施形態におけるリフレッシ
ュ制御回路を示すブロック図である。

【図１７】図１６の起動回路の詳細を示す回路図であ
る。

【図１８】図１６の保持回路の詳細を示す回路図であ
る。

【図１９】第３の実施形態における起動回路の動作を示
すタイミング図である。

【図２０】第３の実施形態におけるリフレッシュ動作の
概要を示すタイミング図である。

【図２１】第３の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図２２】第３の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図２３】本発明の第４の実施形態におけるリフレッシ
ュ制御回路を示すブロック図である。

【図２４】図２３の保持回路の詳細を示す回路図であ
る。

【図２５】第４の実施形態におけるリフレッシュ動作の
概要を示すタイミング図である。

【図２６】第４の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図２７】第４の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図２８】本発明の第５の実施形態におけるリフレッシ
ュ制御回路を示すブロック図である。

【図２９】図２８の保持回路の詳細を示す回路図であ
る。

【図３０】図２８のリフレッシュアドレス制御回路の詳
細を示す回路図である。

【図３１】図２８のリフレッシュアドレス制御回路の動
作を示すタイミング図である。

【図３２】第５の実施形態におけるリフレッシュ動作の
概要を示すタイミング図である。

【図３３】第５の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図３４】第５の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図３５】第５の実施形態におけるリフレッシュ動作の
別の例を示すタイミング図である。

【図３６】図３５におけるリフレッシュ制御回路の動作
を示すタイミング図である。

【図３７】図３５におけるリフレッシュ制御回路の動作
を示すタイミング図である。

【図３８】図３５におけるリフレッシュ制御回路の動作
を示すタイミング図である。

【図３９】本発明の第６の実施形態におけるリフレッシ
ュ制御回路を示すブロック図である。

【図４０】図３９の保持回路の詳細を示す回路図であ
る。

【図４１】図３９のリフレッシュアドレス制御回路の詳
細を示す回路図である。

【図４２】第６の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図４３】第６の実施形態におけるリフレッシュ制御回
路の動作を示すタイミング図である。

【図４４】第６の実施形態におけるリフレッシュ制御回
路の動作を示す別のタイミング図である。

【図４５】第６の実施形態におけるリフレッシュ制御回
路の動作を示す別のタイミング図である。

【図４６】第６の実施形態におけるリフレッシュ制御回
路の動作を示す別のタイミング図である。

【符号の説明】

１０ SDRAM １２コマンドデコーダ１２１４状態レジスタ１６リフレッシュ発生回路１８リフレッシュ制御回路２０リフレッシュカウンタ２０ａカウンタ２０ｂラッチ２２起動回路２４保持回路２４ａ RSフリップフロップ２４ｂ CMOS伝達ゲート２４ｃ ANDゲート２４ｄパルス発生回路２６優先回路２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ ANDゲート２８状態取込回路２８ａラッチ２８ｂ遅延回路２８ｃパルス発生回路３０バンク選択回路３０ａラッチ３２リフレッシュ制御回路３４第１保持回路３４ａラッチ３６第２保持回路３６ａラッチ３８第１優先回路３８ａ ORゲート４０第２優先回路４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ ANDゲート４０ｆ ORゲート４２リフレッシュカウンタ４２ａカウンタ４２ｂ、４２ｃラッチ４４リフレッシュ制御回路４６リフレッシュの起動回路４６ａ、４６ｂ、４６ｃフリップフロップ４６ｄ、４６ｅ遅延回路４６ｆパルス生成回路４８遅延回路５０保持回路５０ａ２ビットカウンタ５０ｂデコーダ５０ｃ RSフリップフロップ５０ｄ遅延回路５０ｅ出力回路５２リフレッシュカウンタ５４状態取込回路リフレッシュ制御回路保持回路６０フリップフロップ６２リフレッシュ制御回路６４保持回路６６リフレッシュアドレス制御回路６８トグルフリップフロップ６６ａトグルフリップフロップ６８ａ制御回路６８ｂフリップフロップ６８ｃリフレッシュカウンタ６８ｄスイッチ６８ｅ、６８ｆラッチ６８ｇ、６８ｈリフレッシュ制御回路７０保持回路７２リフレッシュアドレス制御回路７４カウンタ７２ａデコーダ７２ｂ出力回路７２ｃフリップフロップ７４ａ、７４ｂパルス発生回路７４ｃ、７４ｄ A0、A1、A2、A3 状態信号 ACT アクティブ信号 AD アドレス ASEL1、ASEL2 アドレス選択信号 B0、B1、B2、B3 状態信号 BA バンクアドレス BK0〜BK3 バンク BS0〜BS3 選択信号 BS00、BS01、BS02、BS03 選択信号 BS10、BS11、BS12、BS13 選択信号 CAD 列アドレス CM0〜CM3 完了信号 CM10〜CM13、CM20〜CM23 完了信号 CMD コマンド信号 CMP 完了信号 CMP0〜CMP3 完了信号 CMP00〜CMP13、CMP10〜CMP13、CMP20〜CMP23 完了信号 CMPA、CMPB 完了信号 PER0〜PER3 許可信号 PRE プリチャージ信号 /PRED 遅延プリチャージ信号 PREEND プリチャージ終了信号 PREL プリチャージラッチ信号 PLSA、PLSB パルス信号 RAC0〜RAC3 アドレス選択信号 RAD 行アドレス RBA0、RBA1、RBA2 カウント信号 RD 読み出し信号 REFAD リフレッシュアドレス REFAD0、REFAD1、REFAD2 リフレッシュアドレス信号 REFD 遅延リフレッシュ信号 REFP リフレッシュパルス REFRQ リフレッシュ要求信号 REFS リフレッシュ開始信号 REFT リフレッシュタイミング信号 SE0〜SE3 選択信号 SE10〜SE13、SE20〜SE23 選択信号 SEL0〜SEL3 選択信号 SEL00、SEL01、SEL02、SEL03 選択信号 SEL10、SEL11、SEL12、SEL13 選択信号 SET0〜SET3 セット信号 SET10〜SET13、SET20〜SET23 セット信号 ST0〜ST3 状態信号 STL0〜STL3、/STL0〜/STL3 状態ラッチ信号 SWA、SWB 切り替え信号 UP カウントアップ信号 UP0、UP1 UPA、UPB WR 書き込み信号

Claims

【特許請求の範囲】

【請求項１】メモリセルを有し独立に動作する複数の
バンクと、前記メモリセルをリフレッシュするためのリフレッシュ
要求を所定の間隔で発生するリフレッシュ発生回路と、リフレッシュアドレスを生成するリフレッシュカウンタ
と、前記リフレッシュアドレスが示す前記各バンク内の前記
メモリセルについて、それぞれリフレッシュの完了・未
完了の情報を保持する保持回路と、前記リフレッシュ要求の発生時に、非動作中の前記バン
クのうち、前記保持回路に保持された前記情報に基づい
て、リフレッシュが未完了の該バンクをリフレッシュす
るリフレッシュ制御回路とを備えていることを特徴とす
る半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、前記保持回路が保持する前記情報が全て完了になったと
きに、前記保持回路は、前記情報を全て未完了に変更し、前記リフレッシュカウンタは、カウントアップされるこ
とを特徴とする半導体メモリ。
【請求項３】請求項１記載の半導体メモリにおいて、一つの前記バンクを連続してアクセスできる最大時間の
仕様は、前記リフレッシュ要求の発生間隔より短く設定
されていることを特徴とする半導体メモリ。
【請求項４】請求項１記載の半導体メモリにおいて、非動作中の前記バンクのうち、リフレッシュが未完了の
該バンクが複数あるときに、リフレッシュする該バンク
を決める優先回路を備えていることを特徴とする半導体
メモリ。
【請求項５】メモリセルを有し独立に動作する複数の
バンクと、前記メモリセルをリフレッシュするためのリフレッシュ
要求を所定の間隔で発生するリフレッシュ発生回路と、複数のリフレッシュアドレスを生成するアドレス生成回
路と、前記各リフレッシュアドレスが示す前記各バンク内の前
記メモリセルについて、それぞれリフレッシュの完了・
未完了の情報を保持する複数の保持回路と、前記リフレッシュ要求の発生時に、非動作中の前記バン
クのうち、前記各保持回路に保持された情報に基づい
て、前記リフレッシュアドレスに対応するリフレッシュ
が未完了の前記メモリセルをリフレッシュするリフレッ
シュ制御回路とを備えていることを特徴とする半導体メ
モリ。
【請求項６】請求項５記載の半導体メモリにおいて、前記アドレス生成回路は、前記リフレッシュアドレスを
生成するリフレッシュカウンタと、該リフレッシュカウ
ンタが前回生成した前記リフレッシュアドレスを保持す
るアドレス保持回路とを備えていることを特徴とする半
導体メモリ。
【請求項７】請求項６記載の半導体メモリにおいて、前記アドレス保持回路に対応する前記保持回路に保持す
る前記情報が全て完了になったときに、前記リフレッシュカウンタに対応する前記保持回路は、
保持している情報を前記アドレス保持回路に対応する前
記保持回路に転送した後、該情報を全て未完了に変更
し、前記リフレッシュカウンタは、現在のカウンタ値を前記
アドレス保持回路に転送した後、カウントアップされる
ことを特徴とする半導体メモリ。
【請求項８】請求項６記載の半導体メモリにおいて、一つの前記バンクを連続してアクセスできる最大時間の
仕様は、（リフレッシュ要求の発生間隔）×（バンクの数）×
（保持回路の数−１）より短く設定されていることを特
徴とする半導体メモリ。
【請求項９】請求項５記載の半導体メモリにおいて、非動作中の前記バンクのうち、前記リフレッシュアドレ
スに対応するリフレッシュが未完了の前記メモリセルが
複数あるときに、リフレッシュする該メモリセルを決め
る優先回路を備えていることを特徴とする半導体メモ
リ。