JP2004110890A - 半導体記憶装置の制御方法及び半導体記憶装置 - Google Patents
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Abstract
【課題】バーストモード使用時からの、モードレジスタのセットを可能にする。
【解決手段】バーストモード時に動作モードを設定したい場合、パワーダウンモード（Ｍ８）を介して、一旦非バーストモードのスタンバイモード（Ｍ３）に遷移させ、その後、非バーストモードと同様の所定のシーケンスでコマンドが入力されるとモードレジスタセットモード（Ｍ７）に遷移させてモードレジスタのセットを行う。
【選択図】 図１
【解決手段】バーストモード時に動作モードを設定したい場合、パワーダウンモード（Ｍ８）を介して、一旦非バーストモードのスタンバイモード（Ｍ３）に遷移させ、その後、非バーストモードと同様の所定のシーケンスでコマンドが入力されるとモードレジスタセットモード（Ｍ７）に遷移させてモードレジスタのセットを行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の制御方法及び半導体記憶装置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）インターフェースを有したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型の半導体記憶装置の制御方法及び半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭのセルアレイを用い、ＳＲＡＭインターフェースを有したＤＲＡＭ（以下疑似ＳＲＡＭと呼ぶ）が、低消費電力、大記憶容量化が実現可能、安価なことなどから携帯電話などに、最適なメモリとして注目されている。
【０００３】
一方で、メモリのバスが一定周期のクロック周波数に同期して動作するシンクロナスＤＲＡＭ（以下ＳＤＲＡＭと呼ぶ）が、ＰＣ（パーソナルコンピュータ）などのメモリに使用されている。
【０００４】
疑似ＳＲＡＭや、ＳＤＲＡＭの動作モードの設定は、後述するモードレジスタを有するモード設定制御回路で行う。動作モードの設定とは、リフレッシュの際全体のメモリチップのうち何メガバイトをリフレッシュするかの設定（パーシャルモードの設定）や、コマンドが入力されて、何クロック目からデータの読み出し、または書き込みを開始するかの設定（レイテンシの設定）などがある。
【０００５】
また、ＳＤＲＡＭの動作モードに、バーストモードがある。バーストモードは、クロック信号に同期して連続してデータを書き込みまたは読み出すモードである。バーストモードの設定では、１つのアクセスコマンドに対応するデータの出力回数またはデータの入力回数であるバースト長ＢＬなどを、外部信号をもとにセットする。
【０００６】
従来のモードレジスタの制御方法は、ＳＤＲＡＭの場合、モードレジスタセットコマンドと呼ばれる専用のコマンドを用いて行うが（例えば、特許文献１）、疑似ＳＲＡＭの場合、専用ピンを使用した専用コマンドを用意する方法、読み出しや、書き込み命令などのリーガルコマンドと特定アドレス及び特定データパターンの組み合わせにより行う方法が用いられる。この他にも、コマンドとして認識されないイリーガルコマンドの組み合わせ、リーガルコマンドと特定アドレスの組み合わせにより行う方法などが考えられる。
【０００７】
【特許文献１】
特開２０００−０１１６５２号公報（段落番号［００１３］，第１図）
【０００８】
【発明が解決しようとする課題】
しかし、疑似ＳＲＡＭにおいて、イリーガルコマンドの組み合わせによってモードレジスタをセットしようとする場合、コントローラ側に変更が必要になり、非バーストモード専用品との互換性に問題が生じるという問題がある。
【０００９】
また、専用ピンを用いた専用コマンドを用意する場合も、コントローラ側の変更が必要であり、さらにチップサイズの増大が懸念される。
リーガルコマンドの組み合わせを用いる場合も、バーストモードの際、次のような問題が生じる。バーストモードの書き込みまたは読み出し動作時には、１回のコマンド入力に対し、モードレジスタにセットしたバースト長ＢＬのデータ入力／出力がクロック信号に同期して行われる。このため、連続してコマンドを入力するには、毎回インタラプト動作が必要になる。これを実現するには回路規模が大きくなり、チップ面積の増大につながるという問題があった。
【００１０】
以上の問題より、従来の疑似ＳＲＡＭでは、バーストモードでの使用が困難であった。
本発明はこのような点に鑑みてなされたものであり、非バーストモード、バーストモードいずれの場合でも共通のシーケンスでモードレジスタのセットが可能な半導体記憶装置の制御方法を提供することを目的とする。
【００１１】
また、本発明の他の目的は、非バーストモード、バーストモードいずれの場合でも共通のシーケンスでモードレジスタのセットが可能な半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような状態遷移図で示される半導体記憶装置の制御方法において、バーストモード時に、動作モードを設定するモードレジスタを設定する場合、パワーダウンモード（Ｍ８）を介して非バーストモードのスタンバイモード（Ｍ３）に遷移させ、スタンバイモード（Ｍ３）時に、所定のシーケンスでコマンドが入力された場合に、モードレジスタセットモード（Ｍ７）に遷移させ、モードレジスタを外部入力に応じてセットすることを特徴とする半導体記憶装置の制御方法が提供される。
【００１３】
上記方法によれば、バーストモード時に動作モードを設定したい場合、パワーダウンモード（Ｍ８）を介して、一旦非バーストモードのスタンバイモード（Ｍ３）に遷移し、その後、非バーストモードと同様の所定のシーケンスでコマンドが入力されるとモードレジスタセットモード（Ｍ７）に遷移してモードレジスタのセットを行う。
【００１４】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体記憶装置の制御方法を示す状態遷移図である。
【００１５】
図中で、符号“Ｍ”は、モードを表している。
また、図２は、本発明の実施の形態の半導体記憶装置の構成図である。
図中、太線で示した信号線は、複数ビットで構成されている。図の左側の２重丸は、外部入力端子を示している。また、信号名の先頭に“／”の付いている信号は、負論理を示しており、信号名の末尾に“Ｚ”の付いている信号は、正論理を示している。
【００１６】
以下、図２で示す本発明の実施の形態の半導体記憶装置１について、各部の機能を説明し、その後、図１を用いて動作及び制御方法について説明する。
半導体記憶装置１は、ＤＲＡＭのメモリセルＭＣを有し、ＳＲＡＭのインターフェースを有する疑似ＳＲＡＭとして構成されており、リフレッシュ制御回路１０、調停回路１１、コマンドデコーダ１２、バースト制御回路１３、モード設定制御回路１４、バーストアドレスカウンタ１５、タイミング制御回路１６、パワーダウン制御回路１７、アドレスラッチ１８、アドレスデコーダ１９、メモリセルアレイ２０、リード／ライトアンプ２１、バースト転送レジスタ２２、データ出力制御回路２３及びデータ入力制御回路２４から構成される。
【００１７】
リフレッシュ制御回路１０は、図示しないタイマを内蔵しており、メモリセルアレイ２０のメモリセルＭＣをリフレッシュするためのリフレッシュ要求信号ＲＥＦＺを所定の周期で出力する。また、チップイネーブル信号ＣＥ２を入力し、これがロウレベルの場合は、パワーダウンモードに移行し、図３（ａ）、（ｂ）の設定に準じた動作を行う。
【００１８】
調停回路１１は、リフレッシュ要求信号ＲＥＦＺとアクセスコマンドとの入力された順番を比較し、先に入力された信号に応じた制御信号を出力する。ここで、リフレッシュ動作を行う場合は、リフレッシュ起動信号ＲＥＦＳ１及びアクティブ信号ＡＣＴＺを出力し、アクセスコマンドに応じた処理を行う場合は、アクティブ信号ＡＣＴＺを出力する。また、リフレッシュ動作が完了した場合にタイミング制御回路１６より出力される、リフレッシュストップ信号ＲＳＴＰＺが入力された場合、リフレッシュ起動信号ＲＥＦＳ１の出力を停止する。アクセスコマンドは、読み出しまたは書き込み動作や、メモリセルアレイ２０を連続してアクセスして、読み出し動作または書き込み動作を連続して実行するバーストモード時に、外部入力端子から供給される。また、アクセスコマンドは、チップイネーブル信号／ＣＥ１及びアドレスステータス信号／ＡＤＳがともに低レベルのときに認識される。バーストモード時のバーストアクセスでは、１回のアクセスコマンドで、複数のデータが出力または入力される。
【００１９】
なお、半導体記憶装置１において、アドレスステータス信号／ＡＤＳが、低レベルのときに供給されたアドレス信号ＡＤＤを有効とし、高レベルのときに、供給されたアドレス信号ＡＤＤを無効とする。また、半導体記憶装置１は、ＳＲＡＭインターフェースを有しているため、アドレス信号ＡＤＤは、ロウアドレス及びコラムアドレスが同時に供給される。
【００２０】
コマンドデコーダ１２は、アドレスステータス信号／ＡＤＳの低レベル時に、チップイネーブル信号／ＣＥ１、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥをデコードし、デコード結果に応じた制御信号をタイミング制御回路１６、データ出力制御回路２３及びデータ入力制御回路２４、バースト転送レジスタ２２に出力する。
【００２１】
バースト制御回路１３は、外部クロック信号ＣＬＫ、チップイネーブル信号／ＣＥ１、バーストアドレスアドバンス信号／ＡＤＶ及びモード設定制御回路１４からのレイテンシ信号ＬＴＣを受信し、バースト信号ＢＳＴＺ、バーストクロック信号ＢＣＬＫ（ストローブ信号）、タイミング制御回路１６へのタイミング信号及びウェイト信号ＷＡＩＴを出力する。なお、ウェイト信号ＷＡＩＴは、半導体記憶装置１の外部に出力される。
【００２２】
なお、バースト信号ＢＳＴＺは、バーストモード中に出力される信号である。
モード設定制御回路１４は、チップイネーブル信号／ＣＥ１、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢ、ロウアーバイト信号／ＬＢ及びアドレス信号ＡＤＤを受け、レイテンシ信号ＬＴＣ及びバースト長信号ＢＬを出力する。アッパーバイト信号／ＵＢ及びロウアーバイト信号／ＬＢは読み出しデータ及び書き込みデータの一部をマスクするための信号である。
【００２３】
また、モード設定制御回路１４は、疑似ＳＲＡＭの動作モードを設定するための回路であり、外部から設定可能なモードレジスタを有している。
図３は、モードレジスタにセットされる動作モードの設定を説明する図であり、（ａ）は機能の割り当て、（ｂ）は各機能を説明する図である。
【００２４】
図３（ａ）のように、モードレジスタには、例えば、アドレスＡｄｄ１２〜２０までが、動作モードの設定コードとして割り当てられる。ここでは、アドレスＡｄｄ１２はリセット機能（ＲＳ）の設定であり、“０”の場合はリセット可能状態を示し、“１”の場合はリセット不可能な状態であることを示す。起動シーケンス後は“０”となっている。詳しくは後述する。アドレスＡｄｄ１３〜１５は読み出しレイテンシカウント（ＲＬＣ）であり、読み出しコマンドが入力されてから、外部クロック信号ＣＬＫが何クロック経過した後、データを読み出すかなどの設定である。ここで、アドレスＡｄｄ１３〜１５が“０００”の場合レイテンシカウント＝２、“００１”の場合レイテンシカウント＝３、“０１０”の場合レイテンシカウント＝４、“０１１”の場合レイテンシカウント＝５であることを示す。例えば、レイテンシカウント＝４の場合、読み出しコマンドが入力されてから、外部クロック信号ＣＬＫの４クロックめの立ち上がりに同期してデータを読み出す。
【００２５】
アドレスＡｄｄ１６はモード（ＭＤ）の設定であり、“０”の場合は、バーストモード可能状態、“１”の場合は非バーストモード可能状態を示す。起動シーケンス後は、“１”がセットされる。アドレスＡｄｄ１７、１８はデータ長（ＤＬ）の設定であり、バースト長ＢＬを決定する。ここで、“００”は８ワード、“０１”は１６ワード、“１０”は３２ワードのバースト長ＢＬを示し、“１１”は継続的なバーストを示す。アドレスＡｄｄ１９、２０は、パーシャルモード（ＰＭ）の設定であり、全体のメモリのうち何メガバイトの容量のデータを保持するかを決定する。“００”の場合は１６Ｍバイトのデータを保持し、“０１”は８Ｍバイトのデータを保持し、“１０”は全てのデータ保持し、“１１”はデータを保持しない状態を示す。起動シーケンス後は、“１１”が設定される。
【００２６】
なお、アドレスＡｄｄ００〜１１と、アドレスＡｄｄ２１以上は、全てハイレベルとなる。
モードレジスタのセットについては後述する。
【００２７】
モード設定制御回路１４は、上記のようなモードレジスタの設定により、レイテンシ信号ＬＴＣ及びバースト長信号ＢＬを出力する。
また、後述するパワーダウン制御回路１７の制御信号が入力され、パワーダウンする場合、リセット機能（ＲＳ）の設定を示すアドレスＡｄｄ１２の値が“０”の場合は、モードレジスタをリセットし、“１”の場合はリセットしない。
【００２８】
バーストアドレスカウンタ１５は、タイミング制御回路１６からのタイミング信号に同期して、アドレス信号ＡＤＤに連続する内部アドレス信号ＩＡＤＤを生成する。また、バースト長信号ＢＬが示すバースト長より１つ少ない回数だけ内部アドレス信号ＩＡＤＤを生成する。また、バーストアドレスアドバンス信号／ＡＤＶの高レベルを受けている間、カウントアップ動作を停止する。
【００２９】
タイミング制御回路１６は、調停回路１１、コマンドデコーダ１２及びバースト制御回路１３からの制御信号を受け、バーストアドレスカウンタ１５、アドレスラッチ１８、アドレスデコーダ１９及びリード／ライトアンプ２１の動作を制御するタイミング信号を出力する。また、リフレッシュ動作が完了した場合、リフレッシュストップ信号ＲＳＴＰＺを出力する。
【００３０】
パワーダウン制御回路１７は、チップイネーブル信号ＣＥ２を受け、リフレッシュ制御回路１０、調停回路１１、コマンドデコーダ１２、バースト制御回路１３、モード設定制御回路１４、バーストアドレスカウンタ１５、タイミング制御回路１６に制御信号を出力し、パワーオン、パワーダウンまたはスタンバイモードを制御する。
【００３１】
アドレスラッチ１８は、アドレス信号ＡＤＤをアドレスラッチ信号ＥＬＡＴに同期してラッチし、内部アドレス信号ＩＡＤＤをアドレスラッチ信号ＩＬＡＴに同期してラッチし、ラッチした信号をアドレスデコーダ１９に出力する。
【００３２】
アドレスデコーダ１９は、アドレスラッチ１８がラッチしたアドレス信号をデコードし、メモリセルアレイ２０内のメモリセルＭＣを選択するための信号を出力する。具体的には、アドレス信号ＡＤＤに応じて後述するワード線ＷＬを選択するためのワード線信号及び後述するコラムスイッチＳＷをオンするためのコラム線信号を出力する。
【００３３】
メモリセルアレイ２０は、マトリックス状に配置された複数の揮発性のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬ及び複数のビット線ＢＬと、ビット線ＢＬに接続された複数のセンスアンプＳＡと、ビット線ＢＬをそれぞれリード／ライトアンプ２１に接続する複数のコラムスイッチＳＷとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置されたセルトランジスタとを有している。セルトランジスタのゲートは、ワード線ＷＬに接続されている。
【００３４】
コラムスイッチＳＷは、アッパーバイト信号／ＵＢに対応する第１コラムスイッチ群と、ロウアーバイト信号／ＬＢに対応する第２コラムスイッチ群とに分類される。バースト書き込み動作時に、第１コラムスイッチ群は、アッパーバイト信号／ＵＢが低レベルのときのみアドレス信号に応じてオンする。バースト書き込み動作時に、第２コラムスイッチ群は、ロウアーバイト信号／ＬＢが低レベルのときのみアドレス信号に応じてオンする。すなわち、書き込みデータは、コラムスイッチＳＷを制御することでマスクされる。
【００３５】
実際には、タイミング制御回路１６がアッパーバイト信号／ＵＢまたはロウアーバイト信号／ＬＢに応じてアドレスデコーダ１９を動作させ、コラム選択信号ＣＬを出力することで、第１及び第２コラムスイッチ群の動作が制御される。書き込みデータのマスク制御は、データ入出力端子ＤＱで受信した書き込みデータがコラムスイッチＳＷに伝達されるまで行う。
【００３６】
リード／ライトアンプ２１は、メモリセルアレイ２０からの並列読み出しデータをリードアンプイネーブル信号ＲＡＥＮに同期してデータバスＤＢに出力する。また、バースト転送レジスタ２２からの並列の書き込みデータをライトアンプイネーブル信号ＷＡＥＮに同期してメモリセルアレイ２０に出力する。
【００３７】
バースト転送レジスタ２２は、データを保持する複数のデータレジスタ（ＤＴ０、ＤＴ１など）を有している。ここでは、非バーストモードの場合は、外部のアドレス信号ＡＤＤで指定されたメモリセルＭＣのデータをリード／ライトアンプ２１を介して入力し、コモンデータバスＣＤＢに出力する。また、コモンデータバスＣＤＢからの書き込みデータを保持し、リード／ライトアンプ２１に出力する。バーストモードの場合、リード／ライトアンプ２１を介して入力されたデータをリード／ライトアンプ２１からの並列読み出しデータを直列データに変換し、バーストクロック信号ＢＣＬＫに同期してコモンデータバスＣＤＢに出力する。また、コモンデータバスＣＤＢからの直列の書き込みデータを並列データに変換し、バーストクロック信号ＢＣＬＫに同期してリード／ライトアンプ２１に出力する。
【００３８】
データ出力制御回路２３は、読み出し動作時に活性化され、データバスＤＢ上の読み出しデータをデータ入出力端子ＤＱに出力する。データ入出力端子ＤＱは、１６ビットで構成されている。さらに、アッパーバイト信号／ＵＢが低レベルの時、１６ビットの読み出しデータのうち上位の８ビットを出力し、ロウアーバイト信号／ＬＢが低レベルのとき、１６ビットの読み出しデータのうち下位の８ビットを出力する。データ入出力端子ＤＱは、アッパーバイト信号／ＵＢに対応する８ビットの第１データ端子群と、ロウアーバイト信号／ＬＢに対応する８ビットの第２データ端子群とで構成されている。
【００３９】
データ入力制御回路２４は、書き込み動作時に活性化され、データ入出力端子ＤＱを介して書き込みデータを受信し、受信したデータをコモンデータバスＣＤＢに出力する。
【００４０】
バースト転送レジスタ２２、データ出力制御回路２３及びデータ入力制御回路２４は、複数のデータを連続して入力または出力可能な、データ入出力回路として動作する。
【００４１】
なお、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ１、ＣＥ２、アドレスステータス信号／ＡＤＳ、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、外部クロック信号ＣＬＫ、バーストアドレスアドバンス信号／ＡＤＶ、アッパーバイト信号／ＵＢ、ロウアーバイト信号／ＬＢは、外部の図示しないコントローラより外部端子を介して入力される。
【００４２】
次に、上記で説明した半導体記憶装置１の動作及び制御方法について図１の状態遷移図を用いて詳細に説明する。
パワーオンモード（Ｍ１）になると、次に、チップイネーブル信号ＣＥ２がロウレベルとなり、パワーダウン制御回路１７の制御のもと、調停回路１１、コマンドデコーダ１２、バースト制御回路１３、モード設定制御回路１４、バーストアドレスカウンタ１５、タイミング制御回路１６をリセットする（Ｍ２）。
【００４３】
次に、チップイネーブル信号ＣＥ２をハイレベルとし、パワーダウン制御回路１７の制御のもと、非バーストモードのスタンバイモード（Ｍ３）となる。ここで、コマンドデコーダ１２は、外部より入力される信号をデコードし、デコード結果に応じたモード（リードやライト）に遷移させるための制御信号を生成する。
【００４４】
図４は、コマンドテーブルの例である。
図中で“Ｌ”はロウレベル、“Ｈ”はハイレベルの信号であり、“Ｘ”はどちらでもよいことを示す。なお、“ＤＱ０−７”はデータ入出力端子ＤＱのうち上位の８ビット、“ＤＱ８−１５”は下位の８ビットであり、データ入出力端子ＤＱの状態で“ＨｉＺ”は１で固定、“Ｄｏｕｔ”はデータ出力、“Ｄｉｎ”はデータ入力、“Ｉｎｖａｌｉｄ”は書き込み禁止や、書き込みデータにマスクをかけたときの無効状態を示す。また、“Ｒｅｔｅｎｔｉｏｎ”はデータの保持、つまりリフレッシュ動作を行うか否かを示し、“Ｙｅｓ”でリフレッシュを行う。“Ｎｏ”でリフレッシュを行わない。“Ｐａｒｔｉａｌ”は、一部のみ行うことを示す。
【００４５】
コマンドデコーダ１２は、図４のようなコマンドテーブルに従い、モードを選択する。
スタンバイモード（Ｍ３）において、チップイネーブル信号／ＣＥ１がロウレベルライトイネーブル信号／ＷＥがロウレベルのとき、書き込み（ライト）モード（Ｍ４）に遷移する。また、チップイネーブル信号／ＣＥ１がロウレベル、出力イネーブル信号／ＯＥがロウレベル、ライトイネーブル信号／ＷＥがハイレベルのとき、読み出し（リード）モード（Ｍ５）に遷移する。また、チップイネーブル信号／ＣＥ１がロウレベル、出力イネーブル信号／ＯＥと、ライトイネーブル信号／ＷＥがともにハイレベルのとき、出力非活性（ＯＤ）モード（Ｍ６）に遷移する。書き込みモード（Ｍ４）のとき、アッパーバイト信号／ＵＢまたはロウアーバイト信号／ＬＢがハイレベルとなると、書き込みデータのうち、上位ビットまたは下位ビットがマスクされ無効（Ｉｎｖａｌｉｄ）となる。以下、このような処理をＢｙｔｅ制御と呼ぶ。読み出しモード（Ｍ５）のときも、このようなＢｙｔｅ制御があり、さらに、アドレス信号ＡＤＤの制御なども行われる。
【００４６】
上記では、スタンバイモード（Ｍ３）から、モードＭ４、Ｍ５、Ｍ６への遷移を説明したが、モードＭ４、Ｍ５、Ｍ６からもコマンドデコーダ１２で、デコードされたコマンドに応じて、非バーストモードのそれぞれのモードに遷移することができる。
【００４７】
非バーストモードのスタンバイモード（Ｍ３）のとき、以下のようなシーケンスでコマンドが入力された場合、モード設定制御回路１４のモードレジスタがセットされるモードレジスタセットモード（Ｍ７）に遷移する。
【００４８】
図５は、モードレジスタのセットの際のシーケンスの例であり、（ａ）がリーガルコマンド（ＣＭＤ）とアドレス（Ａｄｄ）の組み合わせであり、（ｂ）がタイミングチャートである。
【００４９】
図５（ｂ）のように、モードレジスタセットのためのシーケンスとして、６つのリーガルコマンドとアドレスの組み合わせからモードレジスタをセットすることができる。すなわち、リード１回、ライト４回、リード１回の順番であり、アドレスは、最上位ビット（ＭＳＢ）を５回と、最後に図３で示した、モードレジスタセット用のコード（ＣＯＤＥ）である。
【００５０】
モード設定制御回路１４に、図５（ａ）と対応した図５（ｂ）のようなタイミングで、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ１、アドレスステータス信号／ＡＤＳ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥが入力された場合に、モードレジスタセットモード（Ｍ７）に遷移し、モードレジスタを６番目に入力される図３で示したようなコードの内容にセットする。
【００５１】
ここで、前述の図３（ａ）で示したようなコードが入力された場合、モードを示すアドレスＡｄｄ１６の値が“０”の場合は、バーストモードのスタンバイモード（Ｍ９）に遷移し、“１”の場合は、非バーストモードのスタンバイモード（Ｍ３）に復帰する。
【００５２】
非バーストモードのスタンバイモード（Ｍ３）のとき、チップイネーブル信号ＣＥ２がロウレベルになると、非バーストモードを抜けて、パワーダウンモード（Ｍ８）になる。パワーダウンモード（Ｍ８）で、チップイネーブル信号ＣＥ２がハイレベルとなると、再び非バーストモードのスタンバイモード（Ｍ３）に復帰する。
【００５３】
バーストモードのスタンバイモード（Ｍ９）の場合、非バーストモードのスタンバイモード（Ｍ３）のときと同様に、コマンドデコーダ１２は、外部より入力される信号をデコードし、デコード結果に応じて、書き込みモード（Ｍ１０）、読み出しモード（Ｍ１１）、サスペンドモード（Ｍ１２）に遷移する。ただし、バーストモードの場合、モードレジスタにセットされている読み出しレイテンシカウント（ＲＬＣ）の値と、データ長（ＤＬ）の値にしたがって、モード設定制御回路１４により出力されるレイテンシ信号ＬＴＣ、バースト長信号ＢＬによって、指定されたクロックから、指定されたバースト長分の読み出しまたは書き込みが行われる。また、書き込みモード（Ｍ１０）、読み出しモード（Ｍ１１）のとき、アドレスステータス信号／ＡＤＳがハイレベルになるとバーストアドレスカウンタ１５は、カウントアップを停止するが、それぞれのモード（Ｍ１０、Ｍ１１）にとどまる。
【００５４】
また、サスペンドモード（Ｍ１２）は、非バーストモードの出力禁止（ＯＤ）モード（Ｍ６）と同じ組み合わせの外部信号が入力された場合のモードであり、バースト読み出しが中断する。ここで、出力イネーブル信号／ＯＥをロウレベルにするか、ハイレベルにするかにより、読み出しモード（Ｍ１１）と切り替わる。
【００５５】
上記では、バーストモードのスタンバイモード（Ｍ９）から、モードＭ１０、Ｍ１１、Ｍ１２への遷移を説明したが、モードＭ１０から、モードＭ９、Ｍ１１への遷移、モードＭ１１から、モードＭ９、Ｍ１０、Ｍ１２への遷移、モードＭ１２から、モードＭ９、Ｍ１１の遷移も、コマンドデコーダ１２でデコードされたコマンドに対応して、遷移させることができる。なお、書き込みモードＭ１０と、読み出しモードＭ１１間の遷移は、アドレスステータス信号／ＡＤＳをハイレベルにしてバーストアドレスカウンタ１５でのカウントアップ動作を停止して行う。
【００５６】
バーストモードのスタンバイモード（Ｍ９）の場合で、チップイネーブル信号ＣＥ２がロウレベルになると、パワーダウン制御回路１７の制御のもと、バーストモードを抜けてパワーダウンモード（Ｍ８）に遷移する。パワーダウンモード（Ｍ８）になると、モード設定制御回路１４は、モードレジスタをリセットする。ただし、モードレジスタにセットされている図３で示したコードのリセット（ＲＳ）設定を示すアドレスＡｄｄ１２の値が、“１”にセットされている場合は、モードレジスタのリセットを禁止するので、再びバーストモードのスタンバイモード（Ｍ９）に戻る。
【００５７】
バーストモード時に、モードレジスタをセットしたい場合は、上記のようにして、一旦パワーダウンモード（Ｍ８）に遷移させ、次にチップイネーブル信号ＣＥ２をハイレベルにして、パワーダウン制御回路１７の制御のもと、非バーストモードのスタンバイモード（Ｍ３）に遷移させる。ここで、前述したシーケンスでコマンドを入力し、モード設定制御回路１４の制御のもと、モードレジスタセットモード（Ｍ７）に遷移させ、モードレジスタをセットする。その後、バーストモードのスタンバイモード（Ｍ９）に遷移させる。
【００５８】
このように、バーストモードの場合、パワーダウンモード（Ｍ８）を介して、非バーストモードのスタンバイモード（Ｍ３）に遷移させることにより、非バーストモード、バーストモード、両方の場合について、同一のシーケンスによって、モードレジスタをセットすることができる。
【００５９】
なお、上記では、バーストモードと、非バーストモードが切り替え可能な半導体記憶装置について説明したが、バースト専用の半導体記憶装置の場合においても、同様に、バーストモードのスタンバイ状態から、パワーダウンモードを介した後に、モードレジスタをセットするように制御することが可能である。
【００６０】
【発明の効果】
以上説明したように本発明では、バーストモード使用時にモードレジスタのセットを行う場合、一旦パワーダウンモードに遷移させ、モードレジスタの内容をリセットした後、非バーストモードのスタンバイモードに遷移するようにして、非バーストモードのスタンバイモードにおいて、所定のシーケンスでコマンドが入力された場合に、モードレジスタをセットするようにしたので、非バーストモード、バーストモード、両方の場合について、同一のシーケンスによってモードレジスタをセットすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の制御方法を示す状態遷移図である。
【図２】本発明の実施の形態の半導体記憶装置の構成図である。
【図３】モードレジスタにセットされる動作モードの設定を説明する図であり、（ａ）は機能の割り当て、（ｂ）は各機能を説明する図である。
【図４】コマンドテーブルの例である。
【図５】モードレジスタのセットの際のシーケンスの例であり、（ａ）がリーガルコマンド（ＣＭＤ）とアドレス（Ａｄｄ）の組み合わせであり、（ｂ）がタイミングチャートである。
【符号の説明】
１ 半導体記憶装置
１０ リフレッシュ制御回路
１１ 調停回路
１２ コマンドデコーダ
１３ バースト制御回路
１４ モード設定制御回路
１５ バーストアドレスカウンタ
１６ タイミング制御回路
１７ パワーダウン制御回路
１８ アドレスラッチ
１９ アドレスデコーダ
２０ メモリセルアレイ
２１ リード／ライトアンプ
２２ バースト転送レジスタ
２３ データ出力制御回路
２４ データ入力制御回路
【発明の属する技術分野】
本発明は、半導体記憶装置の制御方法及び半導体記憶装置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）インターフェースを有したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型の半導体記憶装置の制御方法及び半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭのセルアレイを用い、ＳＲＡＭインターフェースを有したＤＲＡＭ（以下疑似ＳＲＡＭと呼ぶ）が、低消費電力、大記憶容量化が実現可能、安価なことなどから携帯電話などに、最適なメモリとして注目されている。
【０００３】
一方で、メモリのバスが一定周期のクロック周波数に同期して動作するシンクロナスＤＲＡＭ（以下ＳＤＲＡＭと呼ぶ）が、ＰＣ（パーソナルコンピュータ）などのメモリに使用されている。
【０００４】
疑似ＳＲＡＭや、ＳＤＲＡＭの動作モードの設定は、後述するモードレジスタを有するモード設定制御回路で行う。動作モードの設定とは、リフレッシュの際全体のメモリチップのうち何メガバイトをリフレッシュするかの設定（パーシャルモードの設定）や、コマンドが入力されて、何クロック目からデータの読み出し、または書き込みを開始するかの設定（レイテンシの設定）などがある。
【０００５】
また、ＳＤＲＡＭの動作モードに、バーストモードがある。バーストモードは、クロック信号に同期して連続してデータを書き込みまたは読み出すモードである。バーストモードの設定では、１つのアクセスコマンドに対応するデータの出力回数またはデータの入力回数であるバースト長ＢＬなどを、外部信号をもとにセットする。
【０００６】
従来のモードレジスタの制御方法は、ＳＤＲＡＭの場合、モードレジスタセットコマンドと呼ばれる専用のコマンドを用いて行うが（例えば、特許文献１）、疑似ＳＲＡＭの場合、専用ピンを使用した専用コマンドを用意する方法、読み出しや、書き込み命令などのリーガルコマンドと特定アドレス及び特定データパターンの組み合わせにより行う方法が用いられる。この他にも、コマンドとして認識されないイリーガルコマンドの組み合わせ、リーガルコマンドと特定アドレスの組み合わせにより行う方法などが考えられる。
【０００７】
【特許文献１】
特開２０００−０１１６５２号公報（段落番号［００１３］，第１図）
【０００８】
【発明が解決しようとする課題】
しかし、疑似ＳＲＡＭにおいて、イリーガルコマンドの組み合わせによってモードレジスタをセットしようとする場合、コントローラ側に変更が必要になり、非バーストモード専用品との互換性に問題が生じるという問題がある。
【０００９】
また、専用ピンを用いた専用コマンドを用意する場合も、コントローラ側の変更が必要であり、さらにチップサイズの増大が懸念される。
リーガルコマンドの組み合わせを用いる場合も、バーストモードの際、次のような問題が生じる。バーストモードの書き込みまたは読み出し動作時には、１回のコマンド入力に対し、モードレジスタにセットしたバースト長ＢＬのデータ入力／出力がクロック信号に同期して行われる。このため、連続してコマンドを入力するには、毎回インタラプト動作が必要になる。これを実現するには回路規模が大きくなり、チップ面積の増大につながるという問題があった。
【００１０】
以上の問題より、従来の疑似ＳＲＡＭでは、バーストモードでの使用が困難であった。
本発明はこのような点に鑑みてなされたものであり、非バーストモード、バーストモードいずれの場合でも共通のシーケンスでモードレジスタのセットが可能な半導体記憶装置の制御方法を提供することを目的とする。
【００１１】
また、本発明の他の目的は、非バーストモード、バーストモードいずれの場合でも共通のシーケンスでモードレジスタのセットが可能な半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような状態遷移図で示される半導体記憶装置の制御方法において、バーストモード時に、動作モードを設定するモードレジスタを設定する場合、パワーダウンモード（Ｍ８）を介して非バーストモードのスタンバイモード（Ｍ３）に遷移させ、スタンバイモード（Ｍ３）時に、所定のシーケンスでコマンドが入力された場合に、モードレジスタセットモード（Ｍ７）に遷移させ、モードレジスタを外部入力に応じてセットすることを特徴とする半導体記憶装置の制御方法が提供される。
【００１３】
上記方法によれば、バーストモード時に動作モードを設定したい場合、パワーダウンモード（Ｍ８）を介して、一旦非バーストモードのスタンバイモード（Ｍ３）に遷移し、その後、非バーストモードと同様の所定のシーケンスでコマンドが入力されるとモードレジスタセットモード（Ｍ７）に遷移してモードレジスタのセットを行う。
【００１４】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体記憶装置の制御方法を示す状態遷移図である。
【００１５】
図中で、符号“Ｍ”は、モードを表している。
また、図２は、本発明の実施の形態の半導体記憶装置の構成図である。
図中、太線で示した信号線は、複数ビットで構成されている。図の左側の２重丸は、外部入力端子を示している。また、信号名の先頭に“／”の付いている信号は、負論理を示しており、信号名の末尾に“Ｚ”の付いている信号は、正論理を示している。
【００１６】
以下、図２で示す本発明の実施の形態の半導体記憶装置１について、各部の機能を説明し、その後、図１を用いて動作及び制御方法について説明する。
半導体記憶装置１は、ＤＲＡＭのメモリセルＭＣを有し、ＳＲＡＭのインターフェースを有する疑似ＳＲＡＭとして構成されており、リフレッシュ制御回路１０、調停回路１１、コマンドデコーダ１２、バースト制御回路１３、モード設定制御回路１４、バーストアドレスカウンタ１５、タイミング制御回路１６、パワーダウン制御回路１７、アドレスラッチ１８、アドレスデコーダ１９、メモリセルアレイ２０、リード／ライトアンプ２１、バースト転送レジスタ２２、データ出力制御回路２３及びデータ入力制御回路２４から構成される。
【００１７】
リフレッシュ制御回路１０は、図示しないタイマを内蔵しており、メモリセルアレイ２０のメモリセルＭＣをリフレッシュするためのリフレッシュ要求信号ＲＥＦＺを所定の周期で出力する。また、チップイネーブル信号ＣＥ２を入力し、これがロウレベルの場合は、パワーダウンモードに移行し、図３（ａ）、（ｂ）の設定に準じた動作を行う。
【００１８】
調停回路１１は、リフレッシュ要求信号ＲＥＦＺとアクセスコマンドとの入力された順番を比較し、先に入力された信号に応じた制御信号を出力する。ここで、リフレッシュ動作を行う場合は、リフレッシュ起動信号ＲＥＦＳ１及びアクティブ信号ＡＣＴＺを出力し、アクセスコマンドに応じた処理を行う場合は、アクティブ信号ＡＣＴＺを出力する。また、リフレッシュ動作が完了した場合にタイミング制御回路１６より出力される、リフレッシュストップ信号ＲＳＴＰＺが入力された場合、リフレッシュ起動信号ＲＥＦＳ１の出力を停止する。アクセスコマンドは、読み出しまたは書き込み動作や、メモリセルアレイ２０を連続してアクセスして、読み出し動作または書き込み動作を連続して実行するバーストモード時に、外部入力端子から供給される。また、アクセスコマンドは、チップイネーブル信号／ＣＥ１及びアドレスステータス信号／ＡＤＳがともに低レベルのときに認識される。バーストモード時のバーストアクセスでは、１回のアクセスコマンドで、複数のデータが出力または入力される。
【００１９】
なお、半導体記憶装置１において、アドレスステータス信号／ＡＤＳが、低レベルのときに供給されたアドレス信号ＡＤＤを有効とし、高レベルのときに、供給されたアドレス信号ＡＤＤを無効とする。また、半導体記憶装置１は、ＳＲＡＭインターフェースを有しているため、アドレス信号ＡＤＤは、ロウアドレス及びコラムアドレスが同時に供給される。
【００２０】
コマンドデコーダ１２は、アドレスステータス信号／ＡＤＳの低レベル時に、チップイネーブル信号／ＣＥ１、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥをデコードし、デコード結果に応じた制御信号をタイミング制御回路１６、データ出力制御回路２３及びデータ入力制御回路２４、バースト転送レジスタ２２に出力する。
【００２１】
バースト制御回路１３は、外部クロック信号ＣＬＫ、チップイネーブル信号／ＣＥ１、バーストアドレスアドバンス信号／ＡＤＶ及びモード設定制御回路１４からのレイテンシ信号ＬＴＣを受信し、バースト信号ＢＳＴＺ、バーストクロック信号ＢＣＬＫ（ストローブ信号）、タイミング制御回路１６へのタイミング信号及びウェイト信号ＷＡＩＴを出力する。なお、ウェイト信号ＷＡＩＴは、半導体記憶装置１の外部に出力される。
【００２２】
なお、バースト信号ＢＳＴＺは、バーストモード中に出力される信号である。
モード設定制御回路１４は、チップイネーブル信号／ＣＥ１、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢ、ロウアーバイト信号／ＬＢ及びアドレス信号ＡＤＤを受け、レイテンシ信号ＬＴＣ及びバースト長信号ＢＬを出力する。アッパーバイト信号／ＵＢ及びロウアーバイト信号／ＬＢは読み出しデータ及び書き込みデータの一部をマスクするための信号である。
【００２３】
また、モード設定制御回路１４は、疑似ＳＲＡＭの動作モードを設定するための回路であり、外部から設定可能なモードレジスタを有している。
図３は、モードレジスタにセットされる動作モードの設定を説明する図であり、（ａ）は機能の割り当て、（ｂ）は各機能を説明する図である。
【００２４】
図３（ａ）のように、モードレジスタには、例えば、アドレスＡｄｄ１２〜２０までが、動作モードの設定コードとして割り当てられる。ここでは、アドレスＡｄｄ１２はリセット機能（ＲＳ）の設定であり、“０”の場合はリセット可能状態を示し、“１”の場合はリセット不可能な状態であることを示す。起動シーケンス後は“０”となっている。詳しくは後述する。アドレスＡｄｄ１３〜１５は読み出しレイテンシカウント（ＲＬＣ）であり、読み出しコマンドが入力されてから、外部クロック信号ＣＬＫが何クロック経過した後、データを読み出すかなどの設定である。ここで、アドレスＡｄｄ１３〜１５が“０００”の場合レイテンシカウント＝２、“００１”の場合レイテンシカウント＝３、“０１０”の場合レイテンシカウント＝４、“０１１”の場合レイテンシカウント＝５であることを示す。例えば、レイテンシカウント＝４の場合、読み出しコマンドが入力されてから、外部クロック信号ＣＬＫの４クロックめの立ち上がりに同期してデータを読み出す。
【００２５】
アドレスＡｄｄ１６はモード（ＭＤ）の設定であり、“０”の場合は、バーストモード可能状態、“１”の場合は非バーストモード可能状態を示す。起動シーケンス後は、“１”がセットされる。アドレスＡｄｄ１７、１８はデータ長（ＤＬ）の設定であり、バースト長ＢＬを決定する。ここで、“００”は８ワード、“０１”は１６ワード、“１０”は３２ワードのバースト長ＢＬを示し、“１１”は継続的なバーストを示す。アドレスＡｄｄ１９、２０は、パーシャルモード（ＰＭ）の設定であり、全体のメモリのうち何メガバイトの容量のデータを保持するかを決定する。“００”の場合は１６Ｍバイトのデータを保持し、“０１”は８Ｍバイトのデータを保持し、“１０”は全てのデータ保持し、“１１”はデータを保持しない状態を示す。起動シーケンス後は、“１１”が設定される。
【００２６】
なお、アドレスＡｄｄ００〜１１と、アドレスＡｄｄ２１以上は、全てハイレベルとなる。
モードレジスタのセットについては後述する。
【００２７】
モード設定制御回路１４は、上記のようなモードレジスタの設定により、レイテンシ信号ＬＴＣ及びバースト長信号ＢＬを出力する。
また、後述するパワーダウン制御回路１７の制御信号が入力され、パワーダウンする場合、リセット機能（ＲＳ）の設定を示すアドレスＡｄｄ１２の値が“０”の場合は、モードレジスタをリセットし、“１”の場合はリセットしない。
【００２８】
バーストアドレスカウンタ１５は、タイミング制御回路１６からのタイミング信号に同期して、アドレス信号ＡＤＤに連続する内部アドレス信号ＩＡＤＤを生成する。また、バースト長信号ＢＬが示すバースト長より１つ少ない回数だけ内部アドレス信号ＩＡＤＤを生成する。また、バーストアドレスアドバンス信号／ＡＤＶの高レベルを受けている間、カウントアップ動作を停止する。
【００２９】
タイミング制御回路１６は、調停回路１１、コマンドデコーダ１２及びバースト制御回路１３からの制御信号を受け、バーストアドレスカウンタ１５、アドレスラッチ１８、アドレスデコーダ１９及びリード／ライトアンプ２１の動作を制御するタイミング信号を出力する。また、リフレッシュ動作が完了した場合、リフレッシュストップ信号ＲＳＴＰＺを出力する。
【００３０】
パワーダウン制御回路１７は、チップイネーブル信号ＣＥ２を受け、リフレッシュ制御回路１０、調停回路１１、コマンドデコーダ１２、バースト制御回路１３、モード設定制御回路１４、バーストアドレスカウンタ１５、タイミング制御回路１６に制御信号を出力し、パワーオン、パワーダウンまたはスタンバイモードを制御する。
【００３１】
アドレスラッチ１８は、アドレス信号ＡＤＤをアドレスラッチ信号ＥＬＡＴに同期してラッチし、内部アドレス信号ＩＡＤＤをアドレスラッチ信号ＩＬＡＴに同期してラッチし、ラッチした信号をアドレスデコーダ１９に出力する。
【００３２】
アドレスデコーダ１９は、アドレスラッチ１８がラッチしたアドレス信号をデコードし、メモリセルアレイ２０内のメモリセルＭＣを選択するための信号を出力する。具体的には、アドレス信号ＡＤＤに応じて後述するワード線ＷＬを選択するためのワード線信号及び後述するコラムスイッチＳＷをオンするためのコラム線信号を出力する。
【００３３】
メモリセルアレイ２０は、マトリックス状に配置された複数の揮発性のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬ及び複数のビット線ＢＬと、ビット線ＢＬに接続された複数のセンスアンプＳＡと、ビット線ＢＬをそれぞれリード／ライトアンプ２１に接続する複数のコラムスイッチＳＷとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置されたセルトランジスタとを有している。セルトランジスタのゲートは、ワード線ＷＬに接続されている。
【００３４】
コラムスイッチＳＷは、アッパーバイト信号／ＵＢに対応する第１コラムスイッチ群と、ロウアーバイト信号／ＬＢに対応する第２コラムスイッチ群とに分類される。バースト書き込み動作時に、第１コラムスイッチ群は、アッパーバイト信号／ＵＢが低レベルのときのみアドレス信号に応じてオンする。バースト書き込み動作時に、第２コラムスイッチ群は、ロウアーバイト信号／ＬＢが低レベルのときのみアドレス信号に応じてオンする。すなわち、書き込みデータは、コラムスイッチＳＷを制御することでマスクされる。
【００３５】
実際には、タイミング制御回路１６がアッパーバイト信号／ＵＢまたはロウアーバイト信号／ＬＢに応じてアドレスデコーダ１９を動作させ、コラム選択信号ＣＬを出力することで、第１及び第２コラムスイッチ群の動作が制御される。書き込みデータのマスク制御は、データ入出力端子ＤＱで受信した書き込みデータがコラムスイッチＳＷに伝達されるまで行う。
【００３６】
リード／ライトアンプ２１は、メモリセルアレイ２０からの並列読み出しデータをリードアンプイネーブル信号ＲＡＥＮに同期してデータバスＤＢに出力する。また、バースト転送レジスタ２２からの並列の書き込みデータをライトアンプイネーブル信号ＷＡＥＮに同期してメモリセルアレイ２０に出力する。
【００３７】
バースト転送レジスタ２２は、データを保持する複数のデータレジスタ（ＤＴ０、ＤＴ１など）を有している。ここでは、非バーストモードの場合は、外部のアドレス信号ＡＤＤで指定されたメモリセルＭＣのデータをリード／ライトアンプ２１を介して入力し、コモンデータバスＣＤＢに出力する。また、コモンデータバスＣＤＢからの書き込みデータを保持し、リード／ライトアンプ２１に出力する。バーストモードの場合、リード／ライトアンプ２１を介して入力されたデータをリード／ライトアンプ２１からの並列読み出しデータを直列データに変換し、バーストクロック信号ＢＣＬＫに同期してコモンデータバスＣＤＢに出力する。また、コモンデータバスＣＤＢからの直列の書き込みデータを並列データに変換し、バーストクロック信号ＢＣＬＫに同期してリード／ライトアンプ２１に出力する。
【００３８】
データ出力制御回路２３は、読み出し動作時に活性化され、データバスＤＢ上の読み出しデータをデータ入出力端子ＤＱに出力する。データ入出力端子ＤＱは、１６ビットで構成されている。さらに、アッパーバイト信号／ＵＢが低レベルの時、１６ビットの読み出しデータのうち上位の８ビットを出力し、ロウアーバイト信号／ＬＢが低レベルのとき、１６ビットの読み出しデータのうち下位の８ビットを出力する。データ入出力端子ＤＱは、アッパーバイト信号／ＵＢに対応する８ビットの第１データ端子群と、ロウアーバイト信号／ＬＢに対応する８ビットの第２データ端子群とで構成されている。
【００３９】
データ入力制御回路２４は、書き込み動作時に活性化され、データ入出力端子ＤＱを介して書き込みデータを受信し、受信したデータをコモンデータバスＣＤＢに出力する。
【００４０】
バースト転送レジスタ２２、データ出力制御回路２３及びデータ入力制御回路２４は、複数のデータを連続して入力または出力可能な、データ入出力回路として動作する。
【００４１】
なお、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ１、ＣＥ２、アドレスステータス信号／ＡＤＳ、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、外部クロック信号ＣＬＫ、バーストアドレスアドバンス信号／ＡＤＶ、アッパーバイト信号／ＵＢ、ロウアーバイト信号／ＬＢは、外部の図示しないコントローラより外部端子を介して入力される。
【００４２】
次に、上記で説明した半導体記憶装置１の動作及び制御方法について図１の状態遷移図を用いて詳細に説明する。
パワーオンモード（Ｍ１）になると、次に、チップイネーブル信号ＣＥ２がロウレベルとなり、パワーダウン制御回路１７の制御のもと、調停回路１１、コマンドデコーダ１２、バースト制御回路１３、モード設定制御回路１４、バーストアドレスカウンタ１５、タイミング制御回路１６をリセットする（Ｍ２）。
【００４３】
次に、チップイネーブル信号ＣＥ２をハイレベルとし、パワーダウン制御回路１７の制御のもと、非バーストモードのスタンバイモード（Ｍ３）となる。ここで、コマンドデコーダ１２は、外部より入力される信号をデコードし、デコード結果に応じたモード（リードやライト）に遷移させるための制御信号を生成する。
【００４４】
図４は、コマンドテーブルの例である。
図中で“Ｌ”はロウレベル、“Ｈ”はハイレベルの信号であり、“Ｘ”はどちらでもよいことを示す。なお、“ＤＱ０−７”はデータ入出力端子ＤＱのうち上位の８ビット、“ＤＱ８−１５”は下位の８ビットであり、データ入出力端子ＤＱの状態で“ＨｉＺ”は１で固定、“Ｄｏｕｔ”はデータ出力、“Ｄｉｎ”はデータ入力、“Ｉｎｖａｌｉｄ”は書き込み禁止や、書き込みデータにマスクをかけたときの無効状態を示す。また、“Ｒｅｔｅｎｔｉｏｎ”はデータの保持、つまりリフレッシュ動作を行うか否かを示し、“Ｙｅｓ”でリフレッシュを行う。“Ｎｏ”でリフレッシュを行わない。“Ｐａｒｔｉａｌ”は、一部のみ行うことを示す。
【００４５】
コマンドデコーダ１２は、図４のようなコマンドテーブルに従い、モードを選択する。
スタンバイモード（Ｍ３）において、チップイネーブル信号／ＣＥ１がロウレベルライトイネーブル信号／ＷＥがロウレベルのとき、書き込み（ライト）モード（Ｍ４）に遷移する。また、チップイネーブル信号／ＣＥ１がロウレベル、出力イネーブル信号／ＯＥがロウレベル、ライトイネーブル信号／ＷＥがハイレベルのとき、読み出し（リード）モード（Ｍ５）に遷移する。また、チップイネーブル信号／ＣＥ１がロウレベル、出力イネーブル信号／ＯＥと、ライトイネーブル信号／ＷＥがともにハイレベルのとき、出力非活性（ＯＤ）モード（Ｍ６）に遷移する。書き込みモード（Ｍ４）のとき、アッパーバイト信号／ＵＢまたはロウアーバイト信号／ＬＢがハイレベルとなると、書き込みデータのうち、上位ビットまたは下位ビットがマスクされ無効（Ｉｎｖａｌｉｄ）となる。以下、このような処理をＢｙｔｅ制御と呼ぶ。読み出しモード（Ｍ５）のときも、このようなＢｙｔｅ制御があり、さらに、アドレス信号ＡＤＤの制御なども行われる。
【００４６】
上記では、スタンバイモード（Ｍ３）から、モードＭ４、Ｍ５、Ｍ６への遷移を説明したが、モードＭ４、Ｍ５、Ｍ６からもコマンドデコーダ１２で、デコードされたコマンドに応じて、非バーストモードのそれぞれのモードに遷移することができる。
【００４７】
非バーストモードのスタンバイモード（Ｍ３）のとき、以下のようなシーケンスでコマンドが入力された場合、モード設定制御回路１４のモードレジスタがセットされるモードレジスタセットモード（Ｍ７）に遷移する。
【００４８】
図５は、モードレジスタのセットの際のシーケンスの例であり、（ａ）がリーガルコマンド（ＣＭＤ）とアドレス（Ａｄｄ）の組み合わせであり、（ｂ）がタイミングチャートである。
【００４９】
図５（ｂ）のように、モードレジスタセットのためのシーケンスとして、６つのリーガルコマンドとアドレスの組み合わせからモードレジスタをセットすることができる。すなわち、リード１回、ライト４回、リード１回の順番であり、アドレスは、最上位ビット（ＭＳＢ）を５回と、最後に図３で示した、モードレジスタセット用のコード（ＣＯＤＥ）である。
【００５０】
モード設定制御回路１４に、図５（ａ）と対応した図５（ｂ）のようなタイミングで、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ１、アドレスステータス信号／ＡＤＳ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥが入力された場合に、モードレジスタセットモード（Ｍ７）に遷移し、モードレジスタを６番目に入力される図３で示したようなコードの内容にセットする。
【００５１】
ここで、前述の図３（ａ）で示したようなコードが入力された場合、モードを示すアドレスＡｄｄ１６の値が“０”の場合は、バーストモードのスタンバイモード（Ｍ９）に遷移し、“１”の場合は、非バーストモードのスタンバイモード（Ｍ３）に復帰する。
【００５２】
非バーストモードのスタンバイモード（Ｍ３）のとき、チップイネーブル信号ＣＥ２がロウレベルになると、非バーストモードを抜けて、パワーダウンモード（Ｍ８）になる。パワーダウンモード（Ｍ８）で、チップイネーブル信号ＣＥ２がハイレベルとなると、再び非バーストモードのスタンバイモード（Ｍ３）に復帰する。
【００５３】
バーストモードのスタンバイモード（Ｍ９）の場合、非バーストモードのスタンバイモード（Ｍ３）のときと同様に、コマンドデコーダ１２は、外部より入力される信号をデコードし、デコード結果に応じて、書き込みモード（Ｍ１０）、読み出しモード（Ｍ１１）、サスペンドモード（Ｍ１２）に遷移する。ただし、バーストモードの場合、モードレジスタにセットされている読み出しレイテンシカウント（ＲＬＣ）の値と、データ長（ＤＬ）の値にしたがって、モード設定制御回路１４により出力されるレイテンシ信号ＬＴＣ、バースト長信号ＢＬによって、指定されたクロックから、指定されたバースト長分の読み出しまたは書き込みが行われる。また、書き込みモード（Ｍ１０）、読み出しモード（Ｍ１１）のとき、アドレスステータス信号／ＡＤＳがハイレベルになるとバーストアドレスカウンタ１５は、カウントアップを停止するが、それぞれのモード（Ｍ１０、Ｍ１１）にとどまる。
【００５４】
また、サスペンドモード（Ｍ１２）は、非バーストモードの出力禁止（ＯＤ）モード（Ｍ６）と同じ組み合わせの外部信号が入力された場合のモードであり、バースト読み出しが中断する。ここで、出力イネーブル信号／ＯＥをロウレベルにするか、ハイレベルにするかにより、読み出しモード（Ｍ１１）と切り替わる。
【００５５】
上記では、バーストモードのスタンバイモード（Ｍ９）から、モードＭ１０、Ｍ１１、Ｍ１２への遷移を説明したが、モードＭ１０から、モードＭ９、Ｍ１１への遷移、モードＭ１１から、モードＭ９、Ｍ１０、Ｍ１２への遷移、モードＭ１２から、モードＭ９、Ｍ１１の遷移も、コマンドデコーダ１２でデコードされたコマンドに対応して、遷移させることができる。なお、書き込みモードＭ１０と、読み出しモードＭ１１間の遷移は、アドレスステータス信号／ＡＤＳをハイレベルにしてバーストアドレスカウンタ１５でのカウントアップ動作を停止して行う。
【００５６】
バーストモードのスタンバイモード（Ｍ９）の場合で、チップイネーブル信号ＣＥ２がロウレベルになると、パワーダウン制御回路１７の制御のもと、バーストモードを抜けてパワーダウンモード（Ｍ８）に遷移する。パワーダウンモード（Ｍ８）になると、モード設定制御回路１４は、モードレジスタをリセットする。ただし、モードレジスタにセットされている図３で示したコードのリセット（ＲＳ）設定を示すアドレスＡｄｄ１２の値が、“１”にセットされている場合は、モードレジスタのリセットを禁止するので、再びバーストモードのスタンバイモード（Ｍ９）に戻る。
【００５７】
バーストモード時に、モードレジスタをセットしたい場合は、上記のようにして、一旦パワーダウンモード（Ｍ８）に遷移させ、次にチップイネーブル信号ＣＥ２をハイレベルにして、パワーダウン制御回路１７の制御のもと、非バーストモードのスタンバイモード（Ｍ３）に遷移させる。ここで、前述したシーケンスでコマンドを入力し、モード設定制御回路１４の制御のもと、モードレジスタセットモード（Ｍ７）に遷移させ、モードレジスタをセットする。その後、バーストモードのスタンバイモード（Ｍ９）に遷移させる。
【００５８】
このように、バーストモードの場合、パワーダウンモード（Ｍ８）を介して、非バーストモードのスタンバイモード（Ｍ３）に遷移させることにより、非バーストモード、バーストモード、両方の場合について、同一のシーケンスによって、モードレジスタをセットすることができる。
【００５９】
なお、上記では、バーストモードと、非バーストモードが切り替え可能な半導体記憶装置について説明したが、バースト専用の半導体記憶装置の場合においても、同様に、バーストモードのスタンバイ状態から、パワーダウンモードを介した後に、モードレジスタをセットするように制御することが可能である。
【００６０】
【発明の効果】
以上説明したように本発明では、バーストモード使用時にモードレジスタのセットを行う場合、一旦パワーダウンモードに遷移させ、モードレジスタの内容をリセットした後、非バーストモードのスタンバイモードに遷移するようにして、非バーストモードのスタンバイモードにおいて、所定のシーケンスでコマンドが入力された場合に、モードレジスタをセットするようにしたので、非バーストモード、バーストモード、両方の場合について、同一のシーケンスによってモードレジスタをセットすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の制御方法を示す状態遷移図である。
【図２】本発明の実施の形態の半導体記憶装置の構成図である。
【図３】モードレジスタにセットされる動作モードの設定を説明する図であり、（ａ）は機能の割り当て、（ｂ）は各機能を説明する図である。
【図４】コマンドテーブルの例である。
【図５】モードレジスタのセットの際のシーケンスの例であり、（ａ）がリーガルコマンド（ＣＭＤ）とアドレス（Ａｄｄ）の組み合わせであり、（ｂ）がタイミングチャートである。
【符号の説明】
１ 半導体記憶装置
１０ リフレッシュ制御回路
１１ 調停回路
１２ コマンドデコーダ
１３ バースト制御回路
１４ モード設定制御回路
１５ バーストアドレスカウンタ
１６ タイミング制御回路
１７ パワーダウン制御回路
１８ アドレスラッチ
１９ アドレスデコーダ
２０ メモリセルアレイ
２１ リード／ライトアンプ
２２ バースト転送レジスタ
２３ データ出力制御回路
２４ データ入力制御回路
Claims (6)
- 半導体記憶装置の制御方法において、
バーストモード時に、動作モードを設定するモードレジスタを設定する場合、パワーダウンモードを介して非バーストモードのスタンバイモードに遷移させ、
前記非バーストモードの前記スタンバイモード時に、所定のシーケンスでコマンドが入力された場合に、モードレジスタセットモードに遷移させ、
前記モードレジスタを外部入力に応じてセットすることを特徴とする半導体記憶装置の制御方法。 - 前記モードレジスタは、リセット禁止用のビットを有し、前記ビットがセットされている場合は、前記パワーダウンモードにおいて、前記モードレジスタの内容をリセットしないことを特徴とする請求項１記載の半導体記憶装置の制御方法。
- 前記所定のシーケンスは、アドレスの最上位ビットと組み合わされた読み出し命令１回、書き込み命令４回の後、前記動作モードを表現した前記アドレスと組み合わされた前記読み出し命令１回の、６回の命令セットからなることを特徴とする請求項１記載の半導体記憶装置の制御方法。
- 半導体記憶装置において、
動作モードをセットするモードレジスタを有し、非バーストモードのスタンバイモード時に、所定のシーケンスでコマンドが入力された場合に、前記モードレジスタをセットするモード設定制御回路と、
バーストモード時のスタンバイモードから、パワーダウンモードを介して前記非バーストモードのスタンバイモードに遷移させるパワーダウン制御回路と、
を有することを特徴とする半導体記憶装置。 - 前記モードレジスタは、リセット禁止用のビットを有し、前記ビットがセットされている場合は、前記パワーダウンモードにおいて、前記モードレジスタの内容をリセットしないことを特徴とする請求項４記載の半導体記憶装置。
- 前記所定のシーケンスは、アドレスの最上位ビットと組み合わされた読み出し命令１回、書き込み命令４回の後、前記動作モードを表現した前記アドレスと組み合わされた前記読み出し命令１回の、６回の命令セットからなることを特徴とする請求項４記載の半導体記憶装置。
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