KR100922412B1 - 반도체 기억 장치의 제어 방법 및 반도체 기억 장치 - Google Patents

반도체 기억 장치의 제어 방법 및 반도체 기억 장치 Download PDF

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Abstract

본 발명은 버스트 모드 사용시부터 모드 레지스터의 세트를 가능하게 하는 것을 과제로 한다.
버스트 모드일 때에 동작 모드를 설정하고 싶은 경우, 파워다운 모드(M8)를 통해, 일단 비(非)버스트 모드의 스탠바이 모드(M3)로 천이시키고, 그 후, 비버스트 모드와 마찬가지로 미리 결정된 시퀀스로 커맨드가 입력되면 모드 레지스터 세트 모드(M7)로 천이시켜 모드 레지스터의 세트를 실행한다.

Description

반도체 기억 장치의 제어 방법 및 반도체 기억 장치{SEMICONDUCTOR MEMORY AND METHOD FOR CONTROLLING THE SAME}
도 1은 본 발명의 실시형태의 반도체 기억 장치의 제어 방법을 도시하는 상태 천이도.
도 2는 본 발명의 실시형태의 반도체 기억 장치의 구성도.
도 3은 모드 레지스터에 세트되는 동작 모드의 설정을 설명하는 도면이며, 도 3의 (a)는 기능의 할당, 도 3의 (b)는 각 기능을 설명하는 도면.
도 4는 커맨드 테이블의 예를 도시하는 도면.
도 5는 모드 레지스터의 세트시의 시퀀스의 예이며, 도 5의 (a)는 리갈 커맨드(CMD)와 어드레스(Add)의 조합이며, 도 5의 (b)는 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기억 장치
10 : 리프레시 제어 회로
11 : 조정 회로
12 : 커맨드 디코더
13 : 버스트 제어 회로
14 : 모드 설정 제어 회로
15 : 버스트 어드레스 카운터
16 : 타이밍 제어 회로
17 : 파워다운 제어 회로
18 : 어드레스 래치
19 : 어드레스 디코더
20 : 메모리 셀 어레이
21 : 리드/라이트 앰프
22 : 버스트 전송 레지스터
23 : 데이터 출력 제어 회로
24 : 데이터 입력 제어 회로
본 발명은 반도체 기억 장치의 제어 방법 및 반도체 기억 장치에 관한 것으로, 특히, SRAM(Static Random Access Memory) 인터페이스를 가진 DRAM(Dynamic Random Access Memory)형의 반도체 기억 장치의 제어 방법 및 반도체 기억 장치에 관한 것이다.
최근, DRAM의 셀 어레이를 이용하여, SRAM 인터페이스를 가진 DRAM[이하, 의사(疑似) SRAM이라고 칭함]이 저소비 전력, 대기억 용량화가 실현 가능하며, 저렴하다는 등의 이유에서 휴대 전화 등에 최적의 메모리로서 주목받고 있다.
한편, 메모리의 버스가 일정 주기의 클록 주파수에 동기하여 동작하는 싱크로너스 DRAM(이하, SDRAM이라고 칭함)이 PC(퍼스널 컴퓨터) 등의 메모리에 사용되고 있다.
의사 SRAM이나 SDRAM의 동작 모드의 설정은 후술하는 모드 레지스터를 갖는 모드 설정 제어 회로에 의해 행한다. 동작 모드의 설정이란, 리프레시할 때 전체의 메모리 칩 중 몇 메가바이트를 리프레시할 지의 설정(파셜 모드의 설정)이나, 커맨드가 입력되고, 몇 클록 번째에서부터 데이터의 판독 또는 기록을 시작할 지의 설정(레이턴시의 설정) 등이 있다.
또한, SDRAM의 동작 모드에 버스트 모드가 있다. 버스트 모드는 클록 신호에 동기하여 연속해서 데이터를 기록 또는 판독하는 모드이다. 버스트 모드의 설정에서는 하나의 액세스 커맨드에 대응하는 데이터의 출력 횟수 또는 데이터의 입력 횟수인 버스트 길이(BL) 등을 외부 신호를 기초로 세트한다.
종래의 모드 레지스터의 제어 방법은 SDRAM의 경우, 모드 레지스터 세트 커맨드라고 칭하는 전용 커맨드를 이용하여 행하지만[예컨대, 일본 특허 공개 번호 제2000-011652호 공보(도 1)], 의사 SRAM의 경우, 전용 핀을 사용한 전용 커맨드를 준비하는 방법, 판독이나 기록 명령 등의 리갈(legal) 커맨드와 특정 어드레스 및 특정 데이터 패턴의 조합에 의하여 행하는 방법이 이용된다. 이 밖에도 커맨드로서 인식되지 않는 일리갈(illegal) 커맨드의 조합, 리갈 커맨드와 특정 어드레스의 조합에 의하여 행하는 방법 등을 생각할 수 있다.
그러나, 의사 SRAM에 있어서, 일리갈 커맨드의 조합에 의해서 모드 레지스터를 세트하고자 하는 경우, 컨트롤러 측에 변경이 필요하게 되어, 비버스트 모드 전용 제품과의 호환성에 문제가 생긴다고 하는 문제가 있다.
또한, 전용 핀을 이용한 전용 커맨드를 준비하는 경우에도, 컨트롤러 측의 변경이 필요하며, 칩 사이즈의 증대도 우려된다.
리갈 커맨드의 조합을 이용하는 경우에도, 버스트 모드일 때, 다음과 같은 문제가 생긴다. 버스트 모드의 기록 또는 판독 동작시에는 1회의 커맨드 입력에 대하여, 모드 레지스터에 세트한 버스트 길이(BL)의 데이터 입력/출력이 클록 신호에 동기하여 이루어진다. 이 때문에, 연속해서 커맨드를 입력하기 위해서는 매회 인터럽트 동작이 필요하게 된다. 이것을 실현하려면 회로 규모가 커져서, 칩 면적의 증대로 이어진다고 하는 문제가 있었다.
이상의 문제로부터, 종래의 의사 SRAM에서는 버스트 모드에서의 사용이 곤란했다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 비버스트 모드 및 버스트 모드 양쪽 모두의 경우에 공통의 시퀀스로 모드 레지스터의 세트가 가능한 반도체 기억 장치의 제어 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 비버스트 모드, 버스트 모드 양쪽 모두의 경우에 공통의 시퀀스로 모드 레지스터의 세트가 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해서, 도 1에 도시한 바와 같은 상태 천이도로 나타내어지는 반도체 기억 장치의 제어 방법에 있어서, 버스트 모드일 때에, 동작 모드를 설정하는 모드 레지스터를 설정하는 경우, 파워다운 모드(M8)를 통해 비버스트 모드의 스탠바이 모드(M3)로 천이시키고, 스탠바이 모드(M3)일 때에, 미리 결정된 시퀀스로 커맨드가 입력된 경우에, 모드 레지스터 세트 모드(M7)로 천이시켜서, 모드 레지스터를 외부 입력에 따라서 세트하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법이 제공된다.
상기 방법에 따르면, 버스트 모드일 때에 동작 모드를 설정한 경우, 파워다운 모드(M8)를 통해, 일단 비버스트 모드의 스탠바이 모드(M3)로 천이하고, 그 후, 비버스트 모드와 마찬가지로 미리 결정된 시퀀스로 커맨드가 입력되면 모드 레지스터 세트 모드(M7)로 천이하여 모드 레지스터의 세트를 실행한다.
이하 본 발명의 실시형태를 도면을 참조하여 설명한다.
도 1은 본 발명의 실시형태의 반도체 기억 장치의 제어 방법을 도시하는 상태 천이도이다.
도면에서, 부호 "M"은 모드를 나타내고 있다.
또한, 도 2는 본 발명의 실시형태의 반도체 기억 장치의 구성도이다.
도면에서, 굵은 선으로 나타낸 신호선은 복수 비트로 구성되어 있다. 도면 좌측의 이중 동그라미는 외부 입력 단자를 나타내고 있다. 또한, 신호명의 선두에 "/"가 붙어 있는 신호는 부(負)논리를 나타내고 있으며, 신호명의 말미에 "Z"가 붙어 있는 신호는 정(正)논리를 나타내고 있다.
이하, 도 2에서 나타내는 본 발명의 실시형태의 반도체 기억 장치(1)에 관해서, 각 부(部)의 기능을 설명하고, 그 후, 도 1을 이용하여 동작 및 제어 방법에 관해서 설명한다.
반도체 기억 장치(1)는 DRAM의 메모리 셀(MC)을 갖고, SRAM의 인터페이스를 갖는 의사 SRAM으로서 구성되어 있고, 리프레시 제어 회로(10), 조정 회로(11), 커맨드 디코더(12), 버스트 제어 회로(13), 모드 설정 제어 회로(14), 버스트 어드레스 카운터(15), 타이밍 제어 회로(16), 파워다운 제어 회로(17), 어드레스 래치(18), 어드레스 디코더(19), 메모리 셀 어레이(20), 리드/라이트 앰프(21), 버스트 전송 레지스터(22), 데이터 출력 제어 회로(23) 및 데이터 입력 제어 회로(24)로 구성된다.
리프레시 제어 회로(10)는 도시하지 않은 타이머를 내장하고 있으며, 메모리 셀 어레이(20)의 메모리 셀(MC)을 리프레시하기 위한 리프레시 요구 신호(REFZ)를 미리 결정된 주기로 출력한다. 또한, 칩 인에이블 신호(CE2)를 입력하여, 이것이 로우 레벨인 경우에는 파워다운 모드로 이행하여, 도 3의 (a) 및 도 3의 (b)의 설정에 준하는 동작을 행한다.
조정 회로(11)는 리프레시 요구 신호(REFZ)와 액세스 커맨드와의 입력된 순서를 비교하여, 먼저 입력된 신호에 따른 제어 신호를 출력한다. 여기서, 리프레시 동작을 행하는 경우에는 리프레시 기동 신호(REFS1) 및 액티브 신호(ACTZ)를 출력하고, 액세스 커맨드에 따른 처리를 행하는 경우에는, 액티브 신호(ACTZ)를 출력한다. 또한, 리프레시 동작이 완료된 경우에 타이밍 제어 회로(16)로부터 출력되는, 리프레시 스톱 신호(RSTPZ)가 입력된 경우, 리프레시 기동 신호(REFS1)의 출력을 정지한다. 액세스 커맨드는 판독 또는 기록 동작이나, 메모리 셀 어레이(20)를 연속해서 액세스하여, 판독 동작 또는 기록 동작을 연속하여 실행하는 버스트 모드일 때에, 외부 입력 단자로부터 공급된다. 또한, 액세스 커맨드는 칩 인에이블 신호(/CE1) 및 어드레스 스테이터스 신호(/ADS)가 함께 로우 레벨일 때에 인식된다. 버스트 모드일 때의 버스트 액세스에서는 1회의 액세스 커맨드로, 복수의 데이터가 출력 또는 입력된다.
한편, 반도체 기억 장치(1)에 있어서, 어드레스 스테이터스 신호(/ADS)가 로우 레벨일 때에 공급된 어드레스 신호(ADD)를 유효로 하고, 하이 레벨일 때에 공급된 어드레스 신호(ADD)를 무효로 한다. 또한, 반도체 기억 장치(1)는 SRAM 인터페이스를 갖고 있기 때문에, 어드레스 신호(ADD)는 로우 어드레스 및 칼럼 어드레스가 동시에 공급된다.
커맨드 디코더(12)는 어드레스 스테이터스 신호(/ADS)가 로우 레벨일 때에, 칩 인에이블 신호(/CE1), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE)를 디코드하여, 디코드 결과에 따른 제어 신호를 타이밍 제어 회로(16), 데이터 출력 제어 회로(23) 및 데이터 입력 제어 회로(24), 버스트 전송 레지스터(22)에 출력한다.
버스트 제어 회로(13)는 외부 클록 신호(CLK), 칩 인에이블 신호(/CE1), 버스트 어드레스 어드반스 신호(/ADV) 및 모드 설정 제어 회로(14)로부터의 레이턴시 신호(LTC)를 수신하여, 버스트 신호(BSTZ), 버스트 클록 신호(BCLK)(스트로브 신 호), 타이밍 제어 회로(16)로의 타이밍 신호 및 웨이트 신호(WAIT)를 출력한다. 한편, 웨이트 신호(WAIT)는 반도체 기억 장치(1)의 외부로 출력된다.
또한, 버스트 신호(BSTZ)는 버스트 모드 중에 출력되는 신호이다.
모드 설정 제어 회로(14)는 칩 인에이블 신호(/CE1), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상위 바이트 신호(/UB), 하위 바이트 신호(/LB) 및 어드레스 신호(ADD)를 수신하여, 레이턴시 신호(LTC) 및 버스트 길이 신호(BL)를 출력한다. 상위 바이트 신호(/UB) 및 하위 바이트 신호(/LB)는 판독 데이터 및 기록 데이터의 일부를 마스크하기 위한 신호이다.
또한, 모드 설정 제어 회로(14)는 의사 SRAM의 동작 모드를 설정하기 위한 회로이며, 외부로부터 설정할 수 있는 모드 레지스터를 갖고 있다.
도 3은 모드 레지스터에 세트되는 동작 모드의 설정을 설명하는 도면이며, 도 3의 (a)는 기능의 할당, 도 3의 (b)는 각 기능을 설명하는 도면이다.
도 3의 (a)와 같이, 모드 레지스터에는 예컨대, 어드레스(Add12∼20)까지가 동작 모드의 설정 코드로서 할당된다. 여기서는, 어드레스(Add12)는 리셋 기능(RS)의 설정이며, "0"인 경우에는 리셋 가능 상태를 나타내고, "1"인 경우에는 리셋 불가능한 상태임을 나타낸다. 기동 시퀀스 뒤에는 "0"으로 되고 있다. 자세한 것은 후술한다. 어드레스(Add13∼15)는 판독 레이턴시 카운트(RLC)이며, 판독 커맨드가 입력되고 나서, 외부 클록 신호(CLK)가 몇 클록 경과한 후, 데이터를 판독하는지 등의 설정이다. 여기서, 어드레스(Add13∼15)가 "000"인 경우 레이턴시 카운트=2, "001"인 경우 레이턴시 카운트=3, "010"인 경우 레이턴시 카운트=4, "011"인 경우 레이턴시 카운트=5임을 나타낸다. 예컨대, 레이턴시 카운트=4인 경우, 판독 커맨드가 입력되고 나서, 외부 클록 신호(CLK)의 4 클록째의 상승에 동기하여 데이터를 판독한다.
어드레스(Add16)는 모드(MD)의 설정으로, "0"인 경우에는 버스트 모드 가능 상태, "1"인 경우에는 비버스트 모드 가능 상태를 나타낸다. 기동 시퀀스 뒤에는 "1"이 세트된다. 어드레스(Add17, 18)는 데이터 길이(DL)의 설정으로, 버스트 길이(BL)를 결정한다. 여기서, "00"은 8워드, "01"은 16워드, "10"은 32워드의 버스트 길이(BL)를 나타내고, "11"은 계속적인 버스트를 나타낸다. 어드레스(Add19, 20)는 파셜 모드(PM)의 설정으로, 전체 메모리 중 몇 메가바이트 용량의 데이터를 유지하는지를 결정한다. "00"의 경우에는 16 M바이트의 데이터를 유지하고, "01"는 8 M바이트의 데이터를 유지하며, "10"은 모든 데이터를 유지하고, "11"은 데이터를 유지하지 않은 상태를 나타낸다. 기동 시퀀스 뒤에는 "11"이 설정된다.
또한, 어드레스(Add00∼11)와 어드레스(Add21) 이상은 전부 하이 레벨로 된다.
모드 레지스터의 세트에 관하여는 후술한다.
모드 설정 제어 회로(14)는 상기와 같은 모드 레지스터의 설정에 의해, 레이턴시 신호(LTC) 및 버스트 길이 신호(BL)를 출력한다.
또한, 후술하는 파워다운 제어 회로(17)의 제어 신호가 입력되어, 파워다운되는 경우, 리셋 기능(RS)의 설정을 나타내는 어드레스 Add12의 값이 "0"인 경우에는 모드 레지스터를 리셋하고, "1"인 경우에는 리셋하지 않는다.
버스트 어드레스 카운터(15)는 타이밍 제어 회로(16)로부터의 타이밍 신호에 동기하여, 어드레스 신호(ADD)에 연속되는 내부 어드레스 신호(IADD)를 생성한다. 또한, 버스트 길이 신호(BL)가 나타내는 버스트 길이보다 1 적은 횟수만큼 내부 어드레스 신호(IADD)를 생성한다. 또한, 버스트 어드레스 어드반스 신호(/ADV)의 하이 레벨을 수신하고 있는 동안, 카운트업 동작을 정지한다.
타이밍 제어 회로(16)는 조정 회로(11), 커맨드 디코더(12) 및 버스트 제어 회로(13)로부터의 제어 신호를 수신하여, 버스트 어드레스 카운터(15), 어드레스 래치(18), 어드레스 디코더(19) 및 리드/라이트 앰프(21)의 동작을 제어하는 타이밍 신호를 출력한다. 또한, 리프레시 동작이 완료된 경우, 리프레시 스톱 신호(RSTPZ)를 출력한다.
파워다운 제어 회로(17)는 칩 인에이블 신호(CE2)를 수신하여, 리프레시 제어 회로(10), 조정 회로(11), 커맨드 디코더(12), 버스트 제어 회로(13), 모드 설정 제어 회로(14), 버스트 어드레스 카운터(15), 타이밍 제어 회로(16)에 제어 신호를 출력하여, 파워온, 파워다운 또는 스탠바이 모드를 제어한다.
어드레스 래치(18)는 어드레스 신호(ADD)를 어드레스 래치 신호(ELAT)에 동기하여 래치하고, 내부 어드레스 신호(IADD)를 어드레스 래치 신호(ILAT)에 동기하여 래치하여, 래치한 신호를 어드레스 디코더(19)에 출력한다.
어드레스 디코더(19)는 어드레스 래치(18)가 래치한 어드레스 신호를 디코드하여, 메모리 셀 어레이(20) 내의 메모리 셀(MC)을 선택하기 위한 신호를 출력한다. 구체적으로는 어드레스 신호(ADD)에 따라서 후술하는 워드선(WL)을 선택하기 위한 워드선 신호 및 후술하는 칼럼 스위치(SW)를 온으로 하기 위한 칼럼선 신호를 출력한다.
메모리 셀 어레이(20)는 매트릭스형으로 배치된 복수의 휘발성 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL)과, 비트선(BL)에 접속된 복수의 센스 앰프(SA)와, 비트선(BL)을 각각 리드/라이트 앰프(21)에 접속하는 복수의 칼럼 스위치(SW)를 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 셀 트랜지스터를 갖고 있다. 셀 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
칼럼 스위치(SW)는 상위 바이트 신호(/UB)에 대응하는 제1 칼럼 스위치군과, 하위 바이트 신호(/LB)에 대응하는 제2 칼럼 스위치군으로 분류된다. 버스트 기록 동작시에, 제1 칼럼 스위치군은 상위 바이트 신호(/UB)가 로우 레벨일 때만 어드레스 신호에 따라서 온으로 된다. 버스트 기록 동작시에, 제2 칼럼 스위치군은 하위 바이트 신호(/LB)가 로우 레벨일 때만 어드레스 신호에 따라서 온으로 된다. 즉, 기록 데이터는 칼럼 스위치(SW)를 제어함으로써 마스크된다.
실제로는, 타이밍 제어 회로(16)가 상위 바이트 신호(/UB) 또는 하위 바이트 신호(/LB)에 따라서 어드레스 디코더(19)를 동작시켜, 칼럼 선택 신호(CL)를 출력함으로써, 제1 및 제2 칼럼 스위치군의 동작이 제어된다. 기록 데이터의 마스크 제어는 데이터 입출력 단자(DQ)에서 수신한 기록 데이터가 칼럼 스위치(SW)에 전달될 때까지 행한다.
리드/라이트 앰프(21)는 메모리 셀 어레이(20)로부터의 병렬 판독 데이터를 리드 앰프 인에이블 신호(RAEN)에 동기하여 데이터 버스(DB)에 출력한다. 또한, 버스트 전송 레지스터(22)로부터의 병렬의 기록 데이터를 라이트 앰프 인에이블 신호(WAEN)에 동기하여 메모리 셀 어레이(20)에 출력한다.
버스트 전송 레지스터(22)는 데이터를 유지하는 복수의 데이터 레지스터(DT0, DT1 등)를 갖고 있다. 여기서는, 비버스트 모드인 경우에는 외부의 어드레스 신호(ADD)에 의해 지정된 메모리 셀(MC)의 데이터를 리드/라이트 앰프(21)를 통해 입력하여, 공통 데이터 버스(CDB)에 출력한다. 또한, 공통 데이터 버스(CDB)로부터의 기록 데이터를 유지하여, 리드/라이트 앰프(21)에 출력한다. 버스트 모드인 경우, 리드/라이트 앰프(21)를 통해 입력된 데이터를 리드/라이트 앰프(21)로부터의 병렬 판독 데이터를 직렬 데이터로 변환하여, 버스트 클록 신호(BCLK)에 동기하여 공통 데이터 버스(CDB)에 출력한다. 또한, 공통 데이터 버스(CDB)로부터의 직렬의 기록 데이터를 병렬 데이터로 변환하여, 버스트 클록 신호(BCLK)에 동기하여 리드/라이트 앰프(21)에 출력한다.
데이터 출력 제어 회로(23)는 판독 동작시에 활성화되어, 데이터 버스(DB) 상의 판독 데이터를 데이터 입출력 단자(DQ)에 출력한다. 데이터 입출력 단자(DQ)는 16비트로 구성되어 있다. 또한, 상위 바이트 신호(/UB)가 로우 레벨일 때, 16비트의 판독 데이터 중 상위의 8비트를 출력하고, 하위 바이트 신호(/LB)가 로우 레벨일 때, 16비트의 판독 데이터 중 하위의 8비트를 출력한다. 데이터 입출력 단자(DQ)는 상위 바이트 신호(/UB)에 대응하는 8비트의 제1 데이터 단자군과, 하위 바이트 신호(/LB)에 대응하는 8비트의 제2 데이터 단자군으로 구성되어 있다.
데이터 입력 제어 회로(24)는 기록 동작시에 활성화되어, 데이터 입출력 단자(DQ)를 통해 기록 데이터를 수신하고, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다.
버스트 전송 레지스터(22), 데이터 출력 제어 회로(23) 및 데이터 입력 제어 회로(24)는 복수의 데이터를 연속하여 입력 또는 출력할 수 있는 데이터 입출력 회로로서 동작한다.
한편, 어드레스 신호(ADD), 칩 인에이블 신호(/CE1, CE2), 어드레스 스테이터스 신호(/ADS), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 외부 클록 신호(CLK), 버스트 어드레스 어드반스 신호(/ADV), 상위 바이트 신호(/UB), 하위 바이트 신호(/LB)는 외부의 도시하지 않는 컨트롤러로부터 외부 단자를 통해 입력된다.
다음에, 상기에서 설명한 반도체 기억 장치(1)의 동작 및 제어 방법에 관해서 도 1의 상태 천이도를 이용하여 상세히 설명한다.
파워온 모드(M1)가 되면, 이어서, 칩 인에이블 신호(CE2)가 로우 레벨로 되어, 파워다운 제어 회로(17)의 제어하에, 조정 회로(11), 커맨드 디코더(12), 버스트 제어 회로(13), 모드 설정 제어 회로(14), 버스트 어드레스 카운터(15), 타이밍 제어 회로(16)를 리셋한다(M2).
다음에, 칩 인에이블 신호(CE2)를 하이 레벨로 하여, 파워다운 제어 회로(17)의 제어하에, 비버스트 모드의 스탠바이 모드(M3)가 된다. 여기서, 커맨드 디코더(12)는 외부로부터 입력되는 신호를 디코드하여, 디코드 결과에 따른 모드(리드나 라이트)로 천이시키기 위한 제어 신호를 생성한다.
도 4는 커맨드 테이블의 예이다.
도면 중에서 "L"은 로우 레벨, "H"는 하이 레벨의 신호이며, "X"는 모든 경우에 좋은 것을 나타낸다. 또한, "DQ0-7"은 데이터 입출력 단자(DQ) 중 상위의 8비트, "DQ8-15"는 하위의 8비트이며, 데이터 입출력 단자(DQ)의 상태에서 "HiZ"는 1로 고정, "Dout"은 데이터 출력, "Din"은 데이터 입력, "Invalid"는 기록 금지나, 기록 데이터에 마스크를 걸었을 때의 무효 상태를 나타낸다. 또한, "Retention"은 데이터의 유지, 즉 리프레시 동작을 하는 지의 여부를 나타내고, "Yes"에서 리프레시를 행한다. "No"에서 리프레시를 행하지 않는다. "Partial"은 일부만 행하는 것을 나타낸다.
커맨드 디코더(12)는 도 4와 같은 커맨드 테이블에 따라서 모드를 선택한다.
스탠바이 모드(M3)에 있어서, 칩 인에이블 신호(/CE1)가 로우 레벨, 라이트 인에이블 신호(/WE)가 로우 레벨일 때, 기록(라이트) 모드(M4)로 천이한다. 또한, 칩 인에이블 신호(/CE1)가 로우 레벨, 출력 인에이블 신호(/OE)가 로우 레벨, 라이트 인에이블 신호(/WE)가 하이 레벨일 때, 판독(리드) 모드(M5)로 천이한다. 또한, 칩 인에이블 신호(/CE1)가 로우 레벨, 출력 인에이블 신호(/OE)와, 기록 인에이블 신호(/WE)가 함께 하이 레벨일 때, 출력 비활성(OD) 모드(M6)로 천이한다. 기록 모드(M4)일 때, 상위 바이트 신호(/UB) 또는 하위 바이트 신호(/LB)가 하이 레벨로 되면, 기록 데이터 중, 상위 비트 또는 하위 비트가 마스크되어 무효(Invalid)로 된다. 이하, 이러한 처리를 Byte 제어라고 칭한다. 판독 모드(M5)일 때도 이러한 Byte 제어가 있으며, 또한, 어드레스 신호(ADD)의 제어 등도 이루어진다.
상기에서는, 스탠바이 모드(M3)에서, 모드(M4, M5, M6)로의 천이를 설명했지만, 모드(M4, M5, M6)에서도 커맨드 디코더(12)에서 디코드된 커맨드에 따라서 비버스트 모드의 각각의 모드로 천이할 수 있다.
비버스트 모드의 스탠바이 모드(M3)일 때, 다음과 같은 시퀀스로 커맨드가 입력된 경우, 모드 설정 제어 회로(14)의 모드 레지스터가 세트되는 모드 레지스터 세트 모드(M7)로 천이한다.
도 5는 모드 레지스터의 세트일 때의 시퀀스의 예이며, 도 5의 (a)가 리갈 커맨드(CMD)와 어드레스(Add)의 조합이며, 도 5의 (b)가 타이밍 차트이다.
도 5의 (b)와 같이, 모드 레지스터세트를 위한 시퀀스로서, 6개의 리갈 커맨드와 어드레스의 조합으로부터 모드 레지스터를 세트할 수 있다. 즉, 리드 1회, 라이트 4회, 리드 1회의 순서이며, 어드레스는 최상위 비트(MSB)를 5회로, 마지막으로 도 3에서 도시한, 모드 레지스터 세트용의 코드(CODE)이다.
모드 설정 제어 회로(14)에, 도 5의 (a)와 대응한 도 5의 (b)와 같은 타이밍에, 어드레스 신호(ADD), 칩 인에이블 신호(/CE1), 어드레스 스테이터스 신호(/ADS), 라이트 인에이블 신호(/WE), 출력 인에이블 신호(/OE)가 입력된 경우에, 모드 레지스터 세트 모드(M7)로 천이하여, 모드 레지스터를 6번째로 입력받는 도 3에서 도시한 것과 같은 코드의 내용에 세트한다.
여기서, 전술한 도 3의 (a)에서 도시한 것과 같은 코드가 입력된 경우, 모드를 나타내는 어드레스(Add16)의 값이 "0"인 경우에는 버스트 모드의 스탠바이 모드(M9)로 천이하고, "1"인 경우에는 비버스트 모드의 스탠바이 모드(M3)로 복귀한다.
비버스트 모드의 스탠바이 모드(M3)일 때, 칩 인에이블 신호(CE2)가 로우 레벨이 되면, 비버스트 모드를 빠져나와, 파워다운 모드(M8)가 된다. 파워다운 모드(M8)에서 칩 인에이블 신호(CE2)가 하이 레벨로 되면, 다시 비버스트 모드의 스탠바이 모드(M3)로 복귀한다.
버스트 모드의 스탠바이 모드(M9)의 경우, 비버스트 모드의 스탠바이 모드(M3)일 때와 마찬가지로, 커맨드 디코더(12)는 외부로부터 입력되는 신호를 디코드하여, 디코드 결과에 따라서, 기록 모드(M10), 판독 모드(M11), 서스펜드 모드(M12)로 천이한다. 다만, 버스트 모드의 경우, 모드 레지스터에 세트되어 있는 판독 레이턴시 카운트(RLC)의 값과, 데이터 길이(DL)의 값에 따라서, 모드 설정 제어 회로(14)에 의해 출력되는 레이턴시 신호(LTC), 버스트 길이 신호(BL)에 의해서, 지정된 클록으로부터, 지정된 버스트 길이만큼의 판독 또는 기록이 이루어진다. 또한, 기록 모드(M10), 판독 모드(M11)일 때, 어드레스 스테이터스 신호(/ADS)가 하이 레벨로 되면 버스트 어드레스 카운터(15)는 카운트업을 정지하는데, 각각의 모드(M10, M11)로 유지된다.
또한, 서스펜드 모드(M12)는 비버스트 모드의 출력 금지(OD) 모드(M6)와 동일한 조합의 외부 신호가 입력된 경우의 모드이며, 버스트 판독이 중단된다. 여기 서, 출력 인에이블 신호(/OE)를 로우 레벨로 할지, 하이 레벨로 할지에 따라, 판독 모드(M11)로 전환된다.
상기에서는, 버스트 모드의 스탠바이 모드(M9)에서 모드(M10, M11, M12)로의 천이를 설명했지만, 모드(M10)에서, 모드(M9, M11)로의 천이, 모드(M11)에서, 모드(M9, M10, M12)로의 천이, 모드(M12)에서, 모드(M9, M11)의 천이도, 커맨드 디코더(12)에서 디코드된 커맨드에 대응하여, 천이시킬 수 있다. 한편, 기록 모드(M10)와, 판독 모드(M11) 사이의 천이는 어드레스 스테이터스 신호(/ADS)를 하이 레벨로 하여 버스트 어드레스 카운터(15)에서의 카운트업 동작을 정지하여 행한다.
버스트 모드의 스탠바이 모드(M9)의 경우에, 칩 인에이블 신호(CE2)가 로우 레벨로 되면, 파워다운 제어 회로(17)의 제어하에, 버스트 모드를 빠져나와 파워다운 모드(M8)로 천이한다. 파워다운 모드(M8)가 되면, 모드 설정 제어 회로(14)는 모드 레지스터를 리셋한다. 다만, 모드 레지스터에 세트되어 있는 도 3에서 도시한 코드의 리셋(RS) 설정을 나타내는 어드레스(Add12)의 값이 "1"에 세트되어 있는 경우에는, 모드 레지스터의 리셋을 금지하기 때문에, 다시 버스트 모드의 스탠바이 모드(M9)로 되돌아간다.
버스트 모드일 때에, 모드 레지스터를 세트하고 싶은 경우에는, 상기한 바와 마찬가지로, 일단 파워다운 모드(M8)로 천이시키고, 다음에 칩 인에이블 신호(CE2)를 하이 레벨로 하여, 파워다운 제어 회로(17)의 제어하에, 비버스트 모드의 스탠바이 모드(M3)로 천이시킨다. 여기서, 전술한 시퀀스로 커맨드를 입력하여, 모드 설정 제어 회로(14)의 제어하에, 모드 레지스터 세트 모드(M7)로 천이시켜, 모드 레지스터를 세트한다. 그 후, 버스트 모드의 스탠바이 모드(M9)로 천이시킨다.
이와 같이, 버스트 모드의 경우, 파워다운 모드(M8)를 통해, 비버스트 모드의 스탠바이 모드(M3)로 천이시킴으로써, 비버스트 모드, 버스트 모드 양쪽 모두의 경우에 대해서, 동일한 시퀀스에 의해서, 모드 레지스터를 세트할 수 있다.
한편, 상기에서는 버스트 모드와, 비버스트 모드가 전환 가능한 반도체 기억 장치에 관해서 설명했지만, 버스트 전용의 반도체 기억 장치의 경우에 있어서도, 마찬가지로, 버스트 모드의 스탠바이 상태에서, 파워다운 모드를 통한 후에, 모드 레지스터를 세트하도록 제어하는 것이 가능하다.
이상 설명한 바와 같이 본 발명에서는, 버스트 모드 사용시에 모드 레지스터를 세트하는 경우, 일단 파워다운 모드로 천이시켜, 모드 레지스터의 내용을 리셋한 후, 비버스트 모드의 스탠바이 모드로 천이하도록 하여, 비버스트 모드의 스탠바이 모드에 있어서, 미리 결정된 시퀀스로 커맨드가 입력된 경우에, 모드 레지스터를 세트하도록 했기 때문에, 비버스트 모드, 버스트 모드 양방의 경우에 관해서, 동일한 시퀀스에 의해서 모드 레지스터를 세트할 수 있다.

Claims (8)

  1. 반도체 기억 장치의 제어 방법에 있어서,
    버스트 모드일 때에, 동작 모드를 설정하는 모드 레지스터를 설정하는 경우, 파워다운 모드를 통해 비(非)버스트 모드의 스탠바이 모드로 천이시키고,
    상기 비버스트 모드의 상기 스탠바이 모드일 때에, 미리 결정된 시퀀스로 커맨드가 입력된 경우에, 모드 레지스터 세트 모드로 천이시켜서,
    상기 모드 레지스터를 외부 입력에 따라서 세트하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  2. 제1항에 있어서, 상기 모드 레지스터는 리셋 금지용의 비트를 가지며, 상기 비트가 세트되어 있는 경우에는 상기 파워다운 모드에서, 상기 모드 레지스터의 내용을 리셋하지 않는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  3. 제1항에 있어서, 상기 미리 결정된 시퀀스는, 어드레스의 최상위 비트와 조합된 판독 명령 1회, 기록 명령 4회 후에, 상기 동작 모드를 표현한 어드레스와 조합된 판독 명령 1회로 구성된 6회의 명령 세트로 이루어지는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  4. 반도체 기억 장치에 있어서,
    동작 모드를 세트하는 모드 레지스터를 가지며, 비버스트 모드의 스탠바이 모드일 때에, 미리 결정된 시퀀스로 커맨드가 입력된 경우에, 상기 모드 레지스터를 세트하는 모드 설정 제어 회로와,
    버스트 모드일 때의 스탠바이 모드로부터 파워다운 모드를 통해 상기 비버스트 모드의 스탠바이 모드로 천이시키는 파워다운 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 모드 레지스터는 리셋 금지용의 비트를 가지며, 상기 비트가 세트되어 있는 경우에는 상기 파워다운 모드에 있어서, 상기 모드 레지스터의 내용을 리셋하지 않는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 미리 결정된 시퀀스는, 어드레스의 최상위 비트와 조합된 판독 명령 1회, 기록 명령 4회 후에, 상기 동작 모드를 표현한 어드레스와 조합된 판독 명령 1회로 구성된 6회의 명령 세트로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
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