JP2006252654A - 半導体メモリおよびシステム装置 - Google Patents
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Abstract
【課題】 半導体メモリの内部回路を、外部制御により確実にリセットするる。
【解決手段】 モードレジスタのレジスタ部は、半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含む。モードレジスタは、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。リセット信号生成回路は、ソフトリセット信号に応答して内部回路をリセットするためのリセット信号を出力する。本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。したがって、内部回路を、外部制御により確実にリセットできる。
【選択図】 図１
【解決手段】 モードレジスタのレジスタ部は、半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含む。モードレジスタは、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。リセット信号生成回路は、ソフトリセット信号に応答して内部回路をリセットするためのリセット信号を出力する。本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。したがって、内部回路を、外部制御により確実にリセットできる。
【選択図】 図１
Description
本発明は、動作モードを設定するモードレジスタを有する半導体メモリおよびこの半導体メモリが搭載されるシステム装置に関する。
一般に、ＤＲＡＭ等の半導体メモリでは、パワーオンリセット回路を有している。ラッチ等の内部回路は、電源電圧が低いときに生成されるパワーオンリセット信号により初期化される。特開平１１−１４９７７１号公報には、パワーオンリセット信号と外部からのイニシャライズコマンド（プリチャージコマンド）との両方に応答してテストモードレジスタをリセットする手法が開示されている。
特開平１１−１４９７７１号
テストモードレジスタ等の内部回路を、外部から供給されるイニシャライズコマンドにより直接リセットする場合に、通常の書き込みコマンドがノイズ等により誤ってイニシャライズコマンドと認識されると、内部回路はリセットされてしまう。また、ユーザが半導体メモリを動作させるために使用するコマンド（プリチャージコマンド等）をイニシャライズコマンドに利用すると、ユーザ（システム）が誤ってイニシャライズコマンドを半導体メモリに供給する可能性が高くなり、予期しないコマンドにより内部回路がリセットされるおそれがある。
本発明の目的は、半導体メモリの内部回路を、外部制御により確実にリセットすることにある。
本発明の第１の形態では、モードレジスタのレジスタ部は、半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含む。動作制御回路は、モードレジスタに設定された動作仕様に応じてメモリセルアレイをアクセスする。コマンド制御回路は、コマンド端子を介して供給される外部コマンドを解読する。コマンド制御回路は、外部コマンドがモードレジスタのレジスタ部を設定する設定コマンドを示すときに、レジスタ部の値を書き替える。モードレジスタは、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。リセット信号生成回路は、ソフトリセット信号に応答して内部回路をリセットするためのリセット信号を出力する。本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。したがって、内部回路を、外部制御により確実にリセットできる。
本発明の第１の形態における好ましい例では、パルス生成回路は、ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成する。リセット信号生成回路は、リセットパルス信号をソフトリセット信号として受信する。パルス信号を用いてリセット信号を生成することで、リセット信号による内部回路のリセット期間を容易に設定できる。
本発明の第１の形態における好ましい例では、モードレジスタは、ソフトリセット信号の出力を停止するために、リセット信号に応答してレジスタ部を初期化する。すなわち、ソフトリセット信号は、設定コマンドに応答して所定の期間のみ出力される。内部回路の
リセット状態を解除するためにソフトリセット信号の出力を停止する新たな外部コマンドは必要ない。したがって、システムの制御を簡易にできる。
リセット状態を解除するためにソフトリセット信号の出力を停止する新たな外部コマンドは必要ない。したがって、システムの制御を簡易にできる。
本発明の第１の形態における好ましい例では、遅延回路は、リセット信号を遅延させ、遅延リセット信号を生成する。モードレジスタは、ソフトリセット信号の出力を停止するために、遅延リセット信号に応答してレジスタ部を初期化する。このため、ソフトリセット信号の出力期間を、遅延回路の遅延時間により容易に設定でき、内部回路を確実に初期化できる。さらに、上述と同様に、設定コマンドによりモードレジスタ自身が初期化されるため、システムの制御を簡易にできる。
本発明の第１の形態における好ましい例では、モードレジスタのレジスタ部は、設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定される。ソフトリセット信号は、外部コマンドを単に供給するだけでは出力されない。このため、ノイズ等により設定コマンドが誤って認識され、内部回路が誤って初期化されることを防止できる。
本発明の第１の形態における好ましい例では、リセット生成回路のパワーオンリセット部は、外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成する。リセット生成回路の合成部は、パワーオンリセット信号およびソフトリセット信号のそれぞれに応答してリセット信号を出力する。このため、パワーオンリセット信号の供給経路を利用してソフトリセット信号を内部回路に供給できる。したがって、リセット信号の信号線の配線領域を削減でき、半導体メモリのチップサイズを削減できる。
本発明の第１の形態における好ましい例では、設定コマンドに応答してリセット状態が設定されるリセット設定部は、モードレジスタのレジスタ部内に動作設定部とは独立に形成されている。ソフトリセット信号を出力するための専用のビットを設けることで、システムは、半導体メモリのリセット制御を容易にできる。
本発明の第１の形態における好ましい例では、モードレジスタのレジスタ部は、複数の動作設定部によりそれぞれ設定される動作仕様の組み合わせが禁止されている組み合わせのときにリセット状態に設定される。ソフトリセット信号を出力するためのビットを既存のビットを流用して割り当てることで、モードレジスタの回路構成を小さくでき、半導体メモリのチップサイズを小さくできる。
本発明の第１の形態における好ましい例では、ソフトリセット信号は、他の半導体メモリをリセットするために、リセット出力端子を介して半導体メモリの外部に出力される。一つの半導体メモリに設定コマンドが供給されることで、他の半導体メモリもリセットできるため、システムのリセット制御を簡易にできる。
本発明の第２の形態では、システム装置は、コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを有している。半導体メモリの一つは、ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を有しており、上述した第１の形態の半導体メモリの特徴を有している。このため、一つの半導体メモリに設定コマンドが供給されることで、この半導体メモリの内部回路だけでなく他の半導体メモリの内部回路もリセットできる。この結果、システムのリセット制御を簡易にできる。
本発明では、半導体メモリの内部回路を、外部制御により確実にリセットできる。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。末尾に”Ｚ”が付く信号は、正論理を示し、先頭に”／”が付く信号は、負論理を示している。信号が伝達される信号線には、信号名と同じ符号を使用する。
図１は、本発明の半導体メモリの第１の実施形態を示している。半導体メモリは、例えば、ＣＭＯＳプロセス技術を用いてＦＣＲＡＭ（Fast Cycle RAM）として形成されている。ＦＣＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭの一種である。このＦＣＲＡＭは、動作モードとして、クロックに非同期で動作するＳＲＡＭと同様な非同期動作モードの他に、外部クロックＣＬＫに同期してバースト動作を実行する同期動作モードを有している。ＦＣＲＡＭは、コマンド制御回路１０、動作制御回路１２、モードレジスタ１４、パルス生成回路１６、リセット生成回路１８、アドレス入力回路２０、アドレスデコーダ２２、データ入出力回路２４およびメモリコアＣＯＲＥを有している。
コマンド制御回路１０は、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥを外部コマンドとして受信し、受信した外部コマンドを解読し、解読した外部コマンドを内部コマンド信号ＩＣＭＤとして動作制御回路１２に出力する。内部コマンド信号ＩＣＭＤにより示されるコマンドとして、読み出しコマンドおよび書き込みコマンドの他に、モードレジスタ設定コマンドＭＲＳがある。コマンド制御回路１０は、外部コマンドがモードレジスタ設定コマンドＭＲＳのときに、モードレジスタ１４を書き替える機能を有している。
動作制御回路１２は、コマンド制御回路１０から供給される内部コマンド信号ＩＣＭＤ（読み出しコマンドおよび書き込みコマンド）およびリフレッシュコマンドに応じて読み出し動作、書き込み動作およびリフレッシュ動作するためのタイミング信号を生成する。タイミング信号は、メモリコアＣＯＲＥおよびデータ入出力回路２４等に供給される。タイミング信号の生成タイミングは、モードレジスタ１４に設定される動作仕様に応じて変更される。動作制御回路２６は、読み出しコマンドまたは書き込みコマンドとＦＣＲＡＭの内部で生成されるリフレッシュコマンドとが競合するときに、これ等コマンドの優先順を決めるアービタ（図示せず）を有している。リフレッシュコマンドは、リフレッシュタイマ（図示せず）により周期的に生成される。
モードレジスタ１４は、ＦＣＲＡＭを動作させるための複数種の動作仕様が設定される。また、モードレジスタ１４は、ＦＣＲＡＭの内部回路（初期化が必要なラッチ等）を初期化するためのソフトリセット信号ＳＲＳＴＺを出力する機能を有している。モードレジスタ１４は、モードレジスタ設定コマンドＭＲＳとともに、外部アドレス信号ＡＤの所定のビットに所定の値が供給されたときに、ソフトリセット信号ＳＲＳＴＺを出力する。また、モードレジスタ１４は、リセット信号ＳＴＴＺに同期してソフトリセット信号ＳＲＳＴＺの出力を停止する。パルス生成回路１６は、ソフトリセット信号ＳＲＳＴＺの立ち上がりエッジに同期するパルスを有するソフトリセットパルス信号ＳＲＳＴＰＺを生成する。モードレジスタ設定コマンドＭＲＳは、例えば、システムに搭載されるＦＣＲＡＭの回路の一部がノイズ等の影響により正常に動作しなくなったときに、外部電源電圧ＶＤＤの供給を停止することなくＦＣＲＡＭを強制的にリセットし、その原因を調べるために供給される。
特に、揮発性のメモリセル（ダイナミックメモリセルおよびスタティックメモリセル）を有する半導体メモリでは、電源電圧ＶＤＤの供給を停止すると、メモリセルに保持されているデータが失われる。半導体メモリの不具合の解析では、データがメモリセルに保持
されているか否かにより、機能の良／不良が判定される場合が多い。したがって、不具合の解析は、電源電圧ＶＤＤを供給した状態で行う必要がある。
されているか否かにより、機能の良／不良が判定される場合が多い。したがって、不具合の解析は、電源電圧ＶＤＤを供給した状態で行う必要がある。
リセット生成回路１８は、パワーオンリセット部１８ａおよびＯＲゲート１８ｂ（合成回路）を有している。パワーオンリセット部１８ａは、外部電源電圧ＶＤＤ（例えば、１．８Ｖ）が所定の電圧より低くなったとき、パワーオンリセット信号ＰＯＮＺを高レベルに変化する。ＯＲゲート１８ｂは、パワーオンリセット信号ＰＯＮＺおよびソフトリセットパルス信号ＳＲＳＴＰＺに同期して、リセット信号ＳＴＴＺを出力する。リセット信号ＳＴＴＺは、初期化が必要なラッチ等の内部回路（例えば、ワードデコーダＷＤのアドレスラッチ）に供給され、これ等回路を初期状態に設定する。
リセット信号ＳＴＴＺの配線は、従来のパワーオンリセット信号の配線を利用している。すなわち、パワーオンリセット信号の供給経路を利用してソフトリセット信号ＳＲＳＴＺを内部回路に供給できる。したがって、リセット信号ＳＴＴＺの信号線の配線領域を削減でき、ＦＣＲＡＭのチップサイズを削減できる。リセット信号ＳＴＴＺにより、ＦＣＲＡＭは、パワーオン後に外部電源電圧ＶＤＤが所定の電圧になるまで、リセット状態に設定される。あるいは、ＦＣＲＡＭは、ソフトリセットパルス信号ＳＲＳＴＰＺの出力期間にリセット状態に設定される。リセット状態によりＦＣＲＡＭの内部回路はリセットされる。
アドレス入力回路２０は、アドレス端子ＡＤを介して外部アドレス信号ＡＤ（ＡＤ１８−０）を受け、受けたアドレスＡＤをアドレスデコーダ２２およびモードレジスタ１４等に出力する。アドレスデコーダ２２は、外部アドレス信号ＡＤをデコードし、そのデコード信号ＡＤＥＣをメモリコアＣＯＲＥに出力する。ＦＣＲＡＭは、ロウアドレス信号とコラムアドレス信号を同時に受けるアドレスノンマルチプレクス方式を採用している。
データ入出力回路２４は、読み出し動作時に、メモリコアＣＯＲＥからコモンデータバスＣＤＢを介して転送される読み出しデータＩＤＱを外部データ端子ＤＱ（ＤＱ１５−０）に出力する。データ入出力回路３０は、書き込み動作時に、書き込みデータを外部データ端子ＤＱを介して受信し、受信した外部データ信号ＤＱをコモンデータバスＣＤＢを介してメモリコアＣＯＲＥに転送する。なお、特に図示していないが、ＦＣＲＡＭは、１６ビットのデータを８ビット（１バイト）ずつ入出力するためのバイトコントロール端子／ＵＢ、／ＬＢを有している。
メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、ワードデコーダＷＤ、センスアンプＳＡおよびコラムデコーダＣＤを有している。メモリセルアレイＡＲＹは、転送トランジスタＴ１およびキャパシタＣ１を含む複数のメモリセルＭＣ（ダイナミックメモリセル）、各メモリセルＭＣの転送トランジスタＴ１のゲートに接続されたワード線ＷＬ、および転送トランジスタＷＬのデータ入出力ノードに接続されたビット線ＢＬ（または／ＢＬ）を有している。
ワードデコーダＷＤは、デコード信号ＡＤＥＣのうちロウデコード信号に応じてワード線ＷＬのいずれかを選択する。センスアンプＳＡは、例えば、読み出し動作時に、ビット線ＢＬ（または、／ＢＬ）を介してメモリセルＭＣから読み出されるデータの信号量を増幅する。メモリコアＣＯＲＥは、ビット線ＢＬに読み出されセンスアンプＳＡで増幅された読み出しデータを、コモンデータバスＣＤＢに伝達し、コモンデータバスＣＤＢに供給される書き込みデータをビット線（または、／ＢＬ）に伝達するためのコラムスイッチ（図示せず）を有している。コラムデコーダＣＤは、デコード信号ＡＤＥＣのうちコラムデコード信号に応じてコラムスイッチを制御する制御信号を出力する。
図２は、図１に示したモードレジスタ１４の詳細を示している。モードレジスタ１４は、外部アドレス信号ＡＤ１８−１１の値を記憶する８ビットのレジスタ部を有している。レジスタ部は、例えば、バースト長の設定（ＡＤ１８−１６）、動作モードの設定（ＡＤ１５）、リードレイテンシの設定（ＡＤ１４−１２）に用いられる３つの動作設定部と、ソフトリセット信号ＳＲＳＴＺを生成するために用いられるリセット設定部（ＡＤ１１）とを有している。一般に、ＦＣＲＡＭに供給される外部アドレス信号ＡＤのビット数は多い。モードレジスタ１４にソフトリセット信号ＳＲＳＴＺを生成するため専用のビットＡＤ１１を容易に割り当てできる。また、専用のビットＡＤ１１を設けることで、システムは、ＦＣＲＡＭの内部回路を容易かつ確実ににリセットできる。
ここで、バースト長は、１回の読み出しコマンドまたは１回の書き込みコマンドに応答して、外部データ端子ＤＱに連続して出力または入力されるデータ数である。コンティニュアスモードは、複数のワード線ＷＬに接続されるメモリセルＭＣに対してデータを連続して出力または入力するモードである。動作モードは、バースト動作を実行するとき、あるいは、リードレイテンシを使用するときに同期モードに設定される。動作モードは、バースト動作を実行しないとき、あるいはリードレイテンシを使用しないときに非同期モードに設定される。同期モード中、書き込みデータおよび読み出しデータは、外部クロック信号ＣＬＫに同期して入出力される。リードレイテンシは、読み出しコマンドを受けてからデータ信号ＤＱが外部データ端子ＤＱに出力されるまでのクロック数である。
モードレジスタ１４は、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤ１８−１１（ＫＥＹ）の値に応じて動作仕様が設定される。具体的には、動作設定部（動作モード、バースト長およびリードレイテンシ）の組み合わせに応じて、ＦＣＲＡＭの動作仕様が決定する。アドレスビットＡＤ１１は、ソフトリセット信号ＳＲＳＴＺを生成するためのビットである。モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤ１１が論理１（リセット状態）を示すときに、ソフトリセット信号ＳＲＳＴＺを低レベルから高レベルに変化する。
ＦＣＲＡＭを制御するシステムは、ＦＣＲＡＭの内部回路をリセットするために、外部電源電圧ＶＤＤが供給された状態でモードレジスタ設定コマンドＭＲＳの供給とともにビットＡＤ１１を必ず論理１に書き替える必要がある。ソフトリセット信号ＳＲＳＴＺは、外部コマンドを単に供給するだけでは出力されない。例えば、他の動作コマンドがノイズ等により誤ってモードレジスタ設定コマンドＭＲＳと認識されても、ソフトリセット信号ＳＲＳＴＺは出力されない。したがって、システムは、メモリセルＭＣのデータを失うことなく、内部回路を外部制御により必要なときだけ確実にリセットできる。
モードレジスタ１４は、ソフトリセット信号ＳＲＳＴＺの出力後、リセット信号ＳＴＴＺを受けて、図中の”＊”の状態に初期化される。このため、高レベルにセットされたソフトリセット信号ＳＲＳＴＺは、低レベルにリセットされる。
図３は、図１に示したモードレジスタ１４の設定方法を示している。この実施形態では、読み出しコマンドＲＤ１（読み出しサイクル）、書き込みコマンドＷＲ１−４（書き込みサイクル）、および読み出しコマンドＲＤ２（読み出しサイクル）が連続して供給されたときに、モードレジスタ設定コマンドＭＲＳが認識される。ＦＣＲＡＭを初期化するシステムは、読み出しサイクルＲＤ１から書き込みサイクルＷＲ３まで、アドレス信号ＡＤを最上位アドレスＭＳＢ（１６進数の７ＦＦＦＦ）に設定し、書き込みサイクルＷＲ４と読み出しサイクルＲＤ２で、アドレス信号ＡＤを値ＫＥＹに設定する。
システムは、最初の読み出しサイクルＲＤ１で読み出されたデータＲＤａを、書き込みサイクルＷＲ１−４で書き込む必要がある。最後の読み出しサイクルＲＤ２では、データ
端子ＤＱ（ＤＱ７−０）からモードレジスタ１４を設定するために供給した値ＫＥＹが出力される。ＦＣＲＡＭは、モードレジスタ１４を設定する上記の手順が全て正しく行われたときのみ、データ端子ＤＱに値ＫＥＹを出力する。そして、モードレジスタ１４は、上記の手順が全て正しく行われたときのみ値ＫＥＹに応じて設定される。
端子ＤＱ（ＤＱ７−０）からモードレジスタ１４を設定するために供給した値ＫＥＹが出力される。ＦＣＲＡＭは、モードレジスタ１４を設定する上記の手順が全て正しく行われたときのみ、データ端子ＤＱに値ＫＥＹを出力する。そして、モードレジスタ１４は、上記の手順が全て正しく行われたときのみ値ＫＥＹに応じて設定される。
図４は、リセット信号ＳＴＴＺを生成するための動作を示している。まず、システムのパワーオン時、パワーオンリセット部１８ａにより外部電源電圧ＶＤＤが所定の値まで上昇されたことが検出されると、ＳＴＴ生成回路１８は、リセット信号ＳＴＴＺを高レベルから低レベルに変化する（図４（ａ））。初期化が必要な内部回路は、リセット信号ＳＴＴＺの高レベル期間にリセットされる（パワーオンリセット）。モードレジスタ１４は、リセット信号ＳＴＴＺによりリセットされ、図２に”＊”で示した値にリセットされる。
ＦＣＲＡＭをアクセスするシステムは、動作中に不具合が生じたＦＣＲＡＭの状態を調べるために、モードレジスタ設定コマンドＭＲＳをＦＣＲＡＭに供給する。モードレジスタ１４は、モードレジスタ設定コマンドＭＲＳに応答してソフトリセット信号ＳＲＳＴＺを高レベルに変化する（図４（ｂ））。パルス生成回路１６は、ソフトリセット信号ＳＲＳＴＺの立ち上がりエッジに同期して、高レベル期間Ｐ１を有するソフトリセットパルス信号ＳＲＳＴＰＺを生成する（図４（ｃ））。ここで、パルス生成回路１６は、内部回路を確実に初期化できる高レベル期間Ｐ１を生成するように設計されている。このため、ソフトリセット信号ＳＲＳＴＺによる内部回路のリセット期間Ｐ１を、パルス生成回路１６の論理設計に応じて容易に設定できる。
リセット生成回路１８は、ソフトリセットパルス信号ＳＲＳＴＰＺと同じ高レベル期間Ｐ１を有するリセット信号ＳＴＴＺを出力する（図４（ｄ））。モードレジスタ１４は、リセット信号ＳＴＴＺの立ち上がりエッジに同期して、図２の”＊”の状態に初期化され、ソフトリセット信号ＳＲＳＴＺは低レベルに変化する（図４（ｅ））。このため、内部回路のリセット状態を解除するためにソフトリセット信号ＳＲＳＴＺの出力を停止する新たな外部コマンドは必要ない。また、モードレジスタ設定コマンドにより内部回路が初期化されるとき、モードレジスタ１４自身も初期化される。このため、ＦＣＲＡＭを制御するシステムは、内部回路のリセット後に、モードレジスタ１４を改めて初期化する必要はない。したがって、システムの制御を簡易にできる。
以上、第１の実施形態では、ソフトリセット信号ＳＲＳＴＺは、モードレジスタ設定コマンドＭＲＳによりビットＡＤ１１が論理１に書き換えられたときのみ生成され、内部回路はリセットされる。したがって、ＦＣＲＡＭを搭載するシステムは、必要なときのみＦＣＲＡＭを確実にリセットできる。
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＦＣＲＡＭでは、第１の実施形態のモードレジスタ１４の代わりにモードレジスタ１４Ａが形成されている。第１の実施形態のパルス生成回路１６が削除され、遅延回路２６が新たに形成されている。その他の構成は、第１の実施形態と同じである。モードレジスタ１４Ａから出力されるソフトリセット信号ＳＲＳＴＺは、リセット生成回路１８に直接供給される。遅延回路２６は、リセット信号ＳＴＴＺを所定の時間遅延させてモードレジスタリセット信号ＳＴＴＭＲＺを生成する。モードレジスタリセット信号ＳＴＴＭＲＺは、モードレジスタ１４Ａを初期化するためにモードレジスタ１４に供給される。モードレジスタ１４の設定方法（モードレジスタ設定コマンドＭＲＳ）は、第１の実施形態（図３）と同じである。
図６は、図５に示したモードレジスタ１４Ａの詳細を示している。モードレジスタ１４
Ａ（レジスタ部）の動作設定部（ＡＤ１８−１２）の仕様は、第１の実施形態（図２）と同じである。モードレジスタ１４Ａは、例えば、ソフトリセット信号ＳＲＳＴＺを出力するための専用のビット（図２のＡＤ１１、リセット設定部）を有していない。この実施形態では、モードレジスタ１４Ａは、動作設定部ＡＤ１８−１６、ＡＤ１５、ＡＤ１４−１２によりそれぞれ設定される動作仕様の組み合わせが禁止されている組み合わせのときにリセット状態に設定され、ソフトリセット信号ＳＲＳＴＺを出力する。具体的には、ビットＡＤ１８−１６がリザーブ状態（ＫＥＹ＝０００）を示し、モードレジスタ設定コマンドＭＲＳと共に供給されるアドレス信号ＡＤのビットＡＤ１５が同期モード（ＫＥＹ＝０）を示すときに、モードレジスタ１４Ａは、ソフトリセット信号ＳＲＳＴＺを出力する。同期モードが選択される場合、バースト長は、８ワード、１６ワードおよびコンティニュアスのいずれかに設定する必要がある。同期モードを選択し、かつバースト長をリザーブ状態に設定することは通常あり得ず、この組み合わせは禁止である。通常あり得ないビット値に設定されたときに、ソフトリセット信号ＳＲＳＴＺを出力することで、モードレジスタ１４Ａのビット数を節約できる。具体的には、ビットＡＤ１１をソフトリセットの設定ビットに割り当てる必要がなくなるため、モードレジスタ１４Ａの回路規模は小さくなる。
Ａ（レジスタ部）の動作設定部（ＡＤ１８−１２）の仕様は、第１の実施形態（図２）と同じである。モードレジスタ１４Ａは、例えば、ソフトリセット信号ＳＲＳＴＺを出力するための専用のビット（図２のＡＤ１１、リセット設定部）を有していない。この実施形態では、モードレジスタ１４Ａは、動作設定部ＡＤ１８−１６、ＡＤ１５、ＡＤ１４−１２によりそれぞれ設定される動作仕様の組み合わせが禁止されている組み合わせのときにリセット状態に設定され、ソフトリセット信号ＳＲＳＴＺを出力する。具体的には、ビットＡＤ１８−１６がリザーブ状態（ＫＥＹ＝０００）を示し、モードレジスタ設定コマンドＭＲＳと共に供給されるアドレス信号ＡＤのビットＡＤ１５が同期モード（ＫＥＹ＝０）を示すときに、モードレジスタ１４Ａは、ソフトリセット信号ＳＲＳＴＺを出力する。同期モードが選択される場合、バースト長は、８ワード、１６ワードおよびコンティニュアスのいずれかに設定する必要がある。同期モードを選択し、かつバースト長をリザーブ状態に設定することは通常あり得ず、この組み合わせは禁止である。通常あり得ないビット値に設定されたときに、ソフトリセット信号ＳＲＳＴＺを出力することで、モードレジスタ１４Ａのビット数を節約できる。具体的には、ビットＡＤ１１をソフトリセットの設定ビットに割り当てる必要がなくなるため、モードレジスタ１４Ａの回路規模は小さくなる。
図７は、リセット信号ＳＴＴＺを生成するための動作を示している。システムのパワーオン時のリセット信号ＳＴＴＺの生成は、第１の実施形態（図４）と同じである（図７（ａ））。モードレジスタリセット信号ＳＴＴＭＲＺは、リセット信号ＳＴＴＺから遅延回路２６の遅延時間ＤＬＹ１だけ遅れて生成される（図７（ｂ））。モードレジスタ１４Ａは、モードレジスタリセット信号ＳＴＴＭＲＺによりリセットされ、図６に”＊”で示した値にリセットされる。
ＦＣＲＡＭをアクセスするシステムは、動作中に不具合が生じたＦＣＲＡＭの状態を調べるために、モードレジスタ設定コマンドＭＲＳをＦＣＲＡＭに供給する。モードレジスタ１４は、モードレジスタ設定コマンドＭＲＳに応答してソフトリセット信号ＳＲＳＴＺを高レベルに変化する（図７（ｃ））。リセット生成回路１８は、ソフトリセット信号ＳＲＳＴＺの立ち上がりエッジに同期してリセット信号ＳＴＴＺを高レベルに変化する（図７（ｄ））。遅延回路２６は、リセット信号ＳＴＴＺを遅延時間ＤＬＹ１だけ遅延させ、モードレジスタリセット信号ＳＴＴＭＲＺとして出力する（図７（ｅ））。モードレジスタ１４Ａは、モードレジスタリセット信号ＳＴＴＭＲＺによりリセットされ、ソフトリセット信号ＳＲＳＴＺを低レベルにリセットする（図７（ｆ））。リセット生成回路１８は、ソフトリセット信号ＳＲＳＴＺの立ち下がりエッジに同期してリセット信号ＳＴＴＺを低レベルに変化する（図７（ｇ））。リセット信号ＳＴＴＺから遅延時間だけ遅れてモードレジスタリセット信号ＳＴＴＭＲＺが低レベルに変化する（図７（ｈ））。ここで、遅延回路２６の遅延時間ＤＬＹ１は、リセット信号ＳＴＴＺのパルス幅が第１の実施形態の期間Ｐ１とほぼ同じになるように設計されている。すなわち、遅延時間ＤＬＹ１は、リセット信号ＳＴＴＺが内部回路を確実に初期化できる高レベル期間Ｐ１を有するように設計されている。換言すれば、リセット信号ＳＴＴＺのパルス幅は、遅延回路２６の遅延時間ＤＬＹ１により容易に設定できる。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ設定コマンドＭＲＳによる内部回路の初期化期間を、遅延回路２６の遅延時間ＤＬＹ１により容易に設定でき、内部回路を確実に初期化できる。モードレジスタ１４Ａの回路構成を小さくできるため、ＦＣＲＡＭのチップサイズを小さくできる。
図８は、本発明の半導体メモリの第３の実施形態およびシステム装置の一実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、
これ等については、詳細な説明を省略する。システム装置ＳＹＳは、システムバスＢＵＳに接続されたＣＰＵ、Ｉ／Ｏインタフェース等の周辺回路、ＦＣＲＡＭおよびフラッシュメモリ（ＦＬＡＳＨ）を有している。例えば、システム装置ＳＹＳは、携帯電話等の携帯端末である。ＦＣＲＡＭは、第１の実施形態のＦＣＲＡＭに、ソフトリセットパルス信号ＳＲＳＴＰＺを出力するリセット出力端子を形成して構成されている。リセット出力端子ＳＲＳＴＰＺを除く構成は、第１の実施形態と同じである。
これ等については、詳細な説明を省略する。システム装置ＳＹＳは、システムバスＢＵＳに接続されたＣＰＵ、Ｉ／Ｏインタフェース等の周辺回路、ＦＣＲＡＭおよびフラッシュメモリ（ＦＬＡＳＨ）を有している。例えば、システム装置ＳＹＳは、携帯電話等の携帯端末である。ＦＣＲＡＭは、第１の実施形態のＦＣＲＡＭに、ソフトリセットパルス信号ＳＲＳＴＰＺを出力するリセット出力端子を形成して構成されている。リセット出力端子ＳＲＳＴＰＺを除く構成は、第１の実施形態と同じである。
ＣＰＵは、周辺回路、ＦＣＲＡＭおよびフラッシュメモリの動作を制御する。ＣＰＵは、ＦＣＲＡＭのモードレジスタ（図１の符号１４）の値を書き換えるためのモードレジスタ設定コマンドをＦＣＲＡＭに供給する機能を有している。すなわち、ＣＰＵは、ＦＣＲＡＭの内部回路をモードレジスタ設定コマンドによりリセットできる。
周辺回路およびフラッシュメモリは、ソフトリセットパルス信号ＳＲＳＴＰＺを受けるリセット入力端子と、ソフトリセットパルス信号ＳＲＳＴＰＺによりリセットされるラッチ等の内部回路をそれぞれ有している。このため、周辺回路およびフラッシュメモリは、モードレジスタ設定コマンドによるＦＣＲＡＭの内部回路のリセットに同期して、リセットされる。本実施形態では、システム装置ＳＹＳの動作中に不具合が生じた場合に、ＣＰＵによりモードレジスタ設定コマンドをＦＣＲＡＭに供給するだけで、ＦＣＲＡＭ、周辺回路およびフラッシュメモリの状態を容易に調べることができる。すなわち、システム装置ＳＹＳのリセット制御を簡易にできる。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、システム装置は、ＦＣＲＡＭにモードレジスタ設定コマンドを供給することで、ＦＣＲＡＭだけでなく、周辺回路およびフラッシュメモリもリセットできる。したがって、システム全体に関係する不具合が発生した場合に、その原因を調べることが容易になる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭ、一般の疑似ＳＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ等の揮発性のメモリセルを有する半導体メモリ、あるいは、これ等メモリのメモリコアを内蔵したシステムＬＳＩに適用してもよい。
上述した第３の実施形態では、リセット出力端子からソフトリセットパルス信号ＳＲＳＴＰＺを出力する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、リセット出力端子からリセット信号ＳＴＴＺを出力してもよい。
上述した第１および第２の実施形態では、モードレジスタ１４、１４Ａのレジスタ部の各ビットを外部アドレス信号ＡＤを用いて設定する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、外部アドレス信号ＡＤと同様に多数のビットで構成される外部データ信号ＤＱを用いて設定しても同様の効果を得ることができる。
さらに、第１の実施形態のＦＣＲＡＭに第２の実施形態のモードレジスタ１４Ａ（図６）を適用してもよい。第２の実施形態のＦＣＲＡＭに第１の実施形態のモードレジスタ１４（図２）を適用してもよい。また、第３の実施形態のＦＣＲＡＭに、第２の実施形態のＦＣＲＡＭを適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。
（付記１０）
コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
前記半導体メモリの一つは、
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路と、
前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
残りの半導体メモリの少なくとも一つは、
前記ソフトリセット信号を受けるリセット入力端子と、
前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
（付記１１）
付記１０記載のシステム装置において、
前記半導体メモリの一つは、前記ソフトリセット信号の遷移エッジに同期してリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とするシステム装置。
（付記１２）
付記１０記載のシステム装置において、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
（付記１３）
付記１０記載のシステム装置において、
前記半導体メモリの一つは、前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
（付記１４）
付記１０記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とするシステム装置。
（付記１５）
付記１０記載のシステム装置において、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオ
ンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とするシステム装置。
（付記１６）
付記１０記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立して備えていることを特徴とするシステム装置。
（付記１７）
付記１０記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とするシステム装置。
（付記１）
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。
（付記１０）
コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
前記半導体メモリの一つは、
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路と、
前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
残りの半導体メモリの少なくとも一つは、
前記ソフトリセット信号を受けるリセット入力端子と、
前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
（付記１１）
付記１０記載のシステム装置において、
前記半導体メモリの一つは、前記ソフトリセット信号の遷移エッジに同期してリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とするシステム装置。
（付記１２）
付記１０記載のシステム装置において、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
（付記１３）
付記１０記載のシステム装置において、
前記半導体メモリの一つは、前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
（付記１４）
付記１０記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とするシステム装置。
（付記１５）
付記１０記載のシステム装置において、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオ
ンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とするシステム装置。
（付記１６）
付記１０記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立して備えていることを特徴とするシステム装置。
（付記１７）
付記１０記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とするシステム装置。
本発明は、動作モードを設定するモードレジスタを有する半導体メモリに適用できる。
１０ コマンド制御回路
１２ 動作制御回路
１４、１４Ａ モードレジスタ
１６ パルス生成回路
１８ リセット生成回路
１８ａ パワーオンリセット部
１８ｂ ＯＲゲート
２０ アドレス入力回路
２２ アドレスデコーダ
２４ データ入出力回路
２６ 遅延回路
ＡＤ 外部アドレス信号
ＣＯＲＥ メモリコア
ＤＱ 外部データ信号
ＭＲＳ モードレジスタ設定コマンド
ＰＯＮＺ パワーオンリセット信号
ＳＲＳＴＰＺ ソフトリセットパルス信号
ＳＲＳＴＺ ソフトリセット信号
ＳＴＴＺ リセット信号
ＳＹＳ システム装置
ＶＤＤ 外部電源電圧
１２ 動作制御回路
１４、１４Ａ モードレジスタ
１６ パルス生成回路
１８ リセット生成回路
１８ａ パワーオンリセット部
１８ｂ ＯＲゲート
２０ アドレス入力回路
２２ アドレスデコーダ
２４ データ入出力回路
２６ 遅延回路
ＡＤ 外部アドレス信号
ＣＯＲＥ メモリコア
ＤＱ 外部データ信号
ＭＲＳ モードレジスタ設定コマンド
ＰＯＮＺ パワーオンリセット信号
ＳＲＳＴＰＺ ソフトリセットパルス信号
ＳＲＳＴＺ ソフトリセット信号
ＳＴＴＺ リセット信号
ＳＹＳ システム装置
ＶＤＤ 外部電源電圧
Claims (10)
- メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設
定されることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。 - コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
前記半導体メモリの一つは、
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路と、
前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
残りの半導体メモリの少なくとも一つは、
前記ソフトリセット信号を受けるリセット入力端子と、
前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
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| KR1020050060185A KR100649072B1 (ko) | 2005-03-10 | 2005-07-05 | 반도체 메모리 및 시스템 장치 |
| CNB2005100841703A CN100520963C (zh) | 2005-03-10 | 2005-07-14 | 半导体存储器和存储器系统 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005067029A Expired - Fee Related JP4620504B2 (ja) | 2005-03-10 | 2005-03-10 | 半導体メモリおよびシステム装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7251171B2 (ja) |
| EP (1) | EP1705663B1 (ja) |
| JP (1) | JP4620504B2 (ja) |
| KR (1) | KR100649072B1 (ja) |
| CN (1) | CN100520963C (ja) |
| DE (1) | DE602005019383D1 (ja) |
| TW (1) | TWI269302B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158032A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 半導体記憶装置 |
| WO2014097957A1 (ja) * | 2012-12-19 | 2014-06-26 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100626375B1 (ko) * | 2003-07-21 | 2006-09-20 | 삼성전자주식회사 | 고주파로 동작하는 반도체 메모리 장치 및 모듈 |
| TWI326084B (en) * | 2005-09-13 | 2010-06-11 | Hynix Semiconductor Inc | Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory |
| JP4750526B2 (ja) * | 2005-10-20 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR100885869B1 (ko) * | 2006-04-04 | 2009-02-27 | 삼성전자주식회사 | 프리엠블 코드를 사용하여 노이즈를 감소시키는 단일형병렬데이터 인터페이스 방법, 기록매체 및 반도체 장치 |
| KR100784865B1 (ko) * | 2006-12-12 | 2007-12-14 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 |
| WO2008076737A2 (en) | 2006-12-13 | 2008-06-26 | Cypress Semiconductor Corp. | Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain |
| KR100842759B1 (ko) * | 2007-01-03 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체메모리소자 및 그의 구동 방법 |
| KR20140100008A (ko) | 2013-02-05 | 2014-08-14 | 삼성전자주식회사 | 휘발성 메모리 장치의 구동 방법 및 휘발성 메모리 장치의 테스트 방법 |
| US10068648B1 (en) | 2017-08-30 | 2018-09-04 | Micron Technology, Inc. | Distributed mode registers in memory devices |
| JP6444475B1 (ja) * | 2017-11-28 | 2018-12-26 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| KR20200056731A (ko) * | 2018-11-15 | 2020-05-25 | 에스케이하이닉스 주식회사 | 반도체장치 |
| JP6894459B2 (ja) * | 2019-02-25 | 2021-06-30 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 疑似スタティックランダムアクセスメモリとその動作方法 |
| CN110532203B (zh) * | 2019-09-05 | 2021-03-09 | 北京兆易创新科技股份有限公司 | 一种nand复位方法、装置、电子设备和存储介质 |
| US11474698B2 (en) * | 2019-12-04 | 2022-10-18 | Micron Technology, Inc. | Reset verification in a memory system by using a mode register |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170383A (ja) * | 2000-11-30 | 2002-06-14 | Fujitsu Ltd | 半導体記憶装置及び半導体装置 |
| JP2002230996A (ja) * | 2001-01-29 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003022670A (ja) * | 2001-07-06 | 2003-01-24 | Nec Yamagata Ltd | 半導体集積回路 |
| JP2004110890A (ja) * | 2002-09-13 | 2004-04-08 | Fujitsu Ltd | 半導体記憶装置の制御方法及び半導体記憶装置 |
| JP2004152350A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4141520B2 (ja) | 1997-11-14 | 2008-08-27 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US6763448B1 (en) * | 1999-02-16 | 2004-07-13 | Renesas Technology Corp. | Microcomputer and microcomputer system |
| JP4745528B2 (ja) * | 2001-05-17 | 2011-08-10 | 富士通セミコンダクター株式会社 | レジスタの設定方法及び半導体装置 |
-
2005
- 2005-03-10 JP JP2005067029A patent/JP4620504B2/ja not_active Expired - Fee Related
- 2005-06-22 DE DE602005019383T patent/DE602005019383D1/de active Active
- 2005-06-22 EP EP05013395A patent/EP1705663B1/en not_active Expired - Fee Related
- 2005-06-28 TW TW094121598A patent/TWI269302B/zh not_active IP Right Cessation
- 2005-06-28 US US11/167,318 patent/US7251171B2/en not_active Expired - Fee Related
- 2005-07-05 KR KR1020050060185A patent/KR100649072B1/ko active IP Right Grant
- 2005-07-14 CN CNB2005100841703A patent/CN100520963C/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170383A (ja) * | 2000-11-30 | 2002-06-14 | Fujitsu Ltd | 半導体記憶装置及び半導体装置 |
| JP2002230996A (ja) * | 2001-01-29 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003022670A (ja) * | 2001-07-06 | 2003-01-24 | Nec Yamagata Ltd | 半導体集積回路 |
| JP2004110890A (ja) * | 2002-09-13 | 2004-04-08 | Fujitsu Ltd | 半導体記憶装置の制御方法及び半導体記憶装置 |
| JP2004152350A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158032A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 半導体記憶装置 |
| US7924651B2 (en) | 2007-12-27 | 2011-04-12 | Renesas Electronics Corporation | Semiconductor storage device and resetting method for a semiconductor storage device |
| WO2014097957A1 (ja) * | 2012-12-19 | 2014-06-26 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060203576A1 (en) | 2006-09-14 |
| EP1705663A3 (en) | 2007-03-07 |
| KR100649072B1 (ko) | 2006-11-27 |
| JP4620504B2 (ja) | 2011-01-26 |
| CN1832031A (zh) | 2006-09-13 |
| EP1705663B1 (en) | 2010-02-17 |
| EP1705663A2 (en) | 2006-09-27 |
| US7251171B2 (en) | 2007-07-31 |
| TWI269302B (en) | 2006-12-21 |
| KR20060097522A (ko) | 2006-09-14 |
| DE602005019383D1 (de) | 2010-04-01 |
| TW200632911A (en) | 2006-09-16 |
| CN100520963C (zh) | 2009-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100915 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101028 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4620504 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |