JP2006252654A - 半導体メモリおよびシステム装置 - Google Patents
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Abstract
【解決手段】 モードレジスタのレジスタ部は、半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含む。モードレジスタは、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。リセット信号生成回路は、ソフトリセット信号に応答して内部回路をリセットするためのリセット信号を出力する。本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。したがって、内部回路を、外部制御により確実にリセットできる。
【選択図】 図1
Description
リセット状態を解除するためにソフトリセット信号の出力を停止する新たな外部コマンドは必要ない。したがって、システムの制御を簡易にできる。
されているか否かにより、機能の良/不良が判定される場合が多い。したがって、不具合の解析は、電源電圧VDDを供給した状態で行う必要がある。
端子DQ(DQ7−0)からモードレジスタ14を設定するために供給した値KEYが出力される。FCRAMは、モードレジスタ14を設定する上記の手順が全て正しく行われたときのみ、データ端子DQに値KEYを出力する。そして、モードレジスタ14は、上記の手順が全て正しく行われたときのみ値KEYに応じて設定される。
A(レジスタ部)の動作設定部(AD18−12)の仕様は、第1の実施形態(図2)と同じである。モードレジスタ14Aは、例えば、ソフトリセット信号SRSTZを出力するための専用のビット(図2のAD11、リセット設定部)を有していない。この実施形態では、モードレジスタ14Aは、動作設定部AD18−16、AD15、AD14−12によりそれぞれ設定される動作仕様の組み合わせが禁止されている組み合わせのときにリセット状態に設定され、ソフトリセット信号SRSTZを出力する。具体的には、ビットAD18−16がリザーブ状態(KEY=000)を示し、モードレジスタ設定コマンドMRSと共に供給されるアドレス信号ADのビットAD15が同期モード(KEY=0)を示すときに、モードレジスタ14Aは、ソフトリセット信号SRSTZを出力する。同期モードが選択される場合、バースト長は、8ワード、16ワードおよびコンティニュアスのいずれかに設定する必要がある。同期モードを選択し、かつバースト長をリザーブ状態に設定することは通常あり得ず、この組み合わせは禁止である。通常あり得ないビット値に設定されたときに、ソフトリセット信号SRSTZを出力することで、モードレジスタ14Aのビット数を節約できる。具体的には、ビットAD11をソフトリセットの設定ビットに割り当てる必要がなくなるため、モードレジスタ14Aの回路規模は小さくなる。
これ等については、詳細な説明を省略する。システム装置SYSは、システムバスBUSに接続されたCPU、I/Oインタフェース等の周辺回路、FCRAMおよびフラッシュメモリ(FLASH)を有している。例えば、システム装置SYSは、携帯電話等の携帯端末である。FCRAMは、第1の実施形態のFCRAMに、ソフトリセットパルス信号SRSTPZを出力するリセット出力端子を形成して構成されている。リセット出力端子SRSTPZを除く構成は、第1の実施形態と同じである。
(付記1)
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。
(付記3)
付記1記載の半導体メモリにおいて、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
(付記4)
付記1記載の半導体メモリにおいて、
前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
(付記5)
付記1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。
(付記6)
付記1記載の半導体メモリにおいて、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。
(付記7)
付記1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。
(付記8)
付記1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とする半導体メモリ。
(付記9)
付記1記載の半導体メモリにおいて、
半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。
(付記10)
コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
前記半導体メモリの一つは、
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路と、
前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
残りの半導体メモリの少なくとも一つは、
前記ソフトリセット信号を受けるリセット入力端子と、
前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
(付記11)
付記10記載のシステム装置において、
前記半導体メモリの一つは、前記ソフトリセット信号の遷移エッジに同期してリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とするシステム装置。
(付記12)
付記10記載のシステム装置において、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
(付記13)
付記10記載のシステム装置において、
前記半導体メモリの一つは、前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
(付記14)
付記10記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とするシステム装置。
(付記15)
付記10記載のシステム装置において、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオ
ンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とするシステム装置。
(付記16)
付記10記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立して備えていることを特徴とするシステム装置。
(付記17)
付記10記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とするシステム装置。
12 動作制御回路
14、14A モードレジスタ
16 パルス生成回路
18 リセット生成回路
18a パワーオンリセット部
18b ORゲート
20 アドレス入力回路
22 アドレスデコーダ
24 データ入出力回路
26 遅延回路
AD 外部アドレス信号
CORE メモリコア
DQ 外部データ信号
MRS モードレジスタ設定コマンド
PONZ パワーオンリセット信号
SRSTPZ ソフトリセットパルス信号
SRSTZ ソフトリセット信号
STTZ リセット信号
SYS システム装置
VDD 外部電源電圧
Claims (10)
- メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設
定されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。 - コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
前記半導体メモリの一つは、
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路と、
前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
残りの半導体メモリの少なくとも一つは、
前記ソフトリセット信号を受けるリセット入力端子と、
前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
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