JP2006252654A - 半導体メモリおよびシステム装置 - Google Patents

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Abstract

【課題】 半導体メモリの内部回路を、外部制御により確実にリセットするる。
【解決手段】 モードレジスタのレジスタ部は、半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含む。モードレジスタは、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。リセット信号生成回路は、ソフトリセット信号に応答して内部回路をリセットするためのリセット信号を出力する。本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。したがって、内部回路を、外部制御により確実にリセットできる。
【選択図】 図1

Description

本発明は、動作モードを設定するモードレジスタを有する半導体メモリおよびこの半導体メモリが搭載されるシステム装置に関する。
一般に、DRAM等の半導体メモリでは、パワーオンリセット回路を有している。ラッチ等の内部回路は、電源電圧が低いときに生成されるパワーオンリセット信号により初期化される。特開平11−149771号公報には、パワーオンリセット信号と外部からのイニシャライズコマンド(プリチャージコマンド)との両方に応答してテストモードレジスタをリセットする手法が開示されている。
特開平11−149771号
テストモードレジスタ等の内部回路を、外部から供給されるイニシャライズコマンドにより直接リセットする場合に、通常の書き込みコマンドがノイズ等により誤ってイニシャライズコマンドと認識されると、内部回路はリセットされてしまう。また、ユーザが半導体メモリを動作させるために使用するコマンド(プリチャージコマンド等)をイニシャライズコマンドに利用すると、ユーザ(システム)が誤ってイニシャライズコマンドを半導体メモリに供給する可能性が高くなり、予期しないコマンドにより内部回路がリセットされるおそれがある。
本発明の目的は、半導体メモリの内部回路を、外部制御により確実にリセットすることにある。
本発明の第1の形態では、モードレジスタのレジスタ部は、半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含む。動作制御回路は、モードレジスタに設定された動作仕様に応じてメモリセルアレイをアクセスする。コマンド制御回路は、コマンド端子を介して供給される外部コマンドを解読する。コマンド制御回路は、外部コマンドがモードレジスタのレジスタ部を設定する設定コマンドを示すときに、レジスタ部の値を書き替える。モードレジスタは、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。リセット信号生成回路は、ソフトリセット信号に応答して内部回路をリセットするためのリセット信号を出力する。本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。したがって、内部回路を、外部制御により確実にリセットできる。
本発明の第1の形態における好ましい例では、パルス生成回路は、ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成する。リセット信号生成回路は、リセットパルス信号をソフトリセット信号として受信する。パルス信号を用いてリセット信号を生成することで、リセット信号による内部回路のリセット期間を容易に設定できる。
本発明の第1の形態における好ましい例では、モードレジスタは、ソフトリセット信号の出力を停止するために、リセット信号に応答してレジスタ部を初期化する。すなわち、ソフトリセット信号は、設定コマンドに応答して所定の期間のみ出力される。内部回路の
リセット状態を解除するためにソフトリセット信号の出力を停止する新たな外部コマンドは必要ない。したがって、システムの制御を簡易にできる。
本発明の第1の形態における好ましい例では、遅延回路は、リセット信号を遅延させ、遅延リセット信号を生成する。モードレジスタは、ソフトリセット信号の出力を停止するために、遅延リセット信号に応答してレジスタ部を初期化する。このため、ソフトリセット信号の出力期間を、遅延回路の遅延時間により容易に設定でき、内部回路を確実に初期化できる。さらに、上述と同様に、設定コマンドによりモードレジスタ自身が初期化されるため、システムの制御を簡易にできる。
本発明の第1の形態における好ましい例では、モードレジスタのレジスタ部は、設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定される。ソフトリセット信号は、外部コマンドを単に供給するだけでは出力されない。このため、ノイズ等により設定コマンドが誤って認識され、内部回路が誤って初期化されることを防止できる。
本発明の第1の形態における好ましい例では、リセット生成回路のパワーオンリセット部は、外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成する。リセット生成回路の合成部は、パワーオンリセット信号およびソフトリセット信号のそれぞれに応答してリセット信号を出力する。このため、パワーオンリセット信号の供給経路を利用してソフトリセット信号を内部回路に供給できる。したがって、リセット信号の信号線の配線領域を削減でき、半導体メモリのチップサイズを削減できる。
本発明の第1の形態における好ましい例では、設定コマンドに応答してリセット状態が設定されるリセット設定部は、モードレジスタのレジスタ部内に動作設定部とは独立に形成されている。ソフトリセット信号を出力するための専用のビットを設けることで、システムは、半導体メモリのリセット制御を容易にできる。
本発明の第1の形態における好ましい例では、モードレジスタのレジスタ部は、複数の動作設定部によりそれぞれ設定される動作仕様の組み合わせが禁止されている組み合わせのときにリセット状態に設定される。ソフトリセット信号を出力するためのビットを既存のビットを流用して割り当てることで、モードレジスタの回路構成を小さくでき、半導体メモリのチップサイズを小さくできる。
本発明の第1の形態における好ましい例では、ソフトリセット信号は、他の半導体メモリをリセットするために、リセット出力端子を介して半導体メモリの外部に出力される。一つの半導体メモリに設定コマンドが供給されることで、他の半導体メモリもリセットできるため、システムのリセット制御を簡易にできる。
本発明の第2の形態では、システム装置は、コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを有している。半導体メモリの一つは、ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を有しており、上述した第1の形態の半導体メモリの特徴を有している。このため、一つの半導体メモリに設定コマンドが供給されることで、この半導体メモリの内部回路だけでなく他の半導体メモリの内部回路もリセットできる。この結果、システムのリセット制御を簡易にできる。
本発明では、半導体メモリの内部回路を、外部制御により確実にリセットできる。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。末尾に”Z”が付く信号は、正論理を示し、先頭に”/”が付く信号は、負論理を示している。信号が伝達される信号線には、信号名と同じ符号を使用する。
図1は、本発明の半導体メモリの第1の実施形態を示している。半導体メモリは、例えば、CMOSプロセス技術を用いてFCRAM(Fast Cycle RAM)として形成されている。FCRAMは、DRAMのメモリコアを有し、SRAMのインタフェースを有する擬似SRAMの一種である。このFCRAMは、動作モードとして、クロックに非同期で動作するSRAMと同様な非同期動作モードの他に、外部クロックCLKに同期してバースト動作を実行する同期動作モードを有している。FCRAMは、コマンド制御回路10、動作制御回路12、モードレジスタ14、パルス生成回路16、リセット生成回路18、アドレス入力回路20、アドレスデコーダ22、データ入出力回路24およびメモリコアCOREを有している。
コマンド制御回路10は、チップイネーブル信号/CE、アウトプットイネーブル信号/OEおよびライトイネーブル信号/WEを外部コマンドとして受信し、受信した外部コマンドを解読し、解読した外部コマンドを内部コマンド信号ICMDとして動作制御回路12に出力する。内部コマンド信号ICMDにより示されるコマンドとして、読み出しコマンドおよび書き込みコマンドの他に、モードレジスタ設定コマンドMRSがある。コマンド制御回路10は、外部コマンドがモードレジスタ設定コマンドMRSのときに、モードレジスタ14を書き替える機能を有している。
動作制御回路12は、コマンド制御回路10から供給される内部コマンド信号ICMD(読み出しコマンドおよび書き込みコマンド)およびリフレッシュコマンドに応じて読み出し動作、書き込み動作およびリフレッシュ動作するためのタイミング信号を生成する。タイミング信号は、メモリコアCOREおよびデータ入出力回路24等に供給される。タイミング信号の生成タイミングは、モードレジスタ14に設定される動作仕様に応じて変更される。動作制御回路26は、読み出しコマンドまたは書き込みコマンドとFCRAMの内部で生成されるリフレッシュコマンドとが競合するときに、これ等コマンドの優先順を決めるアービタ(図示せず)を有している。リフレッシュコマンドは、リフレッシュタイマ(図示せず)により周期的に生成される。
モードレジスタ14は、FCRAMを動作させるための複数種の動作仕様が設定される。また、モードレジスタ14は、FCRAMの内部回路(初期化が必要なラッチ等)を初期化するためのソフトリセット信号SRSTZを出力する機能を有している。モードレジスタ14は、モードレジスタ設定コマンドMRSとともに、外部アドレス信号ADの所定のビットに所定の値が供給されたときに、ソフトリセット信号SRSTZを出力する。また、モードレジスタ14は、リセット信号STTZに同期してソフトリセット信号SRSTZの出力を停止する。パルス生成回路16は、ソフトリセット信号SRSTZの立ち上がりエッジに同期するパルスを有するソフトリセットパルス信号SRSTPZを生成する。モードレジスタ設定コマンドMRSは、例えば、システムに搭載されるFCRAMの回路の一部がノイズ等の影響により正常に動作しなくなったときに、外部電源電圧VDDの供給を停止することなくFCRAMを強制的にリセットし、その原因を調べるために供給される。
特に、揮発性のメモリセル(ダイナミックメモリセルおよびスタティックメモリセル)を有する半導体メモリでは、電源電圧VDDの供給を停止すると、メモリセルに保持されているデータが失われる。半導体メモリの不具合の解析では、データがメモリセルに保持
されているか否かにより、機能の良/不良が判定される場合が多い。したがって、不具合の解析は、電源電圧VDDを供給した状態で行う必要がある。
リセット生成回路18は、パワーオンリセット部18aおよびORゲート18b(合成回路)を有している。パワーオンリセット部18aは、外部電源電圧VDD(例えば、1.8V)が所定の電圧より低くなったとき、パワーオンリセット信号PONZを高レベルに変化する。ORゲート18bは、パワーオンリセット信号PONZおよびソフトリセットパルス信号SRSTPZに同期して、リセット信号STTZを出力する。リセット信号STTZは、初期化が必要なラッチ等の内部回路(例えば、ワードデコーダWDのアドレスラッチ)に供給され、これ等回路を初期状態に設定する。
リセット信号STTZの配線は、従来のパワーオンリセット信号の配線を利用している。すなわち、パワーオンリセット信号の供給経路を利用してソフトリセット信号SRSTZを内部回路に供給できる。したがって、リセット信号STTZの信号線の配線領域を削減でき、FCRAMのチップサイズを削減できる。リセット信号STTZにより、FCRAMは、パワーオン後に外部電源電圧VDDが所定の電圧になるまで、リセット状態に設定される。あるいは、FCRAMは、ソフトリセットパルス信号SRSTPZの出力期間にリセット状態に設定される。リセット状態によりFCRAMの内部回路はリセットされる。
アドレス入力回路20は、アドレス端子ADを介して外部アドレス信号AD(AD18−0)を受け、受けたアドレスADをアドレスデコーダ22およびモードレジスタ14等に出力する。アドレスデコーダ22は、外部アドレス信号ADをデコードし、そのデコード信号ADECをメモリコアCOREに出力する。FCRAMは、ロウアドレス信号とコラムアドレス信号を同時に受けるアドレスノンマルチプレクス方式を採用している。
データ入出力回路24は、読み出し動作時に、メモリコアCOREからコモンデータバスCDBを介して転送される読み出しデータIDQを外部データ端子DQ(DQ15−0)に出力する。データ入出力回路30は、書き込み動作時に、書き込みデータを外部データ端子DQを介して受信し、受信した外部データ信号DQをコモンデータバスCDBを介してメモリコアCOREに転送する。なお、特に図示していないが、FCRAMは、16ビットのデータを8ビット(1バイト)ずつ入出力するためのバイトコントロール端子/UB、/LBを有している。
メモリコアCOREは、メモリセルアレイARY、ワードデコーダWD、センスアンプSAおよびコラムデコーダCDを有している。メモリセルアレイARYは、転送トランジスタT1およびキャパシタC1を含む複数のメモリセルMC(ダイナミックメモリセル)、各メモリセルMCの転送トランジスタT1のゲートに接続されたワード線WL、および転送トランジスタWLのデータ入出力ノードに接続されたビット線BL(または/BL)を有している。
ワードデコーダWDは、デコード信号ADECのうちロウデコード信号に応じてワード線WLのいずれかを選択する。センスアンプSAは、例えば、読み出し動作時に、ビット線BL(または、/BL)を介してメモリセルMCから読み出されるデータの信号量を増幅する。メモリコアCOREは、ビット線BLに読み出されセンスアンプSAで増幅された読み出しデータを、コモンデータバスCDBに伝達し、コモンデータバスCDBに供給される書き込みデータをビット線(または、/BL)に伝達するためのコラムスイッチ(図示せず)を有している。コラムデコーダCDは、デコード信号ADECのうちコラムデコード信号に応じてコラムスイッチを制御する制御信号を出力する。
図2は、図1に示したモードレジスタ14の詳細を示している。モードレジスタ14は、外部アドレス信号AD18−11の値を記憶する8ビットのレジスタ部を有している。レジスタ部は、例えば、バースト長の設定(AD18−16)、動作モードの設定(AD15)、リードレイテンシの設定(AD14−12)に用いられる3つの動作設定部と、ソフトリセット信号SRSTZを生成するために用いられるリセット設定部(AD11)とを有している。一般に、FCRAMに供給される外部アドレス信号ADのビット数は多い。モードレジスタ14にソフトリセット信号SRSTZを生成するため専用のビットAD11を容易に割り当てできる。また、専用のビットAD11を設けることで、システムは、FCRAMの内部回路を容易かつ確実ににリセットできる。
ここで、バースト長は、1回の読み出しコマンドまたは1回の書き込みコマンドに応答して、外部データ端子DQに連続して出力または入力されるデータ数である。コンティニュアスモードは、複数のワード線WLに接続されるメモリセルMCに対してデータを連続して出力または入力するモードである。動作モードは、バースト動作を実行するとき、あるいは、リードレイテンシを使用するときに同期モードに設定される。動作モードは、バースト動作を実行しないとき、あるいはリードレイテンシを使用しないときに非同期モードに設定される。同期モード中、書き込みデータおよび読み出しデータは、外部クロック信号CLKに同期して入出力される。リードレイテンシは、読み出しコマンドを受けてからデータ信号DQが外部データ端子DQに出力されるまでのクロック数である。
モードレジスタ14は、モードレジスタ設定コマンドMRSとともに供給されるアドレス信号AD18−11(KEY)の値に応じて動作仕様が設定される。具体的には、動作設定部(動作モード、バースト長およびリードレイテンシ)の組み合わせに応じて、FCRAMの動作仕様が決定する。アドレスビットAD11は、ソフトリセット信号SRSTZを生成するためのビットである。モードレジスタ設定コマンドMRSとともに供給されるアドレス信号AD11が論理1(リセット状態)を示すときに、ソフトリセット信号SRSTZを低レベルから高レベルに変化する。
FCRAMを制御するシステムは、FCRAMの内部回路をリセットするために、外部電源電圧VDDが供給された状態でモードレジスタ設定コマンドMRSの供給とともにビットAD11を必ず論理1に書き替える必要がある。ソフトリセット信号SRSTZは、外部コマンドを単に供給するだけでは出力されない。例えば、他の動作コマンドがノイズ等により誤ってモードレジスタ設定コマンドMRSと認識されても、ソフトリセット信号SRSTZは出力されない。したがって、システムは、メモリセルMCのデータを失うことなく、内部回路を外部制御により必要なときだけ確実にリセットできる。
モードレジスタ14は、ソフトリセット信号SRSTZの出力後、リセット信号STTZを受けて、図中の”*”の状態に初期化される。このため、高レベルにセットされたソフトリセット信号SRSTZは、低レベルにリセットされる。
図3は、図1に示したモードレジスタ14の設定方法を示している。この実施形態では、読み出しコマンドRD1(読み出しサイクル)、書き込みコマンドWR1−4(書き込みサイクル)、および読み出しコマンドRD2(読み出しサイクル)が連続して供給されたときに、モードレジスタ設定コマンドMRSが認識される。FCRAMを初期化するシステムは、読み出しサイクルRD1から書き込みサイクルWR3まで、アドレス信号ADを最上位アドレスMSB(16進数の7FFFF)に設定し、書き込みサイクルWR4と読み出しサイクルRD2で、アドレス信号ADを値KEYに設定する。
システムは、最初の読み出しサイクルRD1で読み出されたデータRDaを、書き込みサイクルWR1−4で書き込む必要がある。最後の読み出しサイクルRD2では、データ
端子DQ(DQ7−0)からモードレジスタ14を設定するために供給した値KEYが出力される。FCRAMは、モードレジスタ14を設定する上記の手順が全て正しく行われたときのみ、データ端子DQに値KEYを出力する。そして、モードレジスタ14は、上記の手順が全て正しく行われたときのみ値KEYに応じて設定される。
図4は、リセット信号STTZを生成するための動作を示している。まず、システムのパワーオン時、パワーオンリセット部18aにより外部電源電圧VDDが所定の値まで上昇されたことが検出されると、STT生成回路18は、リセット信号STTZを高レベルから低レベルに変化する(図4(a))。初期化が必要な内部回路は、リセット信号STTZの高レベル期間にリセットされる(パワーオンリセット)。モードレジスタ14は、リセット信号STTZによりリセットされ、図2に”*”で示した値にリセットされる。
FCRAMをアクセスするシステムは、動作中に不具合が生じたFCRAMの状態を調べるために、モードレジスタ設定コマンドMRSをFCRAMに供給する。モードレジスタ14は、モードレジスタ設定コマンドMRSに応答してソフトリセット信号SRSTZを高レベルに変化する(図4(b))。パルス生成回路16は、ソフトリセット信号SRSTZの立ち上がりエッジに同期して、高レベル期間P1を有するソフトリセットパルス信号SRSTPZを生成する(図4(c))。ここで、パルス生成回路16は、内部回路を確実に初期化できる高レベル期間P1を生成するように設計されている。このため、ソフトリセット信号SRSTZによる内部回路のリセット期間P1を、パルス生成回路16の論理設計に応じて容易に設定できる。
リセット生成回路18は、ソフトリセットパルス信号SRSTPZと同じ高レベル期間P1を有するリセット信号STTZを出力する(図4(d))。モードレジスタ14は、リセット信号STTZの立ち上がりエッジに同期して、図2の”*”の状態に初期化され、ソフトリセット信号SRSTZは低レベルに変化する(図4(e))。このため、内部回路のリセット状態を解除するためにソフトリセット信号SRSTZの出力を停止する新たな外部コマンドは必要ない。また、モードレジスタ設定コマンドにより内部回路が初期化されるとき、モードレジスタ14自身も初期化される。このため、FCRAMを制御するシステムは、内部回路のリセット後に、モードレジスタ14を改めて初期化する必要はない。したがって、システムの制御を簡易にできる。
以上、第1の実施形態では、ソフトリセット信号SRSTZは、モードレジスタ設定コマンドMRSによりビットAD11が論理1に書き換えられたときのみ生成され、内部回路はリセットされる。したがって、FCRAMを搭載するシステムは、必要なときのみFCRAMを確実にリセットできる。
図5は、本発明の半導体メモリの第2の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のFCRAMでは、第1の実施形態のモードレジスタ14の代わりにモードレジスタ14Aが形成されている。第1の実施形態のパルス生成回路16が削除され、遅延回路26が新たに形成されている。その他の構成は、第1の実施形態と同じである。モードレジスタ14Aから出力されるソフトリセット信号SRSTZは、リセット生成回路18に直接供給される。遅延回路26は、リセット信号STTZを所定の時間遅延させてモードレジスタリセット信号STTMRZを生成する。モードレジスタリセット信号STTMRZは、モードレジスタ14Aを初期化するためにモードレジスタ14に供給される。モードレジスタ14の設定方法(モードレジスタ設定コマンドMRS)は、第1の実施形態(図3)と同じである。
図6は、図5に示したモードレジスタ14Aの詳細を示している。モードレジスタ14
A(レジスタ部)の動作設定部(AD18−12)の仕様は、第1の実施形態(図2)と同じである。モードレジスタ14Aは、例えば、ソフトリセット信号SRSTZを出力するための専用のビット(図2のAD11、リセット設定部)を有していない。この実施形態では、モードレジスタ14Aは、動作設定部AD18−16、AD15、AD14−12によりそれぞれ設定される動作仕様の組み合わせが禁止されている組み合わせのときにリセット状態に設定され、ソフトリセット信号SRSTZを出力する。具体的には、ビットAD18−16がリザーブ状態(KEY=000)を示し、モードレジスタ設定コマンドMRSと共に供給されるアドレス信号ADのビットAD15が同期モード(KEY=0)を示すときに、モードレジスタ14Aは、ソフトリセット信号SRSTZを出力する。同期モードが選択される場合、バースト長は、8ワード、16ワードおよびコンティニュアスのいずれかに設定する必要がある。同期モードを選択し、かつバースト長をリザーブ状態に設定することは通常あり得ず、この組み合わせは禁止である。通常あり得ないビット値に設定されたときに、ソフトリセット信号SRSTZを出力することで、モードレジスタ14Aのビット数を節約できる。具体的には、ビットAD11をソフトリセットの設定ビットに割り当てる必要がなくなるため、モードレジスタ14Aの回路規模は小さくなる。
図7は、リセット信号STTZを生成するための動作を示している。システムのパワーオン時のリセット信号STTZの生成は、第1の実施形態(図4)と同じである(図7(a))。モードレジスタリセット信号STTMRZは、リセット信号STTZから遅延回路26の遅延時間DLY1だけ遅れて生成される(図7(b))。モードレジスタ14Aは、モードレジスタリセット信号STTMRZによりリセットされ、図6に”*”で示した値にリセットされる。
FCRAMをアクセスするシステムは、動作中に不具合が生じたFCRAMの状態を調べるために、モードレジスタ設定コマンドMRSをFCRAMに供給する。モードレジスタ14は、モードレジスタ設定コマンドMRSに応答してソフトリセット信号SRSTZを高レベルに変化する(図7(c))。リセット生成回路18は、ソフトリセット信号SRSTZの立ち上がりエッジに同期してリセット信号STTZを高レベルに変化する(図7(d))。遅延回路26は、リセット信号STTZを遅延時間DLY1だけ遅延させ、モードレジスタリセット信号STTMRZとして出力する(図7(e))。モードレジスタ14Aは、モードレジスタリセット信号STTMRZによりリセットされ、ソフトリセット信号SRSTZを低レベルにリセットする(図7(f))。リセット生成回路18は、ソフトリセット信号SRSTZの立ち下がりエッジに同期してリセット信号STTZを低レベルに変化する(図7(g))。リセット信号STTZから遅延時間だけ遅れてモードレジスタリセット信号STTMRZが低レベルに変化する(図7(h))。ここで、遅延回路26の遅延時間DLY1は、リセット信号STTZのパルス幅が第1の実施形態の期間P1とほぼ同じになるように設計されている。すなわち、遅延時間DLY1は、リセット信号STTZが内部回路を確実に初期化できる高レベル期間P1を有するように設計されている。換言すれば、リセット信号STTZのパルス幅は、遅延回路26の遅延時間DLY1により容易に設定できる。
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ設定コマンドMRSによる内部回路の初期化期間を、遅延回路26の遅延時間DLY1により容易に設定でき、内部回路を確実に初期化できる。モードレジスタ14Aの回路構成を小さくできるため、FCRAMのチップサイズを小さくできる。
図8は、本発明の半導体メモリの第3の実施形態およびシステム装置の一実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、
これ等については、詳細な説明を省略する。システム装置SYSは、システムバスBUSに接続されたCPU、I/Oインタフェース等の周辺回路、FCRAMおよびフラッシュメモリ(FLASH)を有している。例えば、システム装置SYSは、携帯電話等の携帯端末である。FCRAMは、第1の実施形態のFCRAMに、ソフトリセットパルス信号SRSTPZを出力するリセット出力端子を形成して構成されている。リセット出力端子SRSTPZを除く構成は、第1の実施形態と同じである。
CPUは、周辺回路、FCRAMおよびフラッシュメモリの動作を制御する。CPUは、FCRAMのモードレジスタ(図1の符号14)の値を書き換えるためのモードレジスタ設定コマンドをFCRAMに供給する機能を有している。すなわち、CPUは、FCRAMの内部回路をモードレジスタ設定コマンドによりリセットできる。
周辺回路およびフラッシュメモリは、ソフトリセットパルス信号SRSTPZを受けるリセット入力端子と、ソフトリセットパルス信号SRSTPZによりリセットされるラッチ等の内部回路をそれぞれ有している。このため、周辺回路およびフラッシュメモリは、モードレジスタ設定コマンドによるFCRAMの内部回路のリセットに同期して、リセットされる。本実施形態では、システム装置SYSの動作中に不具合が生じた場合に、CPUによりモードレジスタ設定コマンドをFCRAMに供給するだけで、FCRAM、周辺回路およびフラッシュメモリの状態を容易に調べることができる。すなわち、システム装置SYSのリセット制御を簡易にできる。
以上、第3の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、システム装置は、FCRAMにモードレジスタ設定コマンドを供給することで、FCRAMだけでなく、周辺回路およびフラッシュメモリもリセットできる。したがって、システム全体に関係する不具合が発生した場合に、その原因を調べることが容易になる。
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をDRAM、一般の疑似SRAM、SDRAM、SRAM等の揮発性のメモリセルを有する半導体メモリ、あるいは、これ等メモリのメモリコアを内蔵したシステムLSIに適用してもよい。
上述した第3の実施形態では、リセット出力端子からソフトリセットパルス信号SRSTPZを出力する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、リセット出力端子からリセット信号STTZを出力してもよい。
上述した第1および第2の実施形態では、モードレジスタ14、14Aのレジスタ部の各ビットを外部アドレス信号ADを用いて設定する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、外部アドレス信号ADと同様に多数のビットで構成される外部データ信号DQを用いて設定しても同様の効果を得ることができる。
さらに、第1の実施形態のFCRAMに第2の実施形態のモードレジスタ14A(図6)を適用してもよい。第2の実施形態のFCRAMに第1の実施形態のモードレジスタ14(図2)を適用してもよい。また、第3の実施形態のFCRAMに、第2の実施形態のFCRAMを適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
(付記1)
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。
(付記3)
付記1記載の半導体メモリにおいて、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
(付記4)
付記1記載の半導体メモリにおいて、
前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
(付記5)
付記1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。
(付記6)
付記1記載の半導体メモリにおいて、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。
(付記7)
付記1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。
(付記8)
付記1記載の半導体メモリにおいて、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とする半導体メモリ。
(付記9)
付記1記載の半導体メモリにおいて、
半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。
(付記10)
コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
前記半導体メモリの一つは、
メモリセルアレイと、
半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
前記リセット信号によりリセットされる内部回路と、
前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
残りの半導体メモリの少なくとも一つは、
前記ソフトリセット信号を受けるリセット入力端子と、
前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
(付記11)
付記10記載のシステム装置において、
前記半導体メモリの一つは、前記ソフトリセット信号の遷移エッジに同期してリセットパルス信号を生成するパルス生成回路を備え、
前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とするシステム装置。
(付記12)
付記10記載のシステム装置において、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
(付記13)
付記10記載のシステム装置において、
前記半導体メモリの一つは、前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とするシステム装置。
(付記14)
付記10記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とするシステム装置。
(付記15)
付記10記載のシステム装置において、
前記リセット生成回路は、
外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオ
ンリセット部と、
前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とするシステム装置。
(付記16)
付記10記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立して備えていることを特徴とするシステム装置。
(付記17)
付記10記載のシステム装置において、
前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設定されることを特徴とするシステム装置。
本発明は、動作モードを設定するモードレジスタを有する半導体メモリに適用できる。
本発明の半導体メモリの第1の実施形態を示すブロック図である。 図1に示したモードレジスタの詳細を示す説明図である。 図1に示したモードレジスタの設定方法を示すタイミング図である。 半導体メモリの第1の実施形態のリセット信号を生成するための動作を示すタイミング図である。 本発明の半導体メモリの第2の実施形態を示すブロック図である。 図5に示したモードレジスタの詳細を示す説明図である。 半導体メモリの第2の実施形態のリセット信号を生成するための動作を示すタイミング図である。 本発明の半導体メモリの第3の実施形態およびシステム装置の一実施形態を示すブロック図である。
符号の説明
10 コマンド制御回路
12 動作制御回路
14、14A モードレジスタ
16 パルス生成回路
18 リセット生成回路
18a パワーオンリセット部
18b ORゲート
20 アドレス入力回路
22 アドレスデコーダ
24 データ入出力回路
26 遅延回路
AD 外部アドレス信号
CORE メモリコア
DQ 外部データ信号
MRS モードレジスタ設定コマンド
PONZ パワーオンリセット信号
SRSTPZ ソフトリセットパルス信号
SRSTZ ソフトリセット信号
STTZ リセット信号
SYS システム装置
VDD 外部電源電圧

Claims (10)

  1. メモリセルアレイと、
    半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
    前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
    コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
    前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
    前記リセット信号によりリセットされる内部回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項1記載の半導体メモリにおいて、
    前記ソフトリセット信号の遷移エッジに同期するパルスを有するリセットパルス信号を生成するパルス生成回路を備え、
    前記リセット信号生成回路は、前記リセットパルス信号を前記ソフトリセット信号として受信することを特徴とする半導体メモリ。
  3. 請求項1記載の半導体メモリにおいて、
    前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
  4. 請求項1記載の半導体メモリにおいて、
    前記リセット信号を遅延させ、遅延リセット信号を生成する遅延回路を備え、
    前記モードレジスタは、前記ソフトリセット信号の出力を停止するために、前記遅延リセット信号に応答して前記レジスタ部を初期化することを特徴とする半導体メモリ。
  5. 請求項1記載の半導体メモリにおいて、
    前記モードレジスタの前記レジスタ部は、前記設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値に応じて設定されることを特徴とする半導体メモリ。
  6. 請求項1記載の半導体メモリにおいて、
    前記リセット生成回路は、
    外部電源電圧が所定の値より低いときに、パワーオンリセット信号を生成するパワーオンリセット部と、
    前記パワーオンリセット信号および前記ソフトリセット信号に応答して前記リセット信号を出力する合成部とを備えていることを特徴とする半導体メモリ。
  7. 請求項1記載の半導体メモリにおいて、
    前記モードレジスタの前記レジスタ部は、前記設定コマンドに応答してリセット状態が設定されるリセット設定部を、前記動作設定部とは独立に備えていることを特徴とする半導体メモリ。
  8. 請求項1記載の半導体メモリにおいて、
    前記モードレジスタの前記レジスタ部は、複数の前記動作設定部によりそれぞれ設定される動作仕様の組み合わせが、禁止されている組み合わせのときに前記リセット状態に設
    定されることを特徴とする半導体メモリ。
  9. 請求項1記載の半導体メモリにおいて、
    半導体メモリとともにシステム装置に実装される他の半導体メモリをリセットするために、前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子を備えていることを特徴とする半導体メモリ。
  10. コントローラと、コントローラによりアクセスされる複数種の半導体メモリとを備えたシステム装置であって、
    前記半導体メモリの一つは、
    メモリセルアレイと、
    半導体メモリを動作させるための複数種の動作仕様がそれぞれ設定される複数の動作設定部を含むレジスタ部を有し、レジスタ部の少なくとも1ビットの値がリセット状態を示すときに、ソフトリセット信号を出力するモードレジスタと、
    前記モードレジスタに設定された前記動作仕様に応じて前記メモリセルアレイをアクセスする動作制御回路と、
    コマンド端子を介して供給される外部コマンドを解読し、外部コマンドが前記モードレジスタの前記レジスタ部を設定する設定コマンドを示すときに、前記レジスタ部の値を書き替えるコマンド制御回路と、
    前記ソフトリセット信号に応答してリセット信号を出力するリセット信号生成回路と、
    前記リセット信号によりリセットされる内部回路と、
    前記ソフトリセット信号を半導体メモリの外部に出力するリセット出力端子とを備え、
    残りの半導体メモリの少なくとも一つは、
    前記ソフトリセット信号を受けるリセット入力端子と、
    前記ソフトリセット信号によりリセットされる内部回路とを備えていることを特徴とするシステム装置。
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