CN1832031A - 半导体存储器和系统装置 - Google Patents

半导体存储器和系统装置 Download PDF

Info

Publication number
CN1832031A
CN1832031A CNA2005100841703A CN200510084170A CN1832031A CN 1832031 A CN1832031 A CN 1832031A CN A2005100841703 A CNA2005100841703 A CN A2005100841703A CN 200510084170 A CN200510084170 A CN 200510084170A CN 1832031 A CN1832031 A CN 1832031A
Authority
CN
China
Prior art keywords
reset signal
signal
mode register
semiconductor memory
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100841703A
Other languages
English (en)
Other versions
CN100520963C (zh
Inventor
西村幸一
山田伸一
野村幸弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1832031A publication Critical patent/CN1832031A/zh
Application granted granted Critical
Publication of CN100520963C publication Critical patent/CN100520963C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Microcomputers (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明公开了一种半导体存储器和系统装置。模式寄存器的寄存部分具有多个操作设置部分，在这些操作设置部分中，多种类型的操作规范分别被设置来操作半导体存储器。当至少寄存部分的1位的值代表复位状态时，该模式寄存器输出软复位信号。复位信号发生器响应于软复位信号输出复位信号，以使内部电路复位。在本发明中，要求控制半导体存储器的系统必须利用模式寄存器的设置命令来指定预定位，以便生成软复位信号。由此，可以利用外部控制使内部电路可靠地复位。

Description

半导体存储器和系统装置
技术领域
本发明涉及具有设置操作模式的模式寄存器的半导体存储器和在其上安装有该半导体存储器的系统装置。
背景技术
一般来说，诸如DRAM之类的半导体存储器都具有加电复位电路。在电源电压为低电平时生成的加电复位信号使诸如锁存器之类的内部电路初始化。在日本未实审专利申请公开No.11-149771中公开了一种方法，在该方法中，响应于加电复位信号和从外部提供的初始化命令(预充电命令)来使测试模式寄存器复位。
在从外部提供的初始化命令直接使诸如测试模式寄存器之类的内部电路复位的情形中，当由于噪声等而导致典型的写命令被错误地识别为初始化命令时，内部电路被复位。另外，当用户利用用来操作半导体存储器的命令(例如，预充电命令)作为初始化命令时，用户(系统)错误地向半导体存储器提供初始化命令的可能性就会增加，这导致预料之外的命令可能使内部电路复位。
发明内容
本发明被设计来解决上面的问题，本发明的一个目的是确保半导体存储器的内部电路由外部控制来复位。
根据本发明的第一方面，模式寄存器的寄存部分(register part)包括多个操作设置部分，在这些操作设置部分中，多种类型的操作规范分别被设置来操作半导体存储器。操作控制电路根据设置在模式寄存器中的操作规范来访问存储单元阵列。命令控制电路对通过命令接头提供的外部命令进行译码。并且当外部命令代表设置模式寄存器的寄存部分的设置命令时，命令控制电路改变该寄存部分的值。当至少寄存部分的1位的值代表复位状态时，模式寄存器输出软复位信号。复位信号发生器响应于软复位信号输出用于使内部电路复位的复位信号。在本发明中，要求控制半导体存储器的系统必须用模式寄存器设置命令来指定预定位，以便生成软复位信号。因此，可以利用外部控制使内部电路可靠地复位。
根据本发明的第二方面，系统装置包括控制器和可由该控制器访问的多个半导体存储器。这些半导体存储器中的一个具有复位输出接头，其将软复位信号输出到该半导体存储器的外部，使得其具有根据本发明第一方面的半导体存储器的特性。因此，通过向一个半导体存储器提供设置命令，可以使其他半导体存储器的内部电路和该半导体存储器的内部电路复位。结果，可以简单易行地控制系统的复位。
在本发明第一和第二方面的优选实施方式中，脉冲发生器生成使脉冲与软复位信号的跳变沿同步的复位脉冲信号。复位信号发生器将复位脉冲信号作为软复位信号接收。通过使用脉冲信号生成复位信号，可以利用复位信号容易地设置内部电路的复位期间。
在本发明第一和第二方面的优选实施方式中，模式寄存器响应于复位信号初始化寄存部分，以停止输出软复位信号。换句话说，响应于设置命令，仅仅在预定期间中才输出软复位信号。为了释放内部电路的复位状态，不需要用于停止输出软复位信号的新外部命令。因此，可以简单易行地控制系统。
在本发明第一和第二方面的优选实施方式中，延迟电路使复位信号延迟来生成延迟的复位信号。模式寄存器响应于延迟的复位信号初始化寄存部分，以停止输出软复位信号。因此，利用延迟电路的延迟时间，可以容易地设置软复位信号的输出期间，从而可以使内部电路可靠地初始化。此外，如上所述，由于模式寄存器自身被设置命令初始化，所以可以简单易行地控制系统。
在本发明第一和第二方面的优选实施方式中，根据与设置命令同时提供的外部地址信号和外部数据信号中的至少一个，设置模式寄存器的寄存部分。仅仅提供外部命令并不能输出软复位信号。因此，这可以防止由于噪声等而导致错误地识别设置命令，从而错误地初始化内部电路。
在本发明第一和第二方面的优选实施方式中，复位信号发生器的加电复位部分在外部电源电压低于预定值时生成加电复位信号。该复位信号发生器的合成部分响应于加电复位信号和软复位信号输出复位信号。因此，使用加电复位信号的提供路径，可以将软复位信号提供给内部电路。从而可以减少复位信号的信号线的配线面积，结果，可以减少半导体存储器的芯片大小。
在本发明第一和第二方面的优选实施方式中，复位设置部分独立于操作设置部分被形成在模式寄存器的寄存部分中，该复位设置部分的复位状态是响应于设置命令而设置的。通过设置用于输出软复位信号的专用位，系统可以容易地控制半导体存储器的复位。
在本发明第一和第二方面的优选实施方式中，当由操作设置部分中的每一个所设置的操作规范的组合是受限的组合时，模式寄存器的寄存部分被设置为复位状态。通过使用现有的位来指定用于输出软复位信号的位，可以使模式寄存器的电路结构较小，因此就可以减小半导体存储器的芯片大小。
在本发明第一和第二方面的优选实施方式中，通过复位输出接头将软复位信号输出到半导体存储器之外，以使安装在具有该半导体存储器的系统装置上的其他半导体存储器复位。因此，通过向一个半导体存储器提供复位信号，也可以将其他半导体存储器复位，从而可以简单易行地控制系统的复位。
附图说明
当结合附图阅读下面的详细描述时，本发明的特性、原理和用途将变清楚，在附图中，相同的部分用相同的标号指定，其中：
图1是示出了根据本发明第一实施方式的半导体存储器的框图；
图2是示出了图1所示的模式寄存器的细节的视图；
图3是示出了设置图1所示的模式寄存器的方法的时序图；
图4是示出了根据本发明第一实施方式用于生成半导体存储器的复位信号的操作的时序图；
图5是示出了根据本发明第二实施方式的半导体存储器的框图；
图6是示出了图5所示的模式寄存器的细节的视图；
图7是示出了根据本发明第二实施方式用于生成半导体存储器的复位信号的操作的时序图；
图8是示出了根据本发明第三实施方式的半导体存储器、以及根据本发明的示例性系统装置的框图。
具体实施方式
现在参考附图描述本发明的优选实施方式。在附图中，用双圆圈示出了外部接头。用粗线表示的信号线由多条线组成。另外，连接到粗线的框部分由多个电路组成。后缀为“Z”的信号代表正逻辑，而前缀为“/”的信号代表负逻辑。并且信号沿着传输的信号线用与信号名相同的标号示出。
图1示出了根据本发明第一实施方式的半导体存储器。例如，使用CMOS工艺技术将该半导体存储器形成为快速循环RAM(FCRAM)。存储器核为DRAM的FCRAM是一类具有SRAM接口的伪SRAM。FCRAM的操作模式包括同步操作模式和异步操作模式，其中同步操作模式与外部时钟CLK同步地执行突发操作，异步操作模式例如是与时钟异步操作的SRAM。FCRAM包括命令控制电路10、操作控制电路12、模式寄存器14、脉冲发生器16、复位信号发生器18、地址输入电路20、地址译码器22、数据输入/输出电路24和存储器核CORE。
命令控制电路10接收作为外部命令的芯片使能信号/CE、输出使能信号/OE和写使能信号/WE，将接收到的外部命令译码，然后把译码后的外部信号作为内部命令信号ICMD输出到操作控制电路12。由内部命令信号ICMD代表的命令的例子除了读命令和写命令外还包括模式寄存器设置命令MRS。命令控制电路10具有当外部命令是模式寄存器设置命令MRS时改变模式寄存器14的功能。
操作控制电路12响应于从命令控制电路10提供的内部命令信号ICMD(读命令和写命令)和刷新命令生成用于读、写和刷新操作的定时信号。定时信号被提供给存储器核CORE和数据输入/输出电路24等。响应于由模式寄存器14设置的操作规范，定时信号的生成定时被改变。操作控制电路12包括仲裁器(未示出)，当在FCRAM中生成的读命令、写命令和刷新命令彼此冲突时，该仲裁器确定它们的优选级。刷新命令由刷新定时器(未示出)周期性地生成。
模式寄存器14具有多种用于操作FCRAM的操作规范。另外，模式寄存器14具有输出软复位信号SRSTZ以初始化FCRAM的内部电路(例如，需要初始化的锁存器)的功能。当提供模式寄存器设置命令MRS的同时预定值被提供给外部地址信号AD的预定位时，模式寄存器14输出软复位信号SRSTZ。另外，模式寄存器14与复位信号STTZ同步地停止输出软复位信号SRSTZ。脉冲发生器16生成具有与软复位信号SRSTZ的上升沿同步的脉冲的软复位脉冲信号SRSTPZ。当由于噪声等而使安装在系统上的FCRAM电路部分不能正常工作时，模式寄存器设置命令MRS被提供来强制FCRAM复位，而不停止提供外部电源电压VDD，然后再查找原因。
具体地说，对于具有易失性存储单元(动态存储单元或静态存储单元)的半导体存储器，当停止提供电源电压VDD时，就丢失了保留在该存储器中的数据。在半导体存储器的缺陷分析中，存在许多以下情形，在这些情形中，根据数据是否被保留在存储单元中来确定功能好/坏。因此，必须在提供电源电压VDD的状态下进行缺陷分析。
复位信号发生器18包括加电复位部分18a和OR门18b(合成电路)。当外部电源电压VDD(例如，1.8V)比预定电压低时，加电复位部分18a将加电复位信号PONZ改变为高电平。OR门18b与加电复位信号PONZ和软复位脉冲信号SRSTPZ同步地输出复位信号STTZ。复位信号STTZ被提供给诸如需要初始化的锁存器之类的内部电路(例如，字译码器WD的地址锁存器)，以将该电路设置为初始状态。
复位信号STTZ的配线线路使用传统的加电复位信号的配线线路。换而言之，使用加电复位信号的提供路径，可以将软复位信号SRSTZ提供给内部电路。因此，可以减少复位信号STTZ的信号线的配线面积，因此，可以减少FCRAM的芯片大小。利用复位信号STTZ，FCRAM被设置成复位状态，直到外部电源电压VDD在加电之后变为预定电压。可替换地，在软复位脉冲信号SRSTPZ输出期间，FCRAM被设置成复位状态。利用复位状态，FCRAM的内部电路被复位。
地址输入电路20通过地址接头AD接收外部地址信号AD(AD18-0)，并且将接收到的地址信号输出到地址译码器22和模式寄存器14等。地址译码器22对外部地址信号AD进行译码，然后将译码信号ADEC输出到存储器核CORE。FCRAM采用地址非复用方法，在这种方法中，同时接收到行地址信号和列地址信号。
在读操作中，数据输入/输出电路24输出读数据IDQ，其中读数据IDQ是从存储器核CORE通过公共数据总线CDB传输到外部数据接头DQ(DQ15-0)的。在写操作中，数据输入/输出电路24通过外部数据接头DQ接收写数据，并且通过公共数据总线CDB将接收到的数据传输到存储器核CORE。另外，尽管没有专门示出，但FCRAM具有用于通过8位(1字节)来输入/输出16位数据的字节控制接头/UB和/LB。
存储器核CORE包括存储单元阵列ARY、字译码器WD、读出放大器SA和列译码器CD。存储单元阵列ARY具有许多存储单元MC(动态存储单元)，存储单元MC包括传输晶体管T1和电容C1、与每个存储单元MC的传输晶体管T1的栅极相连的字线WL、以及与每个传输晶体管T1的数据输入/输出节点相连的位线BL(或者/BL)。
字译码器WD响应于译码信号ADEC中的行译码信号来选择字线WL之一。例如，在读操作中，读出放大器SA对通过位线BL(/BL)从存储单元MC读取的数据信号的量进行放大。存储器核CORE具有列开关(未示出)，每个列开关将从位线BL(/BL)读取并由读出放大器SA放大之后的读数据传输到公共数据总线CDB，并且将提供到公共数据总线CDB的写数据传输到位线BL(/BL)。列译码器CD响应于译码信号ADEC的列译码信号输出控制列开关的控制信号。
图2示出了图1所示的模式寄存器14的细节。模式寄存器14具有存储外部地址信号AD18-11的值的8位寄存部分。该寄存部分具有3个操作设置部分和一个复位设置部分(AD11)，3个操作设置部分用来设置突发长度(AD18-16)、操作模式(AD15)和读等待时间(AD14-12)，复位设置部分(AD11)用来生成软复位信号SRSTZ。一般来说，提供给FCRAM的外部地址AD具有很多位。为了在模式寄存器14中生成软复位信号SRSTZ，可以很容易地分配一个专用位AD11。另外，利用该专用位AD11，系统可以容易并可靠地使FCRAM的内部电路复位。
在这里，突发长度指响应于一个读命令或一个写命令而持续输出或输入到外部数据接头DQ的数据的数量。连续模式指这样的模式，在该模式中，数据被持续输出或输入到与多条字线WL相连的存储单元MC。在执行突发操作或者在使用读等待时间时，操作模式被设置为同步模式。而在未执行突发操作或未使用读等待时间时，操作模式被设置为异步模式。在同步模式期间，与外部时钟信号CLK同步地输入/输出读数据和写数据。读等待时间指从接收到读命令后到数据信号DQ被输出到外部数据接头DQ为止的时钟数。
模式寄存器14响应于与模式寄存器设置命令MRS同时提供的地址信号AD18-11(KEY)的值来设置操作规范。具体地说，FCRAM的操作规范是根据操作设置部分(操作模式、突发长度和读等待时间)的组合确定的。地址位AD11指用于生成软复位信号SRSTZ的位。当与模式寄存器设置命令MRS同时提供的地址信号AD11指示逻辑1(复位状态)时，软复位信号SRSTZ从低电平被改变到高电平。
在提供外部电源电压VDD的状态下，在提供模式寄存器设置命令MRS的同时，控制FCRAM的系统需要将AD11位改变为逻辑1，以使FCRAM的内部电路复位。只提供外部命令并不输出软复位信号SRSTZ。例如，即使由于噪声等而导致其他命令被错误地识别为模式寄存器设置命令MRS，也不输出软复位信号SRSTZ。因此，只有在有必要复位时，系统才可以利用外部控制来将内部电路可靠地复位，而不丢失存储单元MC的数据。
在输出软复位信号SRSTZ之后，模式寄存器14接收复位信号STTZ，以被初始化为附图中“*”所指示的状态。因此，设置为高电平的软复位信号SRSTZ被复位至低电平。
图3图示了设置图1所示的模式寄存器14的方法。在本实施方式中，当接连提供读命令RD1(读周期)、写命令WR1-4(写周期)和读命令RD2(读周期)时，识别出模式寄存器设置命令MRS。初始化FCRAM的系统从读周期RD1到写周期WR3将地址信号AD设置为最高地址MSB(16进制的7FFFF)，而从写周期WD4到读周期RD2将地址信号AD设置为值KEY。
系统必须在写周期WR1-WR4中写入在第一个读周期RD1中读取的写数据RDa。在最后的读周期RD2中，输出从数据接头DQ(DQ7-0)提供来设置模式寄存器14的值KEY。只在准确地执行了上面的序列之后(其中模式寄存器14被设置)，FCRAM才将值KEY输出到数据接头DQ。进一步说，只在准确地执行了上面的序列之后，模式寄存器14才响应于值KEY而被设置。
图4示出了用于生成复位信号STTZ的操作。首先，在系统加电时刻，当加电复位部分18a检测出外部电源电压VDD上升到预定值时，复位信号发生器18将复位信号STTZ从高电平改变为低电平(图4中的(a))。在复位信号STTZ的高电平期间，需要初始化的内部电路被复位(加电复位)。模式寄存器14被复位信号STTZ复位，因而被复位至由图2中的“*”所指示的值。
要访问FCRAM的系统向FCRAM提供模式寄存器设置命令MRS，以便在操作期间检查在其中发生了问题的FCRAM状态。响应于模式寄存器设置命令MRS，模式寄存器14将软复位信号SRSTZ改变为高电平(图4中的(b))。脉冲发生器16与软复位信号SRSTZ的上升沿同步地生成具有高电平期间P1的软复位脉冲信号SRSTPZ(图4中的(c))。在这里，脉冲发生器16被设计来生成这样的高电平期间P1，在P1中，可以使内部电路可靠地初始化。因此，根据脉冲发生器16的逻辑设计，可以利用软复位信号SRSTZ容易地设置内部电路的复位期间P1。
复位信号发生器18输出具有高电平期间P1的复位信号STTZ，例如软复位脉冲信号SRSTPZ(图4中的(d))。模式寄存器14与复位信号STTZ的上升沿同步地被初始化为图2中“*”所指示的状态，从而软复位信号SRSTZ被改变为低电平(图4中的(e))。因此，为了释放内部电路的复位状态，不需要停止输出软复位信号SRSTZ的新外部命令。另外，当内部电路被模式寄存器设置命令初始化时，模式寄存器14自身也被初始化。因此，控制FCRAM的系统不必在使内部电路复位之后再次初始化模式寄存器14。因此，可以简单易行地控制该系统。
此外，根据第一实施方式，只有在AD11位可以被模式寄存器设置命令MRS改变为逻辑1时，才生成软复位信号SRSTZ，从而使内部电路复位。因此，只有在需要复位时，其上安装有FCRAM的系统才能可靠地使FCRAM复位。
图5示出了根据本发明第二实施方式的半导体存储器。与第一实施方式中相同的标号指示相同的元件，并且因此将省略对它们的详细描述。在本实施方式的FCRAM中，形成模式寄存器14A，而不是第一实施方式的模式寄存器14。取消了第一实施方式的脉冲发生器16，新形成了延迟电路26。其他配置与第一实施方式的相同。从模式寄存器14A输出的软复位信号SRSTZ直接被提供给复位信号发生器18。延迟电路26将复位信号STTZ延迟预定时间，以生成模式寄存器复位信号STTMRZ。模式寄存器复位信号STTMRZ被提供给模式寄存器14A，以初始化模式寄存器14A。设置模式寄存器14A(模式寄存器设置命令MRS)的方法与在第一实施方式中描述的相同(图3)。
图6示出了图5所示的模式寄存器14A的细节。关于模式寄存器14A的操作设置部分(AD18-12)(寄存部分)的规范与第一实施方式中描述的(图2)相同。模式寄存器14A没有例如用于输出软复位信号SRSTZ的专用位(图2的AD11，复位设置部分)。根据本实施方式，当由操作设置部分AD18-16、AD15和AD14-12分别设置的操作规范的组合是受限的组合时，模式寄存器14A被设置到复位状态，以输出软复位信号SRSTZ。具体地说，当AD18-16位指示保留状态(KEY＝000)，并且与模式寄存器设置命令MRS同时提供的地址信号AD的AD15位指示同步模式(KEY＝0)时，模式寄存14A输出软复位信号SRSTZ。当选择了同步模式时，必须将突发长度设置为8字、16字和连续之一。当选择了同步模式时，一般不能将突发长度设置为保留状态，并且这种组合是禁止的。当设置了一般不存在的位值时，输出软复位信号SRSTZ从而节省模式寄存器14A的位的数目。具体地说，没必要将AD11位分配给软复位的设置位，以便减小模式寄存器14A的电路大小。
图7示出了用于生成复位信号STTZ的操作。在系统加电时生成复位信号STTZ的过程与在第一实施方式中描述的(图4)相同(图7中的(a))。模式寄存器复位信号STTMRZ是由复位信号STTM生成的，仅仅将其延迟了延迟电路26的延迟时间DLY1(图7中的(b))。模式寄存器复位信号STTMRZ使模式寄存器14A复位，并被复位到由图6中“*”所指示的值。
要访问FCRAM的系统向FCRAM提供模式寄存器设置命令MRS，以便检查在操作期间发生问题的FCRAM状态。响应于模式寄存器设置命令MRS，模式寄存器14A将软复位信号SRSTZ改变为高电平(图7中的(c))。复位信号发生器18与软复位信号SRSTZ的上升沿同步地将复位信号STTZ改变为高电平(图7中的(d))。延迟电路26只将复位信号STTZ延迟一个延迟时间DLY1，以将其作为模式寄存器复位信号STTMRZ输出(图7中的(e))。模式寄存14A被模式寄存器复位信号STTMRZ复位，以将软复位信号SRSTZ复位至低电平(图7中的(f))。复位信号发生器18与软复位信号SRSTZ同步地将复位信号STTZ改变为低电平(图7中地(g))。只从复位信号延迟了所述延迟时间的模式寄存器复位信号STTMRZ被改变为低电平(图7中的(h))。在这里，延迟电路26的延迟时间DLY1被设计为使复位信号STTZ的脉冲宽度几乎与第一实施方式的期间P1相同。即，设计延迟时间DLY1，以使复位信号STTZ具有高电平期间P1，在该期间P1中，可以可靠地将内部电路初始化。换而言之，可以利用延迟电路26的延迟时间DLY1来容易地设置复位信号STTZ的脉冲宽度。
第二实施方式也可以具有和第一实施方式相同的优点。此外，在本实施方式中，可以利用延迟电路26的延迟时间DLY1容易地设置(由模式寄存器设置命令MRS引发的)内部电路的初始化期间，以使内部电路可被可靠地初始化。由于可以精简模式寄存器14A的电路配置，所以可以缩小FCRAM的芯片大小。
图8示出了根据本发明第三实施方式的半导体存储器和根据本发明的示例性系统装置。与第一实施方式相同的标号表示相同的元件，因此将省略对它们的详细描述。系统装置SYS包括连接到系统总线BUS的CPU、诸如I/O接口之类的外围设备、FCRAM和闪存FLASH。例如，系统装置SYS为诸如蜂窝电话之类的手持终端。配置FCRAM，使得在第一实施方式中的FCRAM中形成输出软复位脉冲信号SRSTPZ的复位输出接头。除了复位输出接头SRSTPZ之外的配置与第一实施方式中描述的相同。
CPU控制外围电路、FCRAM和闪存的操作。CPU具有向FCRAM提供用于改变模式寄存器(图1中的标号14)的值的模式寄存器设置命令的功能。换句话说，CPU可以利用模式寄存器设置命令使FCRAM的内部电路复位。
外围电路和闪存每一个都具有复位输入接头，用于接收软复位脉冲信号SRSTPZ，并且软复位脉冲信号SRSTPZ使诸如锁存器之类的内部电路复位。因此，模式寄存器设置命令使外围电路和闪存与FCRAM的内部电路复位同步地复位。在本实施方式中，当在系统装置SYS运行期间发生问题时，仅仅通过由CPU向FCRAM提供模式寄存器设置命令，就可以容易地检查FCRAM、外围电路和闪存的每个状态。换句话说，可以简单易行地实现系统装置SYS的复位控制。
第三实施方式也可以具有与第一实施方式相同的优点。此外，在本实施方式中，仅仅通过向FCRAM提供模式寄存器设置命令，系统装置不仅能使FCRAM复位，而且也能使外围电路和闪存复位。因此，当发生和整个系统有关的问题时，可以容易地检查出原因。
此外，在上述实施方式中，已描述了将本发明用于FCRAM的示例。然而，本发明并不受限于此。例如，本发明也适用于具有易失性存储单元的半导体存储器，例如，DRAM、通用伪SRAM、SDRAM和SRAM，或者嵌入了这些存储器的存储器核的系统LSI。
在上述第三实施方式中，已描述了从复位输出接头输出软复位脉冲信号SRSTPZ的示例。然而，本发明并不受限于此。例如，可以从复位输出接头输出复位信号STTZ。
在第一和第二实施方式中，已描述了用外部地址信号AD设置模式寄存器14和14A的寄存部分的每个位的示例。然而，本发明并不受限于此。例如，在用多个位(例如，外部地址信号AB)构造外部数据信号DQ的情况下，可以获得相同的优点。
此外，可以将第二实施方式的模式寄存器14A(图6)应用于第一实施方式的FCRAM。可以将第一实施方式的模式寄存器14(图2)应用于第二实施方式的FCRAM。可以将第二实施方式的FCRAM应用为第三实施方式的FCRAM。

Claims (17)

1.一种半导体存储器，包括：
存储单元阵列；
模式寄存器，其具有包括多个操作设置部分在内的寄存部分，在所述多个操作设置部分中，多种类型的操作规范分别被设置来操作所述半导体存储器，并且当至少所述寄存部分的1位的值代表复位状态时，所述模式寄存器输出软复位信号；
操作控制电路，其根据设置在所述模式寄存器中的所述操作规范来访问所述存储单元阵列；
命令控制电路，其对通过命令接头提供的外部命令进行译码，并且当所述外部命令代表设置所述模式寄存器的所述寄存部分的设置命令时，改变所述寄存部分的值；
复位信号发生器，其响应于所述软复位信号输出复位信号；和
由所述复位信号复位的内部电路。
2.如权利要求1所述的半导体存储器，还包括：
脉冲发生器，其生成使脉冲与所述软复位信号的跳变沿同步的复位脉冲信号，其中
所述复位信号发生器接收所述复位脉冲信号作为所述软复位信号。
3.如权利要求1所述的半导体存储器，其中：
所述模式寄存器响应于所述复位信号初始化所述寄存部分，以停止输出所述软复位信号。
4.如权利要求1所述的半导体存储器，还包括：
延迟电路，其延迟所述复位信号来生成延迟的复位信号，
所述模式寄存器响应于所述延迟的复位信号初始化所述寄存部分，以停止输出所述软复位信号。
5.如权利要求1所述的半导体存储器，其中：
根据与所述设置命令一起提供的外部地址信号和外部数据信号中的至少一个，设置所述模式寄存器的所述寄存部分。
6.如权利要求1所述的半导体存储器，其中：
所述复位信号发生器包括：
加电复位部分，当外部电源电压低于预定值时生成加电复位信号；和
合成部分，其响应于所述加电复位信号和所述软复位信号输出所述复位信号。
7.如权利要求1所述的半导体存储器，其中：
所述模式寄存器的所述寄存部分包括独立于所述操作设置部分的复位设置部分，所述复位设置部分的复位状态是响应于所述设置命令而被设置的。
8.如权利要求1所述的半导体存储器，其中：
当由操作设置部分中的每一个所设置的操作规范的组合是受限的组合时，所述模式寄存器的所述寄存部分被设置为所述复位状态。
9.如权利要求1所述的半导体存储器，还包括：
复位输出接头，其将所述软复位信号输出到所述半导体存储器之外，以便使安装在具有所述半导体存储器的系统装置上的其他半导体存储器复位。
10.一种系统装置，包括：
控制器；和
由所述控制器访问的多个半导体存储器，其中
所述半导体存储器中的一个包括
存储单元阵列，
模式寄存器，其具有包括多个操作设置部分在内的寄存部分，在所述多个操作设置部分中，多种类型的操作规范分别被设置来操作述半导体存储器，并且当至少所述寄存部分的1位的值代表复位状态时，所述模式寄存器输出软复位信号，
操作控制电路，其根据设置在所述模式寄存器中的所述操作规范来访问所述存储单元阵列，
命令控制电路，其对通过命令接头提供的外部命令进行译码，并且当所述外部命令代表设置所述模式寄存器的所述寄存部分的设置命令时，改变所述寄存部分的值，
复位信号发生器，其响应于所述软复位信号输出复位信号，
由所述复位信号复位的内部电路，和
复位输出接头，其将所述软复位信号输出到所述半导体存储器之外，并且其中
其余半导体存储器中的至少一个包括
接收所述软复位信号的复位输入接头，和
由所述软复位信号复位的内部电路。
11.如权利要求10所述的系统装置，其中：
所述半导体存储器中的一个包括脉冲发生器，其与所述软复位信号的跳变沿同步地生成复位脉冲信号；并且
所述复位信号发生器接收所述复位脉冲信号作为所述软复位信号。
12.如权利要求10所述的系统装置，其中：
所述模式寄存器响应于所述复位信号初始化所述寄存部分，以停止输出所述软复位信号。
13.如权利要求10所述的系统装置，其中：
所述半导体存储器之一包括延迟电路，其延迟所述复位信号以生成延迟的复位信号；并且
所述模式寄存器响应于所述延迟的复位信号初始化所述寄存部分，以停止输出所述软复位信号。
14.如权利要求10所述的系统装置，其中：
根据与所述设置命令一起提供的外部地址信号和外部数据信号中的至少一个，设置所述模式寄存器的所述寄存部分。
15.如权利要求10所述的系统装置，其中：
所述复位信号发生器包括：
加电复位部分，当外部电源电压低于预定值时生成加电复位信号；和
合成部分，其响应于所述加电复位信号和所述软复位信号输出所述复位信号。
16.如权利要求10所述的系统装置，其中：
所述模式寄存器的所述寄存部分包括独立于所述操作设置部分的复位设置部分，所述复位设置部分的复位状态是响应于所述设置命令而被设置的。
17.如权利要求10所述的系统装置，其中：
当由操作设置部分中的每一个所设置的操作规范的组合是受限的组合时，所述模式寄存器的所述寄存部分被设置为所述复位状态。
CNB2005100841703A 2005-03-10 2005-07-14 半导体存储器和存储器系统 Expired - Fee Related CN100520963C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP067029/2005 2005-03-10
JP2005067029A JP4620504B2 (ja) 2005-03-10 2005-03-10 半導体メモリおよびシステム装置

Publications (2)

Publication Number Publication Date
CN1832031A true CN1832031A (zh) 2006-09-13
CN100520963C CN100520963C (zh) 2009-07-29

Family

ID=36782618

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100841703A Expired - Fee Related CN100520963C (zh) 2005-03-10 2005-07-14 半导体存储器和存储器系统

Country Status (7)

Country Link
US (1) US7251171B2 (zh)
EP (1) EP1705663B1 (zh)
JP (1) JP4620504B2 (zh)
KR (1) KR100649072B1 (zh)
CN (1) CN100520963C (zh)
DE (1) DE602005019383D1 (zh)
TW (1) TWI269302B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110532203A (zh) * 2019-09-05 2019-12-03 北京兆易创新科技股份有限公司 一种nand复位方法、装置、电子设备和存储介质
CN111192611A (zh) * 2018-11-15 2020-05-22 爱思开海力士有限公司 半导体器件

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626375B1 (ko) * 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory
JP4750526B2 (ja) * 2005-10-20 2011-08-17 富士通セミコンダクター株式会社 半導体記憶装置
KR100885869B1 (ko) * 2006-04-04 2009-02-27 삼성전자주식회사 프리엠블 코드를 사용하여 노이즈를 감소시키는 단일형병렬데이터 인터페이스 방법, 기록매체 및 반도체 장치
KR100784865B1 (ko) * 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
US8266405B2 (en) * 2006-12-13 2012-09-11 Cypress Semiconductor Corporation Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain
KR100842759B1 (ko) * 2007-01-03 2008-07-01 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동 방법
JP5096131B2 (ja) 2007-12-27 2012-12-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2014097957A1 (ja) * 2012-12-19 2014-06-26 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20140100008A (ko) 2013-02-05 2014-08-14 삼성전자주식회사 휘발성 메모리 장치의 구동 방법 및 휘발성 메모리 장치의 테스트 방법
US10068648B1 (en) 2017-08-30 2018-09-04 Micron Technology, Inc. Distributed mode registers in memory devices
JP6444475B1 (ja) * 2017-11-28 2018-12-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
US11474698B2 (en) 2019-12-04 2022-10-18 Micron Technology, Inc. Reset verification in a memory system by using a mode register

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4141520B2 (ja) * 1997-11-14 2008-08-27 株式会社ルネサステクノロジ 同期型半導体記憶装置
US6763448B1 (en) * 1999-02-16 2004-07-13 Renesas Technology Corp. Microcomputer and microcomputer system
JP4216457B2 (ja) * 2000-11-30 2009-01-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体装置
JP2002230996A (ja) * 2001-01-29 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
JP4745528B2 (ja) * 2001-05-17 2011-08-10 富士通セミコンダクター株式会社 レジスタの設定方法及び半導体装置
JP4822620B2 (ja) * 2001-07-06 2011-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4111789B2 (ja) * 2002-09-13 2008-07-02 富士通株式会社 半導体記憶装置の制御方法及び半導体記憶装置
JP4570321B2 (ja) * 2002-10-29 2010-10-27 ルネサスエレクトロニクス株式会社 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111192611A (zh) * 2018-11-15 2020-05-22 爱思开海力士有限公司 半导体器件
CN111192611B (zh) * 2018-11-15 2023-03-28 爱思开海力士有限公司 半导体器件
CN110532203A (zh) * 2019-09-05 2019-12-03 北京兆易创新科技股份有限公司 一种nand复位方法、装置、电子设备和存储介质
CN110532203B (zh) * 2019-09-05 2021-03-09 北京兆易创新科技股份有限公司 一种nand复位方法、装置、电子设备和存储介质

Also Published As

Publication number Publication date
EP1705663B1 (en) 2010-02-17
JP4620504B2 (ja) 2011-01-26
KR20060097522A (ko) 2006-09-14
US7251171B2 (en) 2007-07-31
DE602005019383D1 (de) 2010-04-01
CN100520963C (zh) 2009-07-29
JP2006252654A (ja) 2006-09-21
TW200632911A (en) 2006-09-16
EP1705663A3 (en) 2007-03-07
US20060203576A1 (en) 2006-09-14
KR100649072B1 (ko) 2006-11-27
EP1705663A2 (en) 2006-09-27
TWI269302B (en) 2006-12-21

Similar Documents

Publication Publication Date Title
CN1832031A (zh) 半导体存储器和系统装置
US11646090B2 (en) DRAM retention test method for dynamic error correction
TWI579844B (zh) 記憶體器件之更新與資料清理方法以及其裝置
KR101303518B1 (ko) Ｄｒａｍ 적층 방법 및 장치
US7984329B2 (en) System and method for providing DRAM device-level repair via address remappings external to the device
US10956260B2 (en) Semiconductor memory devices, and methods of operating semiconductor memory devices
CN1242412C (zh) 半导体存储器
US6418068B1 (en) Self-healing memory
JPWO2007116487A1 (ja) メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器
US11403171B2 (en) Accessing error statistics from DRAM memories having integrated error correction
US5533194A (en) Hardware-assisted high speed memory test apparatus and method
CN112908396A (zh) 具有修复匹配机制的存储器装置及其操作方法
JP5340264B2 (ja) エラー訂正機能および効率的なパーシャル・ワード書き込み動作を有するメモリ・デバイス
JP5212100B2 (ja) 半導体メモリおよびメモリシステム
CN1716444A (zh) 能稳定设置模式寄存器设置的半导体存储器件及方法
WO2023011367A1 (zh) 一种存储芯片及堆叠芯片
US9218262B2 (en) Dynamic memory cell replacement using column redundancy
CN1825494A (zh) 利用锁存的数据和行地址扰频把测试数据拓扑写入存储器
CN113468082A (zh) 用于ssd的总线多路复用器网格的高级ce编码
JP2001093300A (ja) 入力信号の履歴を記録する同期型メモリデバイス
TWI220758B (en) Method and system for allowing a memory integrated circuit with a defect to operate correctly
KR100543205B1 (ko) 데이터 프리페치 방식을 달리하는 복수 소자를 지원할 수 있는 단일의 컬럼 카운터 회로
JP2006012360A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081024

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081024

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTORS CO., LTD

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150512

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150512

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090729

Termination date: 20200714