WO2014097957A1 - 半導体装置 - Google Patents

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将史 才木
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ピーエスフォー ルクスコ エスエイアールエル
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    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a mode register for storing a mode signal.
  • DRAM Dynamic Random Access Memory
  • mode register that stores a mode signal.
  • the operation parameters indicated by the mode signal include latency, burst length, and the like. When changing these parameters, it is necessary to issue a mode register write command to the semiconductor device from an external control device (See Patent Documents 1 and 2).
  • Some semiconductor devices reset themselves by setting parameters in the mode register. Therefore, when resetting a semiconductor device of this type, it is only necessary to issue a mode register write command from the control device and input a parameter indicating a reset operation.
  • a reset sequence is executed inside the semiconductor device. For this reason, if any command is input during the execution of the reset sequence, the inside of the semiconductor device may be in an indefinite state. For example, if a parameter indicating the reset operation is input twice in succession together with the mode register write command, the reset sequence is reset again by the second mode register write command while the reset sequence is being executed by the first mode register write command. The start of the sequence is instructed. As a result, there is a possibility that the semiconductor device cannot be reset correctly.
  • a semiconductor device generates a first internal command signal by decoding an external command signal, and the first signal is synchronized with one of a rising edge and a falling edge of a clock signal.
  • a latch circuit that latches an internal command signal and outputs a second internal command signal based on the latched first internal command, and a mode in which rewriting of a mode signal is permitted based on the second internal command signal And the latch circuit holds the state of the second internal command signal for a period of one clock cycle of the clock signal.
  • a semiconductor device stores an operation mode for controlling the operation mode of the mounted semiconductor device, and a mode register that permits rewriting of the operation mode based on a rewrite permission signal, and a command.
  • a command decoding circuit that decodes and outputs the rewrite permission signal, wherein the command decoding circuit decodes the command and generates a decoded signal; and the decoded signal
  • a master-slave latch circuit that receives and outputs the rewrite permission signal is provided.
  • the state of the second internal command signal (rewrite permission signal) is maintained for a period of one clock cycle, for example, a parameter indicating a reset operation is input twice consecutively together with the mode register write command. Even in this case, the reset operation is activated only once inside the semiconductor device. For this reason, the inside of the semiconductor device does not become indefinite.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • 3 is a circuit diagram showing a part of a command decode circuit 34.
  • FIG. FIG. 4 is an operation waveform diagram of the command decode circuit 34 shown in FIG. 2 and shows an operation when a mode register write command is issued twice in succession. It is a circuit diagram which shows a part of command decoding circuit 34 by the prototype which this inventor considered in the process leading to invention.
  • FIG. 5 is an operation waveform diagram of the command decode circuit shown in FIG. 4 and shows an operation when a mode register write command is issued twice in succession.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • the semiconductor device 10 is a DRAM integrated on a single semiconductor chip and has a memory cell array 11.
  • the memory cell array 11 includes a plurality of word lines WL and a plurality of bit lines BL, and has a configuration in which memory cells MC are arranged at intersections thereof. Selection of the word line WL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13.
  • the semiconductor device 10 is provided with a command address terminal 21, a clock terminal 23, a data terminal 24, and a power supply terminal 25 as external terminals.
  • the command address terminal 21 is a terminal to which command address signals CSR, CA0R to CA9R are input from the outside, and these command address signals CSR, CA0R to CA9R are supplied to the command address input circuit 31.
  • Part of the command address signals CSR, CA0R to CA9R is the address signal ADD, and the other is the external command signal CMD.
  • the address signal ADD is supplied to the address latch circuit 32, and the external command signal CMD is supplied to the command decode circuit 34.
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12, the column decoder 13, or the mode register 14.
  • the mode register 14 is a circuit in which a parameter indicating the operation mode of the semiconductor device 10 is set.
  • the command decode circuit 34 is a circuit that generates various internal commands by decoding a part of the command address signals CSR, CA0R to CA9R.
  • the internal commands include an active signal IACT, a column signal ICOL, a refresh signal IREF, a mode register write signal (rewrite permission signal) MRWP, and the like.
  • the active signal IACT is a signal that is activated when the command signal CMD indicates row access (active command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12. Thereby, the word line WL designated by the address signal ADD is selected.
  • the column signal ICOL is a signal that is activated when the command signal CMD indicates column access (read command or write command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the column decoder 13. As a result, the bit line BL specified by the address signal ADD is selected.
  • the refresh signal IREF is a signal that is activated when the command signal CMD indicates a refresh command.
  • the refresh signal IREF is activated, row access is performed by the refresh control circuit 35, and a predetermined word line WL is selected. As a result, the plurality of memory cells MC connected to the selected word line WL are refreshed. Selection of the word line WL is performed by a refresh counter (not shown) included in the refresh control circuit 35.
  • the mode register write signal MRWP is a signal that is activated when the command signal CMD indicates a mode register write command. Therefore, if a mode register write command is input and a mode signal is input from the command address terminal 21 in synchronization therewith, the set value of the mode register 14 can be rewritten.
  • the clock terminal 23 is a terminal to which external clock signals CK and / CK are input.
  • the external clock signal CK and the external clock signal / CK are complementary signals, and both are supplied to the clock input circuit 36.
  • the clock input circuit 36 generates an internal clock signal PCLKAF based on the external clock signals CK and / CK.
  • the internal clock signal PCLKAF is supplied to the timing generator 37, whereby various internal clock signals are generated.
  • Various internal clock signals generated by the timing generator 37 are supplied to circuit blocks such as the row decoder 12 and the column decoder 13, and define the operation timing of these circuit blocks.
  • the operation of the command decode circuit 34 is performed in synchronization with the internal clock signal PCLKAF.
  • the power supply terminal 25 is a terminal to which power supply potentials VDD and VSS are supplied.
  • the power supply potentials VDD and VSS supplied to the power supply terminal 25 are supplied to the internal power supply generation circuit 38.
  • the internal power supply generation circuit 38 generates various internal potentials VPP, VARY, VPERI and the like based on the power supply potentials VDD and VSS.
  • the internal potential VPP is a potential mainly used in the row decoder 12
  • the internal potential VARY is a potential mainly used in the memory cell array 11
  • the internal potential VPERI is a potential used in many other circuit blocks. is there.
  • FIG. 2 is a circuit diagram showing a part of the command decode circuit 34.
  • the command decode circuit 34 decodes command address signals CSR, CA0R to CA3R to generate a mode register write signal MRW, and a latch circuit (a latch for latching the mode register write signal MRW).
  • Flip-flops 50 and 60 are provided.
  • the latch circuits 50 and 60 are connected in cascade and constitute a master-slave type latch circuit.
  • the decode circuit 40 includes NOR gate circuits 41 and 42, an inverter circuit 43, and NAND gate circuits 44 and 45, and equivalently functions as a 5-input OR gate circuit. That is, when the 5-bit command address signals CSR, CA0R to CA3R supplied to the decoding circuit 40 are all at the low level, the mode register write signal MRW is activated to the low level. The command address signals CSR, CA0R to CA3R all become low level when a mode register write command is issued.
  • the latch circuit 50 has two inverter circuits 51 and 52 connected in a circulating manner.
  • the mode register write signal MRW is input to the input node of the inverter circuit 51 through the transfer gate 53.
  • a transfer gate 54 is connected between the output node of the inverter circuit 52 and the input node of the inverter circuit 51. Since the transfer gate 53 is turned on when the internal clock signal PCLKAF is at a low level and the transfer gate 54 is turned on when the internal clock signal PCLKAF is at a high level, the latch circuit 50 has a rising edge of the internal clock signal PCLKAF.
  • the mode register write signal MRW is latched in synchronization with.
  • the latch circuit 60 includes an inverter circuit 61 and a NOR gate circuit 62 that are connected in a circulating manner.
  • the input node of the inverter circuit 61 is connected to the output node of the inverter circuit 51 through the transfer gate 63.
  • a transfer gate 64 is connected between the output node of the NOR gate circuit 62 and the input node of the inverter circuit 61. Since the transfer gate 63 is turned on when the internal clock signal PCLKAF is at a high level, and the transfer gate 64 is turned on when the internal clock signal PCLKAF is at a low level, the latch circuit 60 causes the falling edge of the internal clock signal PCLKAF.
  • the output signal of the latch circuit 50 is latched in synchronization with the edge.
  • the output signal of the latch circuit 60 is supplied to the inverter circuit 65 and is output as the mode register write signal MRWP.
  • the internal clock signal PCLKAF takes a high level when the external clock signal CK is at a high level (external clock signal / CK is at a low level), and the external clock signal CK is at a low level (the external clock signal / CK is at a high level). Take a low level.
  • the mode register write signal MRWP is activated to a high level in synchronization with the rising edge of the external clock signal CK (the falling edge of the external clock signal / CK). Is maintained until the next rising edge of the external clock signal CK (the next falling edge of the external clock signal / CK). That is, the command address signals CSR, CA0R to CA3R change during this period, and as a result, even if the logic level of the mode register write signal MRW changes, the logic level of the mode register write signal MRWP that is finally output does not change. . Therefore, once mode register write signal MRWP is activated to a high level, this state is maintained for one clock cycle.
  • the mode register write signal MRWP is supplied to the mode register 14 shown in FIG. 1, and when it is activated, its set value, that is, the mode signal, is overwritten by the other parts of the command address signals CSR, CA0R to CA9R.
  • the mode register 14 includes a reset register 14R. If a flag is set in the reset register 14R by a mode register write operation, the mode register 14 outputs a reset signal RST.
  • the reset signal RST is a signal for resetting the semiconductor device 10, and when it is activated, a reset sequence is started.
  • the mode register 14 when the command register signals CSR, CA0R to CA9R are input so that the flag is set in the reset register 14R, that is, when the reset command is issued, the mode register 14 generates the reset signal RST. As a result, the semiconductor device 10 is reset.
  • the pulse width of the mode register write signal MRWP is ensured at least one clock cycle, a stable reset operation can be performed.
  • FIG. 3 is an operation waveform diagram of the command decode circuit 34 shown in FIG. 2, and shows the operation when the mode register write command is issued twice in succession.
  • the pulse width of the mode register write signal MRWP is expanded to 2 clock cycles.
  • a mode register write signal MRWP with a width of 1 clock cycle is generated, and the two pulses are connected to form a pulse with a width of 2 clock cycles. Is.
  • the mode register write signal MRWP generated internally is one pulse, so the write operation to the mode register 14 is performed once. It becomes. Therefore, the reset operation can be correctly executed even if the reset command is issued twice in succession.
  • issuing two consecutive commands means that the command is issued in synchronization with a certain rising edge of the external clock signal CK (the falling edge of the external clock signal / CK), and then the next rising edge of the external clock signal CK. This means that the same command is issued in synchronization with the edge (next falling edge of the external clock signal / CK).
  • the command address signal CSR is between the first command issuance and the second command issuance.
  • CA0R to CA9R may be temporarily changed, and these logic levels may be maintained in the meantime. Since there is one clock cycle between the first command issue and the second command issue, in the latter period, that is, in the period from the first command issue to the second command issue, the command address signal CSR, In general, the logic levels of CA0R to CA9R are maintained.
  • commands that are issued twice in succession are mainly reset commands.
  • the reset command may be continuously issued over a period longer than one clock cycle.
  • the latch circuit 60 has a reset function that is reset by the reset signal S.
  • the reset signal S is input to the NOR gate circuit 62.
  • the latch circuit 60 is reset.
  • the mode register write signal MRWP becomes low level.
  • the reset signal S is generated by a reset circuit unit 70 including OR gate circuits 71 and 72, an inverter circuit 73, and a NOR gate circuit 74.
  • the reset circuit unit 70 activates the reset signal S to a high level when the clock enable signal PCKEL or the power-on signal PONA is activated.
  • the clock enable signal PCKEL and the power-on signal PONA are signals that become high level when the power is turned on. Therefore, when power is supplied to semiconductor device 10, mode register write signal MRWP is reliably set to the low level.
  • the reset signal S is activated to high level when the reset signal RST becomes high level. This is intended to reset the latch circuit 60 in principle when the reset signal RST is activated to a high level, but prohibits resetting of the latch circuit 60 when the mode register write signal MRWP is at a high level. . Thereby, even if the reset command is issued twice in succession, the pulse of the mode register write signal MRWP is not interrupted.
  • FIG. 4 is a circuit diagram showing a part of a command decode circuit 34 based on a prototype that the inventor has considered in the process leading to the invention.
  • the latch circuit 60 is omitted, and a NAND gate circuit 80 for receiving the output signal of the latch circuit 50 and the internal clock signal PCLKAF is provided instead.
  • the mode register write signal MRW when the mode register write signal MRW is latched in the latch circuit 50 in synchronization with the rising edge of the internal clock signal PCLKAF, the mode register write signal MRWa that is the output signal of the NAND gate circuit 80 is converted into the internal clock signal PCLKAF. Is activated to a low level during a period in which is at a high level.
  • the mode register write signal MRWa is input to the pulse width expanding circuit 90, and the pulse width is expanded.
  • the output of the pulse width expanding circuit 90 is used as an inverted mode register write signal MRWPB.
  • FIG. 5 is an operation waveform diagram of the command decode circuit 34 shown in FIG. 4, and shows the operation when the mode register write command is issued twice consecutively.
  • the mode register write signal MRWPB is also activated twice in succession. End up. This is because the mode register write signal MRWa is returned to high level by the NAND gate circuit 80 when the internal clock signal PCLKAF becomes low level. For this reason, if the reset command is issued twice in succession, the start of the reset sequence is instructed again during the execution of the reset sequence, and the internal circuit may be in an indefinite state.
  • circuit shown in FIG. 4 can be used for other circuit parts in the command decode circuit 34, for example, a circuit part related to a read command and a write command. This is because these commands are not issued twice in succession.

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Abstract

【課題】同じコマンドが２回連続して発行された場合であっても正常な動作を行う。 【解決手段】外部コマンド信号ＣＭＤをデコードすることによってモードレジスタライト信号ＭＲＷを生成するデコード回路４０と、クロック信号ＰＣＬＫＡＦに同期してモードレジスタライト信号ＭＲＷをラッチし、モードレジスタライト信号ＭＲＷＰとして出力するラッチ回路５０，６０と、モードレジスタライト信号ＭＲＷＰに基づいてモード信号の書き換えが許可されるモードレジスタ１４とを備える。ラッチ回路５０，６０は、モードレジスタライト信号ＭＲＷＰの状態をクロック信号ＰＣＬＫＡＦの１クロックサイクルの期間保持する。これにより、リセットコマンドが２回連続で入力された場合であっても、当該半導体装置の内部では１回しかリセット動作が起動されない。このため、半導体装置の内部が不定状態となることはない。

Description

半導体装置
　本発明は半導体装置に関し、特に、モード信号を格納するモードレジスタを備えた半導体装置に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置の多くは、モード信号を格納するモードレジスタを備えている。モード信号によって示される動作パラメータとしてはレイテンシやバースト長などが含まれ、これらのパラメータを変更する場合には、外部のコントロールデバイスから当該半導体装置に対してモードレジスタライトコマンドを発行する必要がある（特許文献１，２参照）。
　半導体装置によっては、モードレジスタにあるパラメータを設定することによって自身のリセットを行うものが存在する。したがって、このようなタイプの半導体装置をリセットする際には、コントロールデバイスからモードレジスタライトコマンドを発行するとともに、リセット動作を示すパラメータを入力すればよい。
特開２００８－２７５４７号公報 特開２００９－１５１９０３号公報
　上記のような半導体装置においては、モードレジスタにリセット動作を示すパラメータが書き込まれると、当該半導体装置の内部でリセットシーケンスが実行される。このため、リセットシーケンスの実行中に何らかのコマンドが入力されると、半導体装置の内部が不定状態となる可能性があった。例えば、モードレジスタライトコマンドとともにリセット動作を示すパラメータが２回連続で入力された場合、１回目のモードレジスタライトコマンドによってリセットシーケンスが実行されている途中で、２回目のモードレジスタライトコマンドによって再びリセットシーケンスの開始が指示されることになる。その結果、半導体装置を正しくリセットすることができない可能性があった。
　本発明の一側面による半導体装置は、外部コマンド信号をデコードすることによって第１の内部コマンド信号を生成するデコード回路と、クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期して前記第１の内部コマンド信号をラッチし、ラッチした前記第１の内部コマンドに基づいて第２の内部コマンド信号を出力するラッチ回路と、前記第２の内部コマンド信号に基づいてモード信号の書き換えが許可されるモードレジスタと、を備え、前記ラッチ回路は、前記第２の内部コマンド信号の状態を前記クロック信号の１クロックサイクルの期間保持することを特徴とする。
　本発明の他の側面による半導体装置は、搭載された半導体装置の動作モードを制御するための動作モードを記憶し、書換許可信号に基づきその動作モードの書き換えが許可されるモードレジスタと、コマンドをデコードして前記書換許可信号を出力するコマンドデコード回路と、を有する半導体装置であって、前記コマンドデコード回路は、前記コマンドをデコードしてデコード済信号を生成するデコード回路と、前記デコード済信号を受けて前記書換許可信号を出力するマスタースレーブ型ラッチ回路を備えることを特徴とする。
　本発明によれば、第２の内部コマンド信号（書換許可信号）の状態が１クロックサイクルの期間保持されるため、例えば、モードレジスタライトコマンドとともにリセット動作を示すパラメータが２回連続で入力された場合であっても、当該半導体装置の内部では１回しかリセット動作は起動されない。このため、半導体装置の内部が不定状態となることはない。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 コマンドデコード回路３４の一部を示す回路図である。 図２に示したコマンドデコード回路３４の動作波形図であり、モードレジスタライトコマンドが２回連続して発行された場合の動作を示している。 本発明者が発明に至る過程で考えたプロトタイプによるコマンドデコード回路３４の一部を示す回路図である。 図４に示したコマンドデコード回路３４の動作波形図であり、モードレジスタライトコマンドが２回連続して発行された場合の動作を示している。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
　本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
　図１に示すように、半導体装置１０には外部端子としてコマンドアドレス端子２１、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
　コマンドアドレス端子２１は、外部からコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒが入力される端子であり、これらのコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒはコマンドアドレス入力回路３１に供給される。コマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒの一部はアドレス信号ＡＤＤであり、他は外部コマンド信号ＣＭＤである。アドレス信号ＡＤＤはアドレスラッチ回路３２に供給され、外部コマンド信号ＣＭＤはコマンドデコード回路３４に供給される。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
　コマンドデコード回路３４は、コマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒの一部をデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタライト信号（書換許可信号）ＭＲＷＰなどがある。
　アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
　カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
　したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＰＣＬＫＡＦに同期して行われる。
　リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
　モードレジスタライト信号ＭＲＷＰは、コマンド信号ＣＭＤがモードレジスタライトコマンドを示している場合に活性化される信号である。したがって、モードレジスタライトコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
　クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＰＣＬＫＡＦを生成する。内部クロック信号ＰＣＬＫＡＦは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。コマンドデコード回路３４の動作については、内部クロック信号ＰＣＬＫＡＦに同期して行われる。
　電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
　図２は、コマンドデコード回路３４の一部を示す回路図である。
　図２に示すように、コマンドデコード回路３４は、コマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ３Ｒをデコードすることによりモードレジスタライト信号ＭＲＷを生成するデコード回路４０と、モードレジスタライト信号ＭＲＷをラッチするラッチ回路（フリップフロップ）５０，６０を備えている。ラッチ回路５０，６０は縦続接続されており、マスタースレーブ型ラッチ回路構成する。
　デコード回路４０は、ＮＯＲゲート回路４１，４２、インバータ回路４３及びＮＡＮＤゲート回路４４，４５からなり、等価的に５入力のＯＲゲート回路として機能する。つまり、デコード回路４０に供給される５ビットのコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ３Ｒが全てローレベルである場合、モードレジスタライト信号ＭＲＷはローレベルに活性化する。コマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ３Ｒが全てローレベルとなるのは、モードレジスタライトコマンドが発行された場合である。
　ラッチ回路５０は、循環接続された２つのインバータ回路５１，５２を有する。インバータ回路５１の入力ノードには、トランスファゲート５３を介してモードレジスタライト信号ＭＲＷが入力される。また、インバータ回路５２の出力ノードとインバータ回路５１の入力ノードとの間には、トランスファゲート５４が接続されている。トランスファゲート５３は内部クロック信号ＰＣＬＫＡＦがローレベルである場合に導通し、トランスファゲート５４は内部クロック信号ＰＣＬＫＡＦがハイレベルである場合に導通するため、当該ラッチ回路５０は、内部クロック信号ＰＣＬＫＡＦの立ち上がりエッジに同期してモードレジスタライト信号ＭＲＷをラッチする。
　ラッチ回路６０は、循環接続されたインバータ回路６１及びＮＯＲゲート回路６２を有する。インバータ回路６１の入力ノードは、トランスファゲート６３を介してインバータ回路５１の出力ノードに接続される。また、ＮＯＲゲート回路６２の出力ノードとインバータ回路６１の入力ノードとの間には、トランスファゲート６４が接続されている。トランスファゲート６３は内部クロック信号ＰＣＬＫＡＦがハイレベルである場合に導通し、トランスファゲート６４は内部クロック信号ＰＣＬＫＡＦがローレベルである場合に導通するため、当該ラッチ回路６０は、内部クロック信号ＰＣＬＫＡＦの立ち下がりエッジに同期してラッチ回路５０の出力信号をラッチする。ラッチ回路６０の出力信号はインバータ回路６５に供給され、モードレジスタライト信号ＭＲＷＰとして出力される。
　ここで、内部クロック信号ＰＣＬＫＡＦは、外部クロック信号ＣＫがハイレベル（外部クロック信号／ＣＫがローレベル）である場合にハイレベルを取り、外部クロック信号ＣＫがローレベル（外部クロック信号／ＣＫがハイレベル）である場合にローレベルを取る。
　かかる構成により、モードレジスタライトコマンドが発行されると、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号／ＣＫの立ち下がりエッジ）に同期してモードレジスタライト信号ＭＲＷＰがハイレベルに活性化し、この状態が外部クロック信号ＣＫの次の立ち上がりエッジ（外部クロック信号／ＣＫの次の立ち下がりエッジ）まで維持される。つまり、この間にコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ３Ｒが変化し、その結果、モードレジスタライト信号ＭＲＷの論理レベルが変化したとしても、最終的に出力されるモードレジスタライト信号ＭＲＷＰの論理レベルは変化しない。したがって、モードレジスタライト信号ＭＲＷＰが一旦ハイレベルに活性化すると、１クロックサイクルの期間はその状態が維持されることになる。
　モードレジスタライト信号ＭＲＷＰは、図１に示したモードレジスタ１４に供給され、これが活性化するとコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒの他の部分によってその設定値、つまりモード信号が上書きされる。図１に示すように、モードレジスタ１４にはリセット用レジスタ１４Ｒが含まれており、モードレジスタライト動作によってリセット用レジスタ１４Ｒにフラグを立てれば、モードレジスタ１４からはリセット信号ＲＳＴが出力される。リセット信号ＲＳＴは、当該半導体装置１０をリセットするための信号であり、これが活性化するとリセットシーケンスが開始される。
　したがって、モードレジスタライトコマンドを発行するとともに、リセット用レジスタ１４Ｒにフラグが立つようコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒを入力すれば、つまりリセットコマンドを発行すれば、モードレジスタ１４によってリセット信号ＲＳＴが生成され、当該半導体装置１０がリセットされることになる。そして、本実施形態においてはモードレジスタライト信号ＭＲＷＰのパルス幅が少なくとも１クロックサイクルは確保されることから、安定したリセット動作を行うことが可能となる。
　図３は、図２に示したコマンドデコード回路３４の動作波形図であり、モードレジスタライトコマンドが２回連続して発行された場合の動作を示している。
　図３に示すように、モードレジスタライトコマンドが２回連続して発行された場合、本実施形態においてはモードレジスタライト信号ＭＲＷＰのパルス幅が２クロックサイクルに拡大される。これは、１回目及び２回目のモードレジスタライトコマンドに応答してそれぞれ１クロックサイクル幅のモードレジスタライト信号ＭＲＷＰが生成され、この２つのパルスが繋がった結果、２クロックサイクル幅のパルスとなったものである。このように、モードレジスタライトコマンドが２回連続して発行された場合であっても、内部で生成されるモードレジスタライト信号ＭＲＷＰのパルスは１つとなるため、モードレジスタ１４に対する書き込み動作は１回となる。したがって、２回連続してリセットコマンドが発行されても正しくリセット動作を実行することが可能となる。
　尚、２回連続したコマンドの発行とは、外部クロック信号ＣＫのある立ち上がりエッジ（外部クロック信号／ＣＫのある立ち下がりエッジ）に同期してコマンドを発行した後、外部クロック信号ＣＫの次の立ち上がりエッジ（外部クロック信号／ＣＫの次の立ち下がりエッジ）に同期して同じコマンドを発行することを意味する。１回目のコマンド発行と２回目のコマンド発行との間におけるコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒの論理レベルについては問わず、１回目のコマンド発行と２回目のコマンド発行との間においてコマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒの論理レベルが一時的に変化しても構わないし、その間においてこれらの論理レベルが維持されていても構わない。１回目のコマンド発行と２回目のコマンド発行との間は１クロックサイクルであるため、通常は後者、つまり、１回目のコマンド発行から２回目のコマンド発行までの期間においては、コマンドアドレス信号ＣＳＲ，ＣＡ０Ｒ～ＣＡ９Ｒの論理レベルが維持されることが一般的である。
　２回連続してコマンドを発行するのは、より確実にリセット動作を行うためである。したがって、２回連続して発行するコマンドは主にリセットコマンドである。リセットコマンドを２回連続して発行する場合、リセットコマンドを１クロックサイクルよりも長い期間に亘って連続的に発行し続ければよい。
　図２に戻って、ラッチ回路６０はリセット信号Ｓによってリセットされるリセット機能を有している。リセット信号ＳはＮＯＲゲート回路６２に入力され、これがハイレベルに活性化するとラッチ回路６０がリセットされる。これにより、モードレジスタライト信号ＭＲＷＰはローレベルとなる。
　図２に示すように、リセット信号ＳはＯＲゲート回路７１，７２、インバータ回路７３及びＮＯＲゲート回路７４を含むリセット回路部７０によって生成される。リセット回路部７０は、クロックイネーブル信号ＰＣＫＥＬ又はパワーオン信号ＰＯＮＡが活性化した場合に、リセット信号Ｓをハイレベルに活性化させる。クロックイネーブル信号ＰＣＫＥＬ及びパワーオン信号ＰＯＮＡは、電源投入時においてハイレベルとなる信号である。したがって、半導体装置１０に対する電源投入時には、モードレジスタライト信号ＭＲＷＰが確実にローレベルとされる。
　また、遅延回路７５を通過したモードレジスタライト信号ＭＲＷＰＤがローレベルである期間において、リセット信号ＲＳＴがハイレベルになると、リセット信号Ｓはハイレベルに活性化する。これは、リセット信号ＲＳＴがハイレベルに活性化した場合、原則としてラッチ回路６０をリセットするももの、モードレジスタライト信号ＭＲＷＰがハイレベルである場合にはラッチ回路６０のリセットを禁止する主旨である。これにより、リセットコマンドが２回連続して発行された場合であっても、モードレジスタライト信号ＭＲＷＰのパルスが途切れることがない。
　図４は、本発明者が発明に至る過程で考えたプロトタイプによるコマンドデコード回路３４の一部を示す回路図である。
　図４に示すコマンドデコード回路３４は、ラッチ回路６０が削除され、その代わりにラッチ回路５０の出力信号と内部クロック信号ＰＣＬＫＡＦを受けるＮＡＮＤゲート回路８０が設けられている。かかる構成により、内部クロック信号ＰＣＬＫＡＦの立ち上がりエッジに同期してラッチ回路５０にモードレジスタライト信号ＭＲＷがラッチされると、ＮＡＮＤゲート回路８０の出力信号であるモードレジスタライト信号ＭＲＷａは、内部クロック信号ＰＣＬＫＡＦがハイレベルである期間においてローレベルに活性化する。モードレジスタライト信号ＭＲＷａはパルス幅拡大回路９０に入力され、そのパルス幅が拡大される。パルス幅拡大回路９０の出力は、反転したモードレジスタライト信号ＭＲＷＰＢとして用いられる。
　図５は、図４に示したコマンドデコード回路３４の動作波形図であり、モードレジスタライトコマンドが２回連続して発行された場合の動作を示している。
　図５に示すように、図４に示したコマンドデコード回路３４を用いた場合、モードレジスタライトコマンドが２回連続して発行されると、モードレジスタライト信号ＭＲＷＰＢも２回連続して活性化してしまう。これは、内部クロック信号ＰＣＬＫＡＦがローレベルになるとＮＡＮＤゲート回路８０によってモードレジスタライト信号ＭＲＷａがハイレベルに戻されるからである。このため、リセットコマンドを２回連続で発行すると、リセットシーケンスの実行中に再びリセットシーケンスの開始が指示されることになり、内部回路が不定状態となるおそれがある。
　これに対し、図２に示したコマンドデコード回路３４を用いればこのような問題は発生せず、正しくリセット動作を実行することが可能となる。
　尚、図４に示した回路は、コマンドデコード回路３４内の他の回路部分、例えば、リードコマンドやライトコマンドに関連する回路部分に用いることは可能である。これらのコマンドは、２回連続で発行されることがないからである。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０　　　半導体装置
１１　　　メモリセルアレイ
１２　　　ロウデコーダ
１３　　　カラムデコーダ
１４　　　モードレジスタ
１４Ｒ　　リセット用レジスタ
１５　　　ＦＩＦＯ回路
１６　　　入出力回路
２１　　　コマンドアドレス端子
２３　　　クロック端子
２４　　　データ端子
２５　　　電源端子
３１　　　コマンドアドレス入力回路
３２　　　アドレスラッチ回路
３４　　　コマンドデコード回路
３５　　　リフレッシュ制御回路
３６　　　クロック入力回路
３７　　　タイミングジェネレータ
３８　　　内部電源発生回路
４０　　　デコード回路
４１，４２　　ＮＯＲゲート回路
４３　　　インバータ回路
４４，４５　　ＮＡＮＤゲート回路
５０，６０　　ラッチ回路
５１，５２，６１　　インバータ回路
５３，５４，６３，６４　　トランスファゲート
６２　　　ＮＯＲゲート回路
６５　　　インバータ回路
７０　　　リセット回路部
７１，７２　　ＯＲゲート回路
７３　　　インバータ回路
７４　　　ＮＯＲゲート回路
７５　　　遅延回路
８０　　　ＮＡＮＤゲート回路
９０　　　パルス幅拡大回路
ＭＲＷ，ＭＲＷＰ　　モードレジスタライト信号
ＰＣＬＫＡＦ　　内部クロック信号
ＲＳＴ　　リセット信号

Claims (7)

  1. 　外部コマンド信号をデコードすることによって第１の内部コマンド信号を生成するデコード回路と、
    　クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期して前記第１の内部コマンド信号をラッチし、ラッチした前記第１の内部コマンドに基づいて第２の内部コマンド信号を出力するラッチ回路と、
    　前記第２の内部コマンド信号に基づいてモード信号の書き換えが許可されるモードレジスタと、を備え、
    　前記ラッチ回路は、前記第２の内部コマンド信号の状態を前記クロック信号の１クロックサイクルの期間保持することを特徴とする半導体装置。
  2. 　前記デコード回路は、前記外部コマンドがモードレジスタライトコマンドを示している場合に前記第１の内部コマンドを活性化させ、
    　前記ラッチ回路は、活性状態である前記第１の内部コマンド信号をラッチした場合に、前記第２の内部コマンド信号を活性化させ、
    　前記モードレジスタに保持された前記モード信号は、前記第２の内部コマンド信号が活性状態である場合に書き換えられることを特徴とする請求項１に記載の半導体装置。
  3. 　前記モードレジスタは、前記モード信号が所定の値を示したことに応答して該半導体装置をリセットするリセット信号を出力することを特徴とする請求項２に記載の半導体装置。
  4. 　前記ラッチ回路は、前記第２の内部コマンド信号が非活性状態である期間において前記リセット信号が活性化したことに応答してリセットされることを特徴とする請求項３に記載の半導体装置。
  5. 　前記モードレジスタライトコマンドは、前記１クロックサイクルよりも長い期間に亘って連続的に発行されることを特徴とする請求項３に記載の半導体装置。
  6. 　搭載された半導体装置の動作モードを制御するための動作モードを記憶し、書換許可信号に基づきその動作モードの書き換えが許可されるモードレジスタと、
    　コマンドをデコードして前記書換許可信号を出力するコマンドデコード回路と、を有する半導体装置であって、
    　前記コマンドデコード回路は、前記コマンドをデコードしてデコード済信号を生成するデコード回路と、前記デコード済信号を受けて前記書換許可信号を出力するマスタースレーブ型ラッチ回路を備えることを特徴とする半導体装置。
  7. 　前記マスタースレーブ型ラッチ回路は、前記デコード済信号をクロック信号が第１の論理のときラッチする第１のフリップフロップと、前記第１のフリップフロップの出力を前記クロック信号の前記第１の論理と異なる第２の論理のときにラッチする第２のフリップフロップとを有することを特徴とする請求項６記載の半導体装置。
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