JP4920326B2 - 半導体メモリ素子 - Google Patents

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Description

本発明は、半導体設計技術に関し、特に、電力消費の低い内部アドレス生成装置に関する。
通常の半導体メモリ素子では、アクティブコマンドが印加された後、アクティブコマンドに対応する内部動作が完了してから、読み出しコマンド又は書き込みコマンドの印加が可能となる。以下、アクティブコマンドの印加から読み出しコマンド又は書き込みコマンドの印加までかかる遅延をtRCDと称することにする。一方、読み出しコマンド又は書き込みコマンドの印加の際、共に印加されるアドレスもtRCDの後に印加できる。
しかしながら、DDR2 SDRAMをはじめ、最近の半導体メモリ素子では、tRCD以前にもユーザの設定によって、望みの時点から読み出しコマンド又は書き込みコマンドを印加することが可能である。これは、tRCDが経過する前に印加されたコマンドを内部的に保留した後、tRCDを充足する時点において読み出しコマンド又は書き込みコマンドに対応する内部コマンドを生成することによって可能となる。このように、読み出しコマンド又は書き込みコマンドの印加から内部コマンドの生成までかかる遅延をアディティブレイテンシーALと称する。また、読み出しコマンド又は書き込みコマンドと共に印加されるアドレスの場合にも、アディティブレイテンシーに該当する時間の間に保留されてから内部アドレスが生成される。
例えば、DDR2の場合、まず読み出し動作のための読み出しコマンド及びアドレスが入力された後、アディティブレイテンシーALの後に内部読み出しコマンド及び内部読み出しアドレスが生成される。内部読み出しコマンド及び内部読み出しアドレスが生成されてから一定時間が経過した後、有効なデータに対する読み出し動作が行われ始め、前記一定時間をCASレイテンシーCLと称する。すなわち、DDR2では、読み出しコマンド及びアドレスが入力されてからアディティブレイテンシーAL及びCASレイテンシーCLが経過した後、有効なデータに対する読み出し動作が行われ、前記アディティブレイテンシーAL及びCASレイテンシーCLを加算した値を読み出しレイテンシーRLと称する。また、書き込み動作の場合、DDR2は、書き込みコマンドが印加されてから読み出しレイテンシーRLより1クロックが小さな書き込みレイテンシーWL分経過した後、内部書き込みコマンド及び内部書き込みアドレスを生成し、有効データに対する書き込み動作を行う。すなわち、WL=AL+CL)−1である。
特開2000−260182
本発明は、上記の従来の技術の問題を解決するためになされたものであって、その目的は、電流消費の低い内部アドレス生成装置を提供することにある。
上記目的を達成すべく、次に示す内部アドレス生成装置及び半導体メモリ素子を提供する。すなわち、第一の発明としては、外部アドレスを、アディティブ駆動クロックに基づき、アディティブレイテンシーに対応する遅延時間以下の遅延を有する複数のAL遅延アドレスとして生成し、そのうち、設定されたアディティブレイテンシーに対応する信号を、アディティブアドレスとして出力するための読み出しアドレス生成手段と、前記アディティブアドレスを、CAS駆動クロックに基づき、CASレイテンシーに対応する遅延時間以下の遅延時間を有する複数のCL遅延アドレスとして生成し、そのうち、設定されたCASレイテンシーに対応する信号を書き込みアドレスとして出力するための書き込みアドレス生成手段と、前記アディティブレイテンシー及び書き込み駆動の際、アクティブになる書き込み区間信号に応答し、内部クロックを前記アディティブ駆動クロック又は前記CAS駆動クロックとして出力するための駆動クロック生成手段と、前記書き込み区間信号に応答し、前記アディティブアドレスと前記書き込みアドレスのうちいずれかを内部カラムアドレスとして出力する出力手段とを備える内部アドレス生成装置を提供する。
第二の発明としては、前記読み出しアドレス生成手段が、読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のAL遅延アドレスとして生成するためのALフリップフロップ部と、前記複数のAL遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するAL遅延アドレスを前記アディティブアドレスとして出力するためのAL選択部と
を備えたことを特徴とする内部アドレス生成装置を提供する。
第三の発明としては、前記ALフリップフロップ部が、直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、反クロック遅延させて負出力の前記AL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第1〜第NのALフリップフロップと、前記第NのALフリップフロップの前記正出力を前記アディティブ駆動クロックに同期させて出力するためのALラッチ部とを備え、前記第1のALフリップフロップが、前記入力ラッチ部の出力信号を入力として受信することを特徴とする内部アドレス生成装置を提供する。
第四の発明としては、前記第1〜第NのALフリップフロップが、前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、前記リセット信号が非アクティブになる場合、自身の入力信号を、前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、前記アディティブ駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
第五の発明としては、前記第1〜第NのALフリップフロップが、前記アディティブ駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、前記リセット信号のアクティブの際、前記負出力を第2の論理レベルにリセッし、非アクティブの際、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のAL遅延アドレスとして出力するための第1のラッチ素子と、前記アディティブ駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにリセッし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第六の発明としては、前記第1のラッチ素子が、前記リセット信号を反転させる第1のインバータと、前記第1のインバータの出力信号及び前記第1のトランスファーゲートの出力信号を入力とする第1のNANDゲートと、前記第1のNANDゲートの出力信号を入力とする第2のインバータとを備え、前記第1のNANDゲート及び第2のインバータが、クロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第七の発明としては、前記第2のラッチ素子が、前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第1のNORゲートと、前記第1のNORゲートの出力信号を入力とする第3のインバータとを備え、前記第1のNORゲートと第3のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第八の発明としては、前記駆動クロック生成手段が、前記第1のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのALクロック生成部と、前記書き込み区間信号のアクティブの際、前記内部クロックを前記CAS駆動クロックとして出力するためのCLクロック生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第九の発明としては、前記ALクロック生成部が、前記第1のアディティブレイテンシー情報信号を反転させる第4のインバータと、前記第4のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第1のANDゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第十の発明としては、前記CLクロック生成部が、前記書き込み区間信号を反転させる第5のインバータと、前記第5のインバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記CAS駆動クロックとして出力するための第2のANDゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第十一の発明としては、前記書き込みアドレス生成手段が、前記アディティブアドレスを、前記CAS駆動クロックに基づき、CASレイテンシー以下の遅延時間を有する前記複数のCL遅延アドレスとして生成するためのCLフリップフロップ部と、前記複数のCL遅延アドレスのうち、前記CASレイテンシーに対応する前記CL遅延アドレスのみを前記書き込みアドレスとして出力するためのCL選択部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第十二の発明としては、前記CLフリップフロップ部が、直列に接続され、前段の正出力を前記CAS駆動クロックに基づき、反クロック遅延させて負出力の前記CL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のCASレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第1〜第NのCLフリップフロップと、前記第NのCLフリップフロップの前記正出力を、前記CAS駆動クロックに同期させて出力するためのCLラッチ部とを備え、前記第1のCLフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする内部アドレス生成装置を提供する。
第十三の発明としては、前記第1〜第NのCLフリップフロップが、前記該当のCASレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、前記リセット信号が非アクティブになる場合に、自身の入力信号を前記CAS駆動クロックのエッジに同期させて前記負出力として出力し、前記CAS駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
第十四の発明としては、前記第1〜第NのCLフリップフロップが、前記CAS駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、前記リセット信号のアクティブの際、前記負出力を第2の論理レベルにリセッし、非アクティブの際、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のCL遅延アドレスとして出力するための第1のラッチ素子と、前記CAS駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにリセッし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第十五の発明としては、前記第1のラッチ素子が、前記リセット信号を反転させる第1のインバータと、前記第1のインバータの出力信号及び前記第1のトランスファーゲートの出力信号を入力とする第1のNANDゲートと、前記第1のNANDゲートの出力信号を入力とする第2のインバータとを備え、前記第1のNANDゲート及び第2のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第十六の発明としては、前記第2のラッチ素子が、前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第1のNORゲートと、前記第1のNORゲートの出力信号を入力とする第3のインバータとを備え、前記第1のNORゲート及び前記第3のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第十七の発明としては、前記駆動クロック生成手段が、前記第1のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのALクロック生成部と、前記書き込み区間信号のアクティブの際、前記内部クロックを前記CAS駆動クロックとして出力するためのCLクロック生成部と
を備えたことを特徴とする内部アドレス生成装置を提供する。
第十八の発明としては、前記読み出しアドレス生成手段が、読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、第1のアディティブレイテンシー情報信号の制御を受け、前記入力ラッチ部の出力信号を伝達するための入力制御部と、前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のAL遅延アドレスとして生成するためのALフリップフロップ部と、前記複数のAL遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するAL遅延アドレスを、前記アディティブアドレスとして出力するためのAL選択部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第十九の発明としては、前記ALフリップフロップ部が、直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、反クロック遅延させて負出力の前記AL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第1〜第NのALフリップフロップと、前記第NのALフリップフロップの前記正出力を、前記アディティブ駆動クロックに同期させて出力するためのALラッチ部とを備え、前記第1のALフリップフロップが、前記入力制御部の出力信号を入力として受信することを特徴とする内部アドレス生成装置を提供する。
第二十の発明としては、前記入力制御部が、前記入力ラッチ部の出力信号を反転させる第1のインバータと、前記第1のインバータの出力信号及び前記第1のアディティブレイテンシー情報信号を入力とする第1のNORゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十一の発明としては、前記第1〜第NのALフリップフロップが、前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、前記リセット信号が非アクティブになる場合、自身の入力信号を前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、前記アディティブ駆動クロックの次のエッジに同期させ、前記正出力を出力することを特徴とする内部アドレス生成装置を提供する。
第二十二の発明としては、前記第1〜第NのALフリップフロップが、前記アディティブ駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のAL遅延アドレスとして出力するための第1のラッチ素子と、前記アディティブ駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにリセッし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十三の発明としては、前記第2のラッチ素子が、前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第2のNORゲートと、前記第2のNORゲートの出力信号を入力とする第2のインバータとを備え、前記第2のNORゲート及び前記第2のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第二十四の発明としては、前記第1のラッチ素子が、前記第1のトランスファーゲートの出力信号を入力とする第3のインバータと、前記第3のインバータの出力信号を入力とする第4のインバータとを備え、前記第3のインバータ及び第4のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第二十五の発明としては、前記書き込みアドレス生成手段が、前記アディティブアドレスを、前記CAS駆動クロックに基づき、CASレイテンシー以下の遅延時間を有する前記複数のCL遅延アドレスとして生成するためのCLフリップフロップ部と、前記複数のCL遅延アドレスのうち、前記CASレイテンシーに対応する前記CL遅延アドレスのみを前記書き込みアドレスとして出力するためのCL選択部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十六の発明としては、前記CLフリップフロップ部が、直列に接続され、前段の正出力を前記CAS駆動クロックに基づき、反クロック遅延させて負出力の前記CL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のCASレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第1〜第NのCLフリップフロップと、前記第NのCLフリップフロップの前記正出力を前記CAS駆動クロックに同期させて出力するためのCLラッチ部とを備え、前記第1のCLフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする内部アドレス生成装置を提供する。
第二十七の発明としては、前記第1〜第NのCLフリップフロップが、前記該当のCASレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、前記リセット信号が非アクティブになる場合に、自身の入力信号を前記CAS駆動クロックのエッジに同期させて前記負出力として出力し、前記CAS駆動クロックの次のエッジに同期させて前記正出力を出力することを特徴とする内部アドレス生成装置を提供する。
第二十八の発明としては、前記第1〜第NのCLフリップフロップが、前記CAS駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のCL遅延アドレスとして出力するための第1のラッチ素子と、前記CAS駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにリセッし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十九の発明としては、前記第2のラッチ素子が、前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第2のNORゲートと、前記第2のNORゲートの出力信号を入力とする第2のインバータとを備え、前記第2のNORゲート及び前記第2のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第三十の発明としては、前記第1のラッチ素子が、前記第1のトランスファーゲートの出力信号を入力とする第3のインバータと、前記第3のインバータの出力信号を入力とする第4のインバータとを備え、前記第3のインバータ及び前記第4のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第三十一の発明としては、前記駆動クロック生成手段が、前記第1のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのALクロック生成部と、前記書き込み区間信号のアクティブの際、前記内部クロックを前記CAS駆動クロックとして出力するためのCLクロック生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第三十二の発明としては、前記ALクロック生成部が、前記第1のアディティブレイテンシー情報信号を反転させる第5のインバータと、前記第5のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第1のANDゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第三十三の発明としては、前記CLクロック生成部が、前記書き込み区間信号を反転させる第6インバータと、前記第6インバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記CAS駆動クロックとして出力するための第2のANDゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第三十四の発明としては、外部信号がアクティブになったときから、駆動クロックに基づき、設定されたレイテンシーに対応する遅延時間以下の遅延を有する複数の遅延信号として生成し、前記複数の遅延信号のうち、前記レイテンシーに対応する信号を内部信号として出力するための内部信号生成手段と、前記レイテンシーに応答し、内部クロックを前記駆動クロックとして出力するための駆動クロック生成手段とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十五の発明としては、前記内部信号生成手段が、前記外部信号を、前記駆動クロックに基づき、前記レイテンシー以下の遅延時間を有する前記複数の遅延信号を生成するためのフリップフロップ部と、前記複数の遅延信号のうち、前記レイテンシーに対応する前記遅延信号を前記内部信号として出力するための選択部とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十六の発明としては、前記内部信号生成手段が、前記外部信号を、前記駆動クロックに基づき、前記レイテンシー以下の遅延時間を有する前記複数の遅延信号を生成するためのフリップフロップ部と、前記複数の遅延信号のうち、前記レイテンシーに対応する前記遅延信号を前記内部信号として出力するための選択部とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十七の発明としては、前記第1〜第Nのフリップフロップが、前記該当のレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、前記リセット信号が非アクティブになる場合、自身の入力信号を前記駆動クロックのエッジに同期させて前記負出力として出力し、前記駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする半導体メモリ素子を提供する。
第三十八の発明としては、前記第1〜第Nのフリップフロップが、前記駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、前記リセット信号のアクティブの際、前記負出力を第2の論理レベルにリセッし、非アクティブの際、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第1のラッチ素子と、前記駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにリセッし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十九の発明としては、前記第1のラッチ素子が、前記リセット信号を反転させる第1のインバータと、前記第1のインバータの出力信号及び前記第1のトランスファーゲートの出力信号を入力とする第1のNANDゲートと、前記第1のNANDゲートの出力信号を入力とする第2のインバータとを備え、前記第1のNANDゲート及び第2のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
第四十の発明としては、前記第2のラッチ素子が、前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第1のNORゲートと、前記第1のNORゲートの出力信号を入力とする第3のインバータとを備え、前記第1のNORゲート及び前記第3のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
第四十一の発明としては、前記フリップフロップ部が、直列に接続され、前段の正出力を、前記駆動クロックに基づき、反クロック遅延させて負出力の前記遅延信号として出力し、1クロック遅延させて前記正出力として出力し、該当のレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第1〜第Nのフリップフロップと、前記第Nのフリップフロップの前記正出力を前記駆動クロックに同期させて出力するためのラッチ部とを備え、前記第1のフリップフロップが、前記外部信号を入力として受信することを特徴とする半導体メモリ素子を提供する。
第四十二の発明としては、前記第1〜第Nのフリップフロップが、前記駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第1のラッチ素子と、前記駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにリセッし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチして前記正出力として出力するための第2のラッチ素子とを備えたことを特徴とする半導体メモリ素子を提供する。
第四十三の発明としては、第2のラッチ素子が、前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第2のNORゲートと、前記第2のNORゲートの出力信号を入力とする第2のインバータとを備え、前記第2のNORゲート及び前記第2のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
第四十四の発明としては、前記第1のラッチ素子が、前記第1のトランスファーゲートの出力信号を入力とする第3のインバータと、前記第3のインバータの出力信号を入力とする第4のインバータとを備え、前記第3のインバータと前記第4のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
本発明によれば、アディティブレイテンシー及びCASレイテンシー情報を介して、不要な駆動を防止することによって、電流消費を低減することができる。
以下、本発明の最も好ましい実施の形態を、添付した図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る内部アドレス生成装置の内部回路図である。
同図に示すように、従来の技術に係る内部アドレス生成装置は、外部アドレスEXT_ADDRをアディティブ駆動クロックAL_CLKに同期させて遅延させた複数の信号のうち、アディティブレイテンシー情報信号ALに対応する信号を内部読み出しアドレスRD_IADDとして出力するための読み出しアドレス生成部20と、内部読み出しアドレスRD_IADDをCAS駆動クロックCL_CLKに同期させて遅延させた複数の信号のうち、CASレイテンシー情報信号CLに対応する信号を内部書き込みアドレスWT_IADDとして出力するための書き込みアドレス生成部30と、アディティブレイテンシー情報信号AL<0>及び書き込み区間信号WTSに応答し、内部クロックCLKをアディティブ駆動クロックAL_CLK又はCAS駆動クロックCL_CLKとして出力するための駆動クロック生成部10と、書き込み区間信号WTSに応答し、内部読み出しアドレスRD_IADD及び内部書き込みアドレスWT_IADDのうちのいずれかを内部カラムアドレスCAとして出力する出力部40とを備える。
駆動クロック生成部10は、アディティブレイテンシー情報信号AL<0>の非アクティブの際、内部クロックCLKをアディティブ駆動クロックAL_CLKとして出力するためのALクロック生成部12と、書き込み区間信号WTSのアクティブの際、内部クロックCLKをCAS駆動クロックCL_CLKとして出力するためのCLクロック生成部14とを備える。
読み出しアドレス生成部20は、読み出し書き込みフラグRDWTに応答し、外部アドレスEXT_ADDRを受信するためのラッチ部22と、ラッチ部22の出力信号を、アディティブ駆動クロックAL_CLKに基づき、遅延された複数のAL遅延アドレスB<1:N>を生成するためのフリップフロップ部24と、複数のAL遅延アドレスB<1:N>のうち、アディティブレイテンシー情報信号AL<1:N>に対応するAL遅延アドレスのみを内部読み出しアドレスRD_IADDとして出力するための第1の選択部26とを備える。前記読み出し書き込みフラグRDWTは、読み出しコマンドRD又は書き込みコマンドWTが入力されるとアクティブになる信号である。
そして、フリップフロップ部24は、直列に接続されて前段の出力信号をアディティブ駆動クロックAL_CLKに同期させてAL遅延アドレスとして出力し、第1の端は、ラッチ部22の出力信号を入力信号として受信する第1〜第Nのフリップフロップ24a、24b、24c、24d、24eと、第Nのフリップフロップ24eの出力信号を、アディティブ駆動クロックAL_CLKに基づき、反クロック遅延させてAL遅延アドレスB<1:N>として出力するためのラッチ部24fとを備える。
書き込みアドレス生成部30は、内部読み出しアドレスRD_IADDを、CAS駆動クロックCL_CLKに基づき、遅延させた複数のCL遅延アドレスを生成するためのフリップフロップ部32と、複数のCL遅延アドレスのうち、CASレイテンシー情報信号CL<2:N>に対応するCL遅延アドレスのみを内部書き込みアドレスWT_IADDとして出力するための第2の選択部34とを備える。
フリップフロップ部32は、直列に接続され、前段の出力信号をCAS駆動クロックCL_CLKに同期させてCL遅延アドレスとして出力し、第1の端は、内部読み出しアドレスRD_IADDを入力信号として受信する第1〜第Nのフリップフロップ32a、32b、32c、32d、32eと、第Nのフリップフロップ32eの出力信号を、CAS駆動クロックCL_CLKに基づき、反クロック遅延させてCL遅延アドレスとして出力するためのラッチ部32fとを備える。
出力部40は、書き込み区間信号WTSの非アクティブの際、内部読み出しアドレスRD_IADDを内部カラムアドレスCAとして、書き込み区間信号WTSのアクティブの際、内部書き込みアドレスWT_IADDを内部カラムアドレスCAとして選択して出力するブロックであって、第1及び第2の選択部26、34とは印加される信号のみが異なり、同じ回路的具現となる。
次に、各ブロックの内部回路図を詳説する。
図2Aは、図1に示されたALクロック生成部12の内部回路図である。
同図に示すように、ALクロック生成部12は、アディティブレイテンシー情報信号AL<0>を反転させるインバータI1と、インバータI1の出力信号及び内部クロックCLKを入力として、アディティブ駆動クロックAL_CLKとして出力するためのANDゲートAD1とを備える。
参考に、CLクロック生成部14は、アディティブレイテンシー情報信号AL<0>の代わりに書き込み区間信号WTSを、内部クロックCLKの代わりにアディティブ駆動クロックAL_CLKを受信するという点のみが異なり、同じ回路的具現となる。
図2Bは、図1に示されたラッチ部22の内部回路図であって、フリップフロップ部24、32内のラッチ部24f、32fと同じ回路的具現となるので、1つのみを例示として詳説する。
同図に示すように、ラッチ部22は、読み出し書き込みフラグRDWTが論理レベル「L」にアクティブになるとき、外部アドレスEXT_ADDRを伝達するためのトランスファーゲートTG1と、トランスファーゲートTG1の出力信号をラッチして出力するためのラッチ22aとを備える。
すなわち、読み出し書き込みフラグRDWTは、読み出しコマンド又は書き込みコマンドの印加の際にアクティブになり、ラッチ部22は、読み出し書き込みフラグRDWTがアクティブになるときに、外部アドレスEXT_ADDRを同期させて出力する。
図2Cは、図1に示された読み出しアドレス生成部20内の第1のフリップフロップ24aの内部回路図である。実際、読み出し及び書き込みアドレス生成部20、30内の第1〜第Nのフリップフロップは、同じ回路的具現であるので、読み出しアドレス生成部20内の第1のフリップフロップ24aを例に挙げて詳説する。
図2Cに示すように、第1のフリップフロップ24aは、アディティブ駆動クロックAL_CLKの論理レベル「L」に応答し、入力信号Dを伝達する第2のトランスファーゲートTG2と、第2のトランスファーゲートTG2の出力信号を反転及びラッチして負出力/Qとして出力するための第1のラッチ1と、アディティブ駆動クロックAL_CLKの論理レベル「H」に応答して負出力/Qを伝達するための第3のトランスファーゲートTG3と、第3のトランスファーゲートTG3の出力信号を反転及びラッチして正出力Qとして出力するための第2のラッチ2とを備える。
したがって、第1のフリップフロップ24aは、アディティブ駆動クロックAL_CLKの立ち下がりエッジに同期させて負出力/Qを出力して、立ち上がりエッジに同期させて正出力Qを出力する。
図2Dは、図1に示された第1の選択部26の内部回路図であって、第1及び第2の選択部26、34と、出力部40が同じ回路的具現であるので、第1の選択部26のみを例示として詳説する。
同図に示すように、第1の選択部26は、該当のアディティブレイテンシー情報信号AL<0:N>のアクティブの際、該当のフリップフロップの出力信号B<0>、B<1>、B<2>、B<3>〜B<N>を内部読み出しアドレスRD_IADDに伝達するための複数のトランスファーゲートTG4〜TG8を備える。例えば、第2のアディティブレイテンシー情報信号AL<1>が論理レベル「H」にアクティブになれば、第5のトランスファーゲートTG5は、第1のフリップフロップ24aの負出力/Qである第2の遅延信号B<1>を内部読み出しアドレスRD_IADDに伝達する。
以下では、図1〜図2Dに示された従来の技術に係る内部アドレス生成装置の動作を、図面を参照して詳説する。
図3は、読み出し動作の際の図1に示されたアドレス生成装置の動作タイミングチャートであって、一回のコマンド印加により出力されるデータの数を設定するバースト長BLが4に、アディティブレイテンシーALが4に、CASレイテンシーCLが2に設定された場合である。
まず、読み出しコマンドRD及びアドレスADDRが印加されれば、これを内部電圧レベル及び内部クロックCLKに同期させて外部読み出し信号EXT_RD及び外部アドレスEXT_ADDRとしてアクティブにする。
この時、アディティブレイテンシーが0でないので、駆動クロック生成部10が内部クロックCLKをアディティブ駆動クロックAL_CLKとして出力し、書き込み区間信号WTSは非アクティブになるので、CAS駆動クロックCL_CLKは出力されない。
また、ラッチ部22が読み出しコマンドRDによりアクティブになった読み出し書き込みフラグRDWTにアクティブされ、外部アドレスEXT_ADDRを受信すれば、フリップフロップ部24は、アディティブ駆動クロックAL_CLKに同期させて順次にアクティブになる複数のAL遅延アドレスB<0:N>を出力する。
次に、第1の選択部26は、複数のAL遅延クロックB<0:N>のうち、第5のアディティブレイテンシー情報信号AL<4>に対応する第5のAL遅延クロックB<4>を内部読み出しアドレスRD_IADDとして出力し、これは、出力部40を介して内部カラムアドレスCAとして出力される。
したがって、アディティブレイテンシーに対応する時点において内部カラムアドレスCAがアクティブになり、上述の過程を経て、外部読み出し信号EXT_RDもアディティブレイテンシーに対応する遅延時間後に内部読み出し信号IRDとしてアクティブになる。
また、読み出しレイテンシーAL+CLに対応する時点において、4ビットのデータDQが外部に出力される。
参考に、CAS駆動クロックCL_CLKがアクティブにならないため、書き込みアドレス生成部30内のフリップフロップ部32は、アクティブにならず、内部書き込みアドレスWT_IADDもアクティブにならない。
図4は、書き込み動作の際、図1に示されたアドレス生成装置の動作タイミングチャートであって、バースト長BLが4に、アディティブレイテンシーALが4に、CASレイテンシーCLが2に設定された場合である。
まず、書き込みコマンドWT及びアドレスADDRが印加されると、これを内部電圧レベル及び内部クロックCLKに同期させ、外部書き込み信号EXT_WT及び外部アドレスEXT_ADDRとしてアクティブにする。
この時、アディティブレイテンシーが0でないため、駆動クロック生成部10が内部クロックCLKをアディティブ駆動クロックAL_CLKとして出力し、書き込み区間信号WTSのアクティブ状態に応答してアディティブ駆動クロックAL_CLKをCAS駆動クロックCL_CLKとして出力する。
また、ラッチ部22が書き込みコマンドWTによりアクティブになった読み出し書き込みフラグRDWTにアクティブされ、外部アドレスEXT_ADDRを受信すれば、フリップフリップ部24は、これをアディティブ駆動クロックAL_CLKに同期させて順次にアクティブになる複数のAL遅延アドレスB<0:N>を出力する。
次に、第1の選択部26は、複数のAL遅延アドレスB<0:N>のうち、第5のアディティブレイテンシー情報信号AL<4>に対応する第5の遅延アドレスB<4>を内部読み出しアドレスRD_IADDとして出力する。
次に、書き込みアドレス生成部30内のフリップフロップ部32は、内部読み出しアドレスRD_IADDをCAS駆動クロックCL_CLKに同期させ、順次にアクティブになる複数のCL遅延アドレスとして出力し、これはCASレイテンシー情報信号CL<1:N>が印加される第2の選択部34により、複数のCL遅延アドレスのうち、第2のCASレイテンシー情報信号CL<2>に対応する1が内部書き込みアドレスWT_IADDとして出力される。
次に、出力部40は、書き込み区間信号WTSに応答し、内部書き込みアドレスWT_IADDを内部カラムアドレスCAとして出力する。
したがって、内部カラムアドレスCAは、書き込みレイテンシーAL+CL−1に対応する時間においてアクティブになり、上述の過程を経て、外部書き込み信号EXT_WTも書き込みレイテンシーに対応する遅延時間後に内部書き込み信号IWTとしてアクティブになる。
書き込みレイテンシーに対応する時点に4ビットのデータが印加される。
一方、上述の内部アドレス生成装置を利用する場合、不要なフリップフロップが駆動されるため、電流が消費されるという問題が発生する。詳説すれば、読み出し動作の際、設定されたアディティブレイテンシーに関係なく読み出しアドレス生成部内の第1〜第Nのフリップフロップが全て駆動され、書き込み駆動の際は、設定されたCASレイテンシーに関係なく読み出し及び書き込みアドレス生成部内の第1〜第Nのフリップフロップがさらに全て駆動される。
図5は、本発明の第1の実施形態に係るアドレス生成装置のブロック構成図である。
同図に示すように、本発明の第1の実施形態に係るアドレス生成装置は、外部アドレスEXT_ADDRを、アディティブ駆動クロックAL_CLKに基づき、アディティブレイテンシーに対応する遅延時間以下の遅延を有する複数のAL遅延アドレスとして生成し、そのうち、アディティブレイテンシー情報信号に対応する信号を内部読み出しアドレスRD_IADDとして出力するための読み出しアドレス生成部200と、内部読み出しアドレスRD_IADDを、CAS駆動クロックCL_CLKに基づき、CASレイテンシーに対応する遅延時間以下の遅延時間を有する複数のCL遅延アドレスとして生成し、そのうち、CASレイテンシー情報信号に対応する信号を内部書き込みアドレスWT_IADDとして出力するための書き込みアドレス生成部300と、アディティブレイテンシー情報信号AL<0>及び書き込み区間信号WTSに応答して、内部クロックCLKをアディティブ駆動クロックAL_CLK又はCAS駆動クロックCL_CLKとして出力するための駆動クロック生成部100と、書き込み区間信号WTSに応答し、内部読み出しアドレスRD_IADDと内部書き込みアドレスWT_IADDのうちのいずれかを内部カラムアドレスCAとして出力する出力部400とを備える。
そして、読み出しアドレス生成部200は、読み出し書き込みフラグRDWTに応答し、外部アドレスEXT_ADDRを受信するためのラッチ部220と、ラッチ部220の出力信号を、アディティブ駆動クロックAL_CLKに基づき、アディティブレイテンシー以下の遅延時間を有する複数のAL遅延アドレスとして生成するためのフリップフロップ部240と、複数のAL遅延アドレスのうち、アクティブになったアディティブレイテンシー情報信号AL<0:N>に対応するAL遅延アドレスを内部読み出しアドレスRD_IADDとして出力するための第1の選択部260とを備える。
フリップフロップ部240は、直列に接続され、前段の正出力を、アディティブ駆動クロックAL_CLKに基づき、反クロック遅延させて、負出力/QであるAL遅延アドレスとして出力し、1クロック遅延させて正出力Qとして出力し、該当のアディティブレイテンシー情報信号のアクティブの際、正出力及び負出力Q、/Qをリセットさせる第1〜第Nのフリップフロップ241、242、243、244、245と、第Nのフリップフロップ245の正出力Qをアディティブ駆動クロックAL_CLKに同期させて出力するためのラッチ部246とを備える。特に、第1のフリップフロップ241は、ラッチ部220の出力信号を入力として受信する。
書き込みアドレス生成部300は、内部読み出しアドレスRD_IADDを、CAS駆動クロックCL_CLKに基づき、CASレイテンシー以下の遅延時間を有する複数のCL遅延アドレスを生成するためのフリップフロップ部320と、複数のCL遅延アドレスのうち、CASレイテンシー情報信号CL0〜Nに対応するCL遅延アドレスのみを内部書き込みアドレスWT_IADDとして出力するための第2の選択部340とを備える。
フリップフロップ部320は、直列に接続され、前段の正出力を、CAS駆動クロックCL_CLKに基づき、反クロック遅延させて、負出力/QであるCL遅延アドレスとして出力し、1クロック遅延させて正出力Qとして出力し、CASレイテンシー情報信号のアクティブの際、正出力及び負出力Q、/Qをリセットさせる第1〜第Nのフリップフロップ321、322、323、324、325と、第Nのフリップフロップ325の正出力QをCAS駆動クロックCL_CLKに同期させて出力するためのラッチ部326とを備える。特に、第1のフリップフロップ321は、内部読み出しアドレスRD_IADDを入力として受信する。
駆動クロック生成部100は、アディティブレイテンシー情報信号AL<0>の非アクティブの際、内部クロックCLKをアディティブ駆動クロックAL_CLKとして出力するためのALクロック生成部120と、書き込み区間信号WTSのアクティブの際、内部クロックCLKをCAS駆動クロックCL_CLKとして出力するためのCLクロック生成部140とを備える。
図6は、図5の第1のフリップフロップ241の内部回路図であって、読み出し及び書き込みアドレス生成部200、300内の第1〜第Nのフリップフロップは同じ回路的具現であるため、第1のフリップフロップ241を例に挙げて説明する。
同図に示すように、第1のフリップフロップ241は、アディティブ駆動クロックAL_CLKの論理レベルLに応答し、ラッチ部220の出力信号Dを伝達する第1のトランスファーゲートTG9と、リセット信号RSTのアクティブの際、負出力/Qを論理レベルHにリセットし、非アクティブの際、第1のトランスファーゲートTG9の出力信号をラッチし、負出力/QであるAL遅延アドレスとして出力するための第1のラッチ241aと、アディティブ駆動クロックAL_CLKの論理レベルHに応答し、第1のラッチ241aの出力信号を伝達する第2のトランスファーゲートTG10と、リセット信号RSTのアクティブの際、正出力Qを論理レベルLにリセットし、非アクティブの際、第2のトランスファーゲートTG10の出力信号をラッチして正出力Qとして出力するための第2のラッチ241bとを備える。
そして、第1のラッチ241aは、リセット信号RSTを反転させるインバータI2と、インバータI2の出力信号及び第1のトランスファーゲートTG9の出力信号を入力とするNANDゲートND1と、NANDゲートND1の出力信号を入力とするインバータI3とがクロスカップルされて具現される。
そして、第2のラッチ241bは、リセット信号RST及び第2のトランスファーゲートTG10の出力信号を入力とするNORゲートNR1と、NORゲートNR1の出力信号を入力とするインバータI4とがクロスカップルされて具現される。
第1のフリップフロップ241の動作を簡略に説明すれば、第1のフリップフロップ241は、リセット信号RSTが論理レベルHにアクティブになれば、負出力/Qを論理レベルHに、正出力Qを論理レベルLにリセットさせる。そして、リセット信号RSTが非アクティブになる場合、入力信号Dをアディティブ駆動クロックAL_CLKの立ち下がりエッジに同期させて負出力/Qとして出力し、アディティブ駆動クロックAL_CLKの立ち上がりエッジに同期させて正出力Qとして出力する。
一方、リセット信号RSTがアクティブになれば、正出力Qが論理レベルLに非アクティブになるため、以後、第1のフリップフロップ241の正出力Qが印加される第2〜第Nのフリップフロップ242、243、244、245及びラッチ部246はオフして駆動されない。
図5及び図6に示す第1の実施形態に係る内部アドレス生成装置の動作を簡略に説明する。参考に、アディティブレイテンシーが3と設定された場合である。
まず、読み出しコマンド及びアドレスが印加されると、これを内部電圧レベル及び内部クロックCLKに同期させ、外部読み出し信号及び外部アドレスEXT_ADDRとしてアクティブにする。
この時、アディティブレイテンシーが0でないため、駆動クロック生成部100が内部クロックCLKをアディティブ駆動クロックAL_CLKとして出力し、書き込み区間信号WTSの非アクティブ状態に応答してCAS駆動クロックCL_CLKを非アクティブにする。
また、読み出しアドレス生成部200内のラッチ部220が読み出しコマンドによりアクティブになった読み出し書き込みフラグRDWTにアクティブされて、外部アドレスEXT_ADDRが印加されれば、第1のフリップフロップ241及び第2のフリップフロップ242のみが駆動され、外部アドレスEXT_ADDRをアディティブ駆動クロックAL_CLKに同期させて順次にアクティブになる第1〜第3のAL遅延アドレスを出力する。これは、設定されたアディティブレイテンシーに応じてアディティブレイテンシー情報信号AL<3>がアクティブになり、これを受信する第3のフリップフロップ243が正出力を非アクティブにするため、これを受信する第4〜第Nのフリップフロップ244、245がターンオフするからである。
次に、第1の選択部260は、複数のAL遅延クロックのうち、アクティブになったアディティブレイテンシー情報信号AL<3>に対応するいずれかを内部読み出しアドレスRD_IADDとして出力し、これは、非アクティブになった書き込み区間信号WTSを受信する出力部400を介して内部カラムアドレスCAとして出力される。
したがって、アディティブレイテンシーに対応する時点において、内部カラムアドレスがアクティブになり、上述の過程を経て、外部読み出し信号もアディティブレイテンシーに対応する遅延時間後に内部読み出し信号としてアクティブになる。
また、読み出しレイテンシーに対応する時点において、4ビットのデータが外部に出力される。
一方、書き込み駆動の際は、書き込みアドレス生成部内の該当のCASレイテンシー情報信号を受信するフリップフロップ及び該当のフリップフロップの出力信号を受信するフリップフロップの駆動がオフする。すなわち、書き込みアドレスを生成するのに不要なCLアドレスを生成するためのフリップフロップはオフする。
上述のように、本発明に係る内部アドレス生成装置は、アディティブレイテンシー情報信号に応じてリセットされるフリップフロップを備えることによって、不要な駆動による電流消費を防止する。すなわち、外部アドレスの印加から1クロック単位でアクティブになる複数の遅延アドレス生成の際、アディティブレイテンシーに対応する遅延アドレスを生成するのに用いられないフリップフロップは、アディティブレイテンシー情報信号によりターンオフさせる。したがって、従来のアディティブレイテンシーに対応されないアドレスを生成するフリップフロップにより消費される電流を低減することができる。
上述のような内部アドレス生成装置は、アドレスビット単位で備えられるため、電流の減少効果は、アディティブレイテンシーによりターンオフしたフリップフロップの数にアドレスビットの数を乗算した分利得を得ることができる。
図7は、本発明の第2の実施形態に係る内部アドレス生成装置のブロック構成図である。
同図に示すように、本発明の第2の実施形態に係る内部アドレス生成装置を図5に示された第1の実施形態の内部アドレス生成装置と比較すれば、読み出しアドレス生成部及び書き込みアドレス生成部内に備えられたフリップフロップの構成が互いに異なる。
各ブロックを詳説すれば、読み出しアドレス生成部500は、読み出し書き込みフラグRDWTに応答し、外部アドレスEXT_ADDRを受信するためのラッチ部520と、アディティブレイテンシー情報信号AL<0>の制御を受け、ラッチ部520の出力信号を伝達するための入力制御部540と、入力制御部540の出力信号を、アディティブ駆動クロックAL_CLKに基づき、アディティブレイテンシー以下の遅延時間を有する複数のAL遅延アドレスを生成するためのフリップフロップ部560と、複数のAL遅延アドレスのうちアクティブになったアディティブレイテンシー情報信号AL<0:N>に対応するAL遅延アドレスを内部読み出しアドレスRD_IADDとして出力するための第1の選択部580とを備える。
入力制御部540は、ラッチ部520の出力信号を反転させるインバータI5と、インバータI5の出力信号及びアディティブレイテンシー情報信号AL<0>を入力とするNORゲートNR2とを備える。
フリップフロップ部560は、直列に接続され、前段の正出力を、アディティブ駆動クロックAL_CLKに基づき、反クロック遅延させて負出力/QであるAL遅延アドレスとして出力し、1クロック遅延させて正出力Qとし、アディティブレイテンシー情報信号のアクティブの際、正出力Qをリセットさせるための第1〜第Nのフリップフロップ561、562、563、564、565と、第Nのフリップフロップ565の正出力Qをアディティブ駆動クロックAL_CLKに同期させてAL遅延アドレスとして出力するためのラッチ部566とを備える。特に、第1のフリップフロップ561は、入力制御部540の出力信号を入力として受信する。
図8は、図7に示す第1のフリップフロップ561の内部回路図であって、読み出し及び書き込みアドレス生成部500の第1〜第Nのフリップフロップは、同じ回路的具現であるため、第1のフリップフロップ561を例に挙げて説明する。
同図に示すように、第1のフリップフロップ561は、アディティブ駆動クロックAL_CLKの論理レベルLに応答し、入力制御部540の出力信号Aを伝達する第1のトランスファーゲートTG11と、第1のトランスファーゲートTG11の出力信号をラッチし、負出力/QであるAL遅延アドレスとして出力するための第1のラッチ561aと、アディティブ駆動クロックAL_CLKの論理レベルHに応答し、第1のラッチ561aの出力信号を伝達する第2のトランスファーゲートTG12と、リセット信号RSTのアクティブの際、正出力Qをリセットし、非アクティブの際、第2のトランスファーゲートTG12の出力信号をラッチして正出力Qとして出力するための第2のラッチ561bとを備える。
そして、第2のラッチ561bは、リセット信号RST及び第2のトランスファーゲートTG12の出力信号を入力とするNORゲートNR3と、NORゲートNR3の出力信号を入力とするインバータI6とがクロスカップルされて具現される。
第1のフリップフロップ561の動作を説明すれば、第1のフリップフロップ561は、リセット信号RSTが論理レベルHにアクティブになれば、正出力Qを論理レベルLにリセットさせる。そして、リセット信号RSTが非アクティブになる場合、入力信号Aをアディティブ駆動クロックAL_CLKの立ち下がりエッジに同期させて負出力/Qとして出力し、アディティブ駆動クロックAL_CLKの立ち上がりエッジに同期させて正出力Qとして出力する。
特に、該当のアディティブレイテンシー情報信号のアクティブの際、これをリセット信号として受信するフリップフロップがリセットされ、リセットされるフリップフロップの正出力を入力信号として受信する次のフリップフロップからラッチ部はターンオフする。具体的に、アディティブレイテンシー情報信号AL2がアクティブになれば、入力制御部540の出力信号を受信する第1のフリップフロップ561及び第2のフリップフロップ562が、それぞれアディティブ駆動クロックAL_CLKに同期された第1の及び第2の遅延信号を出力する。そして、第2のフリップフロップ562は、アディティブレイテンシー情報信号AL2に応答し、自身の正出力Qを論理レベルLにリセットさせるため、これを受信する第3のフリップフロップ563からラッチ部566はターンオフし、駆動しない。
一方、上述のような同じ具現を有するフリップフロップを備える書き込みアドレス生成部内のフリップフロップ部も、設定されたCASレイテンシーに対応する情報信号をリセット信号として受信するフリップフロップが自身の正出力をリセットさせ不要な電流消費を防止する。
上述の第2の実施形態に係る内部アドレス生成装置は、外部アドレスを各レイテンシーに対応する時間の間遅延させるための複数のフリップフロップにアディティブレイテンシー情報信号及びCASレイテンシー情報信号をリセット信号として印加するため、設定されたレイテンシー以下に対応する遅延時間を有するアドレスのみを生成する。したがって、従来の外部アドレスを遅延させて複数の遅延アドレスとして生成するのに消費される不要な電流を減少させることができる。
一方、上述の本発明では、外部アドレスを受信して設定されたレイテンシーに対応する時間の間遅延させて出力する内部アドレス生成装置を例に挙げたが、本発明はこれに制限されず、アドレスでない外部から印加されたコマンドをレイテンシーに応じて遅延させて内部信号として出力する場合にも適用でき、電流消費という同じ効果を得ることができる。
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の一実施形態に係るアドレス生成装置の内部回路図である。 図1に示されたALクロック生成部の内部回路図である。 図1に示された入力ラッチ部の内部回路図である。 図1に示された第1のフリップフロップの内部回路図である。 図1に示された第1の選択部の内部回路図である。 読み出し動作の際の図1に示されたアドレス生成装置の動作タイミングチャートである。 書き込み動作の際の図1に示されたアドレス生成装置の動作タイミングチャートである。 本発明の一実施形態に係るアドレス生成装置のブロック構成図である。 図5に示された第1のフリップフロップの内部回路図である。 本発明の一実施形態に係るアドレス生成装置のブロック構成図である。 図7に示された第1のフリップフロップの内部回路図である。
符号の説明
100 駆動クロック生成部
200 読み出しアドレス生成部
300 書き込みアドレス生成部
400 出力部

Claims (44)

  1. 外部アドレスを、アディティブ駆動クロックに基づき、アディティブレイテンシーに対応する遅延時間以下の遅延を有する複数のAL遅延アドレスとして生成し、そのうち、設定されたアディティブレイテンシーに対応する信号を、アディティブアドレスとして出力するための読み出しアドレス生成手段と、
    前記アディティブアドレスを、CAS駆動クロックに基づき、CASレイテンシーに対応する遅延時間以下の遅延時間を有する複数のCL遅延アドレスとして生成し、そのうち、設定されたCASレイテンシーに対応する信号を書き込みアドレスとして出力するための書き込みアドレス生成手段と、
    前記アディティブレイテンシー及び書き込み駆動の際、アクティブになる書き込み区間信号に応答し、内部クロックを前記アディティブ駆動クロック又は前記CAS駆動クロックとして出力するための駆動クロック生成手段と、
    前記書き込み区間信号に応答し、前記アディティブアドレスと前記書き込みアドレスのうちいずれかを内部カラムアドレスとして出力する出力手段と、
    を備えたことを特徴とする内部アドレス生成装置。
  2. 前記読み出しアドレス生成手段が、
    読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、
    前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のAL遅延アドレスとして生成するためのALフリップフロップ部と、
    前記複数のAL遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するAL遅延アドレスを前記アディティブアドレスとして出力するためのAL選択部と、
    を備えたことを特徴とする請求項1に記載の内部アドレス生成装置。
  3. 前記ALフリップフロップ部が、
    直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、半クロック遅延させて負出力の前記AL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第1〜第NのALフリップフロップと、
    前記第NのALフリップフロップの前記正出力を前記アディティブ駆動クロックに同期させて出力するためのALラッチ部と、を備え、
    前記第1のALフリップフロップが、前記入力ラッチ部の出力信号を入力として受信することを特徴とする請求項2に記載の内部アドレス生成装置。
  4. 前記第1〜第NのALフリップフロップが、
    前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合、自身の入力信号を、前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、
    前記アディティブ駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする請求項3に記載の内部アドレス生成装置。
  5. 前記第1〜第NのALフリップフロップが、
    前記アディティブ駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記負出力を第2の論理レベルにセットし、非アクティブの際、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のAL遅延アドレスとして出力するための第1のラッチ素子と、
    前記アディティブ駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにセットし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子と、
    を備えたことを特徴とする請求項4に記載の内部アドレス生成装置。
  6. 前記第1のラッチ素子が、
    前記リセット信号を反転させる第1のインバータと、
    前記第1のインバータの出力信号及び前記第1のトランスファーゲートの出力信号を入力とする第1のNANDゲートと、
    前記第1のNANDゲートの出力信号を入力とする第2のインバータと、を備え、
    前記第1のNANDゲート及び第2のインバータが、クロスカップルされて具現されることを特徴とする請求項5に記載の内部アドレス生成装置。
  7. 前記第2のラッチ素子が、
    前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第1のNORゲートと、
    前記第1のNORゲートの出力信号を入力とする第3のインバータと、を備え、
    前記第1のNORゲートと第3のインバータがクロスカップルされて具現されることを特徴とする請求項6に記載の内部アドレス生成装置。
  8. 前記駆動クロック生成手段が、
    前記第1のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのALクロック生成部と、
    前記書き込み区間信号のアクティブの際、前記内部クロックを前記CAS駆動クロックとして出力するためのCLクロック生成部と、
    を備えたことを特徴とする請求項7に記載の内部アドレス生成装置。
  9. 前記ALクロック生成部が、
    前記第1のアディティブレイテンシー情報信号を反転させる第4のインバータと、
    前記第4のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第1のANDゲートと、
    を備えたことを特徴とする請求項8に記載の内部アドレス生成装置。
  10. 前記CLクロック生成部が、
    前記書き込み区間信号を反転させる第5のインバータと、
    前記第5のインバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記CAS駆動クロックとして出力するための第2のANDゲートと、
    を備えたことを特徴とする請求項9に記載の内部アドレス生成装置。
  11. 前記書き込みアドレス生成手段が、
    前記アディティブアドレスを、前記CAS駆動クロックに基づき、CASレイテンシー以下の遅延時間を有する前記複数のCL遅延アドレスとして生成するためのCLフリップフロップ部と、
    前記複数のCL遅延アドレスのうち、前記CASレイテンシーに対応する前記CL遅延アドレスのみを前記書き込みアドレスとして出力するためのCL選択部と、
    を備えたことを特徴とする請求項1〜4のいずれか1項に記載の内部アドレス生成装置。
  12. 前記CLフリップフロップ部が、
    直列に接続され、前段の正出力を前記CAS駆動クロックに基づき、半クロック遅延させて負出力の前記CL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のCASレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第1〜第NのCLフリップフロップと、
    前記第NのCLフリップフロップの前記正出力を、前記CAS駆動クロックに同期させて出力するためのCLラッチ部と、を備え、
    前記第1のCLフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする請求項11に記載の内部アドレス生成装置。
  13. 前記第1〜第NのCLフリップフロップが、
    前記該当のCASレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合に、自身の入力信号を前記CAS駆動クロックのエッジに同期させて前記負出力として出力し、
    前記CAS駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする請求項12に記載の内部アドレス生成装置。
  14. 前記第1〜第NのCLフリップフロップが、
    前記CAS駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記負出力を第2の論理レベルにセットし、非アクティブの際、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のCL遅延アドレスとして出力するための第1のラッチ素子と、
    前記CAS駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにセットし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子と、
    を備えたことを特徴とする請求項13に記載の内部アドレス生成装置。
  15. 前記第1のラッチ素子が、
    前記リセット信号を反転させる第1のインバータと、
    前記第1のインバータの出力信号及び前記第1のトランスファーゲートの出力信号を入力とする第1のNANDゲートと、
    前記第1のNANDゲートの出力信号を入力とする第2のインバータと、を備え、
    前記第1のNANDゲート及び第2のインバータがクロスカップルされて具現されることを特徴とする請求項14に記載の内部アドレス生成装置。
  16. 前記第2のラッチ素子が、
    前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第1のNORゲートと、
    前記第1のNORゲートの出力信号を入力とする第3のインバータと、を備え、
    前記第1のNORゲート及び前記第3のインバータがクロスカップルされて具現されることを特徴とする請求項15に記載の内部アドレス生成装置。
  17. 前記駆動クロック生成手段が、
    前記第1のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのALクロック生成部と、
    前記書き込み区間信号のアクティブの際、前記内部クロックを前記CAS駆動クロックとして出力するためのCLクロック生成部と、
    を備えたことを特徴とする請求項16に記載の内部アドレス生成装置。
  18. 前記読み出しアドレス生成手段が、
    読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、
    第1のアディティブレイテンシー情報信号の制御を受け、前記入力ラッチ部の出力信号を伝達するための入力制御部と、
    前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のAL遅延アドレスとして生成するためのALフリップフロップ部と、
    前記複数のAL遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するAL遅延アドレスを、前記アディティブアドレスとして出力するためのAL選択部と、
    を備えたことを特徴とする請求項1に記載の内部アドレス生成装置。
  19. 前記ALフリップフロップ部が、
    直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、半クロック遅延させて負出力の前記AL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第1〜第NのALフリップフロップと、
    前記第NのALフリップフロップの前記正出力を、前記アディティブ駆動クロックに同期させて出力するためのALラッチ部と、を備え、
    前記第1のALフリップフロップが、前記入力制御部の出力信号を入力として受信することを特徴とする請求項18に記載の内部アドレス生成装置。
  20. 前記入力制御部が、
    前記入力ラッチ部の出力信号を反転させる第1のインバータと、
    前記第1のインバータの出力信号及び前記第1のアディティブレイテンシー情報信号を入力とする第1のNORゲートと、
    を備えたことを特徴とする請求項19に記載の内部アドレス生成装置。
  21. 前記第1〜第NのALフリップフロップが、
    前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合、自身の入力信号を前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、
    前記アディティブ駆動クロックの次のエッジに同期させ、前記正出力を出力することを特徴とする請求項20に記載の内部アドレス生成装置。
  22. 前記第1〜第NのALフリップフロップが、
    前記アディティブ駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、
    前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のAL遅延アドレスとして出力するための第1のラッチ素子と、
    前記アディティブ駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにセットし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子と、
    を備えたことを特徴とする請求項21に記載の内部アドレス生成装置。
  23. 前記第2のラッチ素子が、
    前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第2のNORゲートと、
    前記第2のNORゲートの出力信号を入力とする第2のインバータと、を備え、
    前記第2のNORゲート及び前記第2のインバータがクロスカップルされて具現されることを特徴とする請求項22に記載の内部アドレス生成装置。
  24. 前記第1のラッチ素子が、
    前記第1のトランスファーゲートの出力信号を入力とする第3のインバータと、
    前記第3のインバータの出力信号を入力とする第4のインバータと、を備え、
    前記第3のインバータ及び第4のインバータがクロスカップルされて具現されることを特徴とする請求項23に記載の内部アドレス生成装置。
  25. 前記書き込みアドレス生成手段が、
    前記アディティブアドレスを、前記CAS駆動クロックに基づき、CASレイテンシー以下の遅延時間を有する前記複数のCL遅延アドレスとして生成するためのCLフリップフロップ部と、
    前記複数のCL遅延アドレスのうち、前記CASレイテンシーに対応する前記CL遅延アドレスのみを前記書き込みアドレスとして出力するためのCL選択部と、
    を備えたことを特徴とする請求項18〜21のいずれか1項に記載の内部アドレス生成装置。
  26. 前記CLフリップフロップ部が、
    直列に接続され、前段の正出力を前記CAS駆動クロックに基づき、半クロック遅延させて負出力の前記CL遅延アドレスとして出力し、1クロック遅延させて前記正出力として出力し、該当のCASレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第1〜第NのCLフリップフロップと、
    前記第NのCLフリップフロップの前記正出力を前記CAS駆動クロックに同期させて出力するためのCLラッチ部と、を備え、
    前記第1のCLフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする請求項25に記載の内部アドレス生成装置。
  27. 前記第1〜第NのCLフリップフロップが、
    前記該当のCASレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合に、自身の入力信号を前記CAS駆動クロックのエッジに同期させて前記負出力として出力し、
    前記CAS駆動クロックの次のエッジに同期させて前記正出力を出力することを特徴とする請求項26に記載の内部アドレス生成装置。
  28. 前記第1〜第NのCLフリップフロップが、
    前記CAS駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、
    前記第1のトランスファーゲートの出力信号をラッチし、前記負出力のCL遅延アドレスとして出力するための第1のラッチ素子と、
    前記CAS駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにセットし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子と、
    を備えたことを特徴とする請求項27に記載の内部アドレス生成装置。
  29. 前記第2のラッチ素子が、
    前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第2のNORゲートと、
    前記第2のNORゲートの出力信号を入力とする第2のインバータと、を備え、
    前記第2のNORゲート及び前記第2のインバータがクロスカップルされて具現されることを特徴とする請求項28に記載の内部アドレス生成装置。
  30. 前記第1のラッチ素子が、
    前記第1のトランスファーゲートの出力信号を入力とする第3のインバータと、
    前記第3のインバータの出力信号を入力とする第4のインバータと、を備え、
    前記第3のインバータ及び前記第4のインバータがクロスカップルされて具現されることを特徴とする請求項29に記載の内部アドレス生成装置。
  31. 前記駆動クロック生成手段が、
    前記第1のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのALクロック生成部と、
    前記書き込み区間信号のアクティブの際、前記内部クロックを前記CAS駆動クロックとして出力するためのCLクロック生成部と、
    を備えたことを特徴とする請求項30に記載の内部アドレス生成装置。
  32. 前記ALクロック生成部が、
    前記第1のアディティブレイテンシー情報信号を反転させる第5のインバータと、
    前記第5のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第1のANDゲートと、
    を備えたことを特徴とする請求項31に記載の内部アドレス生成装置。
  33. 前記CLクロック生成部が、
    前記書き込み区間信号を反転させる第6インバータと、
    前記第6インバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記CAS駆動クロックとして出力するための第2のANDゲートと、
    を備えたことを特徴とする請求項32に記載の内部アドレス生成装置。
  34. 外部信号がアクティブになったときから、駆動クロックに基づき、設定されたレイテンシーに対応する遅延時間以下の遅延を有する複数の遅延信号として生成し、前記複数の遅延信号のうち、前記レイテンシーに対応する信号を内部信号として出力するための内部信号生成手段と、
    前記レイテンシーに応答し、内部クロックを前記駆動クロックとして出力するための駆動クロック生成手段と、
    を備えたことを特徴とする半導体メモリ素子。
  35. 前記内部信号生成手段が、
    前記外部信号を、前記駆動クロックに基づき、前記レイテンシー以下の遅延時間を有する前記複数の遅延信号を生成するためのフリップフロップ部と、
    前記複数の遅延信号のうち、前記レイテンシーに対応する前記遅延信号を前記内部信号として出力するための選択部と、
    を備えたことを特徴とする請求項34に記載の半導体メモリ素子。
  36. 前記フリップフロップ部が、
    直列に接続され、前段の正出力を前記駆動クロックに基づき、半クロック遅延させて負出力の前記遅延信号として出力し、1クロック遅延させて正出力として出力し、該当のレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第1〜第Nのフリップフロップと、
    前記第Nのフリップフロップの前記正出力を前記駆動クロックに同期させて出力するためのラッチ部と、を備え、
    前記第1のフリップフロップが、前記外部信号を入力として受信することを特徴とする請求項35に記載の半導体メモリ素子。
  37. 前記第1〜第Nのフリップフロップが、
    前記該当のレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合、自身の入力信号を前記駆動クロックのエッジに同期させて前記負出力として出力し、
    前記駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする請求項36に記載の半導体メモリ素子。
  38. 前記第1〜第Nのフリップフロップが、
    前記駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記負出力を第2の論理レベルにセットし、非アクティブの際、前記第1のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第1のラッチ素子と、
    前記駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにセットし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第2のラッチ素子と、
    を備えたことを特徴とする請求項37に記載の半導体メモリ素子。
  39. 前記第1のラッチ素子が、
    前記リセット信号を反転させる第1のインバータと、
    前記第1のインバータの出力信号及び前記第1のトランスファーゲートの出力信号を入力とする第1のNANDゲートと、
    前記第1のNANDゲートの出力信号を入力とする第2のインバータと、を備え、
    前記第1のNANDゲート及び第2のインバータがクロスカップルされて具現されることを特徴とする請求項38に記載の半導体メモリ素子。
  40. 前記第2のラッチ素子が、
    前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第1のNORゲートと、
    前記第1のNORゲートの出力信号を入力とする第3のインバータと、を備え、
    前記第1のNORゲート及び前記第3のインバータがクロスカップルされて具現されることを特徴とする請求項39に記載の半導体メモリ素子。
  41. 前記フリップフロップ部が、
    直列に接続され、前段の正出力を、前記駆動クロックに基づき、半クロック遅延させて負出力の前記遅延信号として出力し、1クロック遅延させて前記正出力として出力し、該当のレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第1〜第Nのフリップフロップと、
    前記第Nのフリップフロップの前記正出力を前記駆動クロックに同期させて出力するためのラッチ部と、を備え、
    前記第1のフリップフロップが、前記外部信号を入力として受信することを特徴とする請求項35又は36に記載の半導体メモリ素子。
  42. 前記第1〜第Nのフリップフロップが、
    前記駆動クロックの第1の論理レベルに応答し、前記自身の入力信号を伝達する第1のトランスファーゲートと、
    前記第1のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第1のラッチ素子と、
    前記駆動クロックの第2の論理レベルに応答し、前記第1のラッチ素子の出力信号を伝達する第2のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第1の論理レベルにセットし、非アクティブの際、前記第2のトランスファーゲートの出力信号をラッチして前記正出力として出力するための第2のラッチ素子と、
    を備えたことを特徴とする請求項41に記載の半導体メモリ素子。
  43. 第2のラッチ素子が、
    前記リセット信号及び前記第2のトランスファーゲートの出力信号を入力とする第2のNORゲートと、
    前記第2のNORゲートの出力信号を入力とする第2のインバータと、を備え、
    前記第2のNORゲート及び前記第2のインバータがクロスカップルされて具現されることを特徴とする請求項42に記載の半導体メモリ素子。
  44. 前記第1のラッチ素子が、
    前記第1のトランスファーゲートの出力信号を入力とする第3のインバータと、
    前記第3のインバータの出力信号を入力とする第4のインバータと、を備え、
    前記第3のインバータと前記第4のインバータがクロスカップルされて具現されることを特徴とする請求項43に記載の半導体メモリ素子。
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