JP4920326B2 - 半導体メモリ素子 - Google Patents

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Description

本発明は、半導体設計技術に関し、特に、電力消費の低い内部アドレス生成装置に関する。
通常の半導体メモリ素子では、アクティブコマンドが印加された後、アクティブコマンドに対応する内部動作が完了してから、読み出しコマンド又は書き込みコマンドの印加が可能となる。以下、アクティブコマンドの印加から読み出しコマンド又は書き込みコマンドの印加までかかる遅延をｔＲＣＤと称することにする。一方、読み出しコマンド又は書き込みコマンドの印加の際、共に印加されるアドレスもｔＲＣＤの後に印加できる。
しかしながら、ＤＤＲ２ ＳＤＲＡＭをはじめ、最近の半導体メモリ素子では、ｔＲＣＤ以前にもユーザの設定によって、望みの時点から読み出しコマンド又は書き込みコマンドを印加することが可能である。これは、ｔＲＣＤが経過する前に印加されたコマンドを内部的に保留した後、ｔＲＣＤを充足する時点において読み出しコマンド又は書き込みコマンドに対応する内部コマンドを生成することによって可能となる。このように、読み出しコマンド又は書き込みコマンドの印加から内部コマンドの生成までかかる遅延をアディティブレイテンシーＡＬと称する。また、読み出しコマンド又は書き込みコマンドと共に印加されるアドレスの場合にも、アディティブレイテンシーに該当する時間の間に保留されてから内部アドレスが生成される。
例えば、ＤＤＲ２の場合、まず読み出し動作のための読み出しコマンド及びアドレスが入力された後、アディティブレイテンシーＡＬの後に内部読み出しコマンド及び内部読み出しアドレスが生成される。内部読み出しコマンド及び内部読み出しアドレスが生成されてから一定時間が経過した後、有効なデータに対する読み出し動作が行われ始め、前記一定時間をＣＡＳレイテンシーＣＬと称する。すなわち、ＤＤＲ２では、読み出しコマンド及びアドレスが入力されてからアディティブレイテンシーＡＬ及びＣＡＳレイテンシーＣＬが経過した後、有効なデータに対する読み出し動作が行われ、前記アディティブレイテンシーＡＬ及びＣＡＳレイテンシーＣＬを加算した値を読み出しレイテンシーＲＬと称する。また、書き込み動作の場合、ＤＤＲ２は、書き込みコマンドが印加されてから読み出しレイテンシーＲＬより１クロックが小さな書き込みレイテンシーＷＬ分経過した後、内部書き込みコマンド及び内部書き込みアドレスを生成し、有効データに対する書き込み動作を行う。すなわち、ＷＬ＝ＡＬ＋ＣＬ）−１である。
特開２０００−２６０１８２
本発明は、上記の従来の技術の問題を解決するためになされたものであって、その目的は、電流消費の低い内部アドレス生成装置を提供することにある。
上記目的を達成すべく、次に示す内部アドレス生成装置及び半導体メモリ素子を提供する。すなわち、第一の発明としては、外部アドレスを、アディティブ駆動クロックに基づき、アディティブレイテンシーに対応する遅延時間以下の遅延を有する複数のＡＬ遅延アドレスとして生成し、そのうち、設定されたアディティブレイテンシーに対応する信号を、アディティブアドレスとして出力するための読み出しアドレス生成手段と、前記アディティブアドレスを、ＣＡＳ駆動クロックに基づき、ＣＡＳレイテンシーに対応する遅延時間以下の遅延時間を有する複数のＣＬ遅延アドレスとして生成し、そのうち、設定されたＣＡＳレイテンシーに対応する信号を書き込みアドレスとして出力するための書き込みアドレス生成手段と、前記アディティブレイテンシー及び書き込み駆動の際、アクティブになる書き込み区間信号に応答し、内部クロックを前記アディティブ駆動クロック又は前記ＣＡＳ駆動クロックとして出力するための駆動クロック生成手段と、前記書き込み区間信号に応答し、前記アディティブアドレスと前記書き込みアドレスのうちいずれかを内部カラムアドレスとして出力する出力手段とを備える内部アドレス生成装置を提供する。
第二の発明としては、前記読み出しアドレス生成手段が、読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のＡＬ遅延アドレスとして生成するためのＡＬフリップフロップ部と、前記複数のＡＬ遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するＡＬ遅延アドレスを前記アディティブアドレスとして出力するためのＡＬ選択部と
を備えたことを特徴とする内部アドレス生成装置を提供する。
第三の発明としては、前記ＡＬフリップフロップ部が、直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、反クロック遅延させて負出力の前記ＡＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第１〜第ＮのＡＬフリップフロップと、前記第ＮのＡＬフリップフロップの前記正出力を前記アディティブ駆動クロックに同期させて出力するためのＡＬラッチ部とを備え、前記第１のＡＬフリップフロップが、前記入力ラッチ部の出力信号を入力として受信することを特徴とする内部アドレス生成装置を提供する。
第四の発明としては、前記第１〜第ＮのＡＬフリップフロップが、前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、前記リセット信号が非アクティブになる場合、自身の入力信号を、前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、前記アディティブ駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
第五の発明としては、前記第１〜第ＮのＡＬフリップフロップが、前記アディティブ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、前記リセット信号のアクティブの際、前記負出力を第２の論理レベルにリセッし、非アクティブの際、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＡＬ遅延アドレスとして出力するための第１のラッチ素子と、前記アディティブ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにリセッし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第六の発明としては、前記第１のラッチ素子が、前記リセット信号を反転させる第１のインバータと、前記第１のインバータの出力信号及び前記第１のトランスファーゲートの出力信号を入力とする第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号を入力とする第２のインバータとを備え、前記第１のＮＡＮＤゲート及び第２のインバータが、クロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第七の発明としては、前記第２のラッチ素子が、前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第１のＮＯＲゲートと、前記第１のＮＯＲゲートの出力信号を入力とする第３のインバータとを備え、前記第１のＮＯＲゲートと第３のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第八の発明としては、前記駆動クロック生成手段が、前記第１のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのＡＬクロック生成部と、前記書き込み区間信号のアクティブの際、前記内部クロックを前記ＣＡＳ駆動クロックとして出力するためのＣＬクロック生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第九の発明としては、前記ＡＬクロック生成部が、前記第１のアディティブレイテンシー情報信号を反転させる第４のインバータと、前記第４のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第１のＡＮＤゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第十の発明としては、前記ＣＬクロック生成部が、前記書き込み区間信号を反転させる第５のインバータと、前記第５のインバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記ＣＡＳ駆動クロックとして出力するための第２のＡＮＤゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第十一の発明としては、前記書き込みアドレス生成手段が、前記アディティブアドレスを、前記ＣＡＳ駆動クロックに基づき、ＣＡＳレイテンシー以下の遅延時間を有する前記複数のＣＬ遅延アドレスとして生成するためのＣＬフリップフロップ部と、前記複数のＣＬ遅延アドレスのうち、前記ＣＡＳレイテンシーに対応する前記ＣＬ遅延アドレスのみを前記書き込みアドレスとして出力するためのＣＬ選択部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第十二の発明としては、前記ＣＬフリップフロップ部が、直列に接続され、前段の正出力を前記ＣＡＳ駆動クロックに基づき、反クロック遅延させて負出力の前記ＣＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のＣＡＳレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第１〜第ＮのＣＬフリップフロップと、前記第ＮのＣＬフリップフロップの前記正出力を、前記ＣＡＳ駆動クロックに同期させて出力するためのＣＬラッチ部とを備え、前記第１のＣＬフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする内部アドレス生成装置を提供する。
第十三の発明としては、前記第１〜第ＮのＣＬフリップフロップが、前記該当のＣＡＳレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、前記リセット信号が非アクティブになる場合に、自身の入力信号を前記ＣＡＳ駆動クロックのエッジに同期させて前記負出力として出力し、前記ＣＡＳ駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
第十四の発明としては、前記第１〜第ＮのＣＬフリップフロップが、前記ＣＡＳ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、前記リセット信号のアクティブの際、前記負出力を第２の論理レベルにリセッし、非アクティブの際、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＣＬ遅延アドレスとして出力するための第１のラッチ素子と、前記ＣＡＳ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにリセッし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第十五の発明としては、前記第１のラッチ素子が、前記リセット信号を反転させる第１のインバータと、前記第１のインバータの出力信号及び前記第１のトランスファーゲートの出力信号を入力とする第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号を入力とする第２のインバータとを備え、前記第１のＮＡＮＤゲート及び第２のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第十六の発明としては、前記第２のラッチ素子が、前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第１のＮＯＲゲートと、前記第１のＮＯＲゲートの出力信号を入力とする第３のインバータとを備え、前記第１のＮＯＲゲート及び前記第３のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第十七の発明としては、前記駆動クロック生成手段が、前記第１のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのＡＬクロック生成部と、前記書き込み区間信号のアクティブの際、前記内部クロックを前記ＣＡＳ駆動クロックとして出力するためのＣＬクロック生成部と
を備えたことを特徴とする内部アドレス生成装置を提供する。
第十八の発明としては、前記読み出しアドレス生成手段が、読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、第１のアディティブレイテンシー情報信号の制御を受け、前記入力ラッチ部の出力信号を伝達するための入力制御部と、前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のＡＬ遅延アドレスとして生成するためのＡＬフリップフロップ部と、前記複数のＡＬ遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するＡＬ遅延アドレスを、前記アディティブアドレスとして出力するためのＡＬ選択部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第十九の発明としては、前記ＡＬフリップフロップ部が、直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、反クロック遅延させて負出力の前記ＡＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第１〜第ＮのＡＬフリップフロップと、前記第ＮのＡＬフリップフロップの前記正出力を、前記アディティブ駆動クロックに同期させて出力するためのＡＬラッチ部とを備え、前記第１のＡＬフリップフロップが、前記入力制御部の出力信号を入力として受信することを特徴とする内部アドレス生成装置を提供する。
第二十の発明としては、前記入力制御部が、前記入力ラッチ部の出力信号を反転させる第１のインバータと、前記第１のインバータの出力信号及び前記第１のアディティブレイテンシー情報信号を入力とする第１のＮＯＲゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十一の発明としては、前記第１〜第ＮのＡＬフリップフロップが、前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、前記リセット信号が非アクティブになる場合、自身の入力信号を前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、前記アディティブ駆動クロックの次のエッジに同期させ、前記正出力を出力することを特徴とする内部アドレス生成装置を提供する。
第二十二の発明としては、前記第１〜第ＮのＡＬフリップフロップが、前記アディティブ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＡＬ遅延アドレスとして出力するための第１のラッチ素子と、前記アディティブ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにリセッし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十三の発明としては、前記第２のラッチ素子が、前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第２のＮＯＲゲートと、前記第２のＮＯＲゲートの出力信号を入力とする第２のインバータとを備え、前記第２のＮＯＲゲート及び前記第２のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第二十四の発明としては、前記第１のラッチ素子が、前記第１のトランスファーゲートの出力信号を入力とする第３のインバータと、前記第３のインバータの出力信号を入力とする第４のインバータとを備え、前記第３のインバータ及び第４のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第二十五の発明としては、前記書き込みアドレス生成手段が、前記アディティブアドレスを、前記ＣＡＳ駆動クロックに基づき、ＣＡＳレイテンシー以下の遅延時間を有する前記複数のＣＬ遅延アドレスとして生成するためのＣＬフリップフロップ部と、前記複数のＣＬ遅延アドレスのうち、前記ＣＡＳレイテンシーに対応する前記ＣＬ遅延アドレスのみを前記書き込みアドレスとして出力するためのＣＬ選択部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十六の発明としては、前記ＣＬフリップフロップ部が、直列に接続され、前段の正出力を前記ＣＡＳ駆動クロックに基づき、反クロック遅延させて負出力の前記ＣＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のＣＡＳレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第１〜第ＮのＣＬフリップフロップと、前記第ＮのＣＬフリップフロップの前記正出力を前記ＣＡＳ駆動クロックに同期させて出力するためのＣＬラッチ部とを備え、前記第１のＣＬフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする内部アドレス生成装置を提供する。
第二十七の発明としては、前記第１〜第ＮのＣＬフリップフロップが、前記該当のＣＡＳレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、前記リセット信号が非アクティブになる場合に、自身の入力信号を前記ＣＡＳ駆動クロックのエッジに同期させて前記負出力として出力し、前記ＣＡＳ駆動クロックの次のエッジに同期させて前記正出力を出力することを特徴とする内部アドレス生成装置を提供する。
第二十八の発明としては、前記第１〜第ＮのＣＬフリップフロップが、前記ＣＡＳ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＣＬ遅延アドレスとして出力するための第１のラッチ素子と、前記ＣＡＳ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにリセッし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
第二十九の発明としては、前記第２のラッチ素子が、前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第２のＮＯＲゲートと、前記第２のＮＯＲゲートの出力信号を入力とする第２のインバータとを備え、前記第２のＮＯＲゲート及び前記第２のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第三十の発明としては、前記第１のラッチ素子が、前記第１のトランスファーゲートの出力信号を入力とする第３のインバータと、前記第３のインバータの出力信号を入力とする第４のインバータとを備え、前記第３のインバータ及び前記第４のインバータがクロスカップルされて具現されることを特徴とする内部アドレス生成装置を提供する。
第三十一の発明としては、前記駆動クロック生成手段が、前記第１のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのＡＬクロック生成部と、前記書き込み区間信号のアクティブの際、前記内部クロックを前記ＣＡＳ駆動クロックとして出力するためのＣＬクロック生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
第三十二の発明としては、前記ＡＬクロック生成部が、前記第１のアディティブレイテンシー情報信号を反転させる第５のインバータと、前記第５のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第１のＡＮＤゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第三十三の発明としては、前記ＣＬクロック生成部が、前記書き込み区間信号を反転させる第６インバータと、前記第６インバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記ＣＡＳ駆動クロックとして出力するための第２のＡＮＤゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
第三十四の発明としては、外部信号がアクティブになったときから、駆動クロックに基づき、設定されたレイテンシーに対応する遅延時間以下の遅延を有する複数の遅延信号として生成し、前記複数の遅延信号のうち、前記レイテンシーに対応する信号を内部信号として出力するための内部信号生成手段と、前記レイテンシーに応答し、内部クロックを前記駆動クロックとして出力するための駆動クロック生成手段とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十五の発明としては、前記内部信号生成手段が、前記外部信号を、前記駆動クロックに基づき、前記レイテンシー以下の遅延時間を有する前記複数の遅延信号を生成するためのフリップフロップ部と、前記複数の遅延信号のうち、前記レイテンシーに対応する前記遅延信号を前記内部信号として出力するための選択部とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十六の発明としては、前記内部信号生成手段が、前記外部信号を、前記駆動クロックに基づき、前記レイテンシー以下の遅延時間を有する前記複数の遅延信号を生成するためのフリップフロップ部と、前記複数の遅延信号のうち、前記レイテンシーに対応する前記遅延信号を前記内部信号として出力するための選択部とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十七の発明としては、前記第１〜第Ｎのフリップフロップが、前記該当のレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、前記リセット信号が非アクティブになる場合、自身の入力信号を前記駆動クロックのエッジに同期させて前記負出力として出力し、前記駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする半導体メモリ素子を提供する。
第三十八の発明としては、前記第１〜第Ｎのフリップフロップが、前記駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、前記リセット信号のアクティブの際、前記負出力を第２の論理レベルにリセッし、非アクティブの際、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第１のラッチ素子と、前記駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにリセッし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子とを備えたことを特徴とする半導体メモリ素子を提供する。
第三十九の発明としては、前記第１のラッチ素子が、前記リセット信号を反転させる第１のインバータと、前記第１のインバータの出力信号及び前記第１のトランスファーゲートの出力信号を入力とする第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号を入力とする第２のインバータとを備え、前記第１のＮＡＮＤゲート及び第２のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
第四十の発明としては、前記第２のラッチ素子が、前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第１のＮＯＲゲートと、前記第１のＮＯＲゲートの出力信号を入力とする第３のインバータとを備え、前記第１のＮＯＲゲート及び前記第３のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
第四十一の発明としては、前記フリップフロップ部が、直列に接続され、前段の正出力を、前記駆動クロックに基づき、反クロック遅延させて負出力の前記遅延信号として出力し、１クロック遅延させて前記正出力として出力し、該当のレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第１〜第Ｎのフリップフロップと、前記第Ｎのフリップフロップの前記正出力を前記駆動クロックに同期させて出力するためのラッチ部とを備え、前記第１のフリップフロップが、前記外部信号を入力として受信することを特徴とする半導体メモリ素子を提供する。
第四十二の発明としては、前記第１〜第Ｎのフリップフロップが、前記駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第１のラッチ素子と、前記駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにリセッし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチして前記正出力として出力するための第２のラッチ素子とを備えたことを特徴とする半導体メモリ素子を提供する。
第四十三の発明としては、第２のラッチ素子が、前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第２のＮＯＲゲートと、前記第２のＮＯＲゲートの出力信号を入力とする第２のインバータとを備え、前記第２のＮＯＲゲート及び前記第２のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
第四十四の発明としては、前記第１のラッチ素子が、前記第１のトランスファーゲートの出力信号を入力とする第３のインバータと、前記第３のインバータの出力信号を入力とする第４のインバータとを備え、前記第３のインバータと前記第４のインバータがクロスカップルされて具現されることを特徴とする半導体メモリ素子を提供する。
本発明によれば、アディティブレイテンシー及びＣＡＳレイテンシー情報を介して、不要な駆動を防止することによって、電流消費を低減することができる。
以下、本発明の最も好ましい実施の形態を、添付した図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る内部アドレス生成装置の内部回路図である。
同図に示すように、従来の技術に係る内部アドレス生成装置は、外部アドレスＥＸＴ＿ＡＤＤＲをアディティブ駆動クロックＡＬ＿ＣＬＫに同期させて遅延させた複数の信号のうち、アディティブレイテンシー情報信号ＡＬに対応する信号を内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力するための読み出しアドレス生成部２０と、内部読み出しアドレスＲＤ＿ＩＡＤＤをＣＡＳ駆動クロックＣＬ＿ＣＬＫに同期させて遅延させた複数の信号のうち、ＣＡＳレイテンシー情報信号ＣＬに対応する信号を内部書き込みアドレスＷＴ＿ＩＡＤＤとして出力するための書き込みアドレス生成部３０と、アディティブレイテンシー情報信号ＡＬ<０>及び書き込み区間信号ＷＴＳに応答し、内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫ又はＣＡＳ駆動クロックＣＬ＿ＣＬＫとして出力するための駆動クロック生成部１０と、書き込み区間信号ＷＴＳに応答し、内部読み出しアドレスＲＤ＿ＩＡＤＤ及び内部書き込みアドレスＷＴ＿ＩＡＤＤのうちのいずれかを内部カラムアドレスＣＡとして出力する出力部４０とを備える。
駆動クロック生成部１０は、アディティブレイテンシー情報信号ＡＬ<０>の非アクティブの際、内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫとして出力するためのＡＬクロック生成部１２と、書き込み区間信号ＷＴＳのアクティブの際、内部クロックＣＬＫをＣＡＳ駆動クロックＣＬ＿ＣＬＫとして出力するためのＣＬクロック生成部１４とを備える。
読み出しアドレス生成部２０は、読み出し書き込みフラグＲＤＷＴに応答し、外部アドレスＥＸＴ＿ＡＤＤＲを受信するためのラッチ部２２と、ラッチ部２２の出力信号を、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、遅延された複数のＡＬ遅延アドレスＢ<１：Ｎ>を生成するためのフリップフロップ部２４と、複数のＡＬ遅延アドレスＢ<１：Ｎ>のうち、アディティブレイテンシー情報信号ＡＬ<１：Ｎ>に対応するＡＬ遅延アドレスのみを内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力するための第１の選択部２６とを備える。前記読み出し書き込みフラグＲＤＷＴは、読み出しコマンドＲＤ又は書き込みコマンドＷＴが入力されるとアクティブになる信号である。
そして、フリップフロップ部２４は、直列に接続されて前段の出力信号をアディティブ駆動クロックＡＬ＿ＣＬＫに同期させてＡＬ遅延アドレスとして出力し、第１の端は、ラッチ部２２の出力信号を入力信号として受信する第１〜第Ｎのフリップフロップ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅと、第Ｎのフリップフロップ２４ｅの出力信号を、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、反クロック遅延させてＡＬ遅延アドレスＢ<１：Ｎ>として出力するためのラッチ部２４ｆとを備える。
書き込みアドレス生成部３０は、内部読み出しアドレスＲＤ＿ＩＡＤＤを、ＣＡＳ駆動クロックＣＬ＿ＣＬＫに基づき、遅延させた複数のＣＬ遅延アドレスを生成するためのフリップフロップ部３２と、複数のＣＬ遅延アドレスのうち、ＣＡＳレイテンシー情報信号ＣＬ<２：Ｎ>に対応するＣＬ遅延アドレスのみを内部書き込みアドレスＷＴ＿ＩＡＤＤとして出力するための第２の選択部３４とを備える。
フリップフロップ部３２は、直列に接続され、前段の出力信号をＣＡＳ駆動クロックＣＬ＿ＣＬＫに同期させてＣＬ遅延アドレスとして出力し、第１の端は、内部読み出しアドレスＲＤ＿ＩＡＤＤを入力信号として受信する第１〜第Ｎのフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅと、第Ｎのフリップフロップ３２ｅの出力信号を、ＣＡＳ駆動クロックＣＬ＿ＣＬＫに基づき、反クロック遅延させてＣＬ遅延アドレスとして出力するためのラッチ部３２ｆとを備える。
出力部４０は、書き込み区間信号ＷＴＳの非アクティブの際、内部読み出しアドレスＲＤ＿ＩＡＤＤを内部カラムアドレスＣＡとして、書き込み区間信号ＷＴＳのアクティブの際、内部書き込みアドレスＷＴ＿ＩＡＤＤを内部カラムアドレスＣＡとして選択して出力するブロックであって、第１及び第２の選択部２６、３４とは印加される信号のみが異なり、同じ回路的具現となる。
次に、各ブロックの内部回路図を詳説する。
図２Ａは、図１に示されたＡＬクロック生成部１２の内部回路図である。
同図に示すように、ＡＬクロック生成部１２は、アディティブレイテンシー情報信号ＡＬ<０>を反転させるインバータＩ１と、インバータＩ１の出力信号及び内部クロックＣＬＫを入力として、アディティブ駆動クロックＡＬ＿ＣＬＫとして出力するためのＡＮＤゲートＡＤ１とを備える。
参考に、ＣＬクロック生成部１４は、アディティブレイテンシー情報信号ＡＬ<０>の代わりに書き込み区間信号ＷＴＳを、内部クロックＣＬＫの代わりにアディティブ駆動クロックＡＬ＿ＣＬＫを受信するという点のみが異なり、同じ回路的具現となる。
図２Ｂは、図１に示されたラッチ部２２の内部回路図であって、フリップフロップ部２４、３２内のラッチ部２４ｆ、３２ｆと同じ回路的具現となるので、１つのみを例示として詳説する。
同図に示すように、ラッチ部２２は、読み出し書き込みフラグＲＤＷＴが論理レベル「Ｌ」にアクティブになるとき、外部アドレスＥＸＴ＿ＡＤＤＲを伝達するためのトランスファーゲートＴＧ１と、トランスファーゲートＴＧ１の出力信号をラッチして出力するためのラッチ２２ａとを備える。
すなわち、読み出し書き込みフラグＲＤＷＴは、読み出しコマンド又は書き込みコマンドの印加の際にアクティブになり、ラッチ部２２は、読み出し書き込みフラグＲＤＷＴがアクティブになるときに、外部アドレスＥＸＴ＿ＡＤＤＲを同期させて出力する。
図２Ｃは、図１に示された読み出しアドレス生成部２０内の第１のフリップフロップ２４ａの内部回路図である。実際、読み出し及び書き込みアドレス生成部２０、３０内の第１〜第Ｎのフリップフロップは、同じ回路的具現であるので、読み出しアドレス生成部２０内の第１のフリップフロップ２４ａを例に挙げて詳説する。
図２Ｃに示すように、第１のフリップフロップ２４ａは、アディティブ駆動クロックＡＬ＿ＣＬＫの論理レベル「Ｌ」に応答し、入力信号Ｄを伝達する第２のトランスファーゲートＴＧ２と、第２のトランスファーゲートＴＧ２の出力信号を反転及びラッチして負出力／Ｑとして出力するための第１のラッチ１と、アディティブ駆動クロックＡＬ＿ＣＬＫの論理レベル「Ｈ」に応答して負出力／Ｑを伝達するための第３のトランスファーゲートＴＧ３と、第３のトランスファーゲートＴＧ３の出力信号を反転及びラッチして正出力Ｑとして出力するための第２のラッチ２とを備える。
したがって、第１のフリップフロップ２４ａは、アディティブ駆動クロックＡＬ＿ＣＬＫの立ち下がりエッジに同期させて負出力／Ｑを出力して、立ち上がりエッジに同期させて正出力Ｑを出力する。
図２Ｄは、図１に示された第１の選択部２６の内部回路図であって、第１及び第２の選択部２６、３４と、出力部４０が同じ回路的具現であるので、第１の選択部２６のみを例示として詳説する。
同図に示すように、第１の選択部２６は、該当のアディティブレイテンシー情報信号ＡＬ<０：Ｎ>のアクティブの際、該当のフリップフロップの出力信号Ｂ<０>、Ｂ<１>、Ｂ<２>、Ｂ<３>〜Ｂ<Ｎ>を内部読み出しアドレスＲＤ＿ＩＡＤＤに伝達するための複数のトランスファーゲートＴＧ４〜ＴＧ８を備える。例えば、第２のアディティブレイテンシー情報信号ＡＬ<１>が論理レベル「Ｈ」にアクティブになれば、第５のトランスファーゲートＴＧ５は、第１のフリップフロップ２４ａの負出力／Ｑである第２の遅延信号Ｂ<１>を内部読み出しアドレスＲＤ＿ＩＡＤＤに伝達する。
以下では、図１〜図２Ｄに示された従来の技術に係る内部アドレス生成装置の動作を、図面を参照して詳説する。
図３は、読み出し動作の際の図１に示されたアドレス生成装置の動作タイミングチャートであって、一回のコマンド印加により出力されるデータの数を設定するバースト長ＢＬが４に、アディティブレイテンシーＡＬが４に、ＣＡＳレイテンシーＣＬが２に設定された場合である。
まず、読み出しコマンドＲＤ及びアドレスＡＤＤＲが印加されれば、これを内部電圧レベル及び内部クロックＣＬＫに同期させて外部読み出し信号ＥＸＴ＿ＲＤ及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブにする。
この時、アディティブレイテンシーが０でないので、駆動クロック生成部１０が内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫとして出力し、書き込み区間信号ＷＴＳは非アクティブになるので、ＣＡＳ駆動クロックＣＬ＿ＣＬＫは出力されない。
また、ラッチ部２２が読み出しコマンドＲＤによりアクティブになった読み出し書き込みフラグＲＤＷＴにアクティブされ、外部アドレスＥＸＴ＿ＡＤＤＲを受信すれば、フリップフロップ部２４は、アディティブ駆動クロックＡＬ＿ＣＬＫに同期させて順次にアクティブになる複数のＡＬ遅延アドレスＢ<０：Ｎ>を出力する。
次に、第１の選択部２６は、複数のＡＬ遅延クロックＢ<０：Ｎ>のうち、第５のアディティブレイテンシー情報信号ＡＬ<４>に対応する第５のＡＬ遅延クロックＢ<４>を内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力し、これは、出力部４０を介して内部カラムアドレスＣＡとして出力される。
したがって、アディティブレイテンシーに対応する時点において内部カラムアドレスＣＡがアクティブになり、上述の過程を経て、外部読み出し信号ＥＸＴ＿ＲＤもアディティブレイテンシーに対応する遅延時間後に内部読み出し信号ＩＲＤとしてアクティブになる。
また、読み出しレイテンシーＡＬ＋ＣＬに対応する時点において、４ビットのデータＤＱが外部に出力される。
参考に、ＣＡＳ駆動クロックＣＬ＿ＣＬＫがアクティブにならないため、書き込みアドレス生成部３０内のフリップフロップ部３２は、アクティブにならず、内部書き込みアドレスＷＴ＿ＩＡＤＤもアクティブにならない。
図４は、書き込み動作の際、図１に示されたアドレス生成装置の動作タイミングチャートであって、バースト長ＢＬが４に、アディティブレイテンシーＡＬが４に、ＣＡＳレイテンシーＣＬが２に設定された場合である。
まず、書き込みコマンドＷＴ及びアドレスＡＤＤＲが印加されると、これを内部電圧レベル及び内部クロックＣＬＫに同期させ、外部書き込み信号ＥＸＴ＿ＷＴ及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブにする。
この時、アディティブレイテンシーが０でないため、駆動クロック生成部１０が内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫとして出力し、書き込み区間信号ＷＴＳのアクティブ状態に応答してアディティブ駆動クロックＡＬ＿ＣＬＫをＣＡＳ駆動クロックＣＬ＿ＣＬＫとして出力する。
また、ラッチ部２２が書き込みコマンドＷＴによりアクティブになった読み出し書き込みフラグＲＤＷＴにアクティブされ、外部アドレスＥＸＴ＿ＡＤＤＲを受信すれば、フリップフリップ部２４は、これをアディティブ駆動クロックＡＬ＿ＣＬＫに同期させて順次にアクティブになる複数のＡＬ遅延アドレスＢ<０：Ｎ>を出力する。
次に、第１の選択部２６は、複数のＡＬ遅延アドレスＢ<０：Ｎ>のうち、第５のアディティブレイテンシー情報信号ＡＬ<４>に対応する第５の遅延アドレスＢ<４>を内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力する。
次に、書き込みアドレス生成部３０内のフリップフロップ部３２は、内部読み出しアドレスＲＤ＿ＩＡＤＤをＣＡＳ駆動クロックＣＬ＿ＣＬＫに同期させ、順次にアクティブになる複数のＣＬ遅延アドレスとして出力し、これはＣＡＳレイテンシー情報信号ＣＬ<１：Ｎ>が印加される第２の選択部３４により、複数のＣＬ遅延アドレスのうち、第２のＣＡＳレイテンシー情報信号ＣＬ<２>に対応する１が内部書き込みアドレスＷＴ＿ＩＡＤＤとして出力される。
次に、出力部４０は、書き込み区間信号ＷＴＳに応答し、内部書き込みアドレスＷＴ＿ＩＡＤＤを内部カラムアドレスＣＡとして出力する。
したがって、内部カラムアドレスＣＡは、書き込みレイテンシーＡＬ＋ＣＬ−１に対応する時間においてアクティブになり、上述の過程を経て、外部書き込み信号ＥＸＴ＿ＷＴも書き込みレイテンシーに対応する遅延時間後に内部書き込み信号ＩＷＴとしてアクティブになる。
書き込みレイテンシーに対応する時点に４ビットのデータが印加される。
一方、上述の内部アドレス生成装置を利用する場合、不要なフリップフロップが駆動されるため、電流が消費されるという問題が発生する。詳説すれば、読み出し動作の際、設定されたアディティブレイテンシーに関係なく読み出しアドレス生成部内の第１〜第Ｎのフリップフロップが全て駆動され、書き込み駆動の際は、設定されたＣＡＳレイテンシーに関係なく読み出し及び書き込みアドレス生成部内の第１〜第Ｎのフリップフロップがさらに全て駆動される。
図５は、本発明の第１の実施形態に係るアドレス生成装置のブロック構成図である。
同図に示すように、本発明の第１の実施形態に係るアドレス生成装置は、外部アドレスＥＸＴ＿ＡＤＤＲを、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、アディティブレイテンシーに対応する遅延時間以下の遅延を有する複数のＡＬ遅延アドレスとして生成し、そのうち、アディティブレイテンシー情報信号に対応する信号を内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力するための読み出しアドレス生成部２００と、内部読み出しアドレスＲＤ＿ＩＡＤＤを、ＣＡＳ駆動クロックＣＬ＿ＣＬＫに基づき、ＣＡＳレイテンシーに対応する遅延時間以下の遅延時間を有する複数のＣＬ遅延アドレスとして生成し、そのうち、ＣＡＳレイテンシー情報信号に対応する信号を内部書き込みアドレスＷＴ＿ＩＡＤＤとして出力するための書き込みアドレス生成部３００と、アディティブレイテンシー情報信号ＡＬ<０>及び書き込み区間信号ＷＴＳに応答して、内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫ又はＣＡＳ駆動クロックＣＬ＿ＣＬＫとして出力するための駆動クロック生成部１００と、書き込み区間信号ＷＴＳに応答し、内部読み出しアドレスＲＤ＿ＩＡＤＤと内部書き込みアドレスＷＴ＿ＩＡＤＤのうちのいずれかを内部カラムアドレスＣＡとして出力する出力部４００とを備える。
そして、読み出しアドレス生成部２００は、読み出し書き込みフラグＲＤＷＴに応答し、外部アドレスＥＸＴ＿ＡＤＤＲを受信するためのラッチ部２２０と、ラッチ部２２０の出力信号を、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、アディティブレイテンシー以下の遅延時間を有する複数のＡＬ遅延アドレスとして生成するためのフリップフロップ部２４０と、複数のＡＬ遅延アドレスのうち、アクティブになったアディティブレイテンシー情報信号ＡＬ<０：Ｎ>に対応するＡＬ遅延アドレスを内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力するための第１の選択部２６０とを備える。
フリップフロップ部２４０は、直列に接続され、前段の正出力を、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、反クロック遅延させて、負出力／ＱであるＡＬ遅延アドレスとして出力し、１クロック遅延させて正出力Ｑとして出力し、該当のアディティブレイテンシー情報信号のアクティブの際、正出力及び負出力Ｑ、／Ｑをリセットさせる第１〜第Ｎのフリップフロップ２４１、２４２、２４３、２４４、２４５と、第Ｎのフリップフロップ２４５の正出力Ｑをアディティブ駆動クロックＡＬ＿ＣＬＫに同期させて出力するためのラッチ部２４６とを備える。特に、第１のフリップフロップ２４１は、ラッチ部２２０の出力信号を入力として受信する。
書き込みアドレス生成部３００は、内部読み出しアドレスＲＤ＿ＩＡＤＤを、ＣＡＳ駆動クロックＣＬ＿ＣＬＫに基づき、ＣＡＳレイテンシー以下の遅延時間を有する複数のＣＬ遅延アドレスを生成するためのフリップフロップ部３２０と、複数のＣＬ遅延アドレスのうち、ＣＡＳレイテンシー情報信号ＣＬ０〜Ｎに対応するＣＬ遅延アドレスのみを内部書き込みアドレスＷＴ＿ＩＡＤＤとして出力するための第２の選択部３４０とを備える。
フリップフロップ部３２０は、直列に接続され、前段の正出力を、ＣＡＳ駆動クロックＣＬ＿ＣＬＫに基づき、反クロック遅延させて、負出力／ＱであるＣＬ遅延アドレスとして出力し、１クロック遅延させて正出力Ｑとして出力し、ＣＡＳレイテンシー情報信号のアクティブの際、正出力及び負出力Ｑ、／Ｑをリセットさせる第１〜第Ｎのフリップフロップ３２１、３２２、３２３、３２４、３２５と、第Ｎのフリップフロップ３２５の正出力ＱをＣＡＳ駆動クロックＣＬ＿ＣＬＫに同期させて出力するためのラッチ部３２６とを備える。特に、第１のフリップフロップ３２１は、内部読み出しアドレスＲＤ＿ＩＡＤＤを入力として受信する。
駆動クロック生成部１００は、アディティブレイテンシー情報信号ＡＬ<０>の非アクティブの際、内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫとして出力するためのＡＬクロック生成部１２０と、書き込み区間信号ＷＴＳのアクティブの際、内部クロックＣＬＫをＣＡＳ駆動クロックＣＬ＿ＣＬＫとして出力するためのＣＬクロック生成部１４０とを備える。
図６は、図５の第１のフリップフロップ２４１の内部回路図であって、読み出し及び書き込みアドレス生成部２００、３００内の第１〜第Ｎのフリップフロップは同じ回路的具現であるため、第１のフリップフロップ２４１を例に挙げて説明する。
同図に示すように、第１のフリップフロップ２４１は、アディティブ駆動クロックＡＬ＿ＣＬＫの論理レベルＬに応答し、ラッチ部２２０の出力信号Ｄを伝達する第１のトランスファーゲートＴＧ９と、リセット信号ＲＳＴのアクティブの際、負出力／Ｑを論理レベルＨにリセットし、非アクティブの際、第１のトランスファーゲートＴＧ９の出力信号をラッチし、負出力／ＱであるＡＬ遅延アドレスとして出力するための第１のラッチ２４１ａと、アディティブ駆動クロックＡＬ＿ＣＬＫの論理レベルＨに応答し、第１のラッチ２４１ａの出力信号を伝達する第２のトランスファーゲートＴＧ１０と、リセット信号ＲＳＴのアクティブの際、正出力Ｑを論理レベルＬにリセットし、非アクティブの際、第２のトランスファーゲートＴＧ１０の出力信号をラッチして正出力Ｑとして出力するための第２のラッチ２４１ｂとを備える。
そして、第１のラッチ２４１ａは、リセット信号ＲＳＴを反転させるインバータＩ２と、インバータＩ２の出力信号及び第１のトランスファーゲートＴＧ９の出力信号を入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を入力とするインバータＩ３とがクロスカップルされて具現される。
そして、第２のラッチ２４１ｂは、リセット信号ＲＳＴ及び第２のトランスファーゲートＴＧ１０の出力信号を入力とするＮＯＲゲートＮＲ１と、ＮＯＲゲートＮＲ１の出力信号を入力とするインバータＩ４とがクロスカップルされて具現される。
第１のフリップフロップ２４１の動作を簡略に説明すれば、第１のフリップフロップ２４１は、リセット信号ＲＳＴが論理レベルＨにアクティブになれば、負出力／Ｑを論理レベルＨに、正出力Ｑを論理レベルＬにリセットさせる。そして、リセット信号ＲＳＴが非アクティブになる場合、入力信号Ｄをアディティブ駆動クロックＡＬ＿ＣＬＫの立ち下がりエッジに同期させて負出力／Ｑとして出力し、アディティブ駆動クロックＡＬ＿ＣＬＫの立ち上がりエッジに同期させて正出力Ｑとして出力する。
一方、リセット信号ＲＳＴがアクティブになれば、正出力Ｑが論理レベルＬに非アクティブになるため、以後、第１のフリップフロップ２４１の正出力Ｑが印加される第２〜第Ｎのフリップフロップ２４２、２４３、２４４、２４５及びラッチ部２４６はオフして駆動されない。
図５及び図６に示す第１の実施形態に係る内部アドレス生成装置の動作を簡略に説明する。参考に、アディティブレイテンシーが３と設定された場合である。
まず、読み出しコマンド及びアドレスが印加されると、これを内部電圧レベル及び内部クロックＣＬＫに同期させ、外部読み出し信号及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブにする。
この時、アディティブレイテンシーが０でないため、駆動クロック生成部１００が内部クロックＣＬＫをアディティブ駆動クロックＡＬ＿ＣＬＫとして出力し、書き込み区間信号ＷＴＳの非アクティブ状態に応答してＣＡＳ駆動クロックＣＬ＿ＣＬＫを非アクティブにする。
また、読み出しアドレス生成部２００内のラッチ部２２０が読み出しコマンドによりアクティブになった読み出し書き込みフラグＲＤＷＴにアクティブされて、外部アドレスＥＸＴ＿ＡＤＤＲが印加されれば、第１のフリップフロップ２４１及び第２のフリップフロップ２４２のみが駆動され、外部アドレスＥＸＴ＿ＡＤＤＲをアディティブ駆動クロックＡＬ＿ＣＬＫに同期させて順次にアクティブになる第１〜第３のＡＬ遅延アドレスを出力する。これは、設定されたアディティブレイテンシーに応じてアディティブレイテンシー情報信号ＡＬ<３>がアクティブになり、これを受信する第３のフリップフロップ２４３が正出力を非アクティブにするため、これを受信する第４〜第Ｎのフリップフロップ２４４、２４５がターンオフするからである。
次に、第１の選択部２６０は、複数のＡＬ遅延クロックのうち、アクティブになったアディティブレイテンシー情報信号ＡＬ<３>に対応するいずれかを内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力し、これは、非アクティブになった書き込み区間信号ＷＴＳを受信する出力部４００を介して内部カラムアドレスＣＡとして出力される。
したがって、アディティブレイテンシーに対応する時点において、内部カラムアドレスがアクティブになり、上述の過程を経て、外部読み出し信号もアディティブレイテンシーに対応する遅延時間後に内部読み出し信号としてアクティブになる。
また、読み出しレイテンシーに対応する時点において、４ビットのデータが外部に出力される。
一方、書き込み駆動の際は、書き込みアドレス生成部内の該当のＣＡＳレイテンシー情報信号を受信するフリップフロップ及び該当のフリップフロップの出力信号を受信するフリップフロップの駆動がオフする。すなわち、書き込みアドレスを生成するのに不要なＣＬアドレスを生成するためのフリップフロップはオフする。
上述のように、本発明に係る内部アドレス生成装置は、アディティブレイテンシー情報信号に応じてリセットされるフリップフロップを備えることによって、不要な駆動による電流消費を防止する。すなわち、外部アドレスの印加から１クロック単位でアクティブになる複数の遅延アドレス生成の際、アディティブレイテンシーに対応する遅延アドレスを生成するのに用いられないフリップフロップは、アディティブレイテンシー情報信号によりターンオフさせる。したがって、従来のアディティブレイテンシーに対応されないアドレスを生成するフリップフロップにより消費される電流を低減することができる。
上述のような内部アドレス生成装置は、アドレスビット単位で備えられるため、電流の減少効果は、アディティブレイテンシーによりターンオフしたフリップフロップの数にアドレスビットの数を乗算した分利得を得ることができる。
図７は、本発明の第２の実施形態に係る内部アドレス生成装置のブロック構成図である。
同図に示すように、本発明の第２の実施形態に係る内部アドレス生成装置を図５に示された第１の実施形態の内部アドレス生成装置と比較すれば、読み出しアドレス生成部及び書き込みアドレス生成部内に備えられたフリップフロップの構成が互いに異なる。
各ブロックを詳説すれば、読み出しアドレス生成部５００は、読み出し書き込みフラグＲＤＷＴに応答し、外部アドレスＥＸＴ＿ＡＤＤＲを受信するためのラッチ部５２０と、アディティブレイテンシー情報信号ＡＬ<０>の制御を受け、ラッチ部５２０の出力信号を伝達するための入力制御部５４０と、入力制御部５４０の出力信号を、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、アディティブレイテンシー以下の遅延時間を有する複数のＡＬ遅延アドレスを生成するためのフリップフロップ部５６０と、複数のＡＬ遅延アドレスのうちアクティブになったアディティブレイテンシー情報信号ＡＬ<０：Ｎ>に対応するＡＬ遅延アドレスを内部読み出しアドレスＲＤ＿ＩＡＤＤとして出力するための第１の選択部５８０とを備える。
入力制御部５４０は、ラッチ部５２０の出力信号を反転させるインバータＩ５と、インバータＩ５の出力信号及びアディティブレイテンシー情報信号ＡＬ<０>を入力とするＮＯＲゲートＮＲ２とを備える。
フリップフロップ部５６０は、直列に接続され、前段の正出力を、アディティブ駆動クロックＡＬ＿ＣＬＫに基づき、反クロック遅延させて負出力／ＱであるＡＬ遅延アドレスとして出力し、１クロック遅延させて正出力Ｑとし、アディティブレイテンシー情報信号のアクティブの際、正出力Ｑをリセットさせるための第１〜第Ｎのフリップフロップ５６１、５６２、５６３、５６４、５６５と、第Ｎのフリップフロップ５６５の正出力Ｑをアディティブ駆動クロックＡＬ＿ＣＬＫに同期させてＡＬ遅延アドレスとして出力するためのラッチ部５６６とを備える。特に、第１のフリップフロップ５６１は、入力制御部５４０の出力信号を入力として受信する。
図８は、図７に示す第１のフリップフロップ５６１の内部回路図であって、読み出し及び書き込みアドレス生成部５００の第１〜第Ｎのフリップフロップは、同じ回路的具現であるため、第１のフリップフロップ５６１を例に挙げて説明する。
同図に示すように、第１のフリップフロップ５６１は、アディティブ駆動クロックＡＬ＿ＣＬＫの論理レベルＬに応答し、入力制御部５４０の出力信号Ａを伝達する第１のトランスファーゲートＴＧ１１と、第１のトランスファーゲートＴＧ１１の出力信号をラッチし、負出力／ＱであるＡＬ遅延アドレスとして出力するための第１のラッチ５６１ａと、アディティブ駆動クロックＡＬ＿ＣＬＫの論理レベルＨに応答し、第１のラッチ５６１ａの出力信号を伝達する第２のトランスファーゲートＴＧ１２と、リセット信号ＲＳＴのアクティブの際、正出力Ｑをリセットし、非アクティブの際、第２のトランスファーゲートＴＧ１２の出力信号をラッチして正出力Ｑとして出力するための第２のラッチ５６１ｂとを備える。
そして、第２のラッチ５６１ｂは、リセット信号ＲＳＴ及び第２のトランスファーゲートＴＧ１２の出力信号を入力とするＮＯＲゲートＮＲ３と、ＮＯＲゲートＮＲ３の出力信号を入力とするインバータＩ６とがクロスカップルされて具現される。
第１のフリップフロップ５６１の動作を説明すれば、第１のフリップフロップ５６１は、リセット信号ＲＳＴが論理レベルＨにアクティブになれば、正出力Ｑを論理レベルＬにリセットさせる。そして、リセット信号ＲＳＴが非アクティブになる場合、入力信号Ａをアディティブ駆動クロックＡＬ＿ＣＬＫの立ち下がりエッジに同期させて負出力／Ｑとして出力し、アディティブ駆動クロックＡＬ＿ＣＬＫの立ち上がりエッジに同期させて正出力Ｑとして出力する。
特に、該当のアディティブレイテンシー情報信号のアクティブの際、これをリセット信号として受信するフリップフロップがリセットされ、リセットされるフリップフロップの正出力を入力信号として受信する次のフリップフロップからラッチ部はターンオフする。具体的に、アディティブレイテンシー情報信号ＡＬ２がアクティブになれば、入力制御部５４０の出力信号を受信する第１のフリップフロップ５６１及び第２のフリップフロップ５６２が、それぞれアディティブ駆動クロックＡＬ＿ＣＬＫに同期された第１の及び第２の遅延信号を出力する。そして、第２のフリップフロップ５６２は、アディティブレイテンシー情報信号ＡＬ２に応答し、自身の正出力Ｑを論理レベルＬにリセットさせるため、これを受信する第３のフリップフロップ５６３からラッチ部５６６はターンオフし、駆動しない。
一方、上述のような同じ具現を有するフリップフロップを備える書き込みアドレス生成部内のフリップフロップ部も、設定されたＣＡＳレイテンシーに対応する情報信号をリセット信号として受信するフリップフロップが自身の正出力をリセットさせ不要な電流消費を防止する。
上述の第２の実施形態に係る内部アドレス生成装置は、外部アドレスを各レイテンシーに対応する時間の間遅延させるための複数のフリップフロップにアディティブレイテンシー情報信号及びＣＡＳレイテンシー情報信号をリセット信号として印加するため、設定されたレイテンシー以下に対応する遅延時間を有するアドレスのみを生成する。したがって、従来の外部アドレスを遅延させて複数の遅延アドレスとして生成するのに消費される不要な電流を減少させることができる。
一方、上述の本発明では、外部アドレスを受信して設定されたレイテンシーに対応する時間の間遅延させて出力する内部アドレス生成装置を例に挙げたが、本発明はこれに制限されず、アドレスでない外部から印加されたコマンドをレイテンシーに応じて遅延させて内部信号として出力する場合にも適用でき、電流消費という同じ効果を得ることができる。
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の一実施形態に係るアドレス生成装置の内部回路図である。 図１に示されたＡＬクロック生成部の内部回路図である。 図１に示された入力ラッチ部の内部回路図である。 図１に示された第１のフリップフロップの内部回路図である。 図１に示された第１の選択部の内部回路図である。 読み出し動作の際の図１に示されたアドレス生成装置の動作タイミングチャートである。 書き込み動作の際の図１に示されたアドレス生成装置の動作タイミングチャートである。 本発明の一実施形態に係るアドレス生成装置のブロック構成図である。 図５に示された第１のフリップフロップの内部回路図である。 本発明の一実施形態に係るアドレス生成装置のブロック構成図である。 図７に示された第１のフリップフロップの内部回路図である。
符号の説明
１００ 駆動クロック生成部
２００ 読み出しアドレス生成部
３００ 書き込みアドレス生成部
４００ 出力部

Claims (44)

  1. 外部アドレスを、アディティブ駆動クロックに基づき、アディティブレイテンシーに対応する遅延時間以下の遅延を有する複数のＡＬ遅延アドレスとして生成し、そのうち、設定されたアディティブレイテンシーに対応する信号を、アディティブアドレスとして出力するための読み出しアドレス生成手段と、
    前記アディティブアドレスを、ＣＡＳ駆動クロックに基づき、ＣＡＳレイテンシーに対応する遅延時間以下の遅延時間を有する複数のＣＬ遅延アドレスとして生成し、そのうち、設定されたＣＡＳレイテンシーに対応する信号を書き込みアドレスとして出力するための書き込みアドレス生成手段と、
    前記アディティブレイテンシー及び書き込み駆動の際、アクティブになる書き込み区間信号に応答し、内部クロックを前記アディティブ駆動クロック又は前記ＣＡＳ駆動クロックとして出力するための駆動クロック生成手段と、
    前記書き込み区間信号に応答し、前記アディティブアドレスと前記書き込みアドレスのうちいずれかを内部カラムアドレスとして出力する出力手段と、
    を備えたことを特徴とする内部アドレス生成装置。
  2. 前記読み出しアドレス生成手段が、
    読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、
    前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のＡＬ遅延アドレスとして生成するためのＡＬフリップフロップ部と、
    前記複数のＡＬ遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するＡＬ遅延アドレスを前記アディティブアドレスとして出力するためのＡＬ選択部と、
    を備えたことを特徴とする請求項１に記載の内部アドレス生成装置。
  3. 前記ＡＬフリップフロップ部が、
    直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、半クロック遅延させて負出力の前記ＡＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第１〜第ＮのＡＬフリップフロップと、
    前記第ＮのＡＬフリップフロップの前記正出力を前記アディティブ駆動クロックに同期させて出力するためのＡＬラッチ部と、を備え、
    前記第１のＡＬフリップフロップが、前記入力ラッチ部の出力信号を入力として受信することを特徴とする請求項２に記載の内部アドレス生成装置。
  4. 前記第１〜第ＮのＡＬフリップフロップが、
    前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合、自身の入力信号を、前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、
    前記アディティブ駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする請求項３に記載の内部アドレス生成装置。
  5. 前記第１〜第ＮのＡＬフリップフロップが、
    前記アディティブ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記負出力を第２の論理レベルにセットし、非アクティブの際、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＡＬ遅延アドレスとして出力するための第１のラッチ素子と、
    前記アディティブ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにセットし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子と、
    を備えたことを特徴とする請求項４に記載の内部アドレス生成装置。
  6. 前記第１のラッチ素子が、
    前記リセット信号を反転させる第１のインバータと、
    前記第１のインバータの出力信号及び前記第１のトランスファーゲートの出力信号を入力とする第１のＮＡＮＤゲートと、
    前記第１のＮＡＮＤゲートの出力信号を入力とする第２のインバータと、を備え、
    前記第１のＮＡＮＤゲート及び第２のインバータが、クロスカップルされて具現されることを特徴とする請求項５に記載の内部アドレス生成装置。
  7. 前記第２のラッチ素子が、
    前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第１のＮＯＲゲートと、
    前記第１のＮＯＲゲートの出力信号を入力とする第３のインバータと、を備え、
    前記第１のＮＯＲゲートと第３のインバータがクロスカップルされて具現されることを特徴とする請求項６に記載の内部アドレス生成装置。
  8. 前記駆動クロック生成手段が、
    前記第１のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのＡＬクロック生成部と、
    前記書き込み区間信号のアクティブの際、前記内部クロックを前記ＣＡＳ駆動クロックとして出力するためのＣＬクロック生成部と、
    を備えたことを特徴とする請求項７に記載の内部アドレス生成装置。
  9. 前記ＡＬクロック生成部が、
    前記第１のアディティブレイテンシー情報信号を反転させる第４のインバータと、
    前記第４のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第１のＡＮＤゲートと、
    を備えたことを特徴とする請求項８に記載の内部アドレス生成装置。
  10. 前記ＣＬクロック生成部が、
    前記書き込み区間信号を反転させる第５のインバータと、
    前記第５のインバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記ＣＡＳ駆動クロックとして出力するための第２のＡＮＤゲートと、
    を備えたことを特徴とする請求項９に記載の内部アドレス生成装置。
  11. 前記書き込みアドレス生成手段が、
    前記アディティブアドレスを、前記ＣＡＳ駆動クロックに基づき、ＣＡＳレイテンシー以下の遅延時間を有する前記複数のＣＬ遅延アドレスとして生成するためのＣＬフリップフロップ部と、
    前記複数のＣＬ遅延アドレスのうち、前記ＣＡＳレイテンシーに対応する前記ＣＬ遅延アドレスのみを前記書き込みアドレスとして出力するためのＣＬ選択部と、
    を備えたことを特徴とする請求項１〜４のいずれか１項に記載の内部アドレス生成装置。
  12. 前記ＣＬフリップフロップ部が、
    直列に接続され、前段の正出力を前記ＣＡＳ駆動クロックに基づき、半クロック遅延させて負出力の前記ＣＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のＣＡＳレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第１〜第ＮのＣＬフリップフロップと、
    前記第ＮのＣＬフリップフロップの前記正出力を、前記ＣＡＳ駆動クロックに同期させて出力するためのＣＬラッチ部と、を備え、
    前記第１のＣＬフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする請求項１１に記載の内部アドレス生成装置。
  13. 前記第１〜第ＮのＣＬフリップフロップが、
    前記該当のＣＡＳレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合に、自身の入力信号を前記ＣＡＳ駆動クロックのエッジに同期させて前記負出力として出力し、
    前記ＣＡＳ駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする請求項１２に記載の内部アドレス生成装置。
  14. 前記第１〜第ＮのＣＬフリップフロップが、
    前記ＣＡＳ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記負出力を第２の論理レベルにセットし、非アクティブの際、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＣＬ遅延アドレスとして出力するための第１のラッチ素子と、
    前記ＣＡＳ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにセットし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子と、
    を備えたことを特徴とする請求項１３に記載の内部アドレス生成装置。
  15. 前記第１のラッチ素子が、
    前記リセット信号を反転させる第１のインバータと、
    前記第１のインバータの出力信号及び前記第１のトランスファーゲートの出力信号を入力とする第１のＮＡＮＤゲートと、
    前記第１のＮＡＮＤゲートの出力信号を入力とする第２のインバータと、を備え、
    前記第１のＮＡＮＤゲート及び第２のインバータがクロスカップルされて具現されることを特徴とする請求項１４に記載の内部アドレス生成装置。
  16. 前記第２のラッチ素子が、
    前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第１のＮＯＲゲートと、
    前記第１のＮＯＲゲートの出力信号を入力とする第３のインバータと、を備え、
    前記第１のＮＯＲゲート及び前記第３のインバータがクロスカップルされて具現されることを特徴とする請求項１５に記載の内部アドレス生成装置。
  17. 前記駆動クロック生成手段が、
    前記第１のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのＡＬクロック生成部と、
    前記書き込み区間信号のアクティブの際、前記内部クロックを前記ＣＡＳ駆動クロックとして出力するためのＣＬクロック生成部と、
    を備えたことを特徴とする請求項１６に記載の内部アドレス生成装置。
  18. 前記読み出しアドレス生成手段が、
    読み出し書き込みフラグに応答し、前記外部アドレスを受信するための入力ラッチ部と、
    第１のアディティブレイテンシー情報信号の制御を受け、前記入力ラッチ部の出力信号を伝達するための入力制御部と、
    前記入力ラッチ部の出力信号を、前記アディティブ駆動クロックに基づき、前記アディティブレイテンシー以下の遅延時間を有する前記複数のＡＬ遅延アドレスとして生成するためのＡＬフリップフロップ部と、
    前記複数のＡＬ遅延アドレスのうち、前記設定されたアディティブレイテンシーに対応するＡＬ遅延アドレスを、前記アディティブアドレスとして出力するためのＡＬ選択部と、
    を備えたことを特徴とする請求項１に記載の内部アドレス生成装置。
  19. 前記ＡＬフリップフロップ部が、
    直列に接続され、前段の正出力を、前記アディティブ駆動クロックに基づき、半クロック遅延させて負出力の前記ＡＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のアディティブレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第１〜第ＮのＡＬフリップフロップと、
    前記第ＮのＡＬフリップフロップの前記正出力を、前記アディティブ駆動クロックに同期させて出力するためのＡＬラッチ部と、を備え、
    前記第１のＡＬフリップフロップが、前記入力制御部の出力信号を入力として受信することを特徴とする請求項１８に記載の内部アドレス生成装置。
  20. 前記入力制御部が、
    前記入力ラッチ部の出力信号を反転させる第１のインバータと、
    前記第１のインバータの出力信号及び前記第１のアディティブレイテンシー情報信号を入力とする第１のＮＯＲゲートと、
    を備えたことを特徴とする請求項１９に記載の内部アドレス生成装置。
  21. 前記第１〜第ＮのＡＬフリップフロップが、
    前記該当のアディティブレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合、自身の入力信号を前記アディティブ駆動クロックのエッジに同期させて前記負出力として出力し、
    前記アディティブ駆動クロックの次のエッジに同期させ、前記正出力を出力することを特徴とする請求項２０に記載の内部アドレス生成装置。
  22. 前記第１〜第ＮのＡＬフリップフロップが、
    前記アディティブ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、
    前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＡＬ遅延アドレスとして出力するための第１のラッチ素子と、
    前記アディティブ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにセットし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子と、
    を備えたことを特徴とする請求項２１に記載の内部アドレス生成装置。
  23. 前記第２のラッチ素子が、
    前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第２のＮＯＲゲートと、
    前記第２のＮＯＲゲートの出力信号を入力とする第２のインバータと、を備え、
    前記第２のＮＯＲゲート及び前記第２のインバータがクロスカップルされて具現されることを特徴とする請求項２２に記載の内部アドレス生成装置。
  24. 前記第１のラッチ素子が、
    前記第１のトランスファーゲートの出力信号を入力とする第３のインバータと、
    前記第３のインバータの出力信号を入力とする第４のインバータと、を備え、
    前記第３のインバータ及び第４のインバータがクロスカップルされて具現されることを特徴とする請求項２３に記載の内部アドレス生成装置。
  25. 前記書き込みアドレス生成手段が、
    前記アディティブアドレスを、前記ＣＡＳ駆動クロックに基づき、ＣＡＳレイテンシー以下の遅延時間を有する前記複数のＣＬ遅延アドレスとして生成するためのＣＬフリップフロップ部と、
    前記複数のＣＬ遅延アドレスのうち、前記ＣＡＳレイテンシーに対応する前記ＣＬ遅延アドレスのみを前記書き込みアドレスとして出力するためのＣＬ選択部と、
    を備えたことを特徴とする請求項１８〜２１のいずれか１項に記載の内部アドレス生成装置。
  26. 前記ＣＬフリップフロップ部が、
    直列に接続され、前段の正出力を前記ＣＡＳ駆動クロックに基づき、半クロック遅延させて負出力の前記ＣＬ遅延アドレスとして出力し、１クロック遅延させて前記正出力として出力し、該当のＣＡＳレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第１〜第ＮのＣＬフリップフロップと、
    前記第ＮのＣＬフリップフロップの前記正出力を前記ＣＡＳ駆動クロックに同期させて出力するためのＣＬラッチ部と、を備え、
    前記第１のＣＬフリップフロップが、前記アディティブアドレスを入力として受信することを特徴とする請求項２５に記載の内部アドレス生成装置。
  27. 前記第１〜第ＮのＣＬフリップフロップが、
    前記該当のＣＡＳレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合に、自身の入力信号を前記ＣＡＳ駆動クロックのエッジに同期させて前記負出力として出力し、
    前記ＣＡＳ駆動クロックの次のエッジに同期させて前記正出力を出力することを特徴とする請求項２６に記載の内部アドレス生成装置。
  28. 前記第１〜第ＮのＣＬフリップフロップが、
    前記ＣＡＳ駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、
    前記第１のトランスファーゲートの出力信号をラッチし、前記負出力のＣＬ遅延アドレスとして出力するための第１のラッチ素子と、
    前記ＣＡＳ駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにセットし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子と、
    を備えたことを特徴とする請求項２７に記載の内部アドレス生成装置。
  29. 前記第２のラッチ素子が、
    前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第２のＮＯＲゲートと、
    前記第２のＮＯＲゲートの出力信号を入力とする第２のインバータと、を備え、
    前記第２のＮＯＲゲート及び前記第２のインバータがクロスカップルされて具現されることを特徴とする請求項２８に記載の内部アドレス生成装置。
  30. 前記第１のラッチ素子が、
    前記第１のトランスファーゲートの出力信号を入力とする第３のインバータと、
    前記第３のインバータの出力信号を入力とする第４のインバータと、を備え、
    前記第３のインバータ及び前記第４のインバータがクロスカップルされて具現されることを特徴とする請求項２９に記載の内部アドレス生成装置。
  31. 前記駆動クロック生成手段が、
    前記第１のアディティブレイテンシー情報信号の非アクティブの際、前記内部クロックを前記アディティブ駆動クロックとして出力するためのＡＬクロック生成部と、
    前記書き込み区間信号のアクティブの際、前記内部クロックを前記ＣＡＳ駆動クロックとして出力するためのＣＬクロック生成部と、
    を備えたことを特徴とする請求項３０に記載の内部アドレス生成装置。
  32. 前記ＡＬクロック生成部が、
    前記第１のアディティブレイテンシー情報信号を反転させる第５のインバータと、
    前記第５のインバータの出力信号及び前記内部クロックを入力とし、前記アディティブ駆動クロックとして出力するための第１のＡＮＤゲートと、
    を備えたことを特徴とする請求項３１に記載の内部アドレス生成装置。
  33. 前記ＣＬクロック生成部が、
    前記書き込み区間信号を反転させる第６インバータと、
    前記第６インバータの出力信号及び前記アディティブ駆動クロックを入力とし、前記ＣＡＳ駆動クロックとして出力するための第２のＡＮＤゲートと、
    を備えたことを特徴とする請求項３２に記載の内部アドレス生成装置。
  34. 外部信号がアクティブになったときから、駆動クロックに基づき、設定されたレイテンシーに対応する遅延時間以下の遅延を有する複数の遅延信号として生成し、前記複数の遅延信号のうち、前記レイテンシーに対応する信号を内部信号として出力するための内部信号生成手段と、
    前記レイテンシーに応答し、内部クロックを前記駆動クロックとして出力するための駆動クロック生成手段と、
    を備えたことを特徴とする半導体メモリ素子。
  35. 前記内部信号生成手段が、
    前記外部信号を、前記駆動クロックに基づき、前記レイテンシー以下の遅延時間を有する前記複数の遅延信号を生成するためのフリップフロップ部と、
    前記複数の遅延信号のうち、前記レイテンシーに対応する前記遅延信号を前記内部信号として出力するための選択部と、
    を備えたことを特徴とする請求項３４に記載の半導体メモリ素子。
  36. 前記フリップフロップ部が、
    直列に接続され、前段の正出力を前記駆動クロックに基づき、半クロック遅延させて負出力の前記遅延信号として出力し、１クロック遅延させて正出力として出力し、該当のレイテンシー情報信号のアクティブの際、前記正出力及び負出力をリセットさせる第１〜第Ｎのフリップフロップと、
    前記第Ｎのフリップフロップの前記正出力を前記駆動クロックに同期させて出力するためのラッチ部と、を備え、
    前記第１のフリップフロップが、前記外部信号を入力として受信することを特徴とする請求項３５に記載の半導体メモリ素子。
  37. 前記第１〜第Ｎのフリップフロップが、
    前記該当のレイテンシー情報信号をリセット信号として受信し、前記リセット信号のアクティブの際、前記負出力及び正出力をリセットさせ、
    前記リセット信号が非アクティブになる場合、自身の入力信号を前記駆動クロックのエッジに同期させて前記負出力として出力し、
    前記駆動クロックの次のエッジに同期させて前記正出力として出力することを特徴とする請求項３６に記載の半導体メモリ素子。
  38. 前記第１〜第Ｎのフリップフロップが、
    前記駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記負出力を第２の論理レベルにセットし、非アクティブの際、前記第１のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第１のラッチ素子と、
    前記駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにセットし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチし、前記正出力として出力するための第２のラッチ素子と、
    を備えたことを特徴とする請求項３７に記載の半導体メモリ素子。
  39. 前記第１のラッチ素子が、
    前記リセット信号を反転させる第１のインバータと、
    前記第１のインバータの出力信号及び前記第１のトランスファーゲートの出力信号を入力とする第１のＮＡＮＤゲートと、
    前記第１のＮＡＮＤゲートの出力信号を入力とする第２のインバータと、を備え、
    前記第１のＮＡＮＤゲート及び第２のインバータがクロスカップルされて具現されることを特徴とする請求項３８に記載の半導体メモリ素子。
  40. 前記第２のラッチ素子が、
    前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第１のＮＯＲゲートと、
    前記第１のＮＯＲゲートの出力信号を入力とする第３のインバータと、を備え、
    前記第１のＮＯＲゲート及び前記第３のインバータがクロスカップルされて具現されることを特徴とする請求項３９に記載の半導体メモリ素子。
  41. 前記フリップフロップ部が、
    直列に接続され、前段の正出力を、前記駆動クロックに基づき、半クロック遅延させて負出力の前記遅延信号として出力し、１クロック遅延させて前記正出力として出力し、該当のレイテンシー情報信号のアクティブの際、前記正出力をリセットさせる第１〜第Ｎのフリップフロップと、
    前記第Ｎのフリップフロップの前記正出力を前記駆動クロックに同期させて出力するためのラッチ部と、を備え、
    前記第１のフリップフロップが、前記外部信号を入力として受信することを特徴とする請求項３５又は３６に記載の半導体メモリ素子。
  42. 前記第１〜第Ｎのフリップフロップが、
    前記駆動クロックの第１の論理レベルに応答し、前記自身の入力信号を伝達する第１のトランスファーゲートと、
    前記第１のトランスファーゲートの出力信号をラッチし、前記負出力の遅延信号として出力するための第１のラッチ素子と、
    前記駆動クロックの第２の論理レベルに応答し、前記第１のラッチ素子の出力信号を伝達する第２のトランスファーゲートと、
    前記リセット信号のアクティブの際、前記正出力を第１の論理レベルにセットし、非アクティブの際、前記第２のトランスファーゲートの出力信号をラッチして前記正出力として出力するための第２のラッチ素子と、
    を備えたことを特徴とする請求項４１に記載の半導体メモリ素子。
  43. 第２のラッチ素子が、
    前記リセット信号及び前記第２のトランスファーゲートの出力信号を入力とする第２のＮＯＲゲートと、
    前記第２のＮＯＲゲートの出力信号を入力とする第２のインバータと、を備え、
    前記第２のＮＯＲゲート及び前記第２のインバータがクロスカップルされて具現されることを特徴とする請求項４２に記載の半導体メモリ素子。
  44. 前記第１のラッチ素子が、
    前記第１のトランスファーゲートの出力信号を入力とする第３のインバータと、
    前記第３のインバータの出力信号を入力とする第４のインバータと、を備え、
    前記第３のインバータと前記第４のインバータがクロスカップルされて具現されることを特徴とする請求項４３に記載の半導体メモリ素子。
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