JP5044153B2 - 同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法 - Google Patents
同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法 Download PDFInfo
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Description
520 遅延回路
530 信号生成部
Claims (28)
- 複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、
プログラミングされた時間の間に、前記フラグ信号を遅延させて出力するための遅延部と、
前記フラグ信号の遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記遅延部により遅延されたフラグ信号の遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部と、
前記フラグ信号及び前記遅延されたフラグ信号を利用し、パルス形態のフラグ信号を生成して、前記イネーブル信号生成部に伝達するためのパルス生成部と、を備え、
入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答してコア領域に伝達されるように構成され、
前記パルス生成部が、
前記遅延されたフラグ信号を反転する第4インバータと、
前記第4インバータの出力及び前記フラグ信号のロジックナンドオペレイションのための第2NANDゲートと、
前記第2NANDゲートの出力を反転する第5インバータと、
を備えたことを特徴とする半導体メモリ装置。 - 前記複数の内部命令語信号のそれぞれの命令が内部カラム命令語であることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記入力されたアドレスが、カラムアドレスであることを特徴とする請求項2に記載の半導体メモリ装置。
- 前記内部動作感知部が、前記複数の内部命令語信号のうち、少なくとも1つに応答し、前記フラグ信号を生成することを特徴とする請求項3に記載の半導体メモリ装置。
- 前記内部命令語信号が、読み出し動作のための内部読み出し動作信号、書き込み動作のための内部書き込み動作信号、及び読み出しコマンド又は書き込みコマンドが印加された時に設定されたバースト長(Burst length、BL)分のバースト動作のために、連続的にパルスするカラムバースト信号のうちのいずれか1つであることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記内部動作感知部が、
前記内部読み出し動作信号を反転する第1インバータと、
前記内部書き込み動作信号を反転する第2インバータと、
前記カラムバースト信号を反転する第3インバータと、
前記第1インバータの出力及び前記第2インバータの出力のロジックナンドオペレイションのためのNANDゲートと、
を備えたことを特徴とする請求項5に記載の半導体メモリ装置。 - 前記イネーブル信号生成部が、
フラグ信号の遷移タイミングに応答し、前記イネーブル信号をアクティブにし、アクティブになった前記フラグ信号を、出力端を介して出力させるためのアクティブ遷移感知部と、
前記遅延されたフラグ信号の遷移タイミングに応答し、イネーブル信号を非アクティブにし、前記出力端を介して前記非アクティブになったイネーブル信号を出力させるための非アクティブ遷移感知部と、
を備えたことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記アクティブ遷移感知部が、前記パルス形態のプラグ信号のロジックハイレベルに応答してターンオンする第1伝送ゲートを備え、
前記第1伝送ゲートが、ターンオン時に、前記出力端にロジックハイレベルにアクティブになったイネーブル信号を伝達することを特徴とする請求項7に記載の半導体メモリ装置。 - 前記第1伝送ゲートにより伝達されたロジックハイレベルが、半導体メモリ装置の周辺回路にロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする請求項8に記載の半導体メモリ装置。
- 前記非アクティブ遷移感知部が、前記遅延されたプラグ信号のロジックハイレベルに応答してターンオンする第2伝送ゲートを備え、
前記第2伝送ゲートが、ターンオン時に、前記出力端にロジックローレベルに非アクティブになったイネーブル信号を伝達することを特徴とする請求項9に記載の半導体メモリ装置。 - 前記第2伝送ゲートにより伝達されたロジックローレベルが、接地電圧レベルに対応されることを特徴とする請求項10に記載の半導体メモリ装置。
- 前記イネーブル信号生成部の出力端に接続され、前記イネーブル信号をラッチするラッチ部をさらに備えたことを特徴とする請求項11に記載の半導体メモリ装置。
- 前記ラッチ部が、
前記イネーブル信号生成部の出力端に提供される信号をラッチするラッチと、
予定された信号で前記ラッチを初期化する初期化部と、
を備えたことを特徴とする請求項12に記載の半導体メモリ装置。 - 複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、
前記フラグ信号の第1遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記遅延されたフラグ信号の第1遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部と
前記フラグ信号を利用してパルス形態のフラグ信号を生成し、前記イネーブル信号生成部に伝達するためのパルス生成部と、を備え、
入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答し、コア領域に伝達されるように構成され、
前記パルス生成部が、
前記遅延されたフラグ信号を反転する第4インバータと、
前記第4インバータの出力及び前記フラグ信号のロジックナンドオペレイションのための第2NANDゲートと、
前記第2NANDゲートの出力を反転する第5インバータと、
を備えたことを特徴とする半導体メモリ装置。 - 前記複数の内部命令語信号が、それぞれの命令が内部カラム命令語であることを特徴とする請求項14に記載の半導体メモリ装置。
- 前記入力されたアドレスが、カラムアドレスであることを特徴とする請求項15に記載の半導体メモリ装置。
- 前記内部動作感知部が、前記複数の内部命令語信号のうち、少なくとも1つに応答し、前記フラグ信号を生成することを特徴とする請求項16に記載の半導体メモリ装置。
- 前記内部命令語信号が、読み出し動作のための内部読み出し動作信号、書き込み動作のための内部書き込み動作信号、及び読み出しコマンド又は書き込みコマンドが印加された時に設定されたバースト長(Burst length、BL)分のバースト動作のために、連続的にパルスするカラムバースト信号のうち、いずれかであることを特徴とする請求項17に記載の半導体メモリ装置。
- 前記内部動作感知部が、
前記内部読み出し動作信号を反転する第1インバータと、
前記内部書き込み動作信号を反転する第2インバータと、
前記カラムバースト信号を反転する第3インバータと、
前記第1インバータの出力及び前記第2インバータの出力のロジックナンドオペレイションのためのNANDゲートと、
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。 - 前記イネーブル信号生成部が、
前記パルス形態のフラグ信号の第1遷移タイミングに応答し、前記イネーブル信号をアクティブにし、アクティブになった前記フラグ信号を出力端を介して出力させるためのアクティブ遷移感知部と、
前記パルス形態のフラグ信号の第2遷移タイミングに応答し、イネーブル信号を非アクティブにし、前記出力端を介して前記非アクティブになったイネーブル信号を出力させるための非アクティブ遷移感知部と、
を備えたことを特徴とする請求項14に記載の半導体メモリ装置。 - 前記アクティブ遷移感知部が、前記パルス形態のプラグ信号のロジックハイレベルに応答してターンオンする第1伝送ゲートを備え、
前記第1伝送ゲートが、ターンオン時に、前記出力端にロジックハイレベルにアクティブになったイネーブル信号を伝達することを特徴とする請求項20に記載の半導体メモリ装置。 - 前記第1伝送ゲートにより伝達されたロジックハイレベルが、半導体メモリ装置の周辺回路においてロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする請求項21に記載の半導体メモリ装置。
- 前記非アクティブ遷移感知部が、前記遅延されたプラグ信号のロジックハイレベルに応答してターンオンする第2伝送ゲートを備え、
前記第2伝送ゲートが、ターンオン時に、前記出力端にロジックローレベルに非アクティブになったイネーブル信号を伝達することを特徴とする請求項22に記載の半導体メモリ装置。 - 前記第2伝送ゲートにより伝達されたロジックローレベルが、接地電圧レベルに対応されることを特徴とする請求項23に記載の半導体メモリ装置。
- 前記イネーブル信号生成部の出力端に接続され、前記イネーブル信号をラッチするラッチ部をさらに備えたことを特徴とする請求項24に記載の半導体メモリ装置。
- 前記ラッチ部が、
前記イネーブル信号生成部の出力端に提供される信号をラッチするラッチと、
予定された信号で前記ラッチを初期化する初期化部と、
を備えたことを特徴とする請求項25に記載の半導体メモリ装置。 - 前記内部動作感知部が、
前記内部読み出し動作信号を反転する第1インバータと、
前記内部書き込み動作信号を反転する第2インバータと、
前記カラムバースト信号を反転する第3インバータと、
前記第1インバータの出力、前記第2インバータの出力、及び前記第3インバータの出力のロジックナンドオペレイションのためのNANDゲートと、
を備えたことを特徴とする請求項5に記載の半導体メモリ装置。 - 前記内部動作感知部が、
前記内部読み出し動作信号を反転する第1インバータと、
前記内部書き込み動作信号を反転する第2インバータと、
前記カラムバースト信号を反転する第3インバータと、
前記第1インバータの出力、前記第2インバータの出力、及び前記第3インバータの出力のロジックナンドオペレイションのためのNANDゲートと、
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。
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