JP2010146690A - 半導体集積回路 - Google Patents

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Abstract

【課題】ｔＡＡ（アドレスアクセスタイム）が改善された半導体集積回路を提供する。
【解決手段】外部からライトモード及びリードモードを定義する命令語を提供することで、立ち上りクロック又は立ち下りクロックを用いて、ライト命令又はリード命令を提供する命令語デコーダ１１０、前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせるシフトレジスタ部１３０、及び、前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部１６０を含む。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特に、リード命令を制御する半導体集積回路に関する。
一般の半導体集積回路は、命令語信号やアドレスなどをクロックの立ち上りエッジ（クロックの電圧が上昇するタイミング及び値）に同期させて動作する。一方、データ帯域幅の増加によりピンの数が増加するが、このようなピンをクロックの立ち上りエッジ又は立ち下りエッジ（クロックの電圧が下降するタイミング及び値）を用いて多重化する方法が導入されつつある。
例えば、一つのアドレスピンをクロックの立ち上りエッジ及び立ち下りエッジで、多重的にアドレスを割り当ててマルチアドレッシングすることで、あるアドレスピンをクロックの立ち上りエッジには第１のアドレスとして用いるが、同じピンをクロックの立ち下りエッジに同期させると、第１０のアドレスとして用いることができる。これにより、一部のピンの数を減少させることができる。
しかしながら、外部からリードやライト命令が印加された後、半導体集積回路は、アドレスが２回にわたりマルチアドレッシングされた後の時点から、次の立ち上りエッジにリードやライト動作を開始するようになるので、ｔＡＡ(アドレスアクセスタイム)が増加するという問題点が発生する。
特開２００６−１９０４３４号公報
本発明の目的は、ｔＡＡが改善された半導体集積回路を提供することにある。
本発明の目的を達成するために、本発明の一実施例による半導体集積回路は、外部からライトモード及びリードモードを定義する命令語を提供することで、立ち上りクロック又は立ち下りクロックを用いて、ライト命令又はリード命令を提供する命令語デコーダと、前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせるシフトレジスタ部と、前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部とを含む。
また、一つのアドレスピンで立ち上りクロック及び立ち下りクロックで多重化が可能な半導体集積回路において、本発明の他の実施例による半導体集積回路は、外部命令に応じて、第１のライト命令及びリード命令を各々立ち上りクロック及び立ち下りクロックに同期させて提供する命令語デコーダと、前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせて各々ライト用アドレス及び第２のライト命令を提供するシフトレジスタ部と、前記第１のライト命令、前記リード命令及びバースト長さに応じて、既設定のバースト長さを超過すれば、追加のライト又はリード動作を指示するバーストリードライト命令及び前記バーストリードライト命令に対応するバーストアドレスを提供するバースト命令制御部と、前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記ライト用アドレスをラッチして、前記コラムアドレスとして提供し、前記バーストリードライト命令時には前記バーストアドレスを前記コラムアドレスとしてラッチするコラムアドレスラッチ部とを含む。
また、本発明の他の実施例による半導体集積回路は、ライト命令及びリード命令を提供する命令語デコーダと、前記ライト命令に応じて、クロックの第１のエッジに同期させてライト−リードクロックを提供し、前記リード命令に応じて、前記クロックの第２のエッジに同期させて前記ライト−リードクロックを提供するリード／ライト命令語制御部と、前記リード命令に応じて、前記外部アドレスをコラムアドレスとしてラッチし、前記ライト命令に応じて、シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部とを含む。
また、本発明のまた他の実施例による半導体集積回路は、クロックの第１のエッジに同期させてリード命令を提供する命令語デコーダと、前記リード命令に応じて、前記クロックの第２のエッジに同期させてリード用クロックを提供するリード／ライト命令語制御部と、前記リード命令に応じて、外部アドレスをラッチして、前記クロックの前記第２のエッジに同期してコラムアドレスを提供するコラムアドレスラッチ部とを含む。
本発明の一実施例によれば、ｔＡＡが改善された半導体集積回路を提供できる。これにより、半導体集積回路の動作速度を向上できる。
本発明の一実施例によれば、クロックの立ち下りエッジ又は立ち下りクロックを用いてリード命令を提供することで、リード動作の速度を向上できる。
本発明の一実施例による半導体集積回路の概念的ブロック図である。 図１に示す命令語制御部の詳細ブロック図である。 図２に示す命令語デコーダの回路図である。 図２に示すシフトレジスタ部の回路図である。 図２に示すコラム命令生成部の回路図である。 図２に示すリード／ライト命令語制御部のブロック図である。 図６に示すクロック選択部の回路図である。 図６に示すバースト信号生成部の回路図である。 図２に示すコラムアドレスラッチ部の回路図である。 図１に示す半導体集積回路のクロックによる命令語関係を示すタイミングダイヤグラムである。
以下では、本発明の一実施例による半導体集積回路について、添付図面に基づいて説明する。
図１は、本発明の一実施例による命令語制御部１００を含む半導体集積回路のブロック図である。
図１によれば、半導体集積回路は、多数のパッドが具備された第１及び第２のパッド部１０、２０、多数のバンクが具備されたメモリ領域(Ａ)及び周辺回路領域(Ｂ)を含む。
第１及び第２のパッド部１０、２０のパッドを介して、外部から提供される信号が印加されたり、半導体集積回路内の信号が外部に伝送される。
メモリ領域(Ａ)のバンクは、回路の構成や集積度により、その数及び配置が変化し得る。
周辺回路領域(Ｂ)は、メモリ領域(Ａ)を制御する命令語制御部１００を含む。本発明の一実施例による命令語制御部１００は、ライト命令は立ち上りクロックに同期させて提供し、リード命令は立ち下りクロックに同期させて提供する。以後の図面を参照して詳細に説明する。
図２は、図１に示す命令語制御部１００のブロック図である。
図２によれば、命令語制御部１００は、命令語デコーダ１１０、シフトレジスタ部１３５、コラムアドレスラッチ部１６０及びバースト命令制御部１９０を含む。
命令語デコーダ１１０は、外部命令語(ＣＭＤ)及びチップセレクト信号(ＣＳＢ)に応じて、立ち上りクロック(ＲＣＬＫ)又は立ち下りクロック(ＦＣＬＫ)に応じる第１のライト命令(ＥＷＴ)及びリード命令(ＲＤ)を提供する。命令語デコーダ１１０は、外部命令語(ＣＭＤ)がライトであれば、立ち上りクロック(ＲＣＬＫ)に同期された第１のライト命令(ＥＷＴ)を提供し、外部命令語(ＣＭＤ)がリードであれば、立ち下りクロック(ＦＣＬＫ)に応じるリード命令(ＲＤ)を提供する。このように、本発明の一実施例によれば、外部命令語(ＣＭＤ)により、リード命令(ＲＤ)及び第１のライト命令(ＥＷＴ）をクロックの互いに異なるエッジに同期させて提供できる。ここで、立ち上りクロック(ＲＣＬＫ)とは、クロックの立ち上りエッジに同期されて生成されるクロックを意味し、立ち下りクロック(ＦＣＬＫ)とは、クロックの立ち下りエッジに同期されて生成されるクロックを意味する。これは、当業者であれば、理解可能な内容であるから、生成スキームに関する説明は省略する。
シフトレジスタ部１３５は、コラムアドレスシフトレジスタ１２０及び命令語シフトレジスタ１３０を含む。
まず、コラムアドレスシフトレジスタ１２０は、アドレス(ＡＤＤ)、第１のライト命令(ＥＷＴ)、立ち上りクロック(ＲＣＬＫ)、及びライト命令に対する応答遅延であるライトレイテンシ(ＷＬ＜１：４＞)に応じて、ライトレイテンシ(ＷＬ＜１：４＞)だけ遅延されたライト用アドレス(ＷＴ＿ＡＤＤ)を提供する。
これと同様に、命令語シフトレジスタ１３０は、第１のライト命令(ＥＷＴ)、立ち上りクロック(ＲＣＬＫ)、ライトレイテンシ(ＷＬ＜１：４＞)に応じて、ライトレイテンシ(ＷＬ＜１：４＞)だけ遅延された第２のライト命令(ＷＴ)を提供する。
このようなライト動作は、クロックベース(clock base)の時間規定が必要な同期式命令である。
換言すれば、半導体集積回路のライトは、ライトモードを意味する第１のライト命令(ＥＷＴ)に応じて、実際のライト動作時に必要な所定の時間規定を満足させて発生する内部用ライト命令によりライト動作が開始される。よって、ライト用アドレス(ＷＴ＿ＡＤＤ)及び第１のライト命令(ＥＷＴ）を各々立ち上りクロック(ＲＣＬＫ)に同期させるが、ライトレイテンシ(ＷＴ＜１：４＞)だけ遅延させてライト動作に必要な実際のライト命令(ＷＴ)及びライト用アドレス(ＷＴ＿ＡＤＤ)を提供する。
バースト命令制御部１９０は、コラム命令生成部１４０、リード／ライト命令語制御部１５０、バースト命令語生成部１７０及びバーストアドレスカウンタ１８０を含む。
まず、コラム命令生成部１４０は、第１のライト命令(ＥＷＴ)、リード命令(ＲＤ)、リセット信号(ＲＥＳＥＴ)に応じて、ライト−リード命令(ＷＴＲＤＢ)を提供する。具体的にこのコラム命令生成部１４０は、第１のライト命令(ＥＷＴ)が活性化されると、第１のレベルのライト−リード命令(ＷＴＲＤＢ)を提供し、リード命令(ＲＤ)が活性化されると、第２のレベルのライト−リード命令(ＷＴＲＤＢ)を提供する。よって、ライト−リード命令(ＷＴＲＤＢ)のレベルにより、リード命令(ＲＤ)に応じた信号であるか、第１のライト命令(ＥＷＴ)に応じた信号であるかを区分できる。
リード／ライト命令語制御部１５０は、第２のライト命令(ＷＴ)、リード命令(ＲＤ)、立ち上りクロック(ＲＣＬＫ)、立ち下りクロック(ＦＣＬＫ)、リセット信号(ＲＥＳＥＴ)及びバースト長さ(ＢＬ：Burst Length)情報に応じて、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)及びバースト信号(ＢＵＲＳＴ)を提供する。リード／ライト命令語制御部１５０は、第２のライト命令(ＷＴ)に応じて立ち上りクロック(ＲＣＬＫ)をライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)に提供したり、リード命令(ＲＤ)に応じて立ち下りクロック(ＦＣＬＫ)をライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)に提供する。また、リード／ライト命令語制御部１５０は、ＭＲＳ(Mode Register Set)から提供されるバースト長さ(ＢＬ)情報に応じて、バースト信号(ＢＵＲＳＴ)を提供できる。ここで、バースト長さ(ＢＬ)は、多様な長さ、例えば４、８、１６として提供できるが、説明の便宜上、基本動作はバースト長さ(ＢＬ)が４として提供されるものを例示する。
一方、バースト命令語生成部１７０は、ライト−リード命令(ＷＴＲＤＢ)、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)及びバースト信号(ＢＵＲＳＴ)に応じて、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)を提供する。すなわち、ライト−リード命令(ＷＴＲＤＢ)のレベルにより、リード又はライトモードを行うことができ、前述したように、バースト長さが４で基本設定される場合はバースト信号(ＢＵＲＳＴ)が１度生成される。しかしながら、バースト長さが８になると、バースト信号(ＢＵＲＳＴ)は２度生成され、バースト長さが１６になると、バースト信号(ＢＵＲＳＴ)は４度生成される。これにより、バースト長さが１６になると、１度のリード命令(ＲＤ)又はライト命令(ＷＴ)の他に、３度の追加リード命令が提供されなければならず、このような追加のリード情報を有する命令語がバーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)である。第２のライト命令(ＷＴ)及びバーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)の関係も同様に説明できる。しかしながら、これは、リード又はライト動作をバースト長さが４で設定される場合を説明するためであり、本発明の実施例を限定するものではない。
バーストアドレスカウンタ１８０は、リード命令(ＲＤ)、第２のライト命令(ＷＴ)、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)、バースト長さ(ＢＬ)及びコラムアドレス(ＹＡＤＤ)に応じて、バーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)を提供する。すなわち、バーストアドレスカウンタ１８０は、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)に応じてバーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)を提供する時、リード命令(ＲＤ)又は第２のライト命令(ＷＴ)に応じてラッチされたコラムアドレス(ＹＡＤＤ)をバースト長さ(ＢＬ)だけカウントして提供できる。
これにより、コラムアドレスラッチ部１６０は、第２のライト命令(ＷＴ)、リード命令(ＲＤ)、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)、ライト用アドレス(ＷＴ＿ＡＤＤ)、外部アドレス(ＡＤＤ)及びバーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)に応じて、コラムアドレス(ＹＡＤＤ)を提供する。すなわち、コラムアドレスラッチ部１６０は、第２のライト命令(ＷＴ)に応じて、ライト用アドレス(ＷＴ＿ＡＤＤ)をコラムアドレス(ＹＡＤＤ)として提供し、リード命令(ＲＤ)に応じて、外部アドレス(ＡＤＤ)をコラムアドレス(ＹＡＤＤ)として提供し、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)に応じて、バーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)をコラムアドレス(ＹＡＤＤ)としてメモリ領域(Ａ)に提供する。このとき、本発明の一実施例によるリード命令(ＲＤ)の場合は、コラムアドレス(ＹＡＤＤ)が立ち下りクロック(ＦＣＬＫ)に同期されて提供され得る。また、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)のリード関連動作も、立ち下りクロック(ＦＣＬＫ)に同期されて提供され得る。
図３は、図２に示す命令語デコーダ１１０の回路図である。
図３によれば、命令語デコーダ１１０は、第１及び第２のナンドゲート(ＮＤ１、ＮＤ２)と、第１及び第２のインバータ(ＩＶ１、ＩＶ２)とを含む。
第１のナンドゲート(ＮＤ１)及び第１のインバータ(ＩＶ１)は、直列に連結する。第１のナンドゲート(ＮＤ１)は、立ち上りクロック(ＲＣＬＫ)及び外部命令語(ＣＭＤ)をナンド演算する。
第２のナンドゲート(ＮＤ２)及び第２のインバータ(ＩＶ２)は、直列に連結する。第２のナンドゲート(ＮＤ２)は、立ち下りクロック(ＦＣＬＫ)及び外部命令語(ＣＭＤ)をナンド演算する。
これにより、外部命令語(ＣＭＤ)がライトモードの命令であれば、命令語デコーダ１１０は、立ち上りクロック(ＲＣＬＫ)に同期された第１のライト命令(ＥＷＴ)を提供する。反面、外部命令語(ＣＭＤ)がリードモードの命令であれば、命令語デコーダ１１０は、立ち下りクロック(ＦＣＬＫ)に同期されたリード命令(ＲＤ）を提供する。本発明の一実施例による命令語デコーダ１１０は、リード命令(ＲＤ)又は第１のライト命令(ＥＷＴ)により同期されるクロックのエッジ、すなわち立ち下りエッジ又は立ち上りエッジに分離できる。
図４は、図２に示すシフトレジスタ部１３５の回路図である。
図４によれば、シフトレジスタ１３５は、複数の伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)及び第１のレイテンシ活性化部１３３を含む。
それぞれの伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)は、伝送ゲート(ＴＲ)及びラッチユニット(Ｌ)を含む。
第１の伝送部(Ｔ１)は、立ち上りクロック(ＲＣＬＫ)の立ち上りエッジ（第１のエッジ）に同期して、第１のライト命令(ＥＷＴ)を受信して伝送する。伝送ゲート(ＴＲ)は、立ち上りクロック(ＲＣＬＫ)のハイレベルに応じてターンオンされる。ラッチユニット(Ｌ)は、伝送ゲート(ＴＲ)から伝送された信号をラッチする。
第２の伝送部(Ｔ２)は、立ち上りクロック(ＲＣＬＫ)の立ち下りエッジ（第２のエッジ）に同期して、第１の伝送部(Ｔ１)からの信号を受信して伝送する。伝送ゲート(ＴＲ)は、立ち上りクロック(ＲＣＬＫ)のローレベルに応じてターンオンされる。ラッチユニット(Ｌ)は、伝送ゲート(ＴＲ)から伝送された信号をラッチする。
このように、それぞれの伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)は、立ち上りクロック(ＲＣＬＫ)に応じて交互にターンオン／ターンオフされる。これにより、第１及び第３の伝送部(Ｔ１、Ｔ３)又は第２及び第４の伝送部(Ｔ２、Ｔ４)がターンオンされて信号が伝送される時間は、ターンオンされる伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)及びターンオフされる伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)の対毎に一クロック周期だけの遅延時間を有する。
一方、第１のレイテンシ活性化部１３３は、半導体集積回路のライトレイテンシ(ＷＬ＜１：４＞)に応じて、伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)の出力信号を伝送して第２のライト命令(ＷＴ)として提供する。第１のレイテンシ活性化部１３３は、ライトレイテンシ(ＷＬ＜１：４＞)をそれぞれ受信するパスゲート(ＰＡＳＳ)及びインバータ(ＩＮＶ１、ＩＮＶ２、…)を含む。
このような第１のレイテンシ活性化部１３３の動作を説明すれば、ライトレイテンシ(ＷＬ＜１：４＞)が１であれば、第１のライトレイテンシ(ＷＬ＜１＞)がハイレベルに活性化される。よって、活性化された第１のライトレイテンシ(ＷＬ＜１＞)を受信するパスゲート(ＰＡＳＳ)がターンオンされて、第２の伝送部(Ｔ２)の出力信号が第２のライト命令(ＷＴ)として提供され得る。すなわち、第１及び第２の伝送部(Ｔ１、Ｔ２)又は第３及び第４の伝送部(Ｔ３、Ｔ４)を経由する時間は、一クロックの周期だけの遅延時間を有するので、ライトレイテンシが１であれば、一クロックの周期だけの遅延されたアドレス信号が提供され得る。
コラムアドレスシフトレジスタ１２０は、複数の伝送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４、…)、ライト命令受信部１２２及び第２のレイテンシ活性化部１２３を含む。
コラムアドレスシフトレジスタ１２０は、命令語シフトレジスタ１３０の回路の構成及び動作原理と実質的に同一であるため、重複する説明は省略する。すなわち、コラムアドレスシフトレジスタ１２０も、外部アドレス(ＡＤＤ)を受信してライトレイテンシ(ＷＬ＜１：４＞)だけ遅延させて、ライト用アドレス(ＷＴ＿ＡＤＤ)を提供できる。ただし、コラムアドレスシフトレジスタ１２０は、第１のライト命令(ＥＷＴ)に応じて動作するように、ライト命令受信部１２２がさらに具備される。
ライト命令受信部１２２は、インバータ(ＩＮＶｉ)及び伝送ゲート(ＴＲ)を含み、第１のライト命令(ＥＷＴ)の活性化したレベルに応じて、外部アドレス(ＡＤＤ)を伝送できる。
図５は、図２に示すコラム命令生成部１４０の回路図である。
図５によれば、コラム命令生成部１４０は、第１のＰＭＯＳトランジスタ(Ｐ１)と、第１及び第２のＮＭＯＳトランジスタ(Ｎ１、Ｎ２)と、ラッチ部(Ｌ)とを含む。
第１のＰＭＯＳトランジスタ(Ｐ１)は、第１のライト命令(ＥＷＴ)の反転された信号(インバータ(ＩＮＶ１)を経由した)が印加されるゲート、外部供給電源(ＶＤＤ)が印加されるソース及びノードａに連結しているドレーンを含む。
第１のＮＭＯＳトランジスタ(Ｎ１)は、リード命令(ＲＤ）が印加されるゲート、接地電源(ＶＳＳ)と連結しているソース及びノードａに連結しているドレーンを含む。
第２のＮＭＯＳトランジスタ(Ｎ２)は、リセット信号(ＲＥＳＥＴ)が印加されるゲート、接地電源(ＶＳＳ)と連結しているソース及びノードａに連結しているドレーンを含む。よって、活性化されたリセット信号(ＲＥＳＥＴ)を印加して、ノードａを初期化できる。
ラッチ部(Ｌ)は、ラッチタイプで連結しているインバータ(ＩＮＶ２、ＩＮＶ３）を含む。
ハイレベルの活性化された第１のライト命令(ＥＷＴ)がコラム命令生成部１４０に受信される場合について説明する。
第１のＰＭＯＳトランジスタ(Ｐ１)がターンオンされ、ノードａはハイレベルになる。ノードａの信号は、ラッチ部(Ｌ)及び第４のインバータ(ＩＮＶ４)を経由して、ハイレベルのライト−リード命令(ＷＴＲＤＢ)として提供される。
これとは反対に、ハイレベルの活性化されたリード命令(ＲＤ)がコラム命令生成部１４０に受信される場合について説明する。
第１のＮＭＯＳトランジスタ(Ｎ１)がターンオンされ、ノード ａはローレベルになる。ノードａの信号は、ラッチ部(Ｌ)及び第４のインバータ(ＩＮＶ４)を経由して、ローレベルのライト−リード命令(ＷＴＲＤＢ)として提供される。
すなわち、ライト−リード命令(ＷＴＲＤＢ)のレベルが、ハイレベルであれば第１のライト命令(ＥＷＴ)が活性化され、ローレベルであればリードモードが活性化される。これにより、ライト−リード命令(ＷＴＲＤＢ)のレベルにより、ライトモード及びリードモードを区分できる。
図６は、図２に示すリード／ライト命令語制御部１５０の概念的ブロック図であり、図７及び図８は、図６の詳細回路図である。
図６〜図８によれば、リード／ライト命令語制御部１５０は、クロック選択部１５２及びバースト信号生成部１５６を含む。
まず、クロック選択部１５２は、ライト−リード命令(ＷＴＲＤＢ)に応じて、立ち上りクロック(ＲＣＬＫ)又は立ち下りクロック(ＦＣＬＫ)を選択して、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)として提供できる。
クロック選択部１５２は、立ち上りクロック選択ユニット１５２ａ及び立ち下りクロック選択ユニット１５２ｂを含む。
立ち上りクロック選択ユニット１５２ａは、シリーズで連結している第１及び第２のＰＭＯＳトランジスタ(ＰＭ１、ＰＭ２)と、第１及び第２のＮＭＯＳトランジスタ(ＮＭ１、ＮＭ２)とを含む。立ち上りクロック選択ユニット１５２ａは、ライト−リード命令(ＷＴＲＤＢ)のハイレベルに応じるクロックドインバータ(CLOCKED INVERTER)であって、ライト−リード命令(ＷＴＲＤＢ)のハイレベルが受信されると、立ち上りクロック(ＲＣＬＫ)をノードｄに提供する。
立ち下りクロック選択ユニット１５２ｂは、シリーズで連結している第３及び第４のＰＭＯＳトランジスタ(ＰＭ３、ＰＭ４)と、第３及び第４のＮＭＯＳトランジスタ(ＮＭ３、ＮＭ４)とを含む。立ち下りクロック選択ユニット１５２ｂは、ライト−リード命令(ＷＴＲＤＢ)のローレベルに応じるクロックドインバータであって、ライト−リード命令(ＷＴＲＤＢ)のローレベルが受信されると、立ち下りクロック(ＦＣＬＫ)をノードｄに提供する。
すなわち、クロック選択部１５２は、ライト−リード命令(ＷＴＲＤＢ)のレベルに応じて、ライトモードであれば立ち上りクロック(ＲＣＬＫ)をライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)として提供し、リードモードであれば立ち下りクロック(ＦＣＬＫ)をライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)として提供する。このように、本発明の一実施例は、ライト命令又はリード命令をクロックの互いに異なるエッジに同期させて提供すると共に、実際のライト動作又はリード動作もこれに対応するように、クロックの互いに異なるエッジを利用するように制御する。
次いで、バースト信号生成部１５６は、第１のＰＭＯＳトランジスタ(ＰＭ１１)と、第１及び第２のＮＭＯＳトランジスタ(ＮＭ１１、ＮＭ１２)と、複数のラッチ部(Ｌａｔｃｈ)と、伝送ゲート(Ｔ)とを含む。
バースト信号生成部１５６は、前述したコラムアドレスシフトレジスタ(図４の１２０を参照)の動作原理と類似しているため、簡単に説明する。
すなわち、バースト信号生成部１５６は、第２のライト命令(ＷＴ)が活性化されると、バースト長さ(ＢＬ)だけ遅延されて活性化されるバースト信号(ＢＵＲＳＴ)を生成する。また、バースト信号生成部１５６は、リード命令(ＲＤ)が活性化されると、バースト長さ(ＢＬ)だけ遅延されて活性化されたバースト信号(ＢＵＲＳＴ)を生成する。勿論、バースト信号生成部１５６は、リセット信号(ＲＥＳＥＴ)により初期化できる。
このようなバースト信号生成部１５６は、活性化された第２のライト命令(ＷＴ)に応じて、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)に同期されてバースト長さ(ＢＬ)だけ遅延されたバースト信号(ＢＵＲＳＴ)を生成できる。同様に、バースト信号生成部１５６は、活性化されたリード命令(ＲＤ)に応じて、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)に同期されてバースト長さ(ＢＬ)だけ遅延されたバースト信号(ＢＵＲＳＴ)を生成できる。このとき、前述したように、第２のライト命令(ＷＴ)が活性化される場合のライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)は、立ち上りクロック(ＲＣＬＫ)であり、リード命令(ＲＤ)が活性化される場合のライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)は、立ち下りクロック(ＦＣＬＫ)である。また、ここでの半導体集積回路は、ＢＬの長さが４を初期値で設定した回路として例示する。
半導体集積回路は、ＢＬの長さが４を初期値で設定した回路である時、バースト信号生成部１５６が、例えば４分周回路をさらに備えることができる。
よって、例えば、バースト長さ(ＢＬ)が４であれば、バースト信号生成部１５６により第２のライト命令(ＷＴ)又はリード命令(ＲＤ)に応じて、４クロック周期だけ分周されたバースト信号(ＢＵＲＳＴ)が活性化される。しかしながら、バースト長さ(ＢＬ)が８であれば、分周回路により二度のカウンターパルスを生成して、４クロック周期だけ遅延されて活性化されるバースト信号(ＢＵＲＳＴ)が二度活性化されるように制御できる。このように、バースト長さ(ＢＬ)が、既設定値である４を超過する場合には、このようなリード又はライト命令をさらに提供できるように、内部のリードライト命令信号が必要である。
図示していないが、命令語デコーダ(図３の１１０を参照)のように、バースト命令語生成部１７０は、バースト信号(ＢＵＲＳＴ)、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)及びライト−リード命令(ＷＴＲＤＢ)をナンド演算して、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)を提供する。これにより、バースト命令語生成部１７０は、バースト信号(ＢＵＲＳＴ)が活性化される毎に、ライト−リードクロック(ＷＴＲＤ＿ＣＬＫ)に同期される追加のライト命令又はリード命令を提供できる。
また、バーストアドレスカウンタ(図２の１８０を参照)も、ライト−リード命令(ＷＴＲＤＢ)及びバースト長さ(ＢＬ)により追加の内部命令が要求される場合、第２のライト命令(ＷＴ)又はリード命令(ＲＤ)に応じて、ラッチされるコラムアドレス(ＹＡＤＤ)を増加させてカウントすることで、バーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)を提供できる。すなわち、図示していないが、バーストアドレスカウンタ(図２の１８０を参照)は、バースト長さ(ＢＬ)が既設定値である４を超過すれば、リード命令(ＲＤ)又は第２のライト命令(ＷＴ)時にラッチされたコラムアドレス(ＹＡＤＤ)を受信し、これをさらにカウントしてアドレスを増加させることができる。このとき、アドレス増加モードは、回路の構成や特徴により、インタリーブモード又は順次モードであり得る。
ここでは、ただし、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)も、リード又はライトモードによりクロックの互いに異なるエッジに同期させて動作するように制御することを示すものであり、発明の目的や範囲を制限するものではない。すなわち、半導体集積回路の構成や特徴により、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)又はバーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)スキームを適用しないこともできる。
図９は、図２に示すコラムアドレスラッチ部１６０の回路図である。
図９によれば、コラムアドレスラッチ部１６０は、第１〜第３のアドレスラッチユニット１６２、１６４、１６６及びラッチ部１６８を含む。
第１のアドレスラッチユニット１６２は、リード命令(ＲＤ)により、外部アドレス(ＡＤＤ)をコラムアドレス(ＹＡＤＤ)として提供する。
第１のアドレスラッチユニット１６２は、リード命令(ＲＤ)に応じるクロックドインバータであって、第１及び第２のＰＭＯＳトランジスタ(Ｐ２１、Ｐ２２)と、第１及び第２のＮＭＯＳトランジスタ(Ｎ２１、Ｎ２２)とがシリーズで連結している。
第２のアドレスラッチユニット１６４は、第２のライト命令(ＷＴ)により、ライト用アドレス(ＷＴ＿ＡＤＤ)をコラムアドレス(ＹＡＤＤ)として提供する。
第２のアドレスラッチユニット１６４は、第２のライト命令(ＷＴ)に応じるクロックドインバータであって、第３及び第４のＰＭＯＳトランジスタ(Ｐ２３、Ｐ２４)と、第３及び第４のＮＭＯＳトランジスタ(Ｎ２３、Ｎ２４)とがシリーズで連結している。
第３のアドレスラッチユニット１６６は、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)により、バーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)をコラムアドレス(ＹＡＤＤ)として提供する。
第３のアドレスラッチユニット１６６は、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)に応じるクロックドインバータであって、第５及び第６のＰＭＯＳトランジスタ(Ｐ２５、Ｐ２６)と、第５及び第６のＮＭＯＳトランジスタ(Ｎ２５、Ｎ２６)とがシリーズで連結している。
ラッチ部１６８は、ノードｅの信号を反転ラッチして、コラムアドレス(ＹＡＤＤ)として提供する。
すなわち、コラムアドレスラッチ部１６０は、リード命令(ＲＤ)が活性化されると、第１のＰＭＯＳトランジスタ(Ｐ２１)及び第２のＮＭＯＳトランジスタ(Ｎ２２)がターンオンされて、アドレス(ＡＤＤ)をノードｅに提供する。また、コラムアドレスラッチ部１６０は、第２のライト命令(ＷＴ)が活性化されると、第３のＰＭＯＳトランジスタ(Ｐ２３)及び第４のＮＭＯＳトランジスタ(Ｎ２４)がターンオンされて、ライト用アドレス(ＷＴ＿ＡＤＤ)をノードｅに提供する。同様に、コラムアドレスラッチ部１６０は、バーストリードライト命令(ＢＵＲＳＴ＿ＷＴＲＤ)が活性化されると、第５のＰＭＯＳトランジスタ(Ｐ２５)及び第６のＮＭＯＳトランジスタ(Ｎ２６)がターンオンされて、バーストアドレス(ＢＵＲＳＴ＿ＡＤＤ)をノードｅに提供する。
このように、コラムアドレスラッチ部１６０は、それぞれの命令により遅延の可否が適用されたアドレス、外部から提供されたままのアドレス、又は基本ＢＬの他に追加にカウントされたアドレスを選択的に提供できる。
図１０は、図２に示す半導体集積回路の動作を示すタイミング図である。
図１０によれば、クロック(ＣＬＫ)の立ち上りエッジに外部命令語(ＣＭＤ)が提供される。また、外部アドレス(ＡＤＤ)が提供され、このような外部アドレス(ＡＤＤ)は、外部命令語(ＣＭＤ)が提供される立ち上りエッジ及びクロックの立ち下りエッジに全部 アドレッシングされる。
従来の場合は、立ち下りエッジにアドレッシングされるアドレス(ＡＤＤ)までアドレッシングされた後の立ち上りエッジに同期されて、リード命令(ＲＤ)が提供された(点線(a)参照)。
しかしながら、本発明の一実施例では、立ち下りエッジにアドレッシングされる時、リード命令(ＲＤ)も立ち下りエッジに同期されて動作させることができる((b)参照)。よって、従来より所定の時間(Δｔ)、例えば１／２ｔＣＫ程度アドレスアクセスタイムが速くなることが分かる。
すなわち、立ち上りエッジ及び立ち下りエッジを用いてアドレッシングする場合、ライト命令はライトレイテンシのように所定のタイミング規定を遵守しなければならない同期式命令である。しかしながら、リードモードでは、リード命令が活性化された後から所定のセルをアクセスするまで、非同期式命令経路を持っている。よって、リード命令(ＲＤ)の場合、立ち上りクロック(ＲＣＬＫ)に同期させる必要がなく、１／２ｔＣＫ先んじるようにアドレスが受信される立ち下りエッジ(ＦＣＬＫ)に同期させてリード命令(ＲＤ)を提供すれば、実際メモリ領域(図１のＡ参照)に提供されるアドレスアクセスタイムであるｔＡＡを改善できる。
１００…命令語制御部
１１０…命令語デコーダ
１２０…コラムアドレスシフトレジスタ
１３０…命令語シフトレジスタ
１４０…コラム命令生成部
１５０…リード／ライト命令語制御部
１６０…コラムアドレスラッチ部
１７０…バースト命令語生成部
１８０…バーストアドレスカウンタ

Claims (20)

  1. 外部からライトモード及びリードモードを定義する命令語を提供することで、立ち上りクロック又は立ち下りクロックを用いて、ライト命令又はリード命令を提供する命令語デコーダ；
    前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせるシフトレジスタ部；及び、
    前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部を含むことを特徴とする半導体集積回路。
  2. 前記ライト命令は、前記立ち上りクロックに同期されて提供され、前記リード命令は、前記立ち下りクロックに同期されて提供されることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記シフトレジスタは、
    前記ライト命令が活性化されると、前記ライト命令を前記立ち上りクロックに同期させて、前記ライトレイテンシだけシフトさせる命令語シフトレジスタ；及び、
    前記ライト命令に応じて、前記外部アドレスを前記立ち上りクロックに同期させて、前記ライトレイテンシだけシフトさせるコラムアドレスシフトレジスタを含むことを特徴とする請求項１に記載の半導体集積回路。
  4. 一つのアドレスピンで立ち上りクロック及び立ち下りクロックで多重化が可能な半導体集積回路において、
    外部命令に応じて、第１のライト命令及びリード命令を各々立ち上りクロック及び立ち下りクロックに同期させて提供する命令語デコーダ；
    前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせて、各々ライト用アドレス及び第２のライト命令を提供するシフトレジスタ部；
    前記第１のライト命令、前記リード命令及びバースト長さに応じて、既設定のバースト長さを超過すれば、追加のライト又はリード動作を指示するバーストリードライト命令及び前記バーストリードライト命令に対応するバーストアドレスを提供するバースト命令制御部；及び、
    前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記ライト用アドレスをラッチして、前記コラムアドレスとして提供し、前記バーストリードライト命令時には前記バーストアドレスを前記コラムアドレスとしてラッチするコラムアドレスラッチ部を含むことを特徴とする半導体集積回路。
  5. 前記シフトレジスタは、
    前記ライト命令が活性化されると、前記ライト命令を前記立ち上りクロックに同期させて、前記ライトレイテンシだけシフトさせる命令語シフトレジスタ；及び、
    前記ライト命令に応じて、前記外部アドレスを前記立ち上りクロックに同期させて、前記ライトレイテンシだけシフトさせるコラムアドレスシフトレジスタを含むことを特徴とする請求項４に記載の半導体集積回路。
  6. 前記バースト命令制御部は、
    前記第１のライト命令及びリード命令に応じて、ライト−リード命令を提供するコラム命令生成部；
    前記ライト−リード命令、前記リード命令、前記第２のライト命令及びバースト長さに応じて、ライト−リードクロック及びバースト信号を提供するリード／ライト命令語制御部；
    前記ライト−リード命令、前記ライト−リードクロック及び前記バースト信号に応じて、バーストリードライト命令を提供するバースト命令語生成部；及び、
    前記リード命令、前記第２のライト命令、前記バーストリードライト命令、前記バースト長さ及び前記コラムアドレスに応じて、バーストアドレスを提供するアドレスカウンタを含むことを特徴とする請求項４に記載の半導体集積回路。
  7. 前記コラム命令生成部は、前記第１のライト命令が活性化されると、第１のレベルの前記ライト−リード命令を提供し、前記リード命令が活性化されると、第２のレベルの前記ライト−リード命令を提供することを特徴とする請求項６に記載の半導体集積回路。
  8. 前記リード／ライト命令語制御部は、
    前記ライト−リード命令のレベルに応じて、ライトモードであれば前記立ち上りクロックを選択し、リードモードであれば前記立ち下りクロックを選択して、前記ライト−リードクロックとして提供するクロック選択部；及び、
    前記バースト長さだけ遅延されるが、既設定のバースト長さだけ分周されて生成される前記バースト信号を提供するバースト信号生成部を含むことを特徴とする請求項６に記載の半導体集積回路。
  9. 前記バースト命令語生成部は、前記バースト信号が活性化される毎に、前記ライト−リードクロックに同期された前記バーストリードライト命令を提供することを特徴とする請求項６に記載の半導体集積回路。
  10. 前記バーストアドレスカウンタは、前記バースト長さが既設定値を超過すれば、前記第２のライト命令又は前記リード命令に応じてラッチされる前記コラムアドレスを増加させてカウントすることにより、前記バーストアドレスを提供することを特徴とする請求項６に記載の半導体集積回路。
  11. ライト命令及びリード命令を提供する命令語デコーダ；
    前記ライト命令に応じて、クロックの第１のエッジに同期させてライト−リードクロックを提供し、前記リード命令に応じて、前記クロックの第２のエッジに同期させて前記ライト−リードクロックを提供するリード／ライト命令語制御部；及び、
    前記リード命令に応じて、前記外部アドレスをコラムアドレスとしてラッチし、前記ライト命令に応じて、シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部を含むことを特徴とする半導体集積回路。
  12. 前記リード／ライト命令語制御部は、ＭＲＳから提供されるバスト長さ情報に応じて、バースト信号を提供するバースト信号生成部をさらに含むことを特徴とする請求項１１に記載の半導体集積回路。
  13. 前記シフトレジスタは、
    前記ライト命令が活性化されると、前記ライト命令を前記立ち上りクロックに同期させて、前記ライトレイテンシだけシフトさせる命令語シフトレジスタ；及び、
    前記ライト命令に応じて、前記外部アドレスを前記立ち上りクロックに同期させて、前記ライトレイテンシだけシフトさせるコラムアドレスシフトレジスタを含むことを特徴とする請求項１１に記載の半導体集積回路。
  14. クロックの第１のエッジに同期させてリード命令を提供する命令語デコーダ；
    前記リード命令に応じて、前記クロックの第２のエッジに同期させてリード用 クロックを提供するリード／ライト命令語制御部；及び、
    前記リード命令に応じて、外部アドレスをラッチし、前記クロックの前記第２のエッジに同期してコラムアドレスを提供するコラムアドレスラッチ部を含むことを特徴とする半導体集積回路。
  15. 前記命令語デコーダは、前記クロックの前記第１のエッジに同期させてライト命令を提供することを特徴とする請求項１４に記載の半導体集積回路。
  16. 前記リード／ライト命令語制御部は、前記ライト命令に応じて、前記クロックの前記第１のエッジに同期させてライト用クロックを提供することを特徴とする請求項１５に記載の半導体集積回路。
  17. 前記リード／ライト命令語制御部は、ＭＲＳから提供されるバースト長さ情報に応じて、バースト信号を提供するバースト信号生成部をさらに含むことを特徴とする請求項１４に記載の半導体集積回路。
  18. 前記コラムアドレスラッチ部は、外部命令により、外部から提供されたままのアドレス及び遅延の可否が適用されたアドレスの何れか一つを選択的に提供することを特徴とする請求項１４に記載の半導体集積回路。
  19. 前記コラムアドレスラッチ部は、ライト命令に応じて、シフトレジスタにより遅延されたライト用アドレスをラッチして、前記コラムアドレスとして提供することを特徴とする請求項１８に記載の半導体集積回路。
  20. 前記第１のエッジは立ち上りエッジであり、前記第２のエッジは立ち下りエッジであることを特徴とする請求項１４に記載の半導体集積回路。
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