KR20060097522A - 반도체 메모리 및 시스템 장치 - Google Patents

반도체 메모리 및 시스템 장치 Download PDF

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KR20060097522A
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신이치 야마다
유키히로 노무라
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 반도체 메모리의 내부 회로를 외부 제어에 의해 확실하게 리셋하는 것을 목적으로 한다.
모드 레지스터의 레지스터부는 반도체 메모리를 동작시키기 위한 복수 종의 동작 사양이 각각 설정되는 복수의 동작 설정부를 포함한다. 모드 레지스터는 레지스터부의 적어도 1비트의 값이 리셋 상태를 나타낼 때에 소프트 리셋 신호를 출력한다. 리셋 신호 생성 회로는 소프트 리셋 신호에 응답하여 내부 회로를 리셋하기 위한 리셋 신호를 출력한다. 본 발명에서는 소프트 리셋 신호를 생성하기 위해서 반도체 메모리를 제어하는 시스템은 모드 레지스터의 설정 커맨드와 함께 소정의 비트를 반드시 지정할 필요가 있다. 따라서, 내부 회로를 외부 제어에 의해 확실하게 리셋할 수 있다.

Description

반도체 메모리 및 시스템 장치{SEMICONDUCTOR MEMORY AND SYSTEM APPARATUS}
도 1은 본 발명의 반도체 메모리의 제1 실시예를 도시한 블록도.
도 2는 도 1에 도시된 모드 레지스터를 상세하게 도시한 설명도.
도 3은 도 1에 도시된 모드 레지스터의 설정 방법을 도시한 타이밍도.
도 4는 반도체 메모리의 제1 실시예의 리셋 신호를 생성하기 위한 동작을 도시한 타이밍도.
도 5는 본 발명의 반도체 메모리의 제2 실시예를 도시한 블록도.
도 6은 도 5에 도시된 모드 레지스터를 상세하게 도시한 설명도.
도 7은 반도체 메모리의 제2 실시예의 리셋 신호를 생성하기 위한 동작을 도시한 타이밍도.
도 8은 본 발명의 반도체 메모리의 제3 실시예 및 시스템 장치의 일 실시예를 도시한 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 커맨드 제어 회로
12 : 동작 제어 회로
14, 14A : 모드 레지스터
16 : 펄스 생성 회로
18 : 리셋 생성 회로
18a : 파워-온 리셋부
18b : OR 게이트
20 : 어드레스 입력 회로
22 : 어드레스 디코더
24 : 데이터 입출력 회로
26 : 지연 회로
AD : 외부 어드레스 신호
CORE : 메모리 코어
DQ : 외부 데이터 신호
MRS : 모드 레지스터 설정 커맨드
PONZ : 파워-온 리셋 신호
SRSTPZ : 소프트 리셋 펄스 신호
SRSTZ : 소프트 리셋 신호
STTZ : 리셋 신호
SYS : 시스템 장치
VDD : 외부 전원 전압
[특허문헌 1] 일본 특허 공개 평성 제11-149771호
본 발명은 동작 모드를 설정하는 모드 레지스터를 갖는 반도체 메모리 및 이 반도체 메모리가 탑재되는 시스템 장치에 관한 것이다.
일반적으로, DRAM 등의 반도체 메모리에서는, 파워-온 리셋 회로를 갖고 있다. 래치 등의 내부 회로는 전원 전압이 낮을 때에 생성되는 파워-온 리셋 신호에 의해 초기화된다. 일본 특허 공개 평성 제11-149771호 공보에는 파워-온 리셋 신호와 외부로부터의 초기화 커맨드(프리차지 커맨드)의 양쪽에 응답하여 테스트 모드 레지스터를 리셋하는 방법이 개시되어 있다.
테스트 모드 레지스터 등의 내부 회로를, 외부로부터 공급되는 초기화 커맨드에 의해 직접 리셋하는 경우에, 통상의 기록 커맨드가 잡음 등으로 인한 오동작으로 초기화 커맨드라고 인식되면, 내부 회로는 리셋되어 버린다. 또한, 사용자가 반도체 메모리를 동작시키기 위해서 사용하는 커맨드(프리차지 커맨드 등)를 초기화 커맨드에 이용하면, 사용자(시스템)가 잘못해서 초기화 커맨드를 반도체 메모리에 공급할 가능성이 높아지고, 예기치 않은 커맨드에 의해 내부 회로가 리셋될 우려가 있다.
본 발명의 목적은 반도체 메모리의 내부 회로를 외부 제어에 의해 확실하게 리셋하는 것이다.
본 발명의 제1 형태에서는, 모드 레지스터의 레지스터부는 반도체 메모리를 동작시키기 위한 복수 종의 동작 사양이 각각 설정되는 복수의 동작 설정부를 포함한다. 동작 제어 회로는 모드 레지스터에 설정된 동작 사양에 따라 메모리 셀 어레이를 액세스한다. 커맨드 제어 회로는 커맨드 단자를 통해 공급되는 외부 커맨드를 해독한다. 커맨드 제어 회로는 외부 커맨드가 모드 레지스터의 레지스터부를 설정하는 설정 커맨드를 나타낼 때에 레지스터부의 값을 재기록한다. 모드 레지스터는 레지스터부의 적어도 1비트의 값이 리셋 상태를 나타낼 때에 소프트 리셋 신호를 출력한다. 리셋 신호 생성 회로는 소프트 리셋 신호에 응답하여 내부 회로를 리셋하기 위한 리셋 신호를 출력한다. 본 발명에 있어서, 소프트 리셋 신호를 생성하기 위해서 반도체 메모리를 제어하는 시스템은 모드 레지스터의 설정 커맨드와 함께 소정의 비트를 반드시 지정할 필요가 있다. 따라서, 내부 회로를 외부 제어에 의해 확실하게 리셋할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 펄스 생성 회로는 소프트 리셋 신호의 천이 엣지에 동기하는 펄스를 갖는 리셋 펄스 신호를 생성한다. 리셋 신호 생성 회로는 리셋 펄스 신호를 소프트 리셋 신호로서 수신한다. 펄스 신호를 이용하여 리셋 신호를 생성함으로써, 리셋 신호에 의한 내부 회로의 리셋 기간을 용이하게 설정할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 모드 레지스터는 소프트 리셋 신호의 출력을 정지시키기 위해서 리셋 신호에 응답하여 레지스터부를 초기화한다. 즉, 소프트 리셋 신호는 설정 커맨드에 응답하여 소정의 기간만 출력된다. 내부 회로의 리셋 상태를 해제하기 위해서 소프트 리셋 신호의 출력을 정지시키는 새로운 외부 커맨드는 필요 없다. 따라서, 시스템의 제어를 간단하고 용이하게 할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 지연 회로는 리셋 신호를 지연시켜, 지연 리셋 신호를 생성한다. 모드 레지스터는 소프트 리셋 신호의 출력을 정지시키기 위해서 지연 리셋 신호에 응답하여 레지스터부를 초기화한다. 이 때문에, 소프트 리셋 신호의 출력 기간을 지연 회로의 지연 시간에 의해 용이하게 설정할 수 있고, 내부 회로를 확실하게 초기화할 수 있다. 또한, 전술한 바와 같이, 설정 커맨드에 의해 모드 레지스터 자체가 초기화되기 때문에, 시스템의 제어를 간단하고 용이하게 할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 모드 레지스터의 레지스터부는 설정 커맨드와 함께 공급되는 외부 어드레스 신호 및 외부 데이터 신호 중 적어도 어느 하나의 값에 따라 설정된다. 소프트 리셋 신호는 외부 커맨드를 단순히 공급하는 것만으로는 출력되지 않는다. 이 때문에, 잡음 등에 의해 설정 커맨드가 잘못 인식되고, 내부 회로가 잘못 초기화되는 것을 방지할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 리셋 생성 회로의 파워-온 리셋부는 외부 전원 전압이 소정의 값보다 낮을 때에, 파워-온 리셋 신호를 생성한다. 리셋 생성 회로의 합성부는 파워-온 리셋 신호 및 소프트 리셋 신호의 각각에 응답하여 리셋 신호를 출력한다. 이 때문에, 파워-온 리셋 신호의 공급 경로를 이용하여 소프트 리셋 신호를 내부 회로에 공급할 수 있다. 따라서, 리셋 신호 의 신호선의 배선 영역을 삭감할 수 있고, 반도체 메모리의 칩 사이즈를 삭감할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 설정 커맨드에 응답하여 리셋 상태가 설정되는 리셋 설정부는 모드 레지스터의 레지스터부내에 동작 설정부와는 독립적으로 형성되어 있다. 소프트 리셋 신호를 출력하기 위한 전용 비트를 설정함으로써, 시스템은 반도체 메모리의 리셋 제어를 용이하게 할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 모드 레지스터의 레지스터부는 복수의 동작 설정부에 의해 각각 설정되는 동작 사양의 조합이 금지되어 있는 조합일 때에 리셋 상태로 설정된다. 소프트 리셋 신호를 출력하기 위한 비트를 기존의 비트를 유용하여 할당함으로써 모드 레지스터의 회로 구성을 작게 할 수 있고, 반도체 메모리의 칩 사이즈를 작게 할 수 있다.
본 발명의 제1 형태에 따른 바람직한 예에 있어서, 소프트 리셋 신호는 다른 반도체 메모리를 리셋하기 위해서 리셋 출력 단자를 통해 반도체 메모리의 외부에 출력된다. 하나의 반도체 메모리에 설정 커맨드가 공급됨으로써, 다른 반도체 메모리도 리셋할 수 있기 때문에, 시스템의 리셋 제어를 간단하고 용이하게 할 수 있다.
본 발명의 제2 형태에 있어서, 시스템 장치는 컨트롤러와, 컨트롤러에 의해 액세스되는 복수 종의 반도체 메모리를 포함한다. 반도체 메모리의 하나는 소프트 리셋 신호를 반도체 메모리의 외부에 출력하는 리셋 출력 단자를 구비하고, 전술한 제1 형태의 반도체 메모리의 특징을 갖고 있다. 이 때문에, 하나의 반도체 메모리 에 설정 커맨드가 공급됨으로써, 이 반도체 메모리의 내부 회로뿐만 아니라 다른 반도체 메모리의 내부 회로도 리셋할 수 있다. 이 결과, 시스템의 리셋 제어를 간단하고 용이하게 할 수 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면에서 ◎는 외부 단자를 나타내고 있다. 도면 중, 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 말미에 "Z"가 붙은 신호는 정논리를 나타내고, 선두에 "/"가 붙은 신호는 부논리를 나타내고 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다.
도 1은 본 발명의 반도체 메모리의 제1 실시예를 나타내고 있다. 반도체 메모리는 예컨대 CMOS 공정 기술을 이용하여 FCRAM(Fast Cycle RAM)으로서 형성되어 있다. FCRAM은 DRAM의 메모리 코어를 가지며, SRAM의 인터페이스를 갖는 의사 SRAM의 일종이다. 이 FCRAM은 동작 모드로서, 클록에 비동기로 동작하는 SRAM과 동일한 비동기 동작 모드 이외에 외부 클록 CLK에 동기하여 버스트 동작을 실행하는 동기 동작 모드를 갖고 있다. FCRAM은 커맨드 제어 회로(10), 동작 제어 회로(12), 모드 레지스터(14), 펄스 생성 회로(16), 리셋 생성 회로(18), 어드레스 입력 회로(20), 어드레스 디코더(22), 데이터 입출력 회로(24) 및 메모리 코어(CORE)를 포함한다.
커맨드 제어 회로(10)는 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)를 외부 커맨드로서 수신하고, 수신한 외부 커맨드를 해독하며, 해독한 외부 커맨드를 내부 커맨드 신호(ICMD)로서 동작 제어 회로(12)에 출력한다. 내부 커맨드 신호(ICMD)에 의해 표시되는 커맨드로서, 판독 커맨드 및 기록 커맨드 이외에 모드 레지스터 설정 커맨드(MRS)가 있다. 커맨드 제어 회로(10)는 외부 커맨드가 모드 레지스터 설정 커맨드(MRS)일 때에 모드 레지스터(14)를 재기록하는 기능을 갖고 있다.
동작 제어 회로(12)는 커맨드 제어 회로(10)로부터 공급되는 내부 커맨드 신호(ICMD; 판독 커맨드 및 기록 커맨드) 및 리프레시 커맨드에 따라 판독 동작, 기록 동작 및 리프레시 동작을 위한 타이밍 신호를 생성한다. 타이밍 신호는 메모리 코어(CORE) 및 데이터 입출력 회로(24) 등에 공급된다. 타이밍 신호의 생성 타이밍은 모드 레지스터(14)에 설정되는 동작 사양에 따라 변경된다. 동작 제어 회로(26)는 판독 커맨드 또는 기록 커맨드와 FCRAM의 내부에서 생성되는 리프레시 커맨드가 경합할 때에 이들 커맨드의 우선 순위를 결정하는 아비터(도시하지 않음)를 갖고 있다. 리프레시 커맨드는 리프레시 타이머(도시하지 않음)에 의해 주기적으로 생성된다.
모드 레지스터(14)에는 FCRAM을 동작시키기 위한 복수 종의 동작 사양이 설정된다. 또한, 모드 레지스터(14)는 FCRAM의 내부 회로(초기화가 필요한 래치 등)을 초기화하기 위한 소프트 리셋 신호(SRSTZ)를 출력하는 기능을 갖고 있다. 모드 레지스터(14)는 모드 레지스터 설정 커맨드(MRS)와 함께 외부 어드레스 신호(AD)의 소정의 비트에 소정의 값이 공급되었을 때에, 소프트 리셋 신호(SRSTZ)를 출력한다. 또한, 모드 레지스터(14)는 리셋 신호(STTZ)에 동기하여 소프트 리셋 신호 (SRSTZ)의 출력을 정지한다. 펄스 생성 회로(16)는 소프트 리셋 신호(SRSTZ)의 상승 엣지에 동기하는 펄스를 갖는 소프트 리셋 펄스 신호(SRSTPZ)를 생성한다. 모드 레지스터 설정 커맨드(MRS)는 예컨대 시스템에 탑재되는 FCRAM의 회로의 일부가 잡음 등의 영향에 의해 정상적으로 동작하지 않게 되었을 때에 외부 전원 전압(VDD)의 공급을 정지시키는 일없이 FCRAM을 강제적으로 리셋하고, 그 원인을 조사하기 위해 공급된다.
특히, 휘발성 메모리 셀(다이내믹 메모리 셀 및 스태틱 메모리 셀)을 갖는 반도체 메모리에서는, 전원 전압(VDD)의 공급을 정지하면, 메모리 셀에 유지되어 있는 데이터가 없어진다. 반도체 메모리의 문제 해석에서는, 데이터가 메모리 셀에 유지되어 있는지의 여부에 의해 기능의 양호/불량이 판정되는 경우가 많다. 따라서, 문제의 해석은 전원 전압(VDD)을 공급한 상태에서 이루어질 필요가 있다.
리셋 생성 회로(18)는 파워-온 리셋부(18a) 및 OR 게이트(18b; 합성 회로)를 갖고 있다. 파워-온 리셋부(18a)는 외부 전원 전압(VDD; 예컨대, 1.8 V)이 소정의 전압보다 낮아졌을 때, 파워-온 리셋 신호(PONZ)를 고레벨로 변화시킨다. OR 게이트(18b)는 파워-온 리셋 신호(PONZ) 및 소프트 리셋 펄스 신호(SRSTPZ)에 동기하여 리셋 신호(STTZ)를 출력한다. 리셋 신호(STTZ)는 초기화가 필요한 래치 등의 내부 회로[예컨대, 워드 디코더(WD)의 어드레스 래치]에 공급되며, 이들 회로를 초기 상태로 설정한다.
리셋 신호(STTZ)의 배선은 종래의 파워-온 리셋 신호의 배선을 이용하고 있다. 즉, 파워-온 리셋 신호의 공급 경로를 이용하여 소프트 리셋 신호(SRSTZ)를 내 부 회로에 공급할 수 있다. 따라서, 리셋 신호(STTZ)의 신호선의 배선 영역을 삭감할 수 있고, FCRAM의 칩 사이즈를 삭감할 수 있다. 리셋 신호(STTZ)에 의해 FCRAM은 파워-온 후에 외부 전원 전압(VDD)가 소정의 전압이 될 때까지, 리셋 상태로 설정된다. 혹은, FCRAM은 소프트 리셋 펄스 신호(SRSTPZ)의 출력 기간에 리셋 상태로 설정된다. 리셋 상태에 따라 FCRAM의 내부 회로가 리셋된다.
어드레스 입력 회로(20)는 어드레스 단자(AD)를 통해 외부 어드레스 신호 [AD(AD18-0)]를 수신하고, 수신한 어드레스(AD)를 어드레스 디코더(22) 및 모드 레지스터(14) 등에 출력한다. 어드레스 디코더(22)는 외부 어드레스 신호(AD)를 디코ELD하고, 그 디코딩된 신호(ADEC)를 메모리 코어(CORE)에 출력한다. FCRAM은 로우 어드레스 신호와 칼럼 어드레스 신호를 동시에 수신하는 어드레스 논 멀티플렉스 방식(address non-multiplex method)을 채용하고 있다.
데이터 입출력 회로(24)는 판독 동작시에, 메모리 코어(CORE)로부터 공통 데이터 버스(CDB)를 통해 전송되는 판독 데이터(IDQ)를 외부 데이터 단자{DQ(DQ15-0)]에 출력한다. 데이터 입출력 회로(24)는 기록 동작시에 기록 데이터를 외부 데이터 단자(DQ)를 통해 수신하고, 수신한 외부 데이터 신호(DQ)를 공통 데이터 버스(CDB)를 통해 메모리 코어(CORE)에 전송한다. 또, 특히 도시하지 않지만, FCRAM은 16비트의 데이터를 8비트(1바이트)씩 입출력하기 위한 바이트 컨트롤 단자(/UB, /LB)를 갖고 있다.
메모리 코어(CORE)는 메모리 셀 어레이(ARY), 워드 디코더(WD), 센스 앰프(SA) 및 칼럼 디코더(CD)를 갖고 있다. 메모리 셀 어레이(ARY)는 전송 트랜지스터 (T1) 및 커패시터(C1)를 포함하는 복수의 메모리 셀(MC; 다이내믹 메모리 셀), 각 메모리 셀(MC)의 전송 트랜지스터(T1)의 게이트에 접속된 워드선(WL) 및 전송 트랜지스터(TL)의 데이터 입출력 노드에 접속된 비트선[BL(또는 /BL)]을 갖고 있다.
워드 디코더(WD)는 디코드 신호(ADEC) 중 로우 디코드 신호에 따라 워드선(WL) 중 어느 하나를 선택한다. 센스 앰프(SA)는 예컨대 판독 동작시에 비트선[BL(또는 /BL)]을 통해 메모리 셀(MC)로부터 판독되는 데이터의 신호량을 증폭시킨다. 메모리 코어(CORE)는 비트선(BL)에 판독되어 센스 앰프(SA)로 증폭된 판독 데이터를, 공통 데이터 버스(CDB)에 전달하고, 공통 데이터 버스(CDB)에 공급되는 기록 데이터를 비트선[BL(또는 /BL)]에 전달하기 위한 칼럼 스위치(도시하지 않음)를 갖고 있다. 칼럼 디코더(CD)는 디코드 신호(ADEC) 중 칼럼 디코드 신호에 따라 칼럼 스위치를 제어하는 제어 신호를 출력한다.
도 2는 도 1에 도시된 모드 레지스터(14)를 상세하게 나타내고 있다. 모드 레지스터(14)는 외부 어드레스 신호(AD18-11)의 값을 기억하는 8비트의 레지스터부를 갖고 있다. 레지스터부는 예컨대 버스트 길이의 설정(AD18-16), 동작 모드의 설정(AD15), 판독 레이턴시의 설정(AD14-12)에 이용되는 3개의 동작 설정부와, 소프트 리셋 신호(SRSTZ)를 생성하기 위해서 이용되는 리셋 설정부(AD11)를 갖고 있다. 일반적으로 FCRAM에 공급되는 외부 어드레스 신호(AD)의 비트수는 많다. 모드 레지스터(14)에 소프트 리셋 신호(SRSTZ)를 생성하기 위해서 전용 비트(AD11)를 용이하게 할당할 수 있다. 또한, 전용 비트(AD11)를 설치함으로써, 시스템은 FCRAM의 내부 회로를 용이하게 또한 확실하게 리셋할 수 있다.
여기서, 버스트 길이는 1회의 판독 커맨드 또는 1회의 기록 커맨드에 응답하여 외부 데이터 단자(DQ)에 연속하여 출력 또는 입력되는 데이터수이다. 연속 모드는 복수의 워드선(WL)에 접속되는 메모리 셀(MC)에 대하여 데이터를 연속하여 출력 또는 입력하는 모드이다. 동작 모드는 버스트 동작을 실행할 때, 혹은 판독 레이턴시를 사용할 때에 동기 모드로 설정된다. 동작 모드는 버스트 동작을 실행하지 않을 때, 혹은 판독 레이턴시를 사용하지 않을 때에 비동기 모드로 설정된다. 동기 모드 중, 기록 데이터 및 판독 데이터는 외부 클록 신호(CLK)에 동기하여 입출력된다. 판독 레이턴시는 판독 커맨드를 수신한 후에 데이터 신호(DQ)가 외부 데이터 단자(DQ)에 출력될 때까지의 클록수이다.
모드 레지스터(14)는 모드 레지스터 설정 커맨드(MRS)와 함께 공급되는 어드레스 신호[AD18-11(KEY)]의 값에 따라 동작 사양이 설정된다. 구체적으로는 동작 설정부(동작 모드, 버스트 길이 및 판독 레이턴시)의 조합에 따라 FCRAM의 동작 사양이 결정된다. 어드레스 비트(AD11)는 소프트 리셋 신호(SRSTZ)를 생성하기 위한 비트이다. 모드 레지스터 설정 커맨드(MRS)와 함께 공급되는 어드레스 신호(AD11)가 논리 1(리셋 상태)을 나타낼 때에 소프트 리셋 신호(SRSTZ)를 저레벨에서 고레벨로 변화시킨다.
FCRAM을 제어하는 시스템은 FCRAM의 내부 회로를 리셋하기 위해서 외부 전원 전압(VDD)이 공급된 상태에서 모드 레지스터 설정 커맨드(MRS)의 공급과 함께 비트(AD11)를 반드시 논리 1로 재기록할 필요가 있다. 소프트 리셋 신호(SRSTZ)는 외부 커맨드를 단순히 공급하는 것만으로는 출력되지 않는다. 예컨대, 다른 동작 커맨드 가 잡음 등으로 인한 오동작으로 모드 레지스터 설정 커맨드(MRS)라고 인식되어도 소프트 리셋 신호(SRSTZ)는 출력되지 않는다. 따라서, 시스템은 메모리 셀(MC)의 데이터 손실 없이 내부 회로를 외부 제어에 의해 필요할 때만 확실하게 리셋할 수 있다.
모드 레지스터(14)는 소프트 리셋 신호(SRSTZ)를 출력한 후, 리셋 신호(STTZ)를 수신하여 도면 중의 "*"의 상태로 초기화된다. 이 때문에, 고레벨로 설정된 소프트 리셋 신호(SRSTZ)는 저레벨로 리셋된다.
도 3은 도 1에 도시된 모드 레지스터(14)의 설정 방법을 나타내고 있다. 이 실시예에서는, 판독 커맨드 RD1(판독 사이클), 기록 커맨드 WR1-4(기록 사이클) 및 판독 커맨드 RD2(판독 사이클)가 연속하여 공급되었을 때에 모드 레지스터 설정 커맨드(MRS)가 인식된다. FCRAM을 초기화하는 시스템은 판독 사이클 RD1에서 기록 사이클 WR3까지, 어드레스 신호(AD)를 최상위 어드레스 MSB(16진수의 7FFFF)로 설정하고, 기록 사이클 WR4와 판독 사이클 RD2에서 어드레스 신호(AD)를 값 KEY로 설정한다.
시스템은 최초의 판독 사이클 RD1에서 판독된 데이터(RDa)를 기록 사이클 WR1-4에서 기록할 필요가 있다. 마지막 판독 사이클 RD2에서는 데이터 단자[DQ(DQ7-0)]로부터 모드 레지스터(14)를 설정하기 위해 공급한 값 KEY가 출력된다. FCRAM은 모드 레지스터(14)를 설정하는 전술한 순서가 전부 정확하게 행해졌을 때에만 데이터 단자(DQ)에 값 KEY를 출력한다. 그리고, 모드 레지스터(14)는 그 순서가 전부 정확하게 행해졌을 때에만 값 KEY에 따라 설정된다.
도 4는 리셋 신호(STTZ)를 생성하기 위한 동작을 나타내고 있다. 우선, 시스템이 파워-온일 때에 파워-온 리셋부(18a)에 의해 외부 전원 전압(VDD)이 소정의 값까지 상승한 것이 검출되면, 리셋 생성 회로(18)는 리셋 신호(STTZ)를 고레벨에서 저레벨로 변화시킨다[도 4의 (a)]. 초기화가 필요한 내부 회로는 리셋 신호(STTZ)의 고레벨 기간에 리셋된다(파워-온 리셋). 모드 레지스터(14)는 리셋 신호(STTZ)에 의해 리셋되며, 도 2에 "*"로 도시한 값으로 리셋된다.
FCRAM을 액세스하는 시스템은 동작 중에 문제가 발생한 FCRAM의 상태를 조사하기 위해 모드 레지스터 설정 커맨드(MRS)를 FCRAM에 공급한다. 모드 레지스터(14)는 모드 레지스터 설정 커맨드(MRS)에 응답하여 소프트 리셋 신호(SRSTZ)를 고레벨로 변화시킨다[도 4의 (b)]. 펄스 생성 회로(16)는 소프트 리셋 신호(SRSTZ)의 상승 엣지에 동기하여 고레벨 기간(P1)을 갖는 소프트 리셋 펄스 신호(SRSTPZ)를 생성한다[도 4의 (c)]. 여기서, 펄스 생성 회로(16)는 내부 회로를 확실하게 초기화할 수 있는 고레벨 기간(P1)을 생성하도록 설계되어 있다. 이 때문에, 소프트 리셋 신호(SRSTZ)에 의한 내부 회로의 리셋 기간(P1)을 펄스 생성 회로(16)의 논리 설계에 따라 용이하게 설정할 수 있다.
리셋 생성 회로(18)는 소프트 리셋 펄스 신호(SRSTPZ)와 동일한 고레벨 기간(P1)을 갖는 리셋 신호(STTZ)를 출력한다[도 4의 (d)]. 모드 레지스터(14)는 리셋 신호(STTZ)의 상승 엣지에 동기하여 도 2의 "*"의 상태로 초기화되고, 소프트 리셋 신호(SRSTZ)는 저레벨로 변화된다[도 4의 (e)]. 이 때문에, 내부 회로의 리셋 상태를 해제하기 위해서 소프트 리셋 신호(SRSTZ)의 출력을 정지하는 새로운 외부 커맨 드는 필요 없다. 또한, 모드 레지스터 설정 커맨드에 의해 내부 회로가 초기화될 때, 모드 레지스터(14) 자체도 초기화된다. 이 때문에, FCRAM을 제어하는 시스템은 내부 회로를 리셋한 후에 모드 레지스터(14)를 새롭게 초기화할 필요는 없다. 따라서, 시스템의 제어를 간단하고 용이하게 할 수 있다.
이상, 제1 실시예에서는, 소프트 리셋 신호(SRSTZ)는 모드 레지스터 설정 커맨드(MRS)에 의해 비트(AD11)가 논리 1로 재기록되었을 때에만 생성되며, 내부 회로는 리셋된다. 따라서, FCRAM을 탑재하는 시스템은 필요할 때만 FCRAM을 확실하게 리셋할 수 있다.
도 5는 본 발명의 반도체 메모리의 제2 실시예를 나타내고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시예의 FCRAM에서는, 제1 실시예의 모드 레지스터(14) 대신에 모드 레지스터(14A)가 형성되어 있다. 제1 실시예의 펄스 생성 회로(16)가 삭제되고, 지연 회로(26)가 새롭게 형성되어 있다. 그 밖의 구성은 제1 실시예와 동일하다. 모드 레지스터(14A)에서 출력되는 소프트 리셋 신호(SRSTZ)는 리셋 생성 회로(18)에 직접 공급된다. 지연 회로(26)는 리셋 신호(STTZ)를 소정 시간 지연시켜 모드 레지스터 리셋 신호(STTMRZ)를 생성한다. 모드 레지스터 리셋 신호(STTMRZ)는 모드 레지스터(14A)를 초기화하기 위해서 모드 레지스터(14A)에 공급된다. 모드 레지스터(14A)의 설정 방법[모드 레지스터 설정 커맨드(MRS)]는 제1 실시예(도 3)와 동일하다.
도 6은 도 5에 도시한 모드 레지스터(14A)를 상세하게 나타내고 있다. 모드 레지스터(14A; 레지스터부)의 동작 설정부(AD18-12)의 사양은 제1 실시예(도 2)와 동일하다. 모드 레지스터(14A)는 예컨대 소프트 리셋 신호(SRSTZ)를 출력하기 위한 전용 비트(도 2의 AD11, 리셋 설정부)를 갖고 있지 않다. 이 실시예에서는, 모드 레지스터(14A)는 동작 설정부(AD18-16, AD15, AD14-12)에 의해 각각 설정되는 동작 사양의 조합이 금지되어 있는 조합일 때에 리셋 상태로 설정되며, 소프트 리셋 신호(SRSTZ)를 출력한다. 구체적으로는 비트(AD18-16)가 예약 상태(KEY＝000)를 나타내고, 모드 레지스터 설정 커맨드(MRS)와 함께 공급되는 어드레스 신호(AD)의 비트(AD15)가 동기 모드(KEY＝0)를 나타낼 때에 모드 레지스터(14A)는 소프트 리셋 신호(SRSTZ)를 출력한다. 동기 모드가 선택되는 경우, 버스트 길이는 8 워드, 16 워드 및 연속 중 어느 하나로 설정될 필요가 있다. 동기 모드를 선택하고, 또한 버스트 길이를 예약 상태로 설정하는 것은 통상 있을 수 없어, 이 조합은 금지이다. 통상 있을 수 없는 비트값으로 설정되었을 때에 소프트 리셋 신호(SRSTZ)를 출력함으로써, 모드 레지스터(14A)의 비트수를 절약할 수 있다. 구체적으로는 비트(ADl1)를 소프트 리셋의 설정 비트에 할당할 필요가 없어지기 때문에, 모드 레지스터(14A)의 회로 규모는 작아진다.
도 7은 리셋 신호(STTZ)를 생성하기 위한 동작을 나타내고 있다. 시스템의 파워-온시의 리셋 신호(STTZ)의 생성은 제1 실시예(도 4)와 같다[도 7의 (a)]. 모드 레지스터 리셋 신호(STTMRZ)는 리셋 신호(STTZ)에서 지연 회로(26)의 지연 시간(DLY1)만큼 지연되어 생성된다[도 7의 (b)]. 모드 레지스터(14A)는 모드 레지스터 리셋 신호(STTMRZ)에 의해 리셋되고, 도 6에 "*"로 나타낸 값으로 리셋된다.
FCRAM을 액세스하는 시스템은 동작 중에 문제가 생긴 FCRAM의 상태를 조사하기 위해서 모드 레지스터 설정 커맨드(MRS)를 FCRAM에 공급한다. 모드 레지스터(14A)는 모드 레지스터 설정 커맨드(MRS)에 응답하여 소프트 리셋 신호(SRSTZ)를 고레벨로 변화시킨다[도 7의 (c)]. 리셋 생성 회로(18)는 소프트 리셋 신호(SRSTZ)의 상승 엣지에 동기하여 리셋 신호(STTZ)를 고레벨로 변화시킨다[도 7의 (d)]. 지연 회로(26)는 리셋 신호(STTZ)를 지연 시간(DLY1)만큼 지연시키고, 모드 레지스터 리셋 신호(STTMRZ)로서 출력한다[도 7의 (e)]. 모드 레지스터(14A)는 모드 레지스터 리셋 신호(STTMRZ)에 의해 리셋되고, 소프트 리셋 신호(SRSTZ)를 저레벨로 리셋한다[도 7의 (f)]. 리셋 생성 회로(18)는 소프트 리셋 신호(SRSTZ)의 하강 엣지에 동기하여 리셋 신호(STTZ)를 저레벨로 변화시킨다[도 7의 (g)]. 리셋 신호(STTZ)에서 지연 시간만큼 지연되어 모드 레지스터 리셋 신호(STTMRZ)가 저레벨로 변화된다[도 7의 (h)]. 여기서, 지연 회로(26)의 지연 시간(DLY1)은 리셋 신호(STTZ)의 펄스 폭이 제1 실시예의 기간(P1)과 거의 같아지도록 설계되어 있다. 즉, 지연 시간(DLY1)은 리셋 신호(STTZ)가 내부 회로를 확실하게 초기화할 수 있는 고레벨 기간(P1)을 갖도록 설계되어 있다. 바꾸어 말하면, 리셋 신호(STTZ)의 펄스 폭은 지연 회로(26)의 지연 시간(DLY1)에 의해 용이하게 설정할 수 있다.
이상, 제2 실시예에 있어서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 모드 레지스터 설정 커맨드(MRS)에 의한 내부 회로의 초기화 기간을 지연 회로(26)의 지연 시간(DLY1)에 의해 용이하게 설정할 수 있고, 내부 회로를 확실하게 초기화할 수 있다. 모드 레지스터(14A)의 회로 구성을 작게 할 수 있기 때문에, RAM의 칩 사이즈를 줄일 수 있다.
도 8은 본 발명의 반도체 메모리의 제3 실시예 및 시스템 장치의 일 실시예를 나타내고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하고, 이들에 대해서는 상세한 설명을 생략한다. 시스템 장치(SYS)는 시스템 버스(BUS)에 접속된 CPU, I/O 인터페이스 등의 주변 회로, FCRAM 및 플래시 메모리(FLASH)를 갖고 있다. 예컨대, 시스템 장치(SYS)는 휴대전화 등의 휴대단말이다. FCRAM은 제1 실시예의 FCRAM에 소프트 리셋 펄스 신호(SRSTPZ)를 출력하는 리셋 출력 단자를 형성하도록 구성되어 있다. 리셋 출력 단자(SRSTPZ)를 제외한 구성은 제1 실시예와 동일하다.
CPU는 주변 회로, FCRAM 및 플래시 메모리의 동작을 제어한다. CPU는 FCRAM의 모드 레지스터(도 1의 부호 14)의 값을 재기록하기 위한 모드 레지스터 설정 커맨드를 FCRAM에 공급하는 기능을 갖고 있다. 즉, CPU는 FCRAM의 내부 회로를 모드 레지스터 설정 커맨드에 의해 리셋할 수 있다.
주변 회로 및 플래시 메모리는 소프트 리셋 펄스 신호(SRSTPZ)를 수신하는 리셋 입력 단자와, 소프트 리셋 펄스 신호(SRSTPZ)에 의해 리셋되는 래치 등의 내부 회로를 각각 갖고 있다. 이 때문에, 주변 회로 및 플래시 메모리는 모드 레지스터 설정 커맨드에 의한 FCRAM의 내부 회로의 리셋에 동기하여 리셋된다. 본 실시예에서는 시스템 장치(SYS)의 동작 중에 문제가 생겼을 경우에, CPU에 의해 모드 레지스터 설정 커맨드를 FCRAM에 공급하는 것만으로, FCRAM, 주변 회로 및 플래시 메모리의 상태를 용이하게 조사할 수 있다. 즉, 시스템 장치(SYS)의 리셋 제어를 간 단하고 용이하게 할 수 있다.
이상, 제3 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에 있어서, 시스템 장치는 FCRAM에 모드 레지스터 설정 커맨드를 공급함으로써, FCRAM뿐만 아니라 주변 회로 및 플래시 메모리도 리셋할 수 있다. 따라서, 시스템 전체에 관계되는 문제가 발생한 경우에, 그 원인을 조사하는 것이 용이해진다.
또, 전술한 실시예에서는 본 발명을 FCRAM에 적용한 예에 대해서 설명하였다. 그러나, 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 본 발명을 DRAM, 일반 유사 SRAM, SDRAM, SRAM 등의 휘발성 메모리 셀을 갖는 반도체 메모리 또는 이들 메모리의 메모리 코어를 내장한 시스템 LSI에 적용하여도 좋다.
전술한 제3 실시예에서는 리셋 출력 단자로부터 소프트 리셋 펄스 신호(SRSTPZ)를 출력하는 예에 대해서 설명하였다. 그러나, 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 리셋 출력 단자로부터 리셋 신호(STTZ)를 출력하여도 좋다.
전술한 제1 및 제2 실시예에서는 모드 레지스터(14, 14A)의 레지스터부의 각 비트를 외부 어드레스 신호(AD)를 이용하여 설정하는 예에 대해서 설명하였다. 그러나, 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 외부 어드레스 신호(AD)와 마찬가지로 다수의 비트로 구성되는 외부 데이터 신호(DQ)를 이용하여 설정하여도 동일한 효과를 얻을 수 있다.
또한, 제1 실시예의 FCRAM에 제2 실시예의 모드 레지스터(14A; 도 6)를 적용 하여도 좋다. 제2 실시예의 FCRAM에 제1 실시예의 모드 레지스터(14; 도 2}를 적용하여도 좋다. 또한, 제3 실시예의 FCRAM에 제2 실시예의 FCRAM을 적용하여도 좋다.
이상 실시예에 있어서 설명한 발명을 정리하여 부기로서 개시한다.
(부기 1)
메모리 셀 어레이와,
반도체 메모리를 동작시키기 위한 복수 종의 동작 사양이 각각 설정되는 복수의 동작 설정부를 포함하는 레지스터부를 구비하며, 레지스터부의 적어도 1비트의 값이 리셋 상태를 나타낼 때에 소프트 리셋 신호를 출력하는 모드 레지스터와,
상기 모드 레지스터에 설정된 상기 동작 사양에 따라 상기 메모리 셀 어레이를 액세스하는 동작 제어 회로와,
커맨드 단자를 통해 공급되는 외부 커맨드를 해독하고, 외부 커맨드가 상기 모드 레지스터의 상기 레지스터부를 설정하는 설정 커맨드를 나타낼 때에, 상기 레지스터부의 값을 재기록하는 커맨드 제어 회로와,
상기 소프트 리셋 신호에 응답하여 리셋 신호를 출력하는 리셋 신호 생성 회로와,
상기 리셋 신호에 의해 리셋되는 내부 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 2)
부기 1에 있어서, 상기 소프트 리셋 신호의 천이 엣지에 동기하는 펄스를 갖는 리셋 펄스 신호를 생성하는 펄스 생성 회로를 포함하고,
상기 리셋 신호 생성 회로는 상기 리셋 펄스 신호를 상기 소프트 리셋 신호로서 수신하는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 1에 있어서, 상기 모드 레지스터는 상기 소프트 리셋 신호의 출력을 정지시키기 위해서 상기 리셋 신호에 응답하여 상기 레지스터부를 초기화하는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 1에 있어서, 상기 리셋 신호를 지연시켜, 지연 리셋 신호를 생성하는 지연 회로를 포함하고,
상기 모드 레지스터는 상기 소프트 리셋 신호의 출력을 정지시키기 위해서 상기 지연 리셋 신호에 응답하여 상기 레지스터부를 초기화하는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 1에 있어서, 상기 모드 레지스터의 상기 레지스터부는 상기 설정 커맨드와 함께 공급되는 외부 어드레스 신호 및 외부 데이터 신호 중 적어도 어느 하나의 값에 따라 설정되는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 1에 있어서, 상기 리셋 생성 회로는,
외부 전원 전압이 소정의 값보다 낮을 때에, 파워-온 리셋 신호를 생성하는 파워-온 리셋부와,
상기 파워-온 리셋 신호 및 상기 소프트 리셋 신호에 응답하여 상기 리셋 신호를 출력하는 합성부를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 1에 있어서, 상기 모드 레지스터의 상기 레지스터부는 상기 설정 커맨드에 응답하여 리셋 상태가 설정되는 리셋 설정부를 상기 동작 설정부와는 독립적으로 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 8)
부기 1에 있어서, 상기 모드 레지스터의 상기 레지스터부는 복수의 상기 동작 설정부에 의해 각각 설정되는 동작 사양의 조합이 금지되어 있는 조합일 때에 상기 리셋 상태로 설정되는 것을 특징으로 하는 반도체 메모리.
(부기 9)
부기 1에 있어서, 반도체 메모리와 함께 시스템 장치에 실장되는 다른 반도체 메모리를 리셋하기 위해서 상기 소프트 리셋 신호를 반도체 메모리의 외부에 출력하는 리셋 출력 단자를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 10)
컨트롤러와, 컨트롤러에 의해 액세스되는 복수 종의 반도체 메모리를 구비한 시스템 장치로서,
상기 반도체 메모리의 하나는,
메모리 셀 어레이와,
반도체 메모리를 동작시키기 위한 복수 종의 동작 사양이 각각 설정되는 복 수의 동작 설정부를 포함하는 레지스터부를 구비하며, 레지스터부의 적어도 1비트의 값이 리셋 상태를 나타낼 때에 소프트 리셋 신호를 출력하는 모드 레지스터와,
상기 모드 레지스터에 설정된 상기 동작 사양에 따라 상기 메모리 셀 어레이를 액세스하는 동작 제어 회로와,
커맨드 단자를 통해 공급되는 외부 커맨드를 해독하고, 외부 커맨드가 상기 모드 레지스터의 상기 레지스터부를 설정하는 설정 커맨드를 나타낼 때에 상기 레지스터부의 값을 재기록하는 커맨드 제어 회로와,
상기 소프트 리셋 신호에 응답하여 리셋 신호를 출력하는 리셋 신호 생성 회로와,
상기 리셋 신호에 의해 리셋되는 내부 회로와,
상기 소프트 리셋 신호를 반도체 메모리의 외부에 출력하는 리셋 출력 단자를 포함하고,
나머지 반도체 메모리 중 적어도 하나는,
상기 소프트 리셋 신호를 수신하는 리셋 입력 단자와,
상기 소프트 리셋 신호에 의해 리셋되는 내부 회로를 포함하는 것을 특징으로 하는 시스템 장치.
(부기 11)
부기 10에 있어서, 상기 반도체 메모리의 하나는 상기 소프트 리셋 신호의 천이 엣지에 동기하여 리셋 펄스 신호를 생성하는 펄스 생성 회로를 구비하고,
상기 리셋 신호 생성 회로는 상기 리셋 펄스 신호를 상기 소프트 리셋 신호 로서 수신하는 것을 특징으로 하는 시스템 장치.
(부기 12)
부기 10에 있어서, 상기 모드 레지스터는 상기 소프트 리셋 신호의 출력을 정지하기 위해서 상기 리셋 신호에 응답하여 상기 레지스터부를 초기화하는 것을 특징으로 하는 시스템 장치.
(부기 13)
부기 10에 있어서, 상기 반도체 메모리의 하나는 상기 리셋 신호를 지연시켜, 지연 리셋 신호를 생성하는 지연 회로를 포함하고,
상기 모드 레지스터는 상기 소프트 리셋 신호의 출력을 정지시키기 위해서 상기 지연 리셋 신호에 응답하여 상기 레지스터부를 초기화하는 것을 특징으로 하는 시스템 장치.
(부기 14)
부기 10에 있어서, 상기 모드 레지스터의 상기 레지스터부는 상기 설정 커맨드와 함께 공급되는 외부 어드레스 신호 및 외부 데이터 신호 중 적어도 어느 하나의 값에 따라 설정되는 것을 특징으로 하는 시스템 장치.
(부기 15)
부기 10에 있어서, 상기 리셋 생성 회로는,
외부 전원 전압이 소정 값보다 낮을 때에 파워-온 리셋 신호를 생성하는 파워-온 리셋부와,
상기 파워-온 리셋 신호 및 상기 소프트 리셋 신호에 응답하여 상기 리셋 신 호를 출력하는 합성부를 포함하는 것을 특징으로 하는 시스템 장치.
(부기 16)
부기 10에 있어서, 상기 모드 레지스터의 상기 레지스터부는 상기 설정 커맨드에 응답하여 리셋 상태가 설정되는 리셋 설정부를, 상기 동작 설정부와는 독립적으로 포함하는 것을 특징으로 하는 시스템 장치.
(부기 17)
부기 10에 있어서, 상기 모드 레지스터의 상기 레지스터부는 복수의 상기 동작 설정부에 의해 각각 설정되는 동작 사양의 조합이 금지되어 있는 조합일 때에 상기 리셋 상태로 설정되는 것을 특징으로 하는 시스템 장치.
본 발명은 동작 모드를 설정하는 모드 레지스터를 갖는 반도체 메모리에 적용할 수 있다.
본 발명에서는, 반도체 메모리의 내부 회로를 외부 제어에 의해 확실하게 리셋할 수 있다.

Claims (10)

  1. 메모리 셀 어레이와,
    반도체 메모리를 동작시키기 위한 복수 종의 동작 사양이 각각 설정되는 복수의 동작 설정부를 포함하는 레지스터부를 구비하며, 레지스터부의 적어도 1비트의 값이 리셋 상태를 나타낼 때에 소프트 리셋 신호를 출력하는 모드 레지스터와,
    상기 모드 레지스터에 설정된 상기 동작 사양에 따라 상기 메모리 셀 어레이를 액세스하는 동작 제어 회로와,
    커맨드 단자를 통해 공급되는 외부 커맨드를 해독하고, 외부 커맨드가 상기 모드 레지스터의 상기 레지스터부를 설정하는 설정 커맨드를 나타낼 때에, 상기 레지스터부의 값을 재기록하는 커맨드 제어 회로와,
    상기 소프트 리셋 신호에 응답하여 리셋 신호를 출력하는 리셋 신호 생성 회로와,
    상기 리셋 신호에 의해 리셋되는 내부 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 소프트 리셋 신호의 천이 엣지에 동기하는 펄스를 갖는 리셋 펄스 신호를 생성하는 펄스 생성 회로를 구비하고,
    상기 리셋 신호 생성 회로는 상기 리셋 펄스 신호를 상기 소프트 리셋 신호로서 수신하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 모드 레지스터는 상기 소프트 리셋 신호의 출력을 정지시키기 위해서 상기 리셋 신호에 응답하여 상기 레지스터부를 초기화하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 리셋 신호를 지연시켜, 지연 리셋 신호를 생성하는 지연 회로를 구비하고,
    상기 모드 레지스터는 상기 소프트 리셋 신호의 출력을 정지시키기 위해서 상기 지연 리셋 신호에 응답하여 상기 레지스터부를 초기화하는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 모드 레지스터의 상기 레지스터부는 상기 설정 커맨드와 함께 공급되는 외부 어드레스 신호 및 외부 데이터 신호 중 적어도 어느 하나의 값에 따라 설정되는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 리셋 생성 회로는,
    외부 전원 전압이 소정의 값보다 낮을 때에, 파워-온 리셋 신호를 생성하는 파워-온 리셋부와,
    상기 파워-온 리셋 신호 및 상기 소프트 리셋 신호에 응답하여 상기 리셋 신호를 출력하는 합성부를 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 상기 모드 레지스터의 상기 레지스터부는 상기 설정 커맨드에 응답하여 리셋 상태가 설정되는 리셋 설정부를 상기 동작 설정부와는 독립적으로 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 모드 레지스터의 상기 레지스터부는 복수의 상기 동작 설정부에 의해 각각 설정되는 동작 사양의 조합이 금지되어 있는 조합일 때에 상기 리셋 상태로 설정되는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 반도체 메모리와 함께 시스템 장치에 실장되는 다른 반도체 메모리를 리셋하기 위해서 상기 소프트 리셋 신호를 반도체 메모리의 외부에 출력하는 리셋 출력 단자를 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 컨트롤러와, 컨트롤러에 의해 액세스되는 복수 종의 반도체 메모리를 구비한 시스템 장치로서,
    상기 반도체 메모리의 하나는,
    메모리 셀 어레이와,
    반도체 메모리를 동작시키기 위한 복수 종의 동작 사양이 각각 설정되는 복수의 동작 설정부를 포함하는 레지스터부를 구비하며, 레지스터부의 적어도 1비트의 값이 리셋 상태를 나타낼 때에 소프트 리셋 신호를 출력하는 모드 레지스터와,
    상기 모드 레지스터에 설정된 상기 동작 사양에 따라 상기 메모리 셀 어레이를 액세스하는 동작 제어 회로와,
    커맨드 단자를 통해 공급되는 외부 커맨드를 해독하고, 외부 커맨드가 상기 모드 레지스터의 상기 레지스터부를 설정하는 설정 커맨드를 나타낼 때에 상기 레지스터부의 값을 재기록하는 커맨드 제어 회로와,
    상기 소프트 리셋 신호에 응답하여 리셋 신호를 출력하는 리셋 신호 생성 회로와,
    상기 리셋 신호에 의해 리셋되는 내부 회로와,
    상기 소프트 리셋 신호를 반도체 메모리의 외부에 출력하는 리셋 출력 단자를 구비하고,
    나머지 반도체 메모리 중 적어도 하나는,
    상기 소프트 리셋 신호를 수신하는 리셋 입력 단자와,
    상기 소프트 리셋 신호에 의해 리셋되는 내부 회로를 포함하는 것을 특징으로 하는 시스템 장치.
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