JPH1186551A - 同期式記憶装置 - Google Patents
同期式記憶装置Info
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- JPH1186551A JPH1186551A JP10184542A JP18454298A JPH1186551A JP H1186551 A JPH1186551 A JP H1186551A JP 10184542 A JP10184542 A JP 10184542A JP 18454298 A JP18454298 A JP 18454298A JP H1186551 A JPH1186551 A JP H1186551A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、バンクの数等のように、従来は製
造過程でのみ仕様を調整することができたメモリ素子内
部に設けられた動作モード記憶装置に対する仕様の修
正、及び変形に関する動作モード情報を、外部からモー
ドレジスタに記憶させるプログラム機能を付加した同期
式記憶装置を提供することを目的とする。 【解決手段】 図２は、本発明の第１の実施の形態にお
ける同期式記憶装置の回路構成を示したもので、外部信
号入力装置と動作モード記憶装置及びバンク関連回路で
構成される。これらの構成の対応関係を図２において詳
細にみると、外部信号入力装置はアドレスバッファ５で
あり、動作モード記憶装置は動作モードレジスタ６であ
り、特定動作で外部信号入力装置５を介して入力される
バンク切換え信号Ｓ８を記憶し、この切換え信号と８は
バンク関連回路４の制御に用いられる。
造過程でのみ仕様を調整することができたメモリ素子内
部に設けられた動作モード記憶装置に対する仕様の修
正、及び変形に関する動作モード情報を、外部からモー
ドレジスタに記憶させるプログラム機能を付加した同期
式記憶装置を提供することを目的とする。 【解決手段】 図２は、本発明の第１の実施の形態にお
ける同期式記憶装置の回路構成を示したもので、外部信
号入力装置と動作モード記憶装置及びバンク関連回路で
構成される。これらの構成の対応関係を図２において詳
細にみると、外部信号入力装置はアドレスバッファ５で
あり、動作モード記憶装置は動作モードレジスタ６であ
り、特定動作で外部信号入力装置５を介して入力される
バンク切換え信号Ｓ８を記憶し、この切換え信号と８は
バンク関連回路４の制御に用いられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
のＳＤＲＡＭ（Synchronous Dynamic Random Access Me
mory, 以下“ＳＤＲＡＭ”という）に関し、特に、使用
者が２バンク、４バンクオプションを外部信号を用いて
プログラム可能になるようにすることにより相違する数
のバンクを有する回路に切換え可能にしたものである。
のＳＤＲＡＭ（Synchronous Dynamic Random Access Me
mory, 以下“ＳＤＲＡＭ”という）に関し、特に、使用
者が２バンク、４バンクオプションを外部信号を用いて
プログラム可能になるようにすることにより相違する数
のバンクを有する回路に切換え可能にしたものである。
【０００２】
【従来の技術】ＳＤＲＡＭにおけるバンクの技術用語の
意味はＤＲＡＭ、又はＤＲＡＭを用いるシステムで独立
的にｒｏｗアドレス（ｒｏｗアクティブ）動作がなされ
る単位を指す時に用いる。即ち、一つのバンクではただ
一つのｒｏｗアドレスのみ動作する。
意味はＤＲＡＭ、又はＤＲＡＭを用いるシステムで独立
的にｒｏｗアドレス（ｒｏｗアクティブ）動作がなされ
る単位を指す時に用いる。即ち、一つのバンクではただ
一つのｒｏｗアドレスのみ動作する。
【０００３】通常のＤＲＡＭの場合には、一つのチップ
でただ一つのｒｏｗアクティブのみ可能な構成であるた
め、チップ一つが全て同一のバンク、即ち一つのバンク
に属する。実際には、システム上から見れば、バンクの
規模はチップよりも大きいか、同等である。ＳＤＲＡＭ
の場合には、一般に二つ以上のバンクで構成されてい
る。
でただ一つのｒｏｗアクティブのみ可能な構成であるた
め、チップ一つが全て同一のバンク、即ち一つのバンク
に属する。実際には、システム上から見れば、バンクの
規模はチップよりも大きいか、同等である。ＳＤＲＡＭ
の場合には、一般に二つ以上のバンクで構成されてい
る。
【０００４】また、ＳＤＲＡＭにおいてマルチバンク動
作が可能であることの意味は、一つのチップ内を相互独
立的にｒｏｗアクティブ動作が可能な複数個に区分可能
なことである。例えば、ＳＤＲＡＭにおいて２バンクに
構成された場合であれば、一つのチップ内を相互独立的
にｒｏｗアクティブ動作が可能な二つの領域に区分が可
能である。
作が可能であることの意味は、一つのチップ内を相互独
立的にｒｏｗアクティブ動作が可能な複数個に区分可能
なことである。例えば、ＳＤＲＡＭにおいて２バンクに
構成された場合であれば、一つのチップ内を相互独立的
にｒｏｗアクティブ動作が可能な二つの領域に区分が可
能である。
【０００５】ＤＲＡＭの場合においては、このような独
立的なｒｏｗアクティブ動作が可能ではない。即ち、／
ＲＡＳ（ｒｏｗアドレス選択機能）が一つだけなので、
ｒｏｗアクティブ動作を行うためには、現在動作してい
るｒｏｗアクティブをプリチャージさせて選択しようと
するｒｏｗアクティブ動作を行わなければならないため
である。ところが、ＳＤＲＡＭの場合は、マルチバンク
で構成されており現在アクティブ状態のバンクをプリチ
ャージさせる必要がなく、他のバンクをアクティブにす
ればよいのである。即ち、マルチバンクの場合、相互独
立的に複数個のｒｏｗアクティブ及びプリチャージ動作
が可能である。
立的なｒｏｗアクティブ動作が可能ではない。即ち、／
ＲＡＳ（ｒｏｗアドレス選択機能）が一つだけなので、
ｒｏｗアクティブ動作を行うためには、現在動作してい
るｒｏｗアクティブをプリチャージさせて選択しようと
するｒｏｗアクティブ動作を行わなければならないため
である。ところが、ＳＤＲＡＭの場合は、マルチバンク
で構成されており現在アクティブ状態のバンクをプリチ
ャージさせる必要がなく、他のバンクをアクティブにす
ればよいのである。即ち、マルチバンクの場合、相互独
立的に複数個のｒｏｗアクティブ及びプリチャージ動作
が可能である。
【０００６】次に、システムを動作させる過程では、２
バンクからなるメモリ素子がシステムの動作に適する場
合と、４バンク又は８バンクからなるメモリ素子がシス
テムの動作に適する場合がある。
バンクからなるメモリ素子がシステムの動作に適する場
合と、４バンク又は８バンクからなるメモリ素子がシス
テムの動作に適する場合がある。
【０００７】これらのメモリ素子が、上記のような各種
バンク仕様に対して、同一のデザインを用いて利用可能
となるようにする方式としては、半導体素子の製造過程
において特定レイヤを、他のレイヤを用いてバンク数が
異なるメモリ素子を構成するメタルレイヤオプション方
式と、パッケージ製作過程で、連結状態を変更してバン
ク数が異なるメモリ素子を実現するボンディングオプシ
ョン方式がある。
バンク仕様に対して、同一のデザインを用いて利用可能
となるようにする方式としては、半導体素子の製造過程
において特定レイヤを、他のレイヤを用いてバンク数が
異なるメモリ素子を構成するメタルレイヤオプション方
式と、パッケージ製作過程で、連結状態を変更してバン
ク数が異なるメモリ素子を実現するボンディングオプシ
ョン方式がある。
【０００８】
【発明が解決しようとする課題】しかし、各種バンク仕
様に対して、同一のデザインを用いて利用可能とする方
式であるメタルレイヤオプション方式、やボンディング
方式では、メモリ素子の製造過程においてオプション仕
様に対する修正が可能であるが、使用者の立場から相違
する仕様のメモリ素子を実現することは不可能であり、
その各種バンク仕様に対応したメモリ素子への適用には
限界がある。
様に対して、同一のデザインを用いて利用可能とする方
式であるメタルレイヤオプション方式、やボンディング
方式では、メモリ素子の製造過程においてオプション仕
様に対する修正が可能であるが、使用者の立場から相違
する仕様のメモリ素子を実現することは不可能であり、
その各種バンク仕様に対応したメモリ素子への適用には
限界がある。
【０００９】特に、メモリ素子開発の初期段階では、多
様なメモリ素子の特性を調べ、これらの特性を比較する
場合には、一つのチップから多様な製品への変形が必要
であるが、既存の上記方式では、一つのメモリ素子によ
って多数の異なる種類のメモリ素子を構成するには困難
が伴う。
様なメモリ素子の特性を調べ、これらの特性を比較する
場合には、一つのチップから多様な製品への変形が必要
であるが、既存の上記方式では、一つのメモリ素子によ
って多数の異なる種類のメモリ素子を構成するには困難
が伴う。
【００１０】このようなメモリ素子における適用の限界
を克服するため、本発明は、バンクの数等のように、従
来は製造過程でのみ仕様を調整することができたメモリ
素子内部に設けられた“動作モード記憶装置”に対する
仕様の修正、及び変形に関する動作モード情報を、外部
からモードレジスタに記憶させるプログラム機能を付加
した同期式記憶装置を提供することを第１の目的とす
る。
を克服するため、本発明は、バンクの数等のように、従
来は製造過程でのみ仕様を調整することができたメモリ
素子内部に設けられた“動作モード記憶装置”に対する
仕様の修正、及び変形に関する動作モード情報を、外部
からモードレジスタに記憶させるプログラム機能を付加
した同期式記憶装置を提供することを第１の目的とす
る。
【００１１】また、本発明は、外部信号を利用してメモ
リ素子内部に構成した動作モード記憶装置に２バンク、
４バンクのオプションをプログラム可能とすることによ
り、使用者が異なる数のバンクを有するメモリ回路に切
換え可能となるようにするためのバンク数を記憶する同
期式記憶装置を提供することを第２の目的とする。
リ素子内部に構成した動作モード記憶装置に２バンク、
４バンクのオプションをプログラム可能とすることによ
り、使用者が異なる数のバンクを有するメモリ回路に切
換え可能となるようにするためのバンク数を記憶する同
期式記憶装置を提供することを第２の目的とする。
【００１２】
【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明の同期式記憶装置は、外部信号を受け
入れる入力手段と、前記入力手段の出力信号を記憶する
動作モード記憶手段と、前記動作モード記憶手段の出力
信号を利用して互いに異なる数のバンクを有する素子に
切換えさせるバンク切換え手段と、を備えたことを特徴
とする。
求項１記載の発明の同期式記憶装置は、外部信号を受け
入れる入力手段と、前記入力手段の出力信号を記憶する
動作モード記憶手段と、前記動作モード記憶手段の出力
信号を利用して互いに異なる数のバンクを有する素子に
切換えさせるバンク切換え手段と、を備えたことを特徴
とする。
【００１３】また、請求項８記載の発明の同期式記憶装
置は、外部信号を受け入れる入力手段と、動作モード信
号の入力に応答して前記入力手段の出力信号をラッチ出
力する動作モード記憶手段と、前記動作モード記憶手段
の出力信号を利用して同時に入／出力されるデータ数を
調節するデータ幅調節手段と、を備えたことを特徴とす
る。
置は、外部信号を受け入れる入力手段と、動作モード信
号の入力に応答して前記入力手段の出力信号をラッチ出
力する動作モード記憶手段と、前記動作モード記憶手段
の出力信号を利用して同時に入／出力されるデータ数を
調節するデータ幅調節手段と、を備えたことを特徴とす
る。
【００１４】さらに、請求項１５記載の発明の同期式記
憶装置は、外部信号を受け入れる入力手段と、動作モー
ド信号の入力に応答して前記入力手段の出力信号をラッ
チ出力する動作モード記憶手段と、前記動作モード記憶
手段の出力信号を利用してリフレッシュ動作の際、全て
のセルのリフレッシュサイクル数を調節するためのリフ
レッシュサイクル調節手段と、を備えたことを特徴とす
る。
憶装置は、外部信号を受け入れる入力手段と、動作モー
ド信号の入力に応答して前記入力手段の出力信号をラッ
チ出力する動作モード記憶手段と、前記動作モード記憶
手段の出力信号を利用してリフレッシュ動作の際、全て
のセルのリフレッシュサイクル数を調節するためのリフ
レッシュサイクル調節手段と、を備えたことを特徴とす
る。
【００１５】したがって、上記各発明の同期式記憶装置
をＳＤＲＡＭ等に適用すれば、同一のデザインで互いに
異なるバンク数を設定する回路の動作が可能になり、従
来の製造過程で固定されていたバンク数、リフレッシュ
サイクル、データ長等を使用者が容易に変更可能な同期
式記憶装置を提供することができ、その使用範囲を拡大
できる。
をＳＤＲＡＭ等に適用すれば、同一のデザインで互いに
異なるバンク数を設定する回路の動作が可能になり、従
来の製造過程で固定されていたバンク数、リフレッシュ
サイクル、データ長等を使用者が容易に変更可能な同期
式記憶装置を提供することができ、その使用範囲を拡大
できる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳しく説明する。本実施の形態で用いられる
同期式記憶素子に対する動作モード中のバーストモード
において、連続する内部動作の個数をバースト長（burs
t length）、連続して発生する内部アドレスの方式をバ
ーストタイプ（burst type）、入力から出力まで信号が
遅延する時間をカスレイテンシー（cas latency ）とい
い、従来のモードを通常（normal）モード、内部バンク
の数、データ幅及びリフレッシュサイクル等の外部でプ
ログラム可能なモードを特別（special ）モードと称す
る。
施の形態を詳しく説明する。本実施の形態で用いられる
同期式記憶素子に対する動作モード中のバーストモード
において、連続する内部動作の個数をバースト長（burs
t length）、連続して発生する内部アドレスの方式をバ
ーストタイプ（burst type）、入力から出力まで信号が
遅延する時間をカスレイテンシー（cas latency ）とい
い、従来のモードを通常（normal）モード、内部バンク
の数、データ幅及びリフレッシュサイクル等の外部でプ
ログラム可能なモードを特別（special ）モードと称す
る。
【００１７】図１は、従来のメモリ素子におけるオプシ
ョン処理用回路の回路図を示したもので、この回路はパ
ッケージ過程でボンディングするボンディングオプショ
ンパッド１と、このボンディングオプションパッド１と
接続し、少なくとも一つのインバータを備えて相違した
製品を現すことができるオプション信号を作り出すオプ
ションロジック回路２と、このロジック回路２の出力信
号を利用してバンクの動作を制御するようにバンク切換
え制御信号Ｓ３を受け入れるバンク関連回路４で構成さ
れる。
ョン処理用回路の回路図を示したもので、この回路はパ
ッケージ過程でボンディングするボンディングオプショ
ンパッド１と、このボンディングオプションパッド１と
接続し、少なくとも一つのインバータを備えて相違した
製品を現すことができるオプション信号を作り出すオプ
ションロジック回路２と、このロジック回路２の出力信
号を利用してバンクの動作を制御するようにバンク切換
え制御信号Ｓ３を受け入れるバンク関連回路４で構成さ
れる。
【００１８】このオプション処理回路は、ボンディング
オプションパッド１によりバンク数の変化を与える。ボ
ンディングオプションパッド１は、電源電位又は接地電
位と接続され、オプションパッド１が初期状態で特定値
を有することもあり、又は何らの特性状態を有しないの
は勿論である。図１において、オプションロジック回路
２は、バンク数を制御する信号を生成する。例えば、バ
ンク制御信号の名称をopt−bank x 2とすれば、このopt
−bank x 2信号が“Ｈｉ”の場合は２バンクに設定し、
“Ｌｏ”の場合は４バンクに設定する信号である。
オプションパッド１によりバンク数の変化を与える。ボ
ンディングオプションパッド１は、電源電位又は接地電
位と接続され、オプションパッド１が初期状態で特定値
を有することもあり、又は何らの特性状態を有しないの
は勿論である。図１において、オプションロジック回路
２は、バンク数を制御する信号を生成する。例えば、バ
ンク制御信号の名称をopt−bank x 2とすれば、このopt
−bank x 2信号が“Ｈｉ”の場合は２バンクに設定し、
“Ｌｏ”の場合は４バンクに設定する信号である。
【００１９】このようなバンク信号を、ボンディングオ
プションパット１から受け入れる図１のバンク切換え制
御信号Ｓ３は、一旦、ボンディングオプションパッド１
から４バンク（opt−bank x 2、“Ｌｏ”）に設定する
信号が入力される場合には、外部には二つのアドレスが
全てバンク選択のためのアドレスとして入力されるの
で、互いに独立的な四つのバンク動作が可能となる。
プションパット１から受け入れる図１のバンク切換え制
御信号Ｓ３は、一旦、ボンディングオプションパッド１
から４バンク（opt−bank x 2、“Ｌｏ”）に設定する
信号が入力される場合には、外部には二つのアドレスが
全てバンク選択のためのアドレスとして入力されるの
で、互いに独立的な四つのバンク動作が可能となる。
【００２０】その反面、一旦、ボンディングオプション
パッド１から２バンク（opt−bankx 2、“Ｈｉ”）に設
定する信号が入力される場合には、４バンクの動作で用
いられた二つのバンク選択信号のうち一つだけがバンク
選択に用いられ、独立的には二つのｒｏｗアクティブ動
作が可能となるようにする。また、２バンクの動作で用
いられないアドレスはｒｏｗアドレスにのみ用いられる
か、そうでなければｒｏｗアドレス又はＣｕｌｕｍｎア
ドレスに用いられるか、そうでなければＣｕｌｕｍｎア
ドレスにのみ用いられるようにする。
パッド１から２バンク（opt−bankx 2、“Ｈｉ”）に設
定する信号が入力される場合には、４バンクの動作で用
いられた二つのバンク選択信号のうち一つだけがバンク
選択に用いられ、独立的には二つのｒｏｗアクティブ動
作が可能となるようにする。また、２バンクの動作で用
いられないアドレスはｒｏｗアドレスにのみ用いられる
か、そうでなければｒｏｗアドレス又はＣｕｌｕｍｎア
ドレスに用いられるか、そうでなければＣｕｌｕｍｎア
ドレスにのみ用いられるようにする。
【００２１】図２は、本発明の第１の実施の形態におけ
る同期式記憶装置の回路構成を示したもので、外部信号
入力装置と動作モード記憶装置及びバンク関連回路で構
成される。これらの構成の対応関係を図２において詳細
にみると、外部信号入力装置はアドレスバッファ５であ
り、動作モード記憶装置は動作モードレジスタ６であ
り、特定動作で外部信号入力装置５を介して入力される
バンク切換え信号Ｓ８を記憶し、この切換え信号と８は
バンク関連回路４の制御に用いられる。
る同期式記憶装置の回路構成を示したもので、外部信号
入力装置と動作モード記憶装置及びバンク関連回路で構
成される。これらの構成の対応関係を図２において詳細
にみると、外部信号入力装置はアドレスバッファ５であ
り、動作モード記憶装置は動作モードレジスタ６であ
り、特定動作で外部信号入力装置５を介して入力される
バンク切換え信号Ｓ８を記憶し、この切換え信号と８は
バンク関連回路４の制御に用いられる。
【００２２】図２において、動作モードレジスタ６にお
けるモードの設定動作は、図３のタイミングチャートに
示すように、クロックＣＬＫの立ち上がりエッジでｗｃ
ｂｒ（write cas before ras ）信号により形成され
る。さらに、この状態で入力される後述するアドレスの
組合せによっても形成される。
けるモードの設定動作は、図３のタイミングチャートに
示すように、クロックＣＬＫの立ち上がりエッジでｗｃ
ｂｒ（write cas before ras ）信号により形成され
る。さらに、この状態で入力される後述するアドレスの
組合せによっても形成される。
【００２３】これとは別の方式で、通常モードセットコ
マンドのｗｃｂｒ動作では、通常モードセットが設定さ
れ、このようなコマンドと同時に特定ピンの電位が電源
電位と区別される高電位の動作（図３ではＣＫＥピンを
これに用いた）では、バンクオプション関連モードが設
定されるようにすることができる。
マンドのｗｃｂｒ動作では、通常モードセットが設定さ
れ、このようなコマンドと同時に特定ピンの電位が電源
電位と区別される高電位の動作（図３ではＣＫＥピンを
これに用いた）では、バンクオプション関連モードが設
定されるようにすることができる。
【００２４】図２に示したバンク動作関連回路４は、レ
ジスタ１４から入力されたアドレスを利用してバンクア
ドレスを生成する回路部分のみを示したものである。こ
れは、二つのアドレスを利用してバンク選択信号Ｓ３が
“Ｌｏ”の場合には、二つのアドレスが全て用いられ、
相互独立的に動作する四つのバンク信号が動作可能であ
り、バンク選択信号Ｓ３が“Ｈｉ”の場合には、モード
アドレス中、一つ（add12）が圧縮（compress）され残
るアドレス（add13）のみがバンク選択に用いられる。
ジスタ１４から入力されたアドレスを利用してバンクア
ドレスを生成する回路部分のみを示したものである。こ
れは、二つのアドレスを利用してバンク選択信号Ｓ３が
“Ｌｏ”の場合には、二つのアドレスが全て用いられ、
相互独立的に動作する四つのバンク信号が動作可能であ
り、バンク選択信号Ｓ３が“Ｈｉ”の場合には、モード
アドレス中、一つ（add12）が圧縮（compress）され残
るアドレス（add13）のみがバンク選択に用いられる。
【００２５】図２において１１は、通常モードセット制
御部を示したもので、その一例を、以下に説明する図５
で具体的に示す。また、図２において１２は図３のＣＫ
Ｅの電位を感知してスペシャルモードセットが設定され
るようにするスペシャルモードセット制御部を示したも
ので、その一例を以下に説明する図６で具体的に示す。
御部を示したもので、その一例を、以下に説明する図５
で具体的に示す。また、図２において１２は図３のＣＫ
Ｅの電位を感知してスペシャルモードセットが設定され
るようにするスペシャルモードセット制御部を示したも
ので、その一例を以下に説明する図６で具体的に示す。
【００２６】図５は、図３のＣＬＫ／ＣＳ、／ＲＡＳ、
／ＣＡＳ、及び／ＷＥ信号を入力にして通常モードセッ
ト信号を生成する通常モードセット制御部１１の回路図
である。図２の動作モードレジスタ６内では、アドレス
バッファ５に対して二つのレジスタ１４、１４−１が接
続され、通常モードセット動作では第１のレジスタ１４
−１にモードに対する情報をラッチし、スペシャルモー
ドセット動作では第２のレジスタ１４にオプション情報
をラッチするようにする。
／ＣＡＳ、及び／ＷＥ信号を入力にして通常モードセッ
ト信号を生成する通常モードセット制御部１１の回路図
である。図２の動作モードレジスタ６内では、アドレス
バッファ５に対して二つのレジスタ１４、１４−１が接
続され、通常モードセット動作では第１のレジスタ１４
−１にモードに対する情報をラッチし、スペシャルモー
ドセット動作では第２のレジスタ１４にオプション情報
をラッチするようにする。
【００２７】図６は、半導体素子で構成されるスペシャ
ルモードセット制御部１２において、特定ピンに印加さ
れる電源電位のうちの特定電位を感知する高電圧検出装
置２１を含む回路構成を示す。高電圧検出装置２１は、
高電位が印加されるパッドと接続され、ゲートに電源電
位が接続されたＰＭＯＳトランジスタ１９で、電源電位
以上が印加される端子とバイアス端子の間に構成され、
ゲートに電源電位が印加されてＰＭＯＳを構成するｎ−
ウェルバイアス端子では、バイアス信号が印加される第
１のＰＭＯＳトランジスタ２１１と、電源電位とバイア
ス端子の間に構成されゲートに高電位が印加されるパッ
ドの出力信号が印加され、ＰＭＯＳを構成するｎ−ウェ
ルバイアス端子ではバイアス信号が印加される第２のＰ
ＭＯＳトランジスタ２１２と、電源電位とバイアス端子
の間に構成されゲートに電源電位が印加されるＮＭＯＳ
トランジスタと、で構成される。
ルモードセット制御部１２において、特定ピンに印加さ
れる電源電位のうちの特定電位を感知する高電圧検出装
置２１を含む回路構成を示す。高電圧検出装置２１は、
高電位が印加されるパッドと接続され、ゲートに電源電
位が接続されたＰＭＯＳトランジスタ１９で、電源電位
以上が印加される端子とバイアス端子の間に構成され、
ゲートに電源電位が印加されてＰＭＯＳを構成するｎ−
ウェルバイアス端子では、バイアス信号が印加される第
１のＰＭＯＳトランジスタ２１１と、電源電位とバイア
ス端子の間に構成されゲートに高電位が印加されるパッ
ドの出力信号が印加され、ＰＭＯＳを構成するｎ−ウェ
ルバイアス端子ではバイアス信号が印加される第２のＰ
ＭＯＳトランジスタ２１２と、電源電位とバイアス端子
の間に構成されゲートに電源電位が印加されるＮＭＯＳ
トランジスタと、で構成される。
【００２８】この高電圧検出装置２１は、高電位印加の
際にＰＭＯＳトランジスタ１９のソース又はドレイン端
子のｐ−接合部とｎ−ウェルの間に形成されるｐ−ｎダ
イオードがターンオンしないようにするため、電源電位
と印加される高電位のうち高い方の電位がｎ−ウェルに
印加されるようにする装置である。
際にＰＭＯＳトランジスタ１９のソース又はドレイン端
子のｐ−接合部とｎ−ウェルの間に形成されるｐ−ｎダ
イオードがターンオンしないようにするため、電源電位
と印加される高電位のうち高い方の電位がｎ−ウェルに
印加されるようにする装置である。
【００２９】図４は、本発明の第２実施の形態における
同期式記憶装置の回路構成を示したもので、図２におい
て通常モードのためには第１アドレスが用いられ、スペ
シャルモードのためには第２ドレスが用いられる場合で
ある。
同期式記憶装置の回路構成を示したもので、図２におい
て通常モードのためには第１アドレスが用いられ、スペ
シャルモードのためには第２ドレスが用いられる場合で
ある。
【００３０】図４において、動作モードレジスタ６は、
初期値を有する図２の初期化装置１３に二つの外部信号
装置Ｓ７、と７−１を有していて、別途のモードセット
動作がない場合は、予め定められた動作ができるように
するものである。ここでは、初期値が図２の場合のよう
に、初期化装置１３を介して初期値調整ができるように
する。
初期値を有する図２の初期化装置１３に二つの外部信号
装置Ｓ７、と７−１を有していて、別途のモードセット
動作がない場合は、予め定められた動作ができるように
するものである。ここでは、初期値が図２の場合のよう
に、初期化装置１３を介して初期値調整ができるように
する。
【００３１】これらの初期値は、図２の場合にはボンデ
ィングオプションパッド１を電源電位と接続する場合
は、初期値が“Ｈｉ”となり、ボンディングオプション
パッド１を接地電位と接続する場合は、初期値が“Ｌ
ｏ”となる。
ィングオプションパッド１を電源電位と接続する場合
は、初期値が“Ｈｉ”となり、ボンディングオプション
パッド１を接地電位と接続する場合は、初期値が“Ｌ
ｏ”となる。
【００３２】このように情報が初期値になるのは、電源
電位が印加されるパワーオン動作を感知した時の初期化
動作によるもので、このようなパワーオン感知装置１５
を図７に示す。図７において、パワーオン感知装置１５
は、その出力信号の動作が継続中に電源が切れた場合に
速やかにリセットが行われるようにするための装置で、
電源電位が特定電位に低下するのを感知するヒューズ回
路３３と、このヒューズ回路３３の出力信号の動作時に
高電位を維持し、低電位の時は特定端子を初期化する出
力端子１３４と、出力端子１３４とラッチ装置１４との
間に構成されたスイッチ素子と、を含む。このスイッチ
素子は、パワーオン動作時にのみターンオンされるよう
にする。
電位が印加されるパワーオン動作を感知した時の初期化
動作によるもので、このようなパワーオン感知装置１５
を図７に示す。図７において、パワーオン感知装置１５
は、その出力信号の動作が継続中に電源が切れた場合に
速やかにリセットが行われるようにするための装置で、
電源電位が特定電位に低下するのを感知するヒューズ回
路３３と、このヒューズ回路３３の出力信号の動作時に
高電位を維持し、低電位の時は特定端子を初期化する出
力端子１３４と、出力端子１３４とラッチ装置１４との
間に構成されたスイッチ素子と、を含む。このスイッチ
素子は、パワーオン動作時にのみターンオンされるよう
にする。
【００３３】また、出力端子１３４と電源電位の間に構
成され、ゲートではパワーオン信号の出力端が接続され
電源電位が出力される場合にパワーオン出力端の電位を
速やかにディスエーブルさせるＮＭＯＳトランジスタ３
４を含む。このＮＭＯＳトランジスタ３４は、電源電位
とパワーオン出力端の間に構成され、ゲートでは電源電
位が印加されるＰＭＯＳトランジスタに取り替えること
もできる。
成され、ゲートではパワーオン信号の出力端が接続され
電源電位が出力される場合にパワーオン出力端の電位を
速やかにディスエーブルさせるＮＭＯＳトランジスタ３
４を含む。このＮＭＯＳトランジスタ３４は、電源電位
とパワーオン出力端の間に構成され、ゲートでは電源電
位が印加されるＰＭＯＳトランジスタに取り替えること
もできる。
【００３４】図７は、図４のパワーオン感知装置１５の
一例を示した回路図である。このパワーオン感知装置１
５は、電源電位が２Ｖに至った以後に通常動作がなされ
るようにする。初期値を定める方式としては、図２で示
したようにボンディングオプションを用いる方式もあ
り、ヒューズ回路３３を用いてヒューズの切断動作によ
り初期値を定める方式もあり、他の方式により製造工程
の過程で予め初期値を定める方式も有り得る。現在とし
ては、その方法の経済的効果は小さいとは言えるが、EE
PROMとかフラシュメモリセル（Flash Memory Cell）等
のように、非活性メモリを用いる方法も有り得る。
一例を示した回路図である。このパワーオン感知装置１
５は、電源電位が２Ｖに至った以後に通常動作がなされ
るようにする。初期値を定める方式としては、図２で示
したようにボンディングオプションを用いる方式もあ
り、ヒューズ回路３３を用いてヒューズの切断動作によ
り初期値を定める方式もあり、他の方式により製造工程
の過程で予め初期値を定める方式も有り得る。現在とし
ては、その方法の経済的効果は小さいとは言えるが、EE
PROMとかフラシュメモリセル（Flash Memory Cell）等
のように、非活性メモリを用いる方法も有り得る。
【００３５】図８は、図２のバンク関連回路４を置き換
えることができるデータ幅調節回路４３の回路図を示
す。この図２のバンク関連回路４が位置する所には他の
回路に置き換えることもできるが、一度に同時に入／出
力されるデータ数、即ちデータ幅をｘ４からｘ８、又は
ｘ１６に切り替える回路に置き換えることもできる。
えることができるデータ幅調節回路４３の回路図を示
す。この図２のバンク関連回路４が位置する所には他の
回路に置き換えることもできるが、一度に同時に入／出
力されるデータ数、即ちデータ幅をｘ４からｘ８、又は
ｘ１６に切り替える回路に置き換えることもできる。
【００３６】また、図２のバンク関連回路４を置き換え
ることができるリフレッシュサイクル調節回路３７の回
路図を示した図９のように、ＤＲＡＭで構成した回路の
場合には、リフレッシュ周期を現す信号を調節する回路
が接続されて用いられることもある。
ることができるリフレッシュサイクル調節回路３７の回
路図を示した図９のように、ＤＲＡＭで構成した回路の
場合には、リフレッシュ周期を現す信号を調節する回路
が接続されて用いられることもある。
【００３７】したがって、上記図２〜図９に示した各回
路を、ＳＤＲＡＭに適用すれば、同一のデザインで互い
に異なるバンク数を設定する回路の動作が可能になり、
従来の製造過程で固定されていたバンク数、リフレッシ
ュサイクル、データ長等を使用者が容易に変更可能な同
期式記憶装置を提供することができ、その使用範囲を拡
大できる。
路を、ＳＤＲＡＭに適用すれば、同一のデザインで互い
に異なるバンク数を設定する回路の動作が可能になり、
従来の製造過程で固定されていたバンク数、リフレッシ
ュサイクル、データ長等を使用者が容易に変更可能な同
期式記憶装置を提供することができ、その使用範囲を拡
大できる。
【００３８】
【発明の効果】本発明の同期式記憶装置によれば、ＳＤ
ＲＡＭに適用すれば、同一のデザインで互いに異なるバ
ンク数を設定する回路の動作が可能になり、従来の製造
過程で固定されていたバンク数、リフレッシュサイク
ル、データ長等を使用者が容易に変更可能な同期式記憶
装置を提供することができ、その使用範囲を拡大でき
る。
ＲＡＭに適用すれば、同一のデザインで互いに異なるバ
ンク数を設定する回路の動作が可能になり、従来の製造
過程で固定されていたバンク数、リフレッシュサイク
ル、データ長等を使用者が容易に変更可能な同期式記憶
装置を提供することができ、その使用範囲を拡大でき
る。
【図１】従来のメモリ素子におけるオプション処理用回
路の回路構成を示す図である。
路の回路構成を示す図である。
【図２】本発明を適用した第１の実施の形態における同
期式記憶装置の回路構成を示す図である。
期式記憶装置の回路構成を示す図である。
【図３】図２の動作モードレジスタ６におけるモードの
設定動作を説明する信号のタイミングチャートである。
設定動作を説明する信号のタイミングチャートである。
【図４】本発明を適用した第２実施の形態における同期
式記憶装置の回路構成を示す図である。
式記憶装置の回路構成を示す図である。
【図５】図２の通常モードセット制御部１１の回路構成
を示す図である。
を示す図である。
【図６】図２のスペシャルモードセット制御部１２の回
路構成を示す図である。
路構成を示す図である。
【図７】図４のパワーオン感知装置１５の回路構成を示
す図である。
す図である。
【図８】図２のバンク関連回路４を置き換えることがで
きるデータ幅調節回路４３の回路構成を示す図である。
きるデータ幅調節回路４３の回路構成を示す図である。
【図９】図２のバンク関連回路４を置き換えることがで
きるリフレッシュサイクル調節回路３７の回路構成を示
す図である。
きるリフレッシュサイクル調節回路３７の回路構成を示
す図である。
１ ボンディングオプションパッド ２ オプションロジック回路 ５ アドレスバッファ ４ バンク関連回路 ６ 動作モードレジスタ １０ バンク選択信号 １１ 通常モードセット制御部 １２ スペシャルモードセット制御部 １３ 初期化回路 １４、１４−１ モードレジスタ １５ パワーオン感知回路 ３７ リフレッシュサイクル調節回路 ４３ データ幅調節回路 Ｓ３ バンク切換信号 Ｓ７ 外部入力信号 Ｓ８ アドレスバッファリング信号 Ｓ９ モードシグナル
Claims (21)
- 【請求項１】半導体メモリ素子の同期式記憶装置におい
て、 外部信号を受け入れる入力手段と、 動作モード信号の入力に応答し、前記入力手段の出力信
号をラッチ出力する動作モード記憶手段と、 前記動作モード記憶手段の出力信号を利用し、互いに異
なる数のバンクを有する素子に変換させるバンク制御手
段と、を備えることを特徴とする同期式記憶装置。 - 【請求項２】前記入力手段は、正常動作時にセルの選択
に用いられるアドレスバッファであることを特徴とする
請求項１記載の同期式記憶装置。 - 【請求項３】前記動作モード記憶手段は、 前記入力手段の出力端と連結されたモードレジスタと、 前記モードレジスタと連結されターンオン、ターンオフ
動作を制御するモードレジスタ制御手段と、 前記モードレジスタに連結され、プリチャージさせる初
期化手段と、を備えることを特徴とする請求項１記載の
同期式記憶装置。 - 【請求項４】前記モードレジスタは、 前記入力手段の出力端と連結されたスイッチ手段と、 前記スイッチ手段と連結され、このスイッチ手段のター
ンオン動作時に前記入力手段の出力信号を受信し、ター
ンオフ動作時に前記入力手段の出力信号をラッチするラ
ッチ手段と、を備えることを特徴とする請求項３記載の
同期式記憶装置。 - 【請求項５】前記モードレジスタ制御手段は、 クロック信号に同期されて入力されるラス、カス、さら
に、ライトイネーブル信号が全てローの場合にターンオ
ンされ、前記入力手段で受信される信号をモードレジス
タにラッチさせることを特徴とする請求項３記載の同期
式記憶装置。 - 【請求項６】前記ラッチ手段は、予め決められた初期値
を有することを特徴とする請求項４記載の同期式記憶装
置。 - 【請求項７】前記初期化手段は、 電源電位、又は接地電位と連結が可能なボンディングオ
プションパッドと、前記ボンディングオプションパッド
の出力端と、前記ラッチ手段の間に連結されたスイッチ
ング手段と、 素子のパワーオン動作でのみ、前記スイッチング手段を
ターンオンさせるパワーオン感知手段と、を備えること
を特徴とする請求項３記載の同期式記憶装置。 - 【請求項８】半導体メモリ素子の同期式記憶装置におい
て、 外部信号を受け入れる入力手段と、 動作モード信号の入力に応答し、前記入力手段の出力信
号をラッチ出力する動作モード記憶手段と、 前記動作モード記憶手段の出力信号を利用するととも
に、入／出力されるデータ数を調節するデータ幅調節手
段と、を備えることを特徴とする同期式記憶装置。 - 【請求項９】前記入力手段は、正常動作時にセルの選択
に用いられるアドレスバッファであることを特徴とする
請求項８記載の同期式記憶装置。 - 【請求項１０】前記動作モード記憶手段は、 前記入力手段の出力端と連結されたモードレジスタと、 前記モードレジスタと連結されターンオン、ターンオフ
動作を制御するモードレジスタ制御手段と、 前記モードレジスタに連結され、プリチャージさせる初
期化手段と、を備えることを特徴とする請求項８記載の
同期式記憶装置。 - 【請求項１１】前記モードレジスタは、 前記入力手段の出力端と連結されたスイッチ手段と、 前記スイッチ手段と連結され、このスイッチ手段のター
ンオン動作時に前記入力手段の出力信号を受信し、ター
ンオフ動作時に前記入力手段の出力信号をラッチするラ
ッチ手段を備えることを特徴とする請求項８記載の同期
式記憶装置。 - 【請求項１２】前記モードレジスタ制御手段は、クロッ
ク信号に同期されて入力されるラス、カス、さらに、ラ
イトイネーブル信号が全てローの場合にターンオンさ
れ、前記入力手段で受信される信号をモードレジスタに
ラッチさせることを特徴とする請求項１０記載の同期式
記憶装置。 - 【請求項１３】前記ラッチ手段は、予め決められた初期
値を有することを特徴とする請求項１１記載の同期式記
憶装置。 - 【請求項１４】前記初期化手段は、 電源電位、又は接地電位と連結が可能なボンディングオ
プションパッドと、前記ボンディングオプションパッド
の出力端と、前記ラッチ手段の間に連結されたスイッチ
ング手段と、 素子のパワーオン動作でのみ、前記スイッチング手段を
ターンオンさせるパワーオン感知手段と、を備えること
を特徴とする請求項１０記載の同期式記憶装置。 - 【請求項１５】半導体メモリ素子の同期式記憶装置にお
いて、 外部信号を受け入れる入力手段と、 動作モード信号の入力に応答し、前記入力手段の出力信
号をラッチ出力する動作モード記憶手段と、 前記動作モード記憶手段の出力信号を利用し、リフレッ
シュ動作時に全セルのリフレッシュサイクル数を調節す
るためのリフレッシュサイクル調節手段と、を備えるこ
とを特徴とする同期式記憶装置。 - 【請求項１６】前記入力手段は、正常動作時セルの選択
に用いられるアドレスバッファであることを特徴とする
請求項１５記載の同期式記憶装置。 - 【請求項１７】前記動作モード記憶手段は、 前記入力手段の出力端と連結されたモードレジスタと、 前記モードレジスタと連結されターンオン、ターンオフ
動作を制御するモードレジスタ制御手段と、 前記モードレジスタに連結され、プリチャージさせる初
期化手段と、を備えることを特徴とする請求項１５記載
の同期式記憶装置。 - 【請求項１８】前記モードレジスタは、 前記入力手段の出力端と連結されたスイッチ手段と、 前記スイッチ手段と連結され、このスイッチ手段のター
ンオン動作時に前記入力手段の出力信号を受信し、ター
ンオフ動作時に前記入力手段の出力信号をラッチするラ
ッチ手段と、を備えることを特徴とする請求項１７記載
の同期式記憶装置。 - 【請求項１９】前記モードレジスタ制御手段は、 クロック信号に同期されて入力されるラス、カス、さら
にライトイネーブル信号が全てローの場合にターンオン
され、前記入力手段で受信される信号をモードレジスタ
にラッチさせることを特徴とする請求項１７記載の同期
式記憶装置。 - 【請求項２０】前記ラッチ手段は、予め決められた初期
値を有することを特徴とする請求項１８記載の同期式記
憶装置。 - 【請求項２１】前記初期化手段は、 電源電位、又は接地電位と連結が可能なボンディングオ
プションパッドと、 前記ボンディングオプションパッドの出力端と前記ラッ
チ手段の間に連結されたスイッチング手段と、 素子のパワーオン動作でのみ、前記スイッチング手段を
ターンオンさせるパワーオン感知手段と、を備えること
を特徴とする請求項１７記載の同期式記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030229A KR100265589B1 (ko) | 1997-06-30 | 1997-06-30 | 동기식 기억장치 |
| KR1997P-30229 | 1997-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186551A true JPH1186551A (ja) | 1999-03-30 |
| JP3466088B2 JP3466088B2 (ja) | 2003-11-10 |
Family
ID=19512988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18454298A Expired - Fee Related JP3466088B2 (ja) | 1997-06-30 | 1998-06-30 | 同期式記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6064619A (ja) |
| JP (1) | JP3466088B2 (ja) |
| KR (1) | KR100265589B1 (ja) |
| TW (1) | TW411477B (ja) |
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|---|---|---|---|---|
| KR100510458B1 (ko) * | 1998-03-16 | 2005-10-24 | 삼성전자주식회사 | 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 |
| US6526471B1 (en) * | 1998-09-18 | 2003-02-25 | Digeo, Inc. | Method and apparatus for a high-speed memory subsystem |
| US6469947B2 (en) | 1999-06-29 | 2002-10-22 | Hyundai Electronics Co., Ltd. | Semiconductor memory device having regions with independent word lines alternately selected for refresh operation |
| KR100361863B1 (ko) * | 1999-06-29 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| DE102004051158B4 (de) | 2003-10-30 | 2015-11-26 | Polaris Innovations Ltd. | Integrierter Halbleiterspeicher |
| KR100537200B1 (ko) | 2004-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 퓨즈 박스 및 이를 구비한 반도체 메모리 소자 및 그 세팅방법 |
| KR100757411B1 (ko) * | 2006-02-03 | 2007-09-11 | 삼성전자주식회사 | 옵션 퓨즈 회로를 이용한 반도체 메모리 장치의 전압재설정 회로 및 그 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JP2697633B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
-
1997
- 1997-06-30 KR KR1019970030229A patent/KR100265589B1/ko not_active IP Right Cessation
-
1998
- 1998-06-26 TW TW087110345A patent/TW411477B/zh not_active IP Right Cessation
- 1998-06-29 US US09/106,308 patent/US6064619A/en not_active Expired - Lifetime
- 1998-06-30 JP JP18454298A patent/JP3466088B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100265589B1 (ko) | 2000-11-01 |
| KR19990006007A (ko) | 1999-01-25 |
| JP3466088B2 (ja) | 2003-11-10 |
| US6064619A (en) | 2000-05-16 |
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