JP4570321B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、外部クロックの立上がりと立下がりとに同期して外部とデータのやり取りを行ない、かつ、動作周波数の高速化に伴いメモリセルへのアクセス処理が複数サイクルにわたる半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Double Data Rate ＳＤＲＡＭ：以下、ＤＤＲ ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ−Ｉと呼ばれる第１世代型のＤＤＲ ＳＤＲＡＭは、複数備えられるデータ入力回路の各々において、外部クロックの連続する立上がりエッジと立下がりエッジとに同期して受けた２ビットのデータを１サイクル毎にメモリセルアレイに対して一度に書込む２ビットプリフェッチ動作を行なう（データの読出しについては、複数備えられるデータ出力回路の各々に対応して、メモリセルアレイから１サイクル毎に２ビットのデータが一度に読出され、その２ビットのデータが順序付けされて半サイクル毎に外部へ出力される。）。
【０００４】
近年、さらなる高周波動作化を実現するＤＤＲ ＳＤＲＡＭとして、ＤＤＲ−ＩＩと呼ばれる第２世代型のＤＤＲ ＳＤＲＡＭが注目されている。ＤＤＲ−ＩＩについては、「ＪＥＤＥＣ（Joint Electron Device Engineering Council）」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれており、その仕様については、半導体メーカから公開されている（たとえば、非特許文献１参照。）。
【０００５】
ＤＤＲ−ＩＩの特徴は、第１に、４ビットプリフェッチ動作が行なわれることである。ＤＤＲ−ＩＩにおいては、内部処理の実行が指示されてからメモリセルにアクセスするまでに要する時間自体はＤＤＲ−Ｉと変わらないため、高周波化された動作周波数（外部クロック周波数）に対してメモリセルへのアクセス処理が１サイクル内に終了しない。そこで、ＤＤＲ−ＩＩにおいては、２サイクルを内部処理の１動作単位とし、その１動作単位毎にメモリセルへのアクセスが行なわれる。
【０００６】
書込動作を例に説明すると、データ入力回路の各々において連続する２サイクルの間に外部クロックの立上がりおよび立下がりエッジに同期して受けた４ビット分のデータが、２サイクル毎にメモリセルアレイに対して一度に書込まれる。
このように、ＤＤＲ−ＩＩにおいては、２ビットプリフェッチ動作を行なうＤＤＲ−Ｉに比べて装置内部のデータ転送レートが２倍になるため、動作周波数が高速化される。
【０００７】
ＤＤＲ−ＩＩの第２の特徴として、半導体記憶装置が搭載されるシステム側の動作効率を向上させる手法としてアディティブレイテンシ（以下、「ＡＬ」とも称する。）、リードレイテンシ（以下、「ＲＬ」とも称する。）およびライトレイテンシ（以下、「ＷＬ」とも称する。）が用いられていることである。ＤＤＲＳＤＲＡＭを含むＤＲＡＭにおいては、アクティベートコマンド（ＡＣＴコマンド）を受けてからリードコマンドまたはライトコマンド（以下、併せて「コラムコマンド」とも称する。）を受けるまでの時間は、動作スペックとして遅延時間ｔＲＣＤで規定されているところ、システム側からみれば、ＡＣＴコマンドを発行した後、次のサイクルでコラムコマンドを直ちに発行できることが動作効率の観点から望ましい。そこで、ＤＤＲ−ＩＩにおいては、ＡＣＴコマンドを受けた次のサイクルでコラムコマンドの受付けを可能とし、装置内部においてＡＬで規定されるサイクル分コラムコマンドを遅延させることにより、時間ｔＲＣＤを確保している。
【０００８】
また、ＲＬは、（ＡＬ＋ＣＬ）で定義されるサイクル数であって、ＤＤＲ−ＩＩが外部からリードコマンドを受けてからデータを外部へ出力し始めるまでのサイクル数を表わし、ＷＬは、（ＲＬ−１）で定義されるサイクル数であって、ＤＤＲ−ＩＩが外部からライトコマンドを受けてからデータの書込動作が開始されるまでのサイクル数を表わす。
【０００９】
このようにすることで、ＤＤＲ−ＩＩが搭載されるシステム側からみれば、遅延時間ｔＲＣＤを考慮することなくコラムコマンドをＡＣＴコマンドに続けて発行することができ、効率のよいプログラムを組むことができるようになる。
【００１０】
【非特許文献１】
“５１２メガビット エム−ディー ディーディーアール−ＩＩ エスディーラム スペシフィケーション バージョン０．１１（512Mb M-die DDR-II SDRAM Specification Version 0.11）”、［online］、平成１４年４月、三星電気、［平成１４年１０月１５日検索］、インターネット＜ＵＲＬ： ｈｔｔｐ：／／ｗｗｗ．ｓａｍｓｕｎｇｅｌｅｃｔｒｏｎｉｃｓ．ｃｏｍ／ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ／ＤＲＡＭ／ＤＤＲ＿ＩＩ／５１２Ｍ＿ｂｉｔ／Ｋ４Ｔ５１０４３ＱＭ／ｄｓ＿ｋ４ｔ５１０４（０８＿１６）３ｑｍ．ｐｄｆ＞
【００１１】
【発明が解決しようとする課題】
上述したように、ＤＤＲ−ＩＩにおいては、外部クロックの２サイクルを１動作単位としているため、ＤＤＲ−ＩＩを利用するシステム側は、少なくとも２サイクル間隔でコラムコマンドを発行することと規定されており、その間、プリチャージコマンド（ＰＲＥコマンド）の発行も禁止されている。
【００１２】
一方、ＤＤＲ−Ｉを含む従来のＤＲＡＭにおいて用いられているコマンドデコーダは、外部から受ける制御コマンドに応答してそのまま対応する内部制御コマンドを発生するため、制御コマンドが毎サイクル入力されると、内部制御コマンドを毎サイクル発生する。
【００１３】
そうすると、ＤＤＲ−ＩＩに従来のコマンドデコーダを用いた場合、たとえば、連続したサイクルで発行された不正なコラムコマンドをＤＤＲ−ＩＩが受けると、１動作単位内でメモリセルへのアクセス処理が重複してしまい、メモリセルのデータが破壊されてしまう。
【００１４】
また、システム側からみれば異なるタイミングで発行した複数の制御コマンドに対応する内部制御コマンドが、ＡＬおよびＷＬによってＤＤＲ−ＩＩ内部で同時に発生し得る。たとえば、ＤＤＲ−ＩＩは、リードコマンドに対応する内部制御コマンドについては、リードコマンドを受けてからＡＬで規定されるサイクル後に発生し、一方、ライトコマンドに対応する内部制御コマンドについては、ライトコマンドを受けてからＷＬで規定されるサイクル後に発生する。このため、ＤＤＲ−ＩＩがライトコマンドを受けた後リードコマンドを受けた場合、両内部制御コマンドが同時に発生し得る。さらには、後に受けたリードコマンドに対応する内部制御コマンドが、先に受けたライトコマンドに対応する内部制御コマンドよりも先に発生する場合も発生し得る。
【００１５】
これらの場合も、連続したサイクルでコラムコマンドが入力された場合と同様に、１動作単位内でメモリセルへのアクセス処理が重複してしまい、メモリセルのデータが破壊されてしまう。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、不正な制御コマンドが入力された場合にデータの破壊を防止する半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部クロックの立上がりと立下がりとに同期して外部とデータのやり取りを行なう半導体記憶装置であって、データを記憶する複数のメモリセルと、複数のメモリセルに対してデータの入出力を行なう内部回路と、外部クロックの連続する複数周期を動作単位として内部回路の動作を制御する制御回路とを備え、制御回路は、外部から入力された制御コマンドに基づいて、内部回路の動作を指示する内部制御コマンドを発生する内部コマンド発生回路を含み、内部コマンド発生回路は、複数周期内に発生される複数の内部制御コマンドに対応する複数の制御コマンドを受けたとき、第１および第２の処理のいずれかを実行し、第１の処理は、複数の制御コマンドのいずれか１つに対応する内部制御コマンドを発生してその他の制御コマンドを無効とし、第２の処理は、複数の制御コマンドをすべて無効とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１９】
［実施の形態１］
【００２０】
図１は、この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【００２１】
図１を参照して、半導体記憶装置１０は、クロック端子１２と、制御信号端子１４と、アドレス端子１６と、データ入出力端子１８と、データストローブ信号入出力端子２０とを備える。
【００２２】
また、半導体記憶装置１０は、クロックバッファ２２と、制御信号バッファ２４と、アドレスバッファ２６と、データＤＱ０〜ＤＱｎ（ｎは半導体記憶装置におけるビット幅である。）に関する入力バッファ２８および出力バッファ３０と、データストローブ信号ＵＤＱＳ，ＬＤＱＳに関する入力バッファ３２および出力バッファ３４とを備える。
【００２３】
さらに、半導体記憶装置１０は、リードアンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、ＤＬＬ回路４１とを備える。
【００２４】
また、さらに、半導体記憶装置１０は、制御回路４２と、ロウデコーダ４４と、コラムデコーダ４６と、プリアンプ＆ライトアンプ４８と、センスアンプ５０と、メモリセルアレイ５２とを備える。
【００２５】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。
【００２６】
クロック端子１２は、外部クロックｅｘｔ．ＣＬＫ、それに相補な外部クロックｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤＭ，ＬＤＭのコマンド制御信号を受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００２７】
クロックバッファ２２は、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロックＣＬＫを発生し、制御信号バッファ２４、アドレスバッファ２６および制御回路４２へ出力する。制御信号バッファ２４は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤＭ，ＬＤＭを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路４２へ出力する。アドレスバッファ２６は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、アドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ４４およびコラムデコーダ４６へ出力する。
【００２８】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部からデータＤＱ０〜ＤＱｎを受け、データ読出時はデータＤＱ０〜ＤＱｎを外部へ出力する。データストローブ信号入出力端子２０は、データ書込時は外部から受けるデータＤＱ０〜ＤＱｎのタイミングエッジと一致もしくは同期するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部から受け、データ読出時は外部へ出力されるデータＤＱ０〜ＤＱｎのタイミングエッジと一致もしくは同期するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部へ出力する。
【００２９】
入力バッファ２８は、入力バッファ３２がデータストローブ信号入出力端子２０を介して外部から受けるデータストローブ信号ＵＤＱＳ，ＬＤＱＳに同期して、データ入出力端子１８が外部から受けたデータＤＱ０〜ＤＱｎを受ける。
【００３０】
出力バッファ３０は、ＤＬＬ回路４１によって生成されるＤＬＬクロックに同期して動作し、データＤＱ０〜ＤＱｎをデータ入出力端子１８へ半サイクル毎に出力する。出力バッファ３４は、データＤＱ０〜ＤＱｎを出力する出力バッファ３０とともにＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０が発生するデータストローブ信号ＵＤＱＳ，ＬＤＱＳをデータストローブ信号入出力端子２０へ出力する。
【００３１】
リードアンプ＆Ｐ／Ｓ変換回路３６は、データ読出時において、プリアンプ＆ライトアンプ４８から受ける読出データを増幅し、各データＤＱｉ（ｉ：０〜ｎ）として一度に読出された４ビット分のデータを順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換回路＆ライトドライバ３８は、データ書込時において、半サイクル毎に１ビットずつ入力バッファ２８から受ける各データＤＱｉを２サイクル毎に４ビット並列にプリアンプ＆ライトアンプ４８へ出力する。
【００３２】
制御回路４２は、制御信号バッファ２４から受ける内部制御信号に基づいて内部制御コマンドを発生する。ここで、制御回路４２は、内部制御信号を受けると、そのサイクルの次の１サイクルの間に受ける内部制御信号については、対応する内部制御コマンドを発生しない。そして、制御回路４２は、発生した内部制御コマンドをロウデコーダ４４、コラムデコーダ４６およびプリアンプ＆ライトアンプ４８に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ５２に対するデータＤＱ０〜ＤＱｎの読み書きが行なわれる。また、制御回路４２は、取込んだ内部制御信号に基づいて、ＤＱＳ発生回路４０におけるデータストローブ信号の発生についての制御も行なう。
【００３３】
データを記憶するメモリセルアレイ５２は、各々が独立して動作が可能な４つのバンクからなり、センスアンプ５０を介してデータの読み書きが行なわれる。
【００３４】
ＤＬＬ回路４１は、出力バッファ３０から出力されるデータＤＱ０〜ＤＱｎが、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよび出力バッファ３４から出力されるデータストローブ信号ＤＱＳとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたＤＬＬクロックを生成する。
【００３５】
この半導体記憶装置１０は、４ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置１０は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎にｎビットのデータを取込み、半サイクル４回分すなわち２サイクル分の４×ｎビットのデータを２サイクル毎にメモリセルアレイ５２に書込む。
【００３６】
また、データ読出時においては、４×ｎビットのデータが２サイクル毎にメモリセルアレイ５２から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎にｎビットずつ外部へ出力される。
【００３７】
図２は、実施の形態１による半導体記憶装置１０における制御回路４２の動作を概念的に説明する動作波形図である。
【００３８】
図２を参照して、外部クロックｅｘｔ．ＣＬＫに同期して、時刻Ｔ１において、半導体記憶装置１０が外部からコマンドを受けると、制御回路４２は、内部回路活性化信号をＨ（論理ハイ）レベルで出力し、メモリセルアレイ５２へのアクセス動作が指示される。
【００３９】
次サイクルの時刻Ｔ２において、半導体記憶装置１０が外部からコマンドを受けると、制御回路４２は、そのコマンドに対応する内部回路活性化信号をＬ（論理ロー）レベルで出力する。すなわち、時刻Ｔ２に外部から入力されたコマンドは、制御回路４２によって無効にされる。この理由は、上述したように、連続したサイクルで内部回路活性化信号が活性化されると、メモリセルアレイ５２へのアクセスが重複し、データが破壊されるからである。
【００４０】
次サイクルの時刻Ｔ３において、半導体記憶装置１０が外部からコマンドをさらに受けると、制御回路４２は、今度はそのコマンドに対応する内部回路活性化信号をＨレベルで出力する。この場合は、１サイクル前の時刻Ｔ２において、内部回路活性化信号が活性化されておらず、メモリセルアレイ５２へのアクセスが重複することはないからである。時刻Ｔ４については、時刻Ｔ２の状況と同じである。
【００４１】
図３は、実施の形態１による半導体記憶装置１０における制御回路４２において内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図３においては、ライトコマンドに関する回路が代表的に示されるが、リードコマンドについても、同様の回路が設けられる。
【００４２】
図３を参照して、制御回路４２は、内部コマンド発生回路１０２と、マスク信号発生回路１０４とを含む。内部コマンド発生回路１０２は、ＮＡＮＤゲートＧ１と、ラッチ回路Ｇ３，Ｇ４と、インバータＧ７〜Ｇ９とを含む。マスク信号発生回路１０４は、ＮＡＮＤゲートＧ２と、ラッチ回路Ｇ５，Ｇ６と、インバータＧ１０とを含む。
【００４３】
ＮＡＮＤゲートＧ１は、制御信号バッファ４２から受ける内部制御信号ＣＳ，／ＲＡＳ，ＣＡＳ，ＷＥの論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ８は、ＮＡＮＤゲートＧ１からの出力信号を反転した信号Ｃ１を出力する。
【００４４】
インバータＧ７は、内部クロックＣＬＫを反転した内部クロック／ＣＬＫを出力する。インバータＧ９は、内部信号／ＰＯＲを反転した信号を出力する。ここで、内部信号／ＰＯＲは、パワーオンリセット信号ＰＯＲが反転された信号である。
【００４５】
ラッチ回路Ｇ３は、内部クロック／ＣＬＫをクロック入力に受け、内部クロック／ＣＬＫがＨレベルのとき、信号Ｃ１を取込んで信号Ｃ２として出力し、内部クロック／ＣＬＫがＬレベルになると、取込んだ信号Ｃ１を保持し、その保持する信号を信号Ｃ２として出力する。また、ラッチ回路Ｇ３は、インバータＧ９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【００４６】
ラッチ回路Ｇ４は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、信号Ｃ２を取込んで信号ＩＮＴＣＯＭとして出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号Ｃ２を保持し、その保持する信号を信号ＩＮＴＣＯＭとして出力する。また、ラッチ回路Ｇ４は、後述するマスク信号Ｃｍａｓｋをリセット入力に受け、マスク信号ＣｍａｓｋがＨレベルのとき、保持データをリセットする。
【００４７】
なお、ラッチ回路Ｇ４から出力される信号ＩＮＴＣＯＭは、内部制御コマンドに対応し、信号ＩＮＴＣＯＭがＨレベルになることが、内部制御コマンドの発生に対応する。
【００４８】
内部コマンド発生回路１０２は、内部クロックＣＬＫに同期して動作し、マスク信号発生回路１０４から受けるマスク信号ＣｍａｓｋがＬレベルのとき、内部制御信号ＣＳ，／ＲＡＳ，ＣＡＳ，ＷＥに基づいて信号ＩＮＴＣＯＭを出力する。一方、内部コマンド発生回路１０２は、マスク信号ＣｍａｓｋがＨレベルのとき、ラッチ回路Ｇ４がリセットされるため、信号ＩＮＴＣＯＭをＬレベルで出力する。
【００４９】
ラッチ回路Ｇ５は、内部クロック／ＣＬＫをクロック入力に受け、内部クロック／ＣＬＫがＨレベルのとき、信号ＩＮＴＣＯＭを取込んでラッチ回路Ｇ６へ出力し、内部クロック／ＣＬＫがＬレベルになると、取込んだ信号ＩＮＴＣＯＭを保持し、その保持する信号をラッチ回路Ｇ６へ出力する。また、ラッチ回路Ｇ５は、インバータＧ９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【００５０】
ラッチ回路Ｇ６は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、ラッチ回路Ｇ５からの出力信号を取込んでインバータＧ１０へ出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号を保持し、その保持する信号をインバータＧ１０へ出力する。また、ラッチ回路Ｇ６は、インバータＧ９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【００５１】
インバータＧ１０は、ラッチ回路Ｇ６からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ２は、インバータＧ１０からの出力信号および信号／ＰＯＲの論理積を演算し、その演算結果を反転した信号をマスク信号Ｃｍａｓｋとして出力する。
【００５２】
マスク信号発生回路１０４は、内部コマンド発生回路１０２が信号ＩＮＴＣＯＭをＨレベルで出力すると、すなわち内部制御コマンドが発生されると、次の１サイクルにおいてマスク信号ＣｍａｓｋをＨレベルで出力する。これによって、内部コマンド発生回路１０２におけるラッチ回路Ｇ４がリセットされ、そのサイクルは信号ＩＮＴＣＯＭがＬレベルで出力される。すなわち、内部制御コマンドが発生された次のサイクルにおいては、内部制御コマンドは発生されない。
【００５３】
なお、この実施の形態１による半導体記憶装置１０におけるマスク信号発生回路１０４は、「信号発生回路」を構成する。
【００５４】
図４は、図３に示したラッチ回路Ｇ３〜Ｇ６の構成を示す回路図である。
【００５５】
図４を参照して、ラッチ回路Ｇ３〜Ｇ６の各々は、ＮＯＲゲートＧ１１と、インバータＧ１２〜Ｇ１４とを含む。インバータＧ１２は、クロック入力Ｃｌｏｃｋを反転した信号を出力する。インバータＧ１３は、インバータＧ１２の出力信号がＬレベルのとき活性化され、入力信号ｉｎを反転した信号を出力する。ＮＯＲゲートＧ１１は、インバータＧ１３からの出力信号およびリセット入力Ｒｅｓｅｔの論理和を演算し、その演算結果を反転して出力信号ｏｕｔを出力する。インバータＧ１４は、クロック入力ＣｌｏｃｋがＬレベルのときに活性化され、出力信号ｏｕｔを反転した信号をインバータＧ１３の出力ノードへ出力する。
【００５６】
ＮＯＲゲートＧ１１およびインバータＧ１４は、リセット入力ＲｅｓｅｔがＬレベルのとき、クロック入力ＣｌｏｃｋがＬレベルの期間、ラッチ機能を構成する。
【００５７】
図５は、図３に示した制御回路４２の動作を説明する動作波形図である。
【００５８】
図５を参照して、時刻Ｔ１において外部からライトコマンドが入力されると、信号Ｃ１，Ｃ２はＨレベルとなり、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力する。
【００５９】
時刻Ｔ３においてコマンドがリセットされて信号Ｃ１がＬレベルとなり、時刻Ｔ４において外部クロックｅｘｔ．ＣＬＫが立下がると、信号Ｃ２はＬレベルとなるが、ラッチ回路Ｇ４によって信号ＩＮＴＣＯＭはＨレベルに維持される。
【００６０】
時刻Ｔ５において再び外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ４において信号ＩＮＴＣＯＭがＨレベルであったため、マスク信号発生回路１０４は、マスク信号ＣｍａｓｋをＨレベルで出力する。したがって、内部コマンド発生回路１０２のラッチ回路Ｇ４はリセットされ、信号ＩＮＴＣＯＭはＬレベルとなる。すなわち、制御回路４２は、時刻Ｔ１に受けたコマンドに連続して時刻Ｔ５に受けたコマンドを無効とし、対応する内部制御コマンドを発生しない。
【００６１】
時刻Ｔ９において再び外部からライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ８において信号ＩＮＴＣＯＭがＬレベルであったため、マスク信号発生回路１０４は、マスク信号ＣｍａｓｋをＬレベルで出力する。したがって、ラッチ回路Ｇ４のリセットは解除され、入力されたライトコマンドに応じて信号ＩＮＴＣＯＭはＨレベルとなり、制御回路４２は、対応する内部制御コマンドを発生する。
【００６２】
なお、上述した説明では、半導体記憶装置１０は、２サイクルにまたがってメモリセルアレイへのアクセス処理を行なう４ビットプリフェッチ動作を行なうものとしたが、さらに内部のデータ転送レートを高める２×ｋビットプリフェッチ動作（ｋは、ｋ＞２の整数）を行なう半導体記憶装置へ容易に拡張される。
【００６３】
すなわち、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置について、外部からコマンドを受けた次のサイクルから（ｋ−１）サイクルの期間に受けるコマンドを無効とするには、２×（ｋ−１）個の直列接続されるラッチ回路でマスク信号発生回路を構成し、信号ＩＮＴＣＯＭを１〜（ｋ−１）サイクルシフトさせた信号を生成し、各信号の論理和からなる信号をマスク信号Ｃｍａｓｋとすればよい。
【００６４】
また、上述した説明では、ラッチ回路Ｇ４をリセットするための信号としてマスク信号発生回路１０４が発生するマスク信号Ｃｍａｓｋを用いたが、マスク信号Ｃｍａｓｋに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。そうすれば、マスク信号発生回路１０４を設ける必要がなくなる。
【００６５】
以上のように、実施の形態１による半導体記憶装置１０によれば、コマンドを受けたサイクルの次の１サイクルに受けるコマンドを無効とするようにしたので、複数のコマンドによるメモリセルアレイへの重複アクセスが防止され、データの破壊が防止される。
【００６６】
［実施の形態２］
【００６７】
実施の形態１による半導体記憶装置１０では、マスク信号発生回路１０４が発生するマスク信号Ｃｍａｓｋによって内部コマンド発生回路１０２におけるラッチ回路Ｇ４がリセットされ、これによって不正な制御コマンドが無効とされた。
実施の形態２による半導体記憶装置１０Ａでは、不正な制御コマンドに対して、マスク信号発生回路が発生するマスク信号を用いて内部コマンド発生回路の出力が阻止される。
【００６８】
実施の形態２による半導体記憶装置１０Ａは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ａを備える。その他の構成は同じであるので、説明は繰り返さない。
【００６９】
図６は、実施の形態２による半導体記憶装置１０Ａにおける制御回路４２Ａにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図６においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【００７０】
図６を参照して、制御回路４２Ａは、内部コマンド発生回路１０２Ａと、マスク信号発生回路１０４Ａとを含む。内部コマンド発生回路１０２Ａは、実施の形態１における内部コマンド発生回路１０２の構成において、ＡＮＤゲートＧ１５をさらに含み、マスク信号Ｃｍａｓｋに代えてインバータＧ９からの出力信号をラッチ回路Ｇ４のリセット入力に受ける。マスク信号発生回路１０４Ａは、実施の形態１におけるマスク信号発生回路１０４の構成において、ＮＡＮＤゲートＧ２に代えてＮＯＲゲートＧ１６を含む。
【００７１】
ＡＮＤゲートＧ１５は、ラッチ回路Ｇ４からの出力信号Ｃ３およびマスク信号発生回路１０４Ａからの出力信号であるマスク信号／Ｃｍａｓｋの論理積を演算し、その演算結果を信号ＩＮＴＣＯＭとして出力する。ＮＯＲゲートＧ１６は、ラッチ回路Ｇ６およびインバータＧ１０からの出力信号の論理和を演算し、その演算結果を反転した信号をマスク信号／Ｃｍａｓｋとして出力する。
【００７２】
内部コマンド発生回路１０２Ａは、マスク信号発生回路１０４から受けるマスク信号／ＣｍａｓｋがＨレベルのとき、内部制御信号ＣＳ，／ＲＡＳ，ＣＡＳ，ＷＥに基づいて信号ＩＮＴＣＯＭを出力する。一方、マスク信号／ＣｍａｓｋがＬレベルのとき、ＡＮＤゲートＧ１５の出力信号はＬレベルに固定されるので、内部コマンド発生回路１０２Ａは、信号ＩＮＴＣＯＭをＬレベルで出力する。すなわち、内部制御コマンドの発生が阻止される。
【００７３】
マスク信号発生回路１０４Ａは、内部コマンド発生回路１０２Ａが信号ＩＮＴＣＯＭをＨレベルで出力すると、次の１サイクルにおいてマスク信号／ＣｍａｓｋをＬレベルで出力する。
【００７４】
図７は、図６に示した制御回路４２Ａの動作を説明する動作波形図である。
【００７５】
図７を参照して、時刻Ｔ１において外部からライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、ラッチ回路Ｇ４は、信号Ｃ３をＨレベルで出力する。この時点でマスク信号／ＣｍａｓｋはＨレベルであるので、内部コマンド発生回路１０２Ａは、信号Ｃ３に応じて信号ＩＮＴＣＯＭをＨレベルで出力する。
【００７６】
時刻Ｔ５において再び外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ４において信号ＩＮＴＣＯＭがＨレベルであったため、マスク信号発生回路１０４Ａは、マスク信号／ＣｍａｓｋをＬレベルで出力する。そうすると、内部コマンド発生回路１０２のＡＮＤゲートＧ１５の出力信号はＬレベルに固定され、信号ＩＮＴＣＯＭはＬレベルとなる。すなわち、時刻Ｔ１に受けたコマンドに連続して時刻Ｔ５に受けるコマンドは無効とされ、対応する内部制御コマンドの発生が阻止される。
【００７７】
時刻Ｔ９において再び外部からライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ８において信号ＩＮＴＣＯＭがＬレベルであったため、マスク信号発生回路１０４Ａは、マスク信号／ＣｍａｓｋをＨレベルで出力する。したがって、信号Ｃ３に応じて信号ＩＮＴＣＯＭはＨレベルとなり、時刻Ｔ９に受けたコマンドに対応する内部制御コマンドが発生される。
【００７８】
なお、実施の形態２による半導体記憶装置１０Ａについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【００７９】
また、実施の形態１でも述べたように、マスク信号発生回路１０２Ｂが発生するマスク信号Ｃｍａｓｋに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【００８０】
以上のように、実施の形態２による半導体記憶装置１０Ａによっても、実施の形態１による半導体記憶装置１０と同様に、複数のコマンドによるメモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【００８１】
［実施の形態３］
【００８２】
実施の形態３による半導体記憶装置１０Ｂでは、マスク信号発生回路が発生するマスク信号を用いて不正な制御コマンドの内部コマンド発生回路への入力が阻止される。
【００８３】
実施の形態３による半導体記憶装置１０Ｂは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｂを備える。その他の構成は同じであるので、説明は繰り返さない。
【００８４】
図８は、実施の形態３による半導体記憶装置１０Ｂにおける制御回路４２Ｂにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図８においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【００８５】
図８を参照して、制御回路４２Ｂは、内部コマンド発生回路１０２Ｂと、マスク信号発生回路１０４Ｂとを含む。内部コマンド発生回路１０２Ｂは、実施の形態１における内部コマンド発生回路１０２の構成において、インバータＧ８を含まず、ラッチ回路Ｇ３，Ｇ４の間にＮＯＲゲートＧ２１をさらに含み、また、マスク信号Ｃｍａｓｋに代えてインバータＧ９からの出力信号をラッチ回路Ｇ４のリセット入力に受ける。マスク信号発生回路１０４Ｂは、ラッチ回路Ｇ５と、遅延素子Ｇ２０とを含む。
【００８６】
ＮＯＲゲートＧ２１は、ラッチ回路Ｇ３から出力される信号Ｃ２およびマスク信号発生回路１０４Ｂの遅延素子Ｇ２０からの出力信号であるマスク信号Ｃｍａｓｋの論理和を演算し、その演算結果を反転した信号を信号Ｃ３として出力する。そして、ラッチ回路Ｇ４は、信号Ｃ３を入力に受け、信号ＩＮＴＣＯＭを出力する。
【００８７】
遅延素子Ｇ２０は、ラッチ回路Ｇ５から受ける信号を所定時間遅延し、マスク信号Ｃｍａｓｋを出力する。この遅延素子Ｇ２０は、信号ＩＮＴＣＯＭを完全にマスクするために設けられる。詳細については、後ほど、この制御回路４２Ｂの動作波形の説明の中で説明する。
【００８８】
図９は、図８に示した遅延素子Ｇ２０の構成を示す回路図である。図９を参照して、遅延素子Ｇ２０は、直列に接続されるインバータＧ２２〜Ｇ２５を含む。
なお、このインバータの数は、所望の遅延時間に応じて適当に調整される。
【００８９】
図１０は、図８に示した遅延素子Ｇ２０の他の構成を示す回路図である。図１０を参照して、遅延素子Ｇ２０は、インバータＧ２６，Ｇ２７と、キャパシタＣ１，Ｃ２とを含む。
【００９０】
図１１は、図８に示した遅延素子Ｇ２０の他の構成を示す回路図である。図１１を参照して、遅延素子Ｇ２０は、抵抗素子Ｒ１を含む。
【００９１】
図１２は、図８に示した制御回路４２Ｂの動作を説明する動作波形図である。
【００９２】
図１２を参照して、時刻Ｔ１において外部からライトコマンドが入力されると、信号Ｃ１，Ｃ２はＬレベルとなり、また、マスク信号ＣｍａｓｋはＬレベルであるので信号Ｃ３はＨレベルとなる。したがって、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２Ｂは、信号ＩＮＴＣＯＭをＨレベルで出力する。
【００９３】
時刻Ｔ３においてコマンドがリセットされて信号Ｃ１がＨレベルとなり、時刻Ｔ４において外部クロックｅｘｔ．ＣＬＫが立下がると、信号Ｃ２，Ｃ３はそれぞれＨレベル，Ｌレベルとなる。このタイミングで、ラッチ回路Ｇ５はＨレベルの信号を出力し、遅延素子Ｇ２０は、ラッチ回路Ｇ５から出力された信号を所定時間遅延してマスク信号ＣｍａｓｋをＨレベルで出力する。これに応じて、信号Ｃ３はＬレベルになる。
【００９４】
時刻Ｔ５において再び外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、信号Ｃ３がＬレベルであるため、信号ＩＮＴＣＯＭはＬレベルとなる。そして、時刻Ｔ８において、外部クロックｅｘｔ．ＣＬＫの立下がりに応じて信号Ｃ２がＨレベルとなり、また、ラッチ回路Ｇ５はＬレベルの信号を出力するところ、マスク信号Ｃｍａｓｋは、遅延素子Ｇ２０による遅延時間だけ時刻Ｔ８から遅れてＬレベルとなる。すなわち、遅延素子Ｇ２０が設けられることにより、信号のスキューによって信号Ｃ２がＨレベルとなる前にマスク信号ＣｍａｓｋがＬレベルとなって信号ＩＮＴＣＯＭが誤ってＨレベルとなる可能性は排除され、内部制御コマンドの誤発生が防止されている。
【００９５】
時刻Ｔ９において再び外部からライトコマンドが入力され、信号Ｃ２が再びＬレベルになると、マスク信号ＣｍａｓｋはＬレベルであるので信号Ｃ３はＨレベルとなる。したがって、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２Ｂは、信号ＩＮＴＣＯＭをＨレベルで出力し、対応する内部制御コマンドが発生される。
【００９６】
なお、実施の形態３による半導体記憶装置１０Ｂについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【００９７】
また、ラッチ回路Ｇ４の入力をＬレベルに固定する信号として、実施の形態１でも述べたように、マスク信号発生回路１０２Ｂが発生するマスク信号Ｃｍａｓｋに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【００９８】
以上のように、実施の形態３による半導体記憶装置１０Ｂによっても、実施の形態１による半導体記憶装置１０と同様に、複数のコマンドによるメモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【００９９】
［実施の形態４］
【０１００】
実施の形態１〜３では、コマンドを受けると次のサイクルのコマンドが無効とされたが、実施の形態４では、コマンドを受けてもそのサイクル内でコマンドがキャンセルされた場合、次のサイクルのコマンドが有効とされる。
【０１０１】
実施の形態４による半導体記憶装置１０Ｃは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｃを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１０２】
図１３は、実施の形態４による半導体記憶装置１０Ｃにおける制御回路４２Ｃの動作を概念的に説明する動作波形図である。
【０１０３】
図１３を参照して、外部クロックｅｘｔ．ＣＬＫに同期して、時刻Ｔ１において、半導体記憶装置１０Ｃが外部からコマンドを受けると、制御回路４２Ｃは、内部回路活性化信号をＨレベルで出力する。その後、時刻Ｔ２において、キャンセルコマンドが入力されると、制御回路４２Ｃは、内部回路活性化信号をＬレベルにする。そして、時刻Ｔ３において再びコマンドが入力されると、制御回路４２Ｃは、連続するサイクルで受けるコマンドであるにも拘わらず、そのコマンドを無効にせず、対応する内部回路活性化信号をＨレベルで出力する。
【０１０４】
次いで、次サイクルの時刻Ｔ４において、半導体記憶装置１０Ｃがコマンドを受けると、制御回路４２Ｃは、そのコマンドに対応する内部制御コマンドを発生しない。すなわち、制御回路４２Ｃは、時刻Ｔ４に受けたコマンドを無効とする。これまでにも述べたように、連続したサイクルで内部回路活性化信号が活性化されると、メモリセルアレイ５２へのアクセスが重複し、データが破壊されるからである。
【０１０５】
図１４は、実施の形態４による半導体記憶装置１０Ｃにおける制御回路４２Ｃにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図１４においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【０１０６】
図１４を参照して、制御回路４２Ｃは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｃと、コラム活性信号発生回路１０６とを含む。マスク信号発生回路１０４Ｃは、実施の形態１におけるマスク信号発生回路１０４の構成において、ＮＡＮＤゲートＧ３１をさらに含み、インバータＧ９からの出力信号に代えてＮＡＮＤゲートＧ３１からの出力信号をラッチ回路Ｇ５，Ｇ６のリセット入力に受ける。コラム活性信号発生回路１０６は、ＮＡＮＤゲートＧ２８〜Ｇ３０と、インバータＧ３２とを含む。なお、内部コマンド発生回路１０２の構成については、既に説明したので、説明は繰返さない。
【０１０７】
ＮＡＮＤゲートＧ３１は、コラム活性信号発生回路１０６のインバータＧ３２からの出力信号および内部信号／ＰＯＲの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ２８は、内部クロックＣＬＫおよび信号ＩＮＴＣＯＭの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ２９は、キャンセル信号／ＣＡＮＳＥＬ、バースト終了信号／ＢＬ、内部信号／ＰＯＲおよびＮＡＮＤゲートＧ３０からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。
【０１０８】
ここで、キャンセル信号／ＣＡＮＳＥＬは、コラム系の活性化を終了するための信号で、ＰＲＥコマンドやターミネーションコマンドなどのキャンセルコマンドに対応してＬレベルとなる信号である。バースト終了信号／ＢＬは、バースト動作が終了するとＬレベルとなる信号である。
【０１０９】
ＮＡＮＤゲートＧ３０は、ＮＡＮＤゲートＧ２８，Ｇ２９からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ３２は、ＮＡＮＤゲートＧ２９からの出力信号を反転した信号を出力する。
【０１１０】
コラム活性信号発生回路１０６は、信号ＩＮＴＣＯＭがＨレベルになるのに応じてコラム活性信号ＣＯＬＡＣＴをＨレベルで出力し、通常であれば、バースト終了信号／ＢＬがＬレベルになるのに応じてコラム活性信号ＣＯＬＡＣＴをＬレベルにする。一方、コラム活性信号発生回路１０６は、コラム活性信号ＣＯＬＡＣＴをＨレベルで出力した後、キャンセルコマンドに応じてキャンセル信号／ＣＡＮＳＥＬがＬレベルになったときも、コラム活性信号ＣＯＬＡＣＴをＬレベルにする。
【０１１１】
マスク信号発生回路１０４Ｃは、コラム活性信号ＣＯＬＡＣＴがＬレベルになると、ラッチ回路Ｇ５，Ｇ６がリセットされて不活性化される。すなわち、外部からコマンドが入力され、内部コマンド発生回路１０２が信号ＩＮＴＣＯＭをＨレベルで出力しても、キャンセルコマンドが入力されてコラム系の活性化が終了し、コラム活性信号ＣＯＬＡＣＴがＬレベルになると、マスク信号発生回路１０４Ｃは、次のサイクルでマスク信号ＣｍａｓｋをＨレベルとしない。したがって、制御回路４２Ｃは、キャンセルコマンドを受けた次のサイクルのコマンド入力を無効とせず、内部コマンド発生回路１０２は、そのコマンドに対応する内部制御コマンドを発生する。
【０１１２】
図１５は、図１４に示した制御回路４２Ｃの動作を説明する動作波形図である。
【０１１３】
図１５を参照して、時刻Ｔ１においてライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力する。それに応じて、コラム活性信号発生回路１０６は、コラム活性信号ＣＯＬＡＣＴをＨレベルで出力する。
【０１１４】
時刻Ｔ３において、キャンセルコマンドが入力され、キャンセル信号／ＣＡＮＣＥＬがＬレベルになると、コラム活性信号発生回路１０６は、コラム活性信号ＣＯＬＡＣＴをＬレベルにする。そうすると、マスク信号発生回路１０４Ｃは不活性化され、次サイクルの時刻Ｔ７において、マスク信号発生回路１０４Ｃは、マスク信号ＣｍａｓｋをＨレベルとしない。
【０１１５】
したがって、内部コマンド発生回路１０２は、時刻Ｔ６において受けたライトコマンドを無効にせず、時刻Ｔ７の外部クロックｅｘｔ．ＣＬＫの立上がりに応じて信号ＩＮＴＣＯＭをＨレベルで出力する。それに応じて、コラム活性信号発生回路１０６も、コラム活性信号ＣＯＬＡＣＴをＨレベルで出力する。
【０１１６】
次サイクルの時刻Ｔ１０においてライトコマンドが入力され、時刻Ｔ１１において外部クロックｅｘｔ．ＣＬＫが立上がると、今度はマスク信号発生回路１０４Ｃがマスク信号ＣｍａｓｋをＨレベルで出力するので、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＬレベルで出力する。すなわち、内部コマンド発生回路１０２は、時刻Ｔ１０において受けたライトコマンドを無効とする。
【０１１７】
なお、実施の形態４による半導体記憶装置１０Ｃについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１１８】
以上のように、実施の形態４による半導体記憶装置１０Ｃによれば、コマンドを受けてもそのサイクル中にキャンセルコマンドが入力された場合、次の１サイクルに受けるコマンドは有効とされ、無用なコマンド無効処理が防止される。
【０１１９】
［実施の形態５］
【０１２０】
実施の形態１〜３では、コマンドが入力されると次のサイクルのコマンドは無効とされるが、対象コマンドはコラムコマンドであった。実施の形態４では、コラムコマンドが入力されたサイクルの次のサイクルに入力されたキャンセルコマンドも無効とされる。これによって、連続したサイクルでコラムコマンドが入力された場合、メモリセルアレイへの重複アクセスが防止されるとともに、先に入力されたコマンドによるメモリセルアレイへの有効なアクセス処理がキャンセルコマンドによって中断されることが防止される。
【０１２１】
実施の形態５による半導体記憶装置１０Ｄは、図１４に示した半導体記憶装置１０Ｃの構成において、制御回路４２Ｃに代えて制御回路４２Ｄを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１２２】
図１６は、実施の形態５による半導体記憶装置１０Ｄにおける制御回路４２Ｄにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図１６においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【０１２３】
図１６を参照して、制御回路４２Ｄは、実施の形態４における制御回路４２Ｃの構成において、コラム活性信号発生回路１０６に代えてコラム活性信号発生回路１０６Ａを含む。コラム活性信号発生回路１０６Ａは、コラム活性信号発生回路１０６の構成において、ＯＲゲートＧ３３をさらに含み、キャンセル信号／ＣＡＮＣＥＬに代えてＯＲゲートＧ３３からの出力信号がＮＡＮＤゲートＧ２９に入力される。
【０１２４】
ＯＲゲートＧ３３は、キャンセル信号／ＣＡＮＣＥＬおよびマスク信号Ｃｍａｓｋの論理和を演算した信号を出力する。
【０１２５】
コラム活性信号発生回路１０６Ａは、マスク信号発生回路１０４Ｃが発生するマスク信号ＣｍａｓｋがＨレベルのとき、キャンセル信号／ＣＡＮＣＥＬをマスクし、コラムコマンドが入力されたサイクルの次のサイクルに入力されるキャンセルコマンドを無効とする。
【０１２６】
図１７は、図１６に示した制御回路４２Ｄの動作を説明する動作波形図である。
【０１２７】
図１７を参照して、時刻Ｔ１においてライトコマンドが入力された後、次サイクルの時刻Ｔ５においてライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋがＨレベルとなり、信号ＩＮＴＣＯＭはＬレベルとなる。ここで、時刻Ｔ６の直後にキャンセルコマンドが入力されると、キャンセル信号／ＣＡＮＣＥＬはＬレベルになるが、マスク信号ＣｍａｓｋがＨレベルであるので、キャンセル信号／ＣＡＮＣＥＬはマスクされ、キャンセルコマンドは無効とされる。
【０１２８】
なお、実施の形態５による半導体記憶装置１０Ｄについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１２９】
また、実施の形態１でも述べたように、ラッチ回路Ｇ４をリセットする信号およびキャンセル信号／ＣＡＮＣＥＬをマスクする信号として、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【０１３０】
以上のように、実施の形態５による半導体記憶装置１０Ｄによれば、コマンドを受けたサイクルの次の１サイクルに受けるキャンセルコマンドも無効とするようにしたので、先に入力されたコマンドによるメモリセルアレイへの有効なアクセス処理がキャンセルコマンドによって中断されることが防止される。
【０１３１】
［実施の形態６］
【０１３２】
上述した半導体記憶装置は、高周波動作に対応可能なものであるが、低周波動作下で用いられた場合、予め定められた複数サイクルからなる１動作単位の期間において、１もしくは複数サイクルを余してメモリセルアレイへのアクセスが終了することとなり、その動作単位の期間が終了するまで処理の待ちが生じる。
【０１３３】
そこで、実施の形態６では、コマンドが入力されてからメモリセルアレイに対するアクセス処理が終了するまでの時間を計時するアクセスモニタ回路が設けられ、メモリセルアレイへのアクセス処理が終了した後のサイクルに入力されるコマンドは有効とされる。
【０１３４】
実施の形態６による半導体記憶装置１０Ｅは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｅを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１３５】
図１８，図１９は、実施の形態６による半導体記憶装置１０Ｅにおける制御回路４２Ｅの動作を概念的に説明する動作波形図である。図１８は、外部クロックが低周波の場合を示し、図１９は、外部クロックが高周波の場合を示している。
【０１３６】
図１８を参照して、外部クロックｅｘｔ．ＣＬＫに同期して、時刻Ｔ１において、半導体記憶装置１０Ｅが外部からコマンドを受けると、制御回路４２Ｅは、内部回路活性化信号をＨレベルで出力し、アクセスモニタ回路は、計時を開始してＨレベルの信号を出力する。
【０１３７】
外部クロックが低周波であるので、次サイクルの時刻Ｔ４の前の時刻Ｔ３においてメモリセルアレイへのアクセス処理が終了すると、アクセスモニタ回路は、出力信号をＬレベルにする。そうすると、制御回路４２Ｅは、次のサイクルに受けるコマンドを無効にせず、時刻Ｔ４において入力されたコマンドは有効に処理される。
【０１３８】
図１９を参照して、外部クロックが高周波のときは、時刻Ｔ１において入力されたコマンドに対応するメモリセルアレイへのアクセス処理が、次サイクルの時刻Ｔ３の時点で終了しておらず、制御回路４２Ｅは、時刻Ｔ３において受けたコマンドを無効とし、内部回路活性化信号をＬレベルで出力する。
【０１３９】
時刻Ｔ５においてメモリセルアレイへのアクセス処理が終了すると、アクセスモニタ回路は、出力信号をＬレベルにする。したがって、制御回路４２Ｅは、時刻Ｔ６において受けたコマンドを有効とし、内部回路活性化信号をＨレベルで出力する。
【０１４０】
図２０は、実施の形態６による半導体記憶装置１０Ｅにおける制御回路４２Ｅにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図２０においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【０１４１】
図２０を参照して、制御回路４２Ｅは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｄと、アクセスモニタ回路１０８とを含む。マスク信号発生回路１０４Ｄは、実施の形態１におけるマスク信号発生回路１０４の構成において、インバータＧ１０に代えてＮＡＮＤゲートＧ４４を含む。アクセスモニタ回路１０８は、遅延素子Ｇ１７，Ｇ１８と、ＮＡＮＤゲートＧ３５〜Ｇ３７と、ラッチ回路Ｇ３８，Ｇ３９と、インバータＧ４０〜Ｇ４３とを含む。なお、内部コマンド発生回路１０２の構成については、既に説明したので、説明は繰返さない。
【０１４２】
ＮＡＮＤゲートＧ４４は、ラッチ回路Ｇ６，Ｇ３９からの出力信号の論理積を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ２へ出力する。遅延素子Ｇ１７は、信号ＩＮＴＣＯＭを所定時間遅延した信号を出力する。インバータＧ４０は、遅延素子Ｇ１７からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ３５は、信号ＩＮＴＣＯＭおよびインバータＧ４０からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。遅延素子Ｇ１７、インバータＧ４０およびＮＡＮＤゲートＧ３５で構成される回路群は、信号ＩＮＴＣＯＭがＨレベルになるのに応じて、遅延素子Ｇ１７による遅延時間分のパルス幅を有する立下がりパルス信号を生成する。
【０１４３】
遅延素子Ｇ１８は、ＮＡＮＤゲートＧ３６からの出力信号である信号Ｃｏｌｗｉｄｔｈを受け、コマンドが入力されてからメモリセルアレイへのアクセスが終了するまでの時間、信号Ｃｏｌｗｉｄｔｈを遅延した信号を出力する。インバータＧ４１は、遅延素子Ｇ１８からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ３６は、ＮＡＮＤゲートＧ３５，Ｇ３７からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ３７は、インバータＧ４１およびＮＡＮＤゲートＧ３６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。
【０１４４】
インバータＧ４２は、内部クロックＣＬＫを反転した内部クロック／ＣＬＫを出力する。インバータＧ４３は、内部信号／ＰＯＲを反転した信号を出力する。
【０１４５】
ラッチ回路Ｇ３８は、内部クロック／ＣＬＫをクロック入力に受け、内部クロック／ＣＬＫがＨレベルのとき、信号Ｃｏｌｗｉｄｔｈを取込んで出力し、内部クロック／ＣＬＫがＬレベルになると、取込んだ信号Ｃｏｌｗｉｄｔｈを保持し、その保持する信号を出力する。また、ラッチ回路Ｇ３８は、インバータＧ４３からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０１４６】
ラッチ回路Ｇ３９は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、ラッチ回路Ｇ３８からの出力信号を取込んで信号ＣｍａｓｋＥＮとして出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号を保持し、その保持する信号を信号ＣｍａｓｋＥＮとして出力する。また、ラッチ回路Ｇ３９は、インバータＧ４３からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０１４７】
なお、この実施の形態６による半導体記憶装置１０Ｅにおけるアクセスモニタ回路１０８は、「もう１つの信号発生回路」を構成する。
【０１４８】
図２１，図２２は、図２０に示した制御回路４２Ｅの動作を説明する動作波形図である。図２１は、外部クロックが低周波の場合を示し、図２２は、外部クロックが高周波の場合を示している。
【０１４９】
図２１を参照して、時刻Ｔ１において外部からライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力し、これに応じて、アクセスモニタ回路１０８は、信号ＣｏｌｗｉｄｔｈをＨレベルで出力する。
【０１５０】
外部クロックが低周波であるので、次サイクルの開始前の時刻Ｔ５において、アクセス時間を模擬した遅延素子Ｇ１８による遅延時間が経過すると、アクセスモニタ回路１０８は、信号ＣｏｌｗｉｄｔｈをＬレベルにする。したがって、この場合、信号ＣｍａｓｋＥＮはＨレベルにならず、マスク信号発生回路１０４Ｄは、マスク信号ＣｍａｓｋをＬレベルで出力する。その結果、制御回路４２Ｅは、時刻Ｔ６において受けたコマンドを無効にせず、対応する内部制御コマンドを発生する。
【０１５１】
図２２を参照して、外部クロックが高周波のときは、時刻Ｔ１において外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、この時点でまだ遅延素子Ｇ１８による遅延時間が経過しておらず、信号ＣｏｌｗｉｄｔｈがＨレベルであるので、アクセスモニタ回路１０８は、信号ＣｍａｓｋＥＮをＨレベルで出力する。したがって、マスク信号発生回路１０４Ｄは、マスク信号ＣｍａｓｋをＨレベルで出力し、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＬレベルにする。すなわち、制御回路４２Ｅは、時刻Ｔ５で受けたコマンドを無効とする。
【０１５２】
時刻Ｔ７において、信号ＣｏｌｗｉｄｔｈがＬレベルになると、アクセスモニタ回路１０８は、次のサイクルの時刻Ｔ１０において信号ＣｍａｓｋＥＮをＬレベルにするので、マスク信号発生回路１０４Ｄは、マスク信号ＣｍａｓｋをＬレベルで出力し、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力する。すなわち、制御回路４２Ｅは、時刻Ｔ９において受けたコマンドを無効とせず、対応する内部制御コマンドを発生する。
【０１５３】
なお、実施の形態６による半導体記憶装置１０Ｅについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１５４】
また、上述した説明では、信号ＣｏｌｗｉｄｔｈをＬレベルにリセットする信号としてメモリセルアレイへのアクセス処理時間を模擬する遅延素子Ｇ１８からの出力信号を用いたが、この信号に代えてメモリセルアレイへのアクセスの状態を示す信号を用いてもよい。
【０１５５】
以上のように、実施の形態６による半導体記憶装置１０Ｅによれば、メモリセルアレイへのアクセス処理が終了した後のサイクルに入力されるコマンドを有効とするようにしたので、低周波動作下で半導体記憶装置１０Ｅが使用されるとき、不必要な処理待ち時間が発生しない。
【０１５６】
［実施の形態７］
【０１５７】
実施の形態１〜６では、同一コマンドの連続入力を対象とするものであったが、実施の形態７では、異なる種類のコマンドが連続して入力された場合であっても、後に入力されたコマンドは無効とされる。
【０１５８】
実施の形態７による半導体記憶装置１０Ｆは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｆを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１５９】
図２３は、実施の形態７による半導体記憶装置１０Ｆにおける制御回路４２Ｆにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０１６０】
図２３を参照して、制御回路４２Ｆは、ライトコマンド処理部１１４と、リードコマンド処理部１１６とを含む。ライトコマンド処理部１１４は、内部コマンド発生回路１０２Ｃと、マスク信号発生回路１０４Ｂとからなる。リードコマンド処理部１１６は、内部コマンド発生回路１１０と、マスク信号発生回路１１２とからなる。
【０１６１】
内部コマンド発生回路１０２Ｃは、実施の形態３における内部コマンド発生回路１０２Ｂの構成において、ＮＯＲゲートＧ２１に代えてＮＯＲゲートＧ４５を含む。内部コマンド発生回路１１０は、ＮＡＮＤゲートＧ４６と、インバータＧ４７，Ｇ４８と、ラッチ回路Ｇ４９，Ｇ５０と、ＮＯＲゲートＧ５３とからなる。マスク信号発生回路１１２は、ラッチ回路Ｇ５１と、遅延素子Ｇ５２とからなる。なお、マスク信号発生回路１０４Ｂの構成については、既に説明したので、説明は繰返さない。
【０１６２】
ＮＯＲゲートＧ４５は、遅延素子Ｇ５２、ラッチ回路Ｇ３および遅延素子Ｇ２０からの各出力信号の論理和を演算し、その演算結果を反転した信号を信号Ｃ３Ｗとして出力する。ＮＯＲゲートＧ５３は、ラッチ回路Ｇ４９、遅延素子Ｇ２０および遅延素子Ｇ５２からの各出力信号の論理和を演算し、その演算結果を反転した信号を信号Ｃ３Ｒとして出力する。リードコマンド処理部１１６のその他の構成は、ライトコマンド処理部１１４と同様の構成であるので、その説明は省略する。
【０１６３】
制御回路４２Ｆにおいては、ライトコマンド処理部１１４およびリードコマンド処理部１１６がそれぞれ発生するマスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲを用いて、ライトコマンド処理部１１４およびリードコマンド処理部１１６双方の内部コマンド発生回路における入力が制御される。
【０１６４】
図２４は、図２３に示した制御回路４２Ｆの動作を説明する動作波形図である。
【０１６５】
図２４を参照して、時刻Ｔ１においてライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２Ｃは、ライトコマンドに対応する信号ＩＮＴＣＯＭＷをＨレベルで出力する。時刻Ｔ４において外部クロックｅｘｔ．ＣＬＫが立下がると、遅延素子Ｇ２０は、所定時間後マスク信号ＣｍａｓｋＷをＨレベルで出力する。
【０１６６】
時刻Ｔ６においてリードコマンドが入力され、時刻Ｔ７において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋＷがＨレベルであるので、内部コマンド発生回路１１０は、リードコマンドに対応する信号ＩＮＴＣＯＭＲをＨレベルに活性化しない。また、内部コマンド発生回路１０２Ｃは、信号ＩＮＴＣＯＭＷをＬレベルにする。
【０１６７】
時刻Ｔ９において外部クロックｅｘｔ．ＣＬＫが立下がると、遅延素子Ｇ２０は、所定時間後の時刻Ｔ１０において、マスク信号ＣｍａｓｋＷをＬレベルで出力する。その後、時刻Ｔ１１において再びリードコマンドが入力され、時刻Ｔ１２において外部クロックｅｘｔ．ＣＬＫが立上がると、今度はマスク信号ＣｍａｓｋＷがＬレベルであるので、内部コマンド発生回路１１０は、信号ＩＮＴＣＯＭＲをＨレベルで出力し、制御回路４２Ｆは、リードコマンドに対応する内部制御コマンドを発生する。
【０１６８】
なお、実施の形態７による半導体記憶装置１０Ｆについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１６９】
また、ラッチ回路Ｇ４，Ｇ５０の入力をＬレベルに固定する信号として、マスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【０１７０】
さらに、上述した半導体記憶装置１０Ｆでは、内部コマンド発生回路の入力を阻止するものとしたが、実施の形態１〜３の関係と同様に、内部コマンド発生回路をリセットしてもよく、あるいは内部コマンド発生回路の出力を阻止してもよい。
【０１７１】
以上のように、実施の形態７による半導体記憶装置１０Ｆによれば、コマンドを受けたサイクルの次の１サイクルに受けるコマンドが別種類のコマンドであっても無効とするようにしたので、メモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【０１７２】
［実施の形態８］
【０１７３】
実施の形態８による半導体記憶装置１０Ｇは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｇを備える。
【０１７４】
図２５は、実施の形態８による半導体記憶装置１０Ｇにおける制御回路４２Ｇの動作を概念的に説明する動作波形図である。
【０１７５】
図２５を参照して、半導体記憶装置１０Ｇは、時刻Ｔ１においてコマンドＡ，Ｂを同時に受けた場合、優先度の高いコマンドＡに対応する内部回路活性化信号Ａを活性化し、コマンドＢを無効とする。次サイクルの時刻Ｔ２においては、時刻Ｔ１において活性化した内部回路活性化信号Ａによるメモリセルアレイへのアクセスが終了していないため、半導体記憶装置１０Ｇは、外部から受けたコマンドＡ，Ｂいずれのコマンドとも無効とする。
【０１７６】
時刻Ｔ３においてコマンドＢのみが入力されると、半導体記憶装置１０Ｇは、コマンドＢに対応する内部回路活性化信号Ｂを活性化する。そして、次サイクルの時刻Ｔ４においてコマンドＡ，Ｂが入力されたとしても、時刻Ｔ３において活性化した内部回路活性化信号Ｂによるメモリセルアレイへのアクセスが終了していないため、半導体記憶装置１０Ｇは、コマンドＡ，Ｂいずれのコマンドとも無効とする。
【０１７７】
このように、実施の形態８による半導体記憶装置１０Ｇは、異なるコマンドが同時に入力された場合、優先するコマンドに対応する内部回路活性化信号のみを活性化し、その他のコマンドを無効とする。
【０１７８】
図２６は、実施の形態８による半導体記憶装置１０Ｇにおける制御回路４２Ｇにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０１７９】
図２６を参照して、制御回路４２Ｇは、ライトコマンド処理部１１４Ａと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ａは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｅとからなる。リードコマンド処理部１１６Ａは、内部コマンド発生回路１１０Ａと、マスク信号発生回路１１２Ａとからなる。
【０１８０】
マスク信号発生回路１０４Ｅは、実施の形態１におけるマスク信号発生回路１０４の構成において、インバータＧ１０に代えてＮＯＲゲートＧ５４を含む。内部コマンド発生回路１１０Ａは、ＮＡＮＤゲートＧ４６と、インバータＧ４７，Ｇ４８，Ｇ５５と、ラッチ回路Ｇ５６，Ｇ５７とからなる。マスク信号発生回路１１２Ａは、ラッチ回路Ｇ５８，Ｇ５９と、ＮＯＲゲートＧ６０と、ＮＡＮＤゲートＧ６１とを含む。なお、内部コマンド発生回路１０２の構成については、既に説明しているので、説明は繰返さない。
【０１８１】
ＮＯＲゲートＧ５４は、ラッチ回路Ｇ６，Ｇ５７，Ｇ５９の各出力信号の論理和を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ２へ出力する。マスク信号発生回路１０４Ｅのその他の構成は、実施の形態１におけるマスク信号発生回路１０４と同じであるので、説明は繰返さない。
【０１８２】
ＮＯＲゲートＧ６０は、ラッチ回路Ｇ６，Ｇ５９の各出力信号の論理和を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ６１へ出力する。リードコマンド処理部１１６Ａのその他の構成は、ライトコマンド処理部１１４Ａの構成と同様であるので、説明は省略する。
【０１８３】
図２７は、図２６に示した制御回路４２Ｇの動作を説明する動作波形図である。
【０１８４】
図２７を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１１０Ａは、信号ＩＮＴＣＯＭＲをＨレベルで出力する。
一方、内部コマンド発生回路１０２も信号ＩＮＴＣＯＭＷを一旦Ｈレベルで出力するが、マスク信号発生回路１０４ＥがＨレベルの信号ＩＮＴＣＯＭＲを受けてマスク信号ＣｍａｓｋＷをＨレベルで出力するので、内部コマンド発生回路１０２は直ちにリセットされ、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭＷを直ちにＬレベルにする。すなわち、時刻Ｔ１において同時に入力されたリードコマンドとライトコマンドは、リードコマンドが優先され、ライトコマンドは無効とされる。
【０１８５】
次サイクルの時刻Ｔ５においてリードコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号発生回路１１２Ａは、マスク信号ＣｍａｓｋＲをＨレベルで出力する。したがって、制御回路４２Ｇは、時刻Ｔ５において受けたリードコマンドを無効とする。
【０１８６】
さらに次サイクルの時刻Ｔ９においてライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲはいずれもＬレベルになるので、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭＷをＨレベルで出力する。すなわち、制御回路４２Ｇは、ライトコマンドに対応する内部制御コマンドを発生する。
【０１８７】
なお、実施の形態８による半導体記憶装置１０Ｇについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１８８】
以上のように、実施の形態８による半導体記憶装置１０Ｇによれば、異なるコマンドを同時に受けた場合、優先するコマンドのみ有効とし、その他のコマンドを無効とするようにしたので、メモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【０１８９】
［実施の形態９］
【０１９０】
実施の形態８による半導体記憶装置においては、異なるコマンドが同時に入力された場合、一方の内部制御コマンドによって他方の内部コマンド発生回路をリセットすることによってコマンドの重複発生を回避した。
【０１９１】
実施の形態９による半導体記憶装置は、一方の内部制御コマンドによって他方の内部コマンド発生回路の出力を阻止することよってコマンドの重複発生を回避する。
【０１９２】
実施の形態９による半導体記憶装置１０Ｈは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｈを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１９３】
図２８は、実施の形態９による半導体記憶装置１０Ｈにおける制御回路４２Ｈにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０１９４】
図２８を参照して、制御回路４２Ｈは、実施の形態８における制御装置４２Ｇの構成において、ライトコマンド処理部１１４Ａに代えてライトコマンド処理部１１４Ｂを含む。ライトコマンド処理部１１４Ｂは、内部コマンド発生回路１０２Ｄと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｄは、実施の形態１における内部コマンド発生回路１０２の構成において、インバータＧ６３と、ＮＯＲゲートＧ６４とをさらに含む。マスク信号発生回路１０４Ｆは、実施の形態８におけるマスク信号発生回路１０４Ｅの構成において、ＮＯＲゲートＧ５４に代えてＮＯＲゲートＧ６２を含む。
【０１９５】
インバータＧ６３は、ラッチ回路Ｇ４からの出力信号Ｃ３Ｗを反転した信号を出力する。ＮＯＲゲートＧ６４は、ラッチ回路Ｇ５７およびインバータＧ６３からの出力信号の論理和を演算し、その演算結果を反転した信号を信号ＩＮＴＣＯＭＷとして出力する。ＮＯＲゲートＧ６２は、ラッチ回路Ｇ６，Ｇ５９からの出力信号の論理和を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ２へ出力する。
【０１９６】
図２９は、図２８に示した制御回路４２Ｇの動作を説明する動作波形図である。
【０１９７】
図２９を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１１０Ａは、信号ＩＮＴＣＯＭＲをＨレベルで出力する。
一方、ライトコマンド処理部１１４Ｂにおいては、ラッチ回路Ｇ４の出力信号Ｃ３ＷはＨレベルとなるが、信号ＩＮＴＣＯＭＲがＨレベルであるので、信号ＩＮＴＣＯＭＷはＬレベルとなる。
【０１９８】
次サイクルの時刻Ｔ５においてリードコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号発生回路１１２Ａは、マスク信号ＣｍａｓｋＲをＨレベルで出力し、内部コマンド発生回路１１０Ａは、信号ＩＮＴＣＯＭＲをＬレベルで出力する。すなわち、制御回路４２Ｈは、時刻Ｔ５において受けたリードコマンドを無効とする。
【０１９９】
さらに次サイクルの時刻Ｔ９においてライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲはいずれもＬレベルになるので、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭＷをＨレベルで出力する。すなわち、制御回路４２Ｈは、ライトコマンドに対応する内部制御コマンドを発生する。
【０２００】
なお、実施の形態９による半導体記憶装置１０Ｈについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０２０１】
以上のように、実施の形態９による半導体記憶装置１０Ｈによっても、実施の形態８による半導体記憶装置１０Ｇと同様の効果が得られる。
【０２０２】
［実施の形態１０］
【０２０３】
実施の形態１０による半導体記憶装置は、異なるコマンドを同時に受けた場合、一方の内部制御コマンドによって他方の内部コマンド発生回路のコマンド入力を阻止することよってコマンドの重複発生を回避する。
【０２０４】
実施の形態１０による半導体記憶装置１０Ｉは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｉを備える。その他の構成は同じであるので、説明は繰り返さない。
【０２０５】
図３０は、実施の形態１０による半導体記憶装置１０Ｉにおける制御回路４２Ｉにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２０６】
図３０を参照して、制御回路４２Ｉは、実施の形態９における制御装置４２Ｈの構成において、内部コマンド発生回路１０２Ｄに代えて内部コマンド発生回路１０２Ｅを含む。内部コマンド発生回路１０２Ｅは、実施の形態１における内部コマンド発生回路１０２の構成において、インバータＧ８に代えて、インバータＧ６５と、ＮＯＲゲートＧ６６とを含む。
【０２０７】
インバータＧ６５は、ＮＡＮＤゲートＧ４６からの出力信号を反転した信号を出力する。ＮＯＲゲートＧ６６は、インバータＧ６５およびＮＡＮＤゲートＧ１からの出力信号の論理積を演算し、その演算結果を反転した信号をラッチ回路Ｇ３へ出力する。
【０２０８】
図３１は、図３０に示した制御回路４２Ｇの動作を説明する動作波形図である。
【０２０９】
図３１を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力されると、リードコマンド処理部１１６Ａにおいては、信号Ｃ１Ｒ，Ｃ２ＲがＨレベルとなる。一方、ライトコマンド処理部１１４Ｃにおいては、ＮＯＲゲートＧ６６の出力信号である信号Ｃ１Ｗが一旦Ｈレベルになるが、リードコマンドが同時に入力されているため、信号Ｃ１Ｗは直ちにＬレベルとなる。したがって、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、信号ＩＮＴＣＯＭＲのみがＨレベルとなり、信号ＩＮＴＣＯＭＷはＨレベルとならない。すなわち、制御回路４２Ｉは、リードコマンドを優先し、ライトコマンドを無効にする。
【０２１０】
次サイクルの時刻Ｔ５においてリードコマンドが単独で入力された以降の動作は、図２９に示した実施の形態９による制御回路４２Ｈの動作と同じである。
【０２１１】
なお、実施の形態１０による半導体記憶装置１０Ｉについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０２１２】
以上のように、実施の形態１０による半導体記憶装置１０Ｉによっても、実施の形態８による半導体記憶装置１０Ｇと同様の効果が得られる。
【０２１３】
［実施の形態１１］
【０２１４】
実施の形態１１による半導体記憶装置は、異なるコマンドの同時入力を検出する回路を含み、同時入力が検出された場合、すべてのコマンドを無効とする。
【０２１５】
実施の形態１１による半導体記憶装置１０Ｊは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｊを備える。その他の構成は同じであるので、説明は繰り返さない。
【０２１６】
図３２は、実施の形態１１による半導体記憶装置１０Ｊにおける制御回路４２Ｊの動作を概念的に説明する動作波形図である。
【０２１７】
図３２を参照して、半導体記憶装置１０Ｊは、時刻Ｔ１においてコマンドＡ，Ｂを受けると、コマンドＡ，Ｂが同時に入力されたことを検出し、コマンドＡ，Ｂにそれぞれ対応する内部回路活性化信号Ａ，Ｂをいずれも活性化しない。したがって、次サイクルの時刻Ｔ２において入力されたコマンドＢに対して、半導体記憶装置１０Ｊは、内部回路活性化信号Ｂを活性化する。さらに次サイクルの時刻Ｔ３においてコマンドＡが入力されると、半導体記憶装置１０Ｊは、先のサイクルで内部回路活性化信号Ｂを活性化しているので、コマンドＡを無効とする。
【０２１８】
図３３は、実施の形態１１による半導体記憶装置１０Ｊにおける制御回路４２Ｊにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２１９】
図３３を参照して、制御回路４２Ｊは、ライトコマンド処理部１１４Ｄと、リードコマンド処理部１１６Ａと、同時入力検出回路１１８とを含む。ライトコマンド処理部１１４Ｄは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｆとからなる。同時入力検出回路１１８は、ＡＮＤゲートＧ６７と、ラッチ回路Ｇ６８と、インバータＧ６９とからなる。なお、リードコマンド処理部１１６Ａ、内部コマンド発生回路１０２およびマスク信号発生回路１０４Ｆの構成については、既に説明しているので、説明は繰返さない。
【０２２０】
ＡＮＤゲートＧ６７は、ラッチ回路Ｇ３，Ｇ５６からの出力信号の論理積を演算した信号を出力する。インバータＧ６９は、内部信号／ＰＯＲを反転した信号を出力する。ラッチ回路Ｇ６８は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、ＡＮＤゲートＧ６７からの出力信号を取込んで信号ＣｍａｓｋＲＷとして出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号を保持し、その保持する信号を信号ＣｍａｓｋＲＷとして出力する。また、ラッチ回路Ｇ６８は、インバータＧ６９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０２２１】
図３４は、図３３に示した制御回路４２Ｊの動作を説明する動作波形図である。
【０２２２】
図３４を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力されると、リードコマンド処理部１１６Ａおよびライトコマンド処理部１１４Ｄにおいてそれぞれ信号Ｃ２Ｒ，Ｃ２ＷがＨレベルとなり、ラッチ回路Ｇ６８の入力ノードはＨレベルとなる。
【０２２３】
時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、ラッチ回路Ｇ６８が活性化され、同時入力検出回路１１８は、信号ＣｍａｓｋＲＷをＨレベルで出力し、応じてマスク信号発生回路１１２Ａ，１０４Ｆは、それぞれ信号ＣｍａｓｋＲ，ＣｍａｓｋＷをＨレベルで出力する。したがって、時刻Ｔ１において同時に入力されたリードコマンドおよびライトコマンドにそれぞれ対応する信号ＩＮＴＣＯＭＲ，ＩＮＴＣＯＭＷは、いずれもＬレベルとなる。
【０２２４】
次いで、次サイクルの時刻Ｔ５においてリードコマンドのみが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、信号Ｃ２Ｒ，Ｃ２ＷがそれぞれＨレベル，Ｌレベルであるから、同時入力検出回路１１８は、信号ＣｍａｓｋＲＷをＬレベルで出力する。また、信号ＩＮＴＣＯＭＲ，ＩＮＴＣＯＭＷはいずれもＬレベルであったので、マスク信号発生回路１１２Ａ，１０４Ｆは、それぞれ信号ＣｍａｓｋＲ，ＣｍａｓｋＷをＬレベルで出力する。したがって、時刻Ｔ６において、信号ＩＮＴＣＯＭＲはＨレベルとなり、制御回路４２Ｊは、リードコマンドに対応する内部制御コマンドを発生する。
【０２２５】
なお、次サイクルの時刻Ｔ９において入力されたリードコマンドが無効とされることは、これまでの実施の形態と同じであり、説明は省略する。
【０２２６】
なお、上述した説明では、リードコマンド処理部１１６Ａおよびライトコマンド処理部１１４Ｄにおいて、コマンドを無効にするに際しては、マスク信号によって内部コマンド発生回路のラッチ回路をリセットするものとしたが、実施の形態１〜３の関係に対応して、内部コマンド発生回路の出力または入力をマスク信号によって阻止するようにしてもよい。
【０２２７】
以上のように、実施の形態１１による半導体記憶装置１０Ｊによっても、内部制御コマンドが重複して発生することはなく、メモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【０２２８】
［実施の形態１２］
【０２２９】
実施の形態１２では、ライトコマンド処理部においてライトレイテンシを生成するための入力コマンド保持回路が設けられており、リードコマンドに対応する内部制御コマンドが発生されたとき、その内部制御コマンドによって入力コマンド保持回路が保持するデータが無効にされる。これによって、ライトコマンドが入力された後にリードコマンドが入力され、リードコマンドに対応する内部制御コマンドがライトコマンドに対応する内部制御コマンドに対して先に発生されるかもしくは同時に発生される場合、リードコマンドが優先されてライトコマンドは無効とされ、メモリセルアレイに対する重複アクセスが防止される。
【０２３０】
図３５は、実施の形態１２による半導体記憶装置１０Ｋにおける制御回路４２Ｋにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２３１】
図３５を参照して、制御回路４２Ｋは、ライトコマンド処理部１１４Ｅと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ｅは、内部コマンド発生回路１０２Ｆと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｆは、実施の形態９における内部コマンド発生回路１０２Ｄの構成において、入力コマンド保持回路１２０をさらに含み、インバータＧ９に代えてインバータＧ７４およびＮＡＮＤゲートＧ７５を含む。入力コマンド保持回路１２０は、ラッチ回路Ｇ７０〜Ｇ７３からなる。
【０２３２】
なお、リードコマンド処理部１１６Ａおよびマスク信号発生回路１０４Ｆの構成については、既に説明したので、説明は繰返さない。
【０２３３】
インバータＧ７４は、信号ＩＮＴＣＯＭＲを反転した信号を出力する。ＮＡＮＤゲートＧ７５は、インバータＧ７４からの出力信号および内部信号／ＰＯＲの論理積を演算し、その演算結果を反転した信号を出力する。ラッチ回路Ｇ７０，Ｇ７２は、内部クロック／ＣＬＫをクロック入力に受けて動作し、ラッチ回路Ｇ７１，Ｇ７３は、内部クロックＣＬＫをクロック入力に受けて動作する。また、ラッチ回路Ｇ７０〜Ｇ７３は、ＮＡＮＤゲートＧ７５からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０２３４】
なお、信号ＩＮＴＣＯＭＲによって入力コマンド保持回路１２０がリセットされるにも拘わらず、内部コマンド発生回路１０２Ｆの出力段にインバータＧ６３およびＮＯＲゲートＧ６４が設けられているのは、信号ＩＮＴＣＯＭＲ，ＩＮＴＣＯＭＷが同時にＨレベルになることを防止するためである。
【０２３５】
図３６は、図３５に示した制御回路４２Ｋの動作を説明する動作波形図である。
【０２３６】
図３６を参照して、時刻Ｔ１においてライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、信号Ｃ３ＷがＨレベルとなり、ライトコマンドの入力情報は入力コマンド保持回路１２０に保持される。ただし、信号ＩＮＴＣＯＭＷは、ＷＬが経過するまで（ここでは、ＷＬ＝２．０の場合が示されている。）Ｈレベルにはならない。
【０２３７】
次サイクルの時刻Ｔ５においてリードコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、ライトコマンド処理部１１４Ｅにおいては、入力コマンド保持回路１２０内でデータがシフトされて信号Ｃ４ＷがＨレベルとなり、一方、リードコマンド処理部１１６Ａにおいては、信号ＩＮＴＣＯＭＲがＨレベルとなる。そうすると、ＮＡＮＤゲートＧ７５の出力信号がＨレベルに切替わり、入力コマンド保持回路１２０を構成するラッチ回路Ｇ７０〜Ｇ７３はリセットされる。すなわち、制御回路４２Ｋは、リードコマンドに対応する内部制御コマンドの発生に応じてライトコマンドを無効にする。
【０２３８】
なお、上述したように、この実施の形態ではＷＬ＝２．０の場合について示されたが、入力コマンド保持回路に含まれるラッチ回路の段数を適宜変更することによって、ＷＬやＡＬが異なる場合について容易に拡張される。また、必要に応じて、リードコマンド処理部に入力コマンド保持回路を設けてもよい。
【０２３９】
以上のように、実施の形態１２による半導体記憶装置１０Ｋによれば、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路をリセットするようにしたので、ＷＬやＡＬを有していてもメモリセルアレイに対する重複アクセスを防止することができる。
【０２４０】
［実施の形態１３］
【０２４１】
実施の形態１２では、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路をリセットしたが、実施の形態１３では、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路の出力を阻止する。これによっても、一方のコマンドに対応する内部制御コマンドが発生したときに他方のコマンドに対応する内部制御コマンドの発生を阻止できる。
【０２４２】
図３７は、実施の形態１３による半導体記憶装置１０Ｌにおける制御回路４２Ｌにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２４３】
図３７を参照して、制御回路４２Ｌは、ライトコマンド処理部１１４Ｆと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ｆは、内部コマンド発生回路１０２Ｇと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｇは、実施の形態９における内部コマンド発生回路１０２Ｄの構成において、入力コマンド保持回路１２０ＡおよびインバータＧ７６をさらに含む。入力コマンド保持回路１２０Ａは、実施の形態１２における入力コマンド保持回路１２０の構成において、ＡＮＤゲートＧ７７，Ｇ７８をさらに含み、ＮＡＮＤゲートＧ７５からの出力信号に代えてインバータＧ９からの出力信号をラッチ回路Ｇ７０〜Ｇ７３のリセット入力に受ける。
【０２４４】
なお、リードコマンド処理部１１６Ａおよびマスク信号発生回路１０４Ｆの構成については、既に説明したので、説明は繰返さない。
【０２４５】
インバータＧ７６は、信号ＩＮＴＣＯＭＲを反転した信号を出力する。ＡＮＤゲートＧ７７は、ラッチ回路Ｇ７１およびインバータＧ７６からの出力信号の論理積を演算した信号をラッチ回路Ｇ７２へ出力する。ＡＮＤゲートＧ７８は、ラッチ回路Ｇ７３およびインバータＧ７６からの出力信号の論理積を演算した信号をラッチ回路Ｇ３へ出力する。
【０２４６】
図３８は、図３７に示した制御回路４２Ｌの動作を説明する動作波形図である。
【０２４７】
図３８を参照して、制御回路４２Ｌの動作波形図は、実施の形態１２における制御回路４２Ｋの動作波形図と類似している。すなわち、時刻Ｔ１においてライトコマンドが入力され、次サイクルの時刻Ｔ５においてリードコマンドが入力されたとき、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、信号ＩＮＴＣＯＭＲがＨレベルとなり、応じてライトコマンド処理部１１４ＦにおけるインバータＧ７６の出力信号がＬレベルとなる。したがって、ＡＮＤゲートＧ７７，Ｇ７８の出力信号はＬレベルに固定され、ライトコマンドは無効にされる。
【０２４８】
なお、この実施の形態１３においてもＷＬ＝２．０の場合について示されたが、実施の形態１２において説明したように、入力コマンド保持回路に含まれるラッチ回路の段数を適宜変更することによって、ＷＬやＡＬが異なる場合について容易に拡張される。また、必要に応じて、リードコマンド処理部に入力コマンド保持回路を設けてもよい。
【０２４９】
以上のように、実施の形態１３による半導体記憶装置１０Ｌによっても、実施の形態１２による半導体記憶装置１０Ｋと同様の効果が得られる。
【０２５０】
［実施の形態１４］
【０２５１】
実施の形態１３では、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路の出力を阻止するが、実施の形態１４では、一方のコマンドを用いて他方の入力コマンド保持回路の入力を阻止する。
【０２５２】
図３９は、実施の形態１４による半導体記憶装置１０Ｍにおける制御回路４２Ｍにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２５３】
図３９を参照して、制御回路４２Ｍは、ライトコマンド処理部１１４Ｇと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ｇは、内部コマンド発生回路１０２Ｈと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｈは、実施の形態９における内部コマンド発生回路１０２Ｄの構成において、入力コマンド保持回路１２０Ｂをさらに含み、インバータＧ８に代えてインバータＧ７９およびＮＯＲゲートＧ８０を含む。入力コマンド保持回路１２０Ｂは、実施の形態１２における入力コマンド保持回路１２０の構成において、ＡＮＤゲートＧ８１をさらに含み、ＮＡＮＤゲートＧ７５からの出力信号に代えてインバータＧ９からの出力信号をラッチ回路Ｇ７０〜Ｇ７３のリセット入力に受ける。
【０２５４】
なお、リードコマンド処理部１１６Ａおよびマスク信号発生回路１０４Ｆの構成については、既に説明したので、説明は繰返さない。
【０２５５】
インバータＧ７９は、ＮＡＮＤゲートＧ４６からの出力信号を反転した信号を出力する。ＮＯＲゲートＧ８０は、ＮＡＮＤゲートＧ１およびインバータＧ７９からの出力信号の論理積を演算し、その演算結果を反転した信号をラッチ回路Ｇ７０へ出力する。ＡＮＤゲートＧ８１は、ラッチ回路Ｇ７１およびＮＡＮＤゲートＧ４６からの出力信号の論理積を演算した信号をラッチ回路Ｇ７２へ出力する。
【０２５６】
図４０は、図３９に示した制御回路４２Ｍの動作を説明する動作波形図である。
【０２５７】
図４０を参照して、制御回路４２Ｍの動作波形図は、実施の形態１２における制御回路４２Ｋの動作波形図と類似している。すなわち、時刻Ｔ１においてライトコマンドが入力され、次サイクルの時刻Ｔ５においてリードコマンドが入力されると、リードコマンド処理部１１６Ａにおいては、信号Ｃ１Ｒ，Ｃ２ＲがＨレベルとなり、一方、ライトコマンド処理部１１４Ｇにおいては、信号Ｃ３ＷがＬレベルとなる。
【０２５８】
そして、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、リードコマンド処理部１１６Ａにおいては、信号ＩＮＴＣＯＭＲがＨレベルとなり、リードコマンドに対応する内部制御コマンドが発生され、一方、ライトコマンド処理部１１４Ｇにおいては、信号Ｃ１Ｗ，Ｃ３ＷがＬレベルであるから、入力コマンド保持回路１２０Ｂが保持するライトコマンドは無効にされる。
【０２５９】
なお、制御回路４２Ｍがリードコマンドを受けたとき、既に信号Ｃ４ＷがＨレベルであった場合、すなわち、リードコマンドおよびライトコマンドに対応する内部制御コマンドの発生タイミングが同時になる場合については、信号ＩＮＴＣＯＭＷの出力段にインバータＧ６３およびＮＯＥゲートＧ６４が設けられているので、信号ＩＮＴＣＯＭＷはＨレベルとならず、信号ＩＮＴＣＯＭＲが優先してＨレベルとなる。
【０２６０】
なお、この実施の形態１４においてもＷＬ＝２．０の場合について示されたが、実施の形態１２において説明したように、入力コマンド保持回路に含まれるラッチ回路の段数を適宜変更することによって、ＷＬやＡＬが異なる場合について容易に拡張される。また、必要に応じて、リードコマンド処理部に入力コマンド保持回路を設けてもよい。
【０２６１】
以上のように、実施の形態１４による半導体記憶装置１０Ｍによっても、実施の形態１２による半導体記憶装置１０Ｋと同様の効果が得られる。
【０２６２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６３】
【発明の効果】
この発明による半導体記憶装置によれば、メモリセルアレイに対するアクセスが重複する不正な制御コマンドは無効とされるので、そのような不正な制御コマンドによる記憶データの破壊を防止できる。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図２】 実施の形態１による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図３】 実施の形態１による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図４】 図３に示すラッチ回路の構成を示す回路図である。
【図５】 図３に示す制御回路の動作を説明する動作波形図である。
【図６】 実施の形態２による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図７】 図６に示す制御回路の動作を説明する動作波形図である。
【図８】 実施の形態３による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図９】 図８に示す遅延素子の構成を示す回路図である。
【図１０】 図８に示す遅延素子Ｇ２０の他の構成を示す回路図である。
【図１１】 図８に示す遅延素子Ｇ２０の他の構成を示す回路図である。
【図１２】 図８に示す制御回路の動作を説明する動作波形図である。
【図１３】 実施の形態４による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図１４】 実施の形態４による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図１５】 図１４に示す制御回路の動作を説明する動作波形図である。
【図１６】 実施の形態５による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図１７】 図１６に示す制御回路の動作を説明する動作波形図である。
【図１８】 実施の形態６による半導体記憶装置における低周波時の制御回路の動作を概念的に説明する動作波形図である。
【図１９】 実施の形態６による半導体記憶装置における高周波時の制御回路の動作を概念的に説明する動作波形図である。
【図２０】 実施の形態６による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２１】 図２０に示す制御回路の低周波時の動作を説明する動作波形図である。
【図２２】 図２０に示す制御回路の高周波時の動作を説明する動作波形図である。
【図２３】 実施の形態７による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２４】 図２３に示す制御回路の動作を説明する動作波形図である。
【図２５】 実施の形態８による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図２６】 実施の形態８による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２７】 図２６に示す制御回路の動作を説明する動作波形図である。
【図２８】 実施の形態９による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２９】 図２８に示す制御回路の動作を説明する動作波形図である。
【図３０】 実施の形態１０による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３１】 図３０に示す制御回路の動作を説明する動作波形図である。
【図３２】 実施の形態１１による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図３３】 実施の形態１１による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３４】 図３３に示す制御回路の動作を説明する動作波形図である。
【図３５】 実施の形態１２による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３６】 図３５に示す制御回路の動作を説明する動作波形図である。
【図３７】 実施の形態１３による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３８】 図３７に示す制御回路の動作を説明する動作波形図である。
【図３９】 実施の形態１４による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図４０】 図３９に示す制御回路の動作を説明する動作波形図である。
【符号の説明】
１０，１０Ａ〜１０Ｍ 半導体記憶装置、１２ クロック端子、１４ 制御信号端子、１６ アドレス端子、１８ データ入出力端子、２０ データストローブ信号入出力端子、２２ クロックバッファ、２４ 制御信号バッファ、２６ アドレスバッファ、２８，３２ 入力バッファ、３０，３４ 出力バッファ、３６ リードアンプ＆Ｐ／Ｓ変換回路、３８ Ｓ／Ｐ変換回路＆ライトドライバ、４０ ＤＱＳ発生回路、４１ ＤＬＬ回路、４２，４２Ａ〜４２Ｍ 制御回路、４４ ロウデコーダ、４６ コラムデコーダ、４８ プリアンプ＆ライトアンプ、５０ センスアンプ、５２ メモリセルアレイ、１０２，１０２Ａ〜１０２Ｈ，１１０，１１０Ａ 内部コマンド発生回路、１０４，１０４Ａ〜１０４Ｆ，１１２，１１２Ａ マスク信号発生回路、１０６，１０６Ａ コラム活性信号発生回路、１０８ アクセスモニタ回路、１１４，１１４Ａ〜１１４Ｆ ライトコマンド処理部、１１６，１１６Ａ リードコマンド処理部、１１８ 同時入力検出回路、１２０，１２０Ａ，１２０Ｂ 入力コマンド保持回路、Ｇ３〜Ｇ６，Ｇ３８，Ｇ３９，Ｇ４９〜Ｇ５１，Ｇ５６〜Ｇ５９，Ｇ６８，Ｇ７０〜Ｇ７３ ラッチ回路、Ｇ１７，Ｇ１８，Ｇ２０ 遅延素子、Ｃ１，Ｃ２ キャパシタ、Ｒ１ 抵抗素子。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、外部クロックの立上がりと立下がりとに同期して外部とデータのやり取りを行ない、かつ、動作周波数の高速化に伴いメモリセルへのアクセス処理が複数サイクルにわたる半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Double Data Rate ＳＤＲＡＭ：以下、ＤＤＲ ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ−Ｉと呼ばれる第１世代型のＤＤＲ ＳＤＲＡＭは、複数備えられるデータ入力回路の各々において、外部クロックの連続する立上がりエッジと立下がりエッジとに同期して受けた２ビットのデータを１サイクル毎にメモリセルアレイに対して一度に書込む２ビットプリフェッチ動作を行なう（データの読出しについては、複数備えられるデータ出力回路の各々に対応して、メモリセルアレイから１サイクル毎に２ビットのデータが一度に読出され、その２ビットのデータが順序付けされて半サイクル毎に外部へ出力される。）。
【０００４】
近年、さらなる高周波動作化を実現するＤＤＲ ＳＤＲＡＭとして、ＤＤＲ−ＩＩと呼ばれる第２世代型のＤＤＲ ＳＤＲＡＭが注目されている。ＤＤＲ−ＩＩについては、「ＪＥＤＥＣ（Joint Electron Device Engineering Council）」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれており、その仕様については、半導体メーカから公開されている（たとえば、非特許文献１参照。）。
【０００５】
ＤＤＲ−ＩＩの特徴は、第１に、４ビットプリフェッチ動作が行なわれることである。ＤＤＲ−ＩＩにおいては、内部処理の実行が指示されてからメモリセルにアクセスするまでに要する時間自体はＤＤＲ−Ｉと変わらないため、高周波化された動作周波数（外部クロック周波数）に対してメモリセルへのアクセス処理が１サイクル内に終了しない。そこで、ＤＤＲ−ＩＩにおいては、２サイクルを内部処理の１動作単位とし、その１動作単位毎にメモリセルへのアクセスが行なわれる。
【０００６】
書込動作を例に説明すると、データ入力回路の各々において連続する２サイクルの間に外部クロックの立上がりおよび立下がりエッジに同期して受けた４ビット分のデータが、２サイクル毎にメモリセルアレイに対して一度に書込まれる。
このように、ＤＤＲ−ＩＩにおいては、２ビットプリフェッチ動作を行なうＤＤＲ−Ｉに比べて装置内部のデータ転送レートが２倍になるため、動作周波数が高速化される。
【０００７】
ＤＤＲ−ＩＩの第２の特徴として、半導体記憶装置が搭載されるシステム側の動作効率を向上させる手法としてアディティブレイテンシ（以下、「ＡＬ」とも称する。）、リードレイテンシ（以下、「ＲＬ」とも称する。）およびライトレイテンシ（以下、「ＷＬ」とも称する。）が用いられていることである。ＤＤＲＳＤＲＡＭを含むＤＲＡＭにおいては、アクティベートコマンド（ＡＣＴコマンド）を受けてからリードコマンドまたはライトコマンド（以下、併せて「コラムコマンド」とも称する。）を受けるまでの時間は、動作スペックとして遅延時間ｔＲＣＤで規定されているところ、システム側からみれば、ＡＣＴコマンドを発行した後、次のサイクルでコラムコマンドを直ちに発行できることが動作効率の観点から望ましい。そこで、ＤＤＲ−ＩＩにおいては、ＡＣＴコマンドを受けた次のサイクルでコラムコマンドの受付けを可能とし、装置内部においてＡＬで規定されるサイクル分コラムコマンドを遅延させることにより、時間ｔＲＣＤを確保している。
【０００８】
また、ＲＬは、（ＡＬ＋ＣＬ）で定義されるサイクル数であって、ＤＤＲ−ＩＩが外部からリードコマンドを受けてからデータを外部へ出力し始めるまでのサイクル数を表わし、ＷＬは、（ＲＬ−１）で定義されるサイクル数であって、ＤＤＲ−ＩＩが外部からライトコマンドを受けてからデータの書込動作が開始されるまでのサイクル数を表わす。
【０００９】
このようにすることで、ＤＤＲ−ＩＩが搭載されるシステム側からみれば、遅延時間ｔＲＣＤを考慮することなくコラムコマンドをＡＣＴコマンドに続けて発行することができ、効率のよいプログラムを組むことができるようになる。
【００１０】
【非特許文献１】
“５１２メガビット エム−ディー ディーディーアール−ＩＩ エスディーラム スペシフィケーション バージョン０．１１（512Mb M-die DDR-II SDRAM Specification Version 0.11）”、［online］、平成１４年４月、三星電気、［平成１４年１０月１５日検索］、インターネット＜ＵＲＬ： ｈｔｔｐ：／／ｗｗｗ．ｓａｍｓｕｎｇｅｌｅｃｔｒｏｎｉｃｓ．ｃｏｍ／ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ／ＤＲＡＭ／ＤＤＲ＿ＩＩ／５１２Ｍ＿ｂｉｔ／Ｋ４Ｔ５１０４３ＱＭ／ｄｓ＿ｋ４ｔ５１０４（０８＿１６）３ｑｍ．ｐｄｆ＞
【００１１】
【発明が解決しようとする課題】
上述したように、ＤＤＲ−ＩＩにおいては、外部クロックの２サイクルを１動作単位としているため、ＤＤＲ−ＩＩを利用するシステム側は、少なくとも２サイクル間隔でコラムコマンドを発行することと規定されており、その間、プリチャージコマンド（ＰＲＥコマンド）の発行も禁止されている。
【００１２】
一方、ＤＤＲ−Ｉを含む従来のＤＲＡＭにおいて用いられているコマンドデコーダは、外部から受ける制御コマンドに応答してそのまま対応する内部制御コマンドを発生するため、制御コマンドが毎サイクル入力されると、内部制御コマンドを毎サイクル発生する。
【００１３】
そうすると、ＤＤＲ−ＩＩに従来のコマンドデコーダを用いた場合、たとえば、連続したサイクルで発行された不正なコラムコマンドをＤＤＲ−ＩＩが受けると、１動作単位内でメモリセルへのアクセス処理が重複してしまい、メモリセルのデータが破壊されてしまう。
【００１４】
また、システム側からみれば異なるタイミングで発行した複数の制御コマンドに対応する内部制御コマンドが、ＡＬおよびＷＬによってＤＤＲ−ＩＩ内部で同時に発生し得る。たとえば、ＤＤＲ−ＩＩは、リードコマンドに対応する内部制御コマンドについては、リードコマンドを受けてからＡＬで規定されるサイクル後に発生し、一方、ライトコマンドに対応する内部制御コマンドについては、ライトコマンドを受けてからＷＬで規定されるサイクル後に発生する。このため、ＤＤＲ−ＩＩがライトコマンドを受けた後リードコマンドを受けた場合、両内部制御コマンドが同時に発生し得る。さらには、後に受けたリードコマンドに対応する内部制御コマンドが、先に受けたライトコマンドに対応する内部制御コマンドよりも先に発生する場合も発生し得る。
【００１５】
これらの場合も、連続したサイクルでコラムコマンドが入力された場合と同様に、１動作単位内でメモリセルへのアクセス処理が重複してしまい、メモリセルのデータが破壊されてしまう。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、不正な制御コマンドが入力された場合にデータの破壊を防止する半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部クロックの立上がりと立下がりとに同期して外部とデータのやり取りを行なう半導体記憶装置であって、データを記憶する複数のメモリセルと、複数のメモリセルに対してデータの入出力を行なう内部回路と、外部クロックの連続する複数周期を動作単位として内部回路の動作を制御する制御回路とを備え、制御回路は、外部から入力された制御コマンドに基づいて、内部回路の動作を指示する内部制御コマンドを発生する内部コマンド発生回路を含み、内部コマンド発生回路は、複数周期内に発生される複数の内部制御コマンドに対応する複数の制御コマンドを受けたとき、第１および第２の処理のいずれかを実行し、第１の処理は、複数の制御コマンドのいずれか１つに対応する内部制御コマンドを発生してその他の制御コマンドを無効とし、第２の処理は、複数の制御コマンドをすべて無効とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１９】
［実施の形態１］
【００２０】
図１は、この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【００２１】
図１を参照して、半導体記憶装置１０は、クロック端子１２と、制御信号端子１４と、アドレス端子１６と、データ入出力端子１８と、データストローブ信号入出力端子２０とを備える。
【００２２】
また、半導体記憶装置１０は、クロックバッファ２２と、制御信号バッファ２４と、アドレスバッファ２６と、データＤＱ０〜ＤＱｎ（ｎは半導体記憶装置におけるビット幅である。）に関する入力バッファ２８および出力バッファ３０と、データストローブ信号ＵＤＱＳ，ＬＤＱＳに関する入力バッファ３２および出力バッファ３４とを備える。
【００２３】
さらに、半導体記憶装置１０は、リードアンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、ＤＬＬ回路４１とを備える。
【００２４】
また、さらに、半導体記憶装置１０は、制御回路４２と、ロウデコーダ４４と、コラムデコーダ４６と、プリアンプ＆ライトアンプ４８と、センスアンプ５０と、メモリセルアレイ５２とを備える。
【００２５】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。
【００２６】
クロック端子１２は、外部クロックｅｘｔ．ＣＬＫ、それに相補な外部クロックｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤＭ，ＬＤＭのコマンド制御信号を受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００２７】
クロックバッファ２２は、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロックＣＬＫを発生し、制御信号バッファ２４、アドレスバッファ２６および制御回路４２へ出力する。制御信号バッファ２４は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤＭ，ＬＤＭを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路４２へ出力する。アドレスバッファ２６は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、アドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ４４およびコラムデコーダ４６へ出力する。
【００２８】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部からデータＤＱ０〜ＤＱｎを受け、データ読出時はデータＤＱ０〜ＤＱｎを外部へ出力する。データストローブ信号入出力端子２０は、データ書込時は外部から受けるデータＤＱ０〜ＤＱｎのタイミングエッジと一致もしくは同期するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部から受け、データ読出時は外部へ出力されるデータＤＱ０〜ＤＱｎのタイミングエッジと一致もしくは同期するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部へ出力する。
【００２９】
入力バッファ２８は、入力バッファ３２がデータストローブ信号入出力端子２０を介して外部から受けるデータストローブ信号ＵＤＱＳ，ＬＤＱＳに同期して、データ入出力端子１８が外部から受けたデータＤＱ０〜ＤＱｎを受ける。
【００３０】
出力バッファ３０は、ＤＬＬ回路４１によって生成されるＤＬＬクロックに同期して動作し、データＤＱ０〜ＤＱｎをデータ入出力端子１８へ半サイクル毎に出力する。出力バッファ３４は、データＤＱ０〜ＤＱｎを出力する出力バッファ３０とともにＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０が発生するデータストローブ信号ＵＤＱＳ，ＬＤＱＳをデータストローブ信号入出力端子２０へ出力する。
【００３１】
リードアンプ＆Ｐ／Ｓ変換回路３６は、データ読出時において、プリアンプ＆ライトアンプ４８から受ける読出データを増幅し、各データＤＱｉ（ｉ：０〜ｎ）として一度に読出された４ビット分のデータを順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換回路＆ライトドライバ３８は、データ書込時において、半サイクル毎に１ビットずつ入力バッファ２８から受ける各データＤＱｉを２サイクル毎に４ビット並列にプリアンプ＆ライトアンプ４８へ出力する。
【００３２】
制御回路４２は、制御信号バッファ２４から受ける内部制御信号に基づいて内部制御コマンドを発生する。ここで、制御回路４２は、内部制御信号を受けると、そのサイクルの次の１サイクルの間に受ける内部制御信号については、対応する内部制御コマンドを発生しない。そして、制御回路４２は、発生した内部制御コマンドをロウデコーダ４４、コラムデコーダ４６およびプリアンプ＆ライトアンプ４８に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ５２に対するデータＤＱ０〜ＤＱｎの読み書きが行なわれる。また、制御回路４２は、取込んだ内部制御信号に基づいて、ＤＱＳ発生回路４０におけるデータストローブ信号の発生についての制御も行なう。
【００３３】
データを記憶するメモリセルアレイ５２は、各々が独立して動作が可能な４つのバンクからなり、センスアンプ５０を介してデータの読み書きが行なわれる。
【００３４】
ＤＬＬ回路４１は、出力バッファ３０から出力されるデータＤＱ０〜ＤＱｎが、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよび出力バッファ３４から出力されるデータストローブ信号ＤＱＳとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたＤＬＬクロックを生成する。
【００３５】
この半導体記憶装置１０は、４ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置１０は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎にｎビットのデータを取込み、半サイクル４回分すなわち２サイクル分の４×ｎビットのデータを２サイクル毎にメモリセルアレイ５２に書込む。
【００３６】
また、データ読出時においては、４×ｎビットのデータが２サイクル毎にメモリセルアレイ５２から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎にｎビットずつ外部へ出力される。
【００３７】
図２は、実施の形態１による半導体記憶装置１０における制御回路４２の動作を概念的に説明する動作波形図である。
【００３８】
図２を参照して、外部クロックｅｘｔ．ＣＬＫに同期して、時刻Ｔ１において、半導体記憶装置１０が外部からコマンドを受けると、制御回路４２は、内部回路活性化信号をＨ（論理ハイ）レベルで出力し、メモリセルアレイ５２へのアクセス動作が指示される。
【００３９】
次サイクルの時刻Ｔ２において、半導体記憶装置１０が外部からコマンドを受けると、制御回路４２は、そのコマンドに対応する内部回路活性化信号をＬ（論理ロー）レベルで出力する。すなわち、時刻Ｔ２に外部から入力されたコマンドは、制御回路４２によって無効にされる。この理由は、上述したように、連続したサイクルで内部回路活性化信号が活性化されると、メモリセルアレイ５２へのアクセスが重複し、データが破壊されるからである。
【００４０】
次サイクルの時刻Ｔ３において、半導体記憶装置１０が外部からコマンドをさらに受けると、制御回路４２は、今度はそのコマンドに対応する内部回路活性化信号をＨレベルで出力する。この場合は、１サイクル前の時刻Ｔ２において、内部回路活性化信号が活性化されておらず、メモリセルアレイ５２へのアクセスが重複することはないからである。時刻Ｔ４については、時刻Ｔ２の状況と同じである。
【００４１】
図３は、実施の形態１による半導体記憶装置１０における制御回路４２において内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図３においては、ライトコマンドに関する回路が代表的に示されるが、リードコマンドについても、同様の回路が設けられる。
【００４２】
図３を参照して、制御回路４２は、内部コマンド発生回路１０２と、マスク信号発生回路１０４とを含む。内部コマンド発生回路１０２は、ＮＡＮＤゲートＧ１と、ラッチ回路Ｇ３，Ｇ４と、インバータＧ７〜Ｇ９とを含む。マスク信号発生回路１０４は、ＮＡＮＤゲートＧ２と、ラッチ回路Ｇ５，Ｇ６と、インバータＧ１０とを含む。
【００４３】
ＮＡＮＤゲートＧ１は、制御信号バッファ４２から受ける内部制御信号ＣＳ，／ＲＡＳ，ＣＡＳ，ＷＥの論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ８は、ＮＡＮＤゲートＧ１からの出力信号を反転した信号Ｃ１を出力する。
【００４４】
インバータＧ７は、内部クロックＣＬＫを反転した内部クロック／ＣＬＫを出力する。インバータＧ９は、内部信号／ＰＯＲを反転した信号を出力する。ここで、内部信号／ＰＯＲは、パワーオンリセット信号ＰＯＲが反転された信号である。
【００４５】
ラッチ回路Ｇ３は、内部クロック／ＣＬＫをクロック入力に受け、内部クロック／ＣＬＫがＨレベルのとき、信号Ｃ１を取込んで信号Ｃ２として出力し、内部クロック／ＣＬＫがＬレベルになると、取込んだ信号Ｃ１を保持し、その保持する信号を信号Ｃ２として出力する。また、ラッチ回路Ｇ３は、インバータＧ９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【００４６】
ラッチ回路Ｇ４は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、信号Ｃ２を取込んで信号ＩＮＴＣＯＭとして出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号Ｃ２を保持し、その保持する信号を信号ＩＮＴＣＯＭとして出力する。また、ラッチ回路Ｇ４は、後述するマスク信号Ｃｍａｓｋをリセット入力に受け、マスク信号ＣｍａｓｋがＨレベルのとき、保持データをリセットする。
【００４７】
なお、ラッチ回路Ｇ４から出力される信号ＩＮＴＣＯＭは、内部制御コマンドに対応し、信号ＩＮＴＣＯＭがＨレベルになることが、内部制御コマンドの発生に対応する。
【００４８】
内部コマンド発生回路１０２は、内部クロックＣＬＫに同期して動作し、マスク信号発生回路１０４から受けるマスク信号ＣｍａｓｋがＬレベルのとき、内部制御信号ＣＳ，／ＲＡＳ，ＣＡＳ，ＷＥに基づいて信号ＩＮＴＣＯＭを出力する。一方、内部コマンド発生回路１０２は、マスク信号ＣｍａｓｋがＨレベルのとき、ラッチ回路Ｇ４がリセットされるため、信号ＩＮＴＣＯＭをＬレベルで出力する。
【００４９】
ラッチ回路Ｇ５は、内部クロック／ＣＬＫをクロック入力に受け、内部クロック／ＣＬＫがＨレベルのとき、信号ＩＮＴＣＯＭを取込んでラッチ回路Ｇ６へ出力し、内部クロック／ＣＬＫがＬレベルになると、取込んだ信号ＩＮＴＣＯＭを保持し、その保持する信号をラッチ回路Ｇ６へ出力する。また、ラッチ回路Ｇ５は、インバータＧ９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【００５０】
ラッチ回路Ｇ６は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、ラッチ回路Ｇ５からの出力信号を取込んでインバータＧ１０へ出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号を保持し、その保持する信号をインバータＧ１０へ出力する。また、ラッチ回路Ｇ６は、インバータＧ９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【００５１】
インバータＧ１０は、ラッチ回路Ｇ６からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ２は、インバータＧ１０からの出力信号および信号／ＰＯＲの論理積を演算し、その演算結果を反転した信号をマスク信号Ｃｍａｓｋとして出力する。
【００５２】
マスク信号発生回路１０４は、内部コマンド発生回路１０２が信号ＩＮＴＣＯＭをＨレベルで出力すると、すなわち内部制御コマンドが発生されると、次の１サイクルにおいてマスク信号ＣｍａｓｋをＨレベルで出力する。これによって、内部コマンド発生回路１０２におけるラッチ回路Ｇ４がリセットされ、そのサイクルは信号ＩＮＴＣＯＭがＬレベルで出力される。すなわち、内部制御コマンドが発生された次のサイクルにおいては、内部制御コマンドは発生されない。
【００５３】
なお、この実施の形態１による半導体記憶装置１０におけるマスク信号発生回路１０４は、「信号発生回路」を構成する。
【００５４】
図４は、図３に示したラッチ回路Ｇ３〜Ｇ６の構成を示す回路図である。
【００５５】
図４を参照して、ラッチ回路Ｇ３〜Ｇ６の各々は、ＮＯＲゲートＧ１１と、インバータＧ１２〜Ｇ１４とを含む。インバータＧ１２は、クロック入力Ｃｌｏｃｋを反転した信号を出力する。インバータＧ１３は、インバータＧ１２の出力信号がＬレベルのとき活性化され、入力信号ｉｎを反転した信号を出力する。ＮＯＲゲートＧ１１は、インバータＧ１３からの出力信号およびリセット入力Ｒｅｓｅｔの論理和を演算し、その演算結果を反転して出力信号ｏｕｔを出力する。インバータＧ１４は、クロック入力ＣｌｏｃｋがＬレベルのときに活性化され、出力信号ｏｕｔを反転した信号をインバータＧ１３の出力ノードへ出力する。
【００５６】
ＮＯＲゲートＧ１１およびインバータＧ１４は、リセット入力ＲｅｓｅｔがＬレベルのとき、クロック入力ＣｌｏｃｋがＬレベルの期間、ラッチ機能を構成する。
【００５７】
図５は、図３に示した制御回路４２の動作を説明する動作波形図である。
【００５８】
図５を参照して、時刻Ｔ１において外部からライトコマンドが入力されると、信号Ｃ１，Ｃ２はＨレベルとなり、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力する。
【００５９】
時刻Ｔ３においてコマンドがリセットされて信号Ｃ１がＬレベルとなり、時刻Ｔ４において外部クロックｅｘｔ．ＣＬＫが立下がると、信号Ｃ２はＬレベルとなるが、ラッチ回路Ｇ４によって信号ＩＮＴＣＯＭはＨレベルに維持される。
【００６０】
時刻Ｔ５において再び外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ４において信号ＩＮＴＣＯＭがＨレベルであったため、マスク信号発生回路１０４は、マスク信号ＣｍａｓｋをＨレベルで出力する。したがって、内部コマンド発生回路１０２のラッチ回路Ｇ４はリセットされ、信号ＩＮＴＣＯＭはＬレベルとなる。すなわち、制御回路４２は、時刻Ｔ１に受けたコマンドに連続して時刻Ｔ５に受けたコマンドを無効とし、対応する内部制御コマンドを発生しない。
【００６１】
時刻Ｔ９において再び外部からライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ８において信号ＩＮＴＣＯＭがＬレベルであったため、マスク信号発生回路１０４は、マスク信号ＣｍａｓｋをＬレベルで出力する。したがって、ラッチ回路Ｇ４のリセットは解除され、入力されたライトコマンドに応じて信号ＩＮＴＣＯＭはＨレベルとなり、制御回路４２は、対応する内部制御コマンドを発生する。
【００６２】
なお、上述した説明では、半導体記憶装置１０は、２サイクルにまたがってメモリセルアレイへのアクセス処理を行なう４ビットプリフェッチ動作を行なうものとしたが、さらに内部のデータ転送レートを高める２×ｋビットプリフェッチ動作（ｋは、ｋ＞２の整数）を行なう半導体記憶装置へ容易に拡張される。
【００６３】
すなわち、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置について、外部からコマンドを受けた次のサイクルから（ｋ−１）サイクルの期間に受けるコマンドを無効とするには、２×（ｋ−１）個の直列接続されるラッチ回路でマスク信号発生回路を構成し、信号ＩＮＴＣＯＭを１〜（ｋ−１）サイクルシフトさせた信号を生成し、各信号の論理和からなる信号をマスク信号Ｃｍａｓｋとすればよい。
【００６４】
また、上述した説明では、ラッチ回路Ｇ４をリセットするための信号としてマスク信号発生回路１０４が発生するマスク信号Ｃｍａｓｋを用いたが、マスク信号Ｃｍａｓｋに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。そうすれば、マスク信号発生回路１０４を設ける必要がなくなる。
【００６５】
以上のように、実施の形態１による半導体記憶装置１０によれば、コマンドを受けたサイクルの次の１サイクルに受けるコマンドを無効とするようにしたので、複数のコマンドによるメモリセルアレイへの重複アクセスが防止され、データの破壊が防止される。
【００６６】
［実施の形態２］
【００６７】
実施の形態１による半導体記憶装置１０では、マスク信号発生回路１０４が発生するマスク信号Ｃｍａｓｋによって内部コマンド発生回路１０２におけるラッチ回路Ｇ４がリセットされ、これによって不正な制御コマンドが無効とされた。
実施の形態２による半導体記憶装置１０Ａでは、不正な制御コマンドに対して、マスク信号発生回路が発生するマスク信号を用いて内部コマンド発生回路の出力が阻止される。
【００６８】
実施の形態２による半導体記憶装置１０Ａは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ａを備える。その他の構成は同じであるので、説明は繰り返さない。
【００６９】
図６は、実施の形態２による半導体記憶装置１０Ａにおける制御回路４２Ａにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図６においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【００７０】
図６を参照して、制御回路４２Ａは、内部コマンド発生回路１０２Ａと、マスク信号発生回路１０４Ａとを含む。内部コマンド発生回路１０２Ａは、実施の形態１における内部コマンド発生回路１０２の構成において、ＡＮＤゲートＧ１５をさらに含み、マスク信号Ｃｍａｓｋに代えてインバータＧ９からの出力信号をラッチ回路Ｇ４のリセット入力に受ける。マスク信号発生回路１０４Ａは、実施の形態１におけるマスク信号発生回路１０４の構成において、ＮＡＮＤゲートＧ２に代えてＮＯＲゲートＧ１６を含む。
【００７１】
ＡＮＤゲートＧ１５は、ラッチ回路Ｇ４からの出力信号Ｃ３およびマスク信号発生回路１０４Ａからの出力信号であるマスク信号／Ｃｍａｓｋの論理積を演算し、その演算結果を信号ＩＮＴＣＯＭとして出力する。ＮＯＲゲートＧ１６は、ラッチ回路Ｇ６およびインバータＧ１０からの出力信号の論理和を演算し、その演算結果を反転した信号をマスク信号／Ｃｍａｓｋとして出力する。
【００７２】
内部コマンド発生回路１０２Ａは、マスク信号発生回路１０４から受けるマスク信号／ＣｍａｓｋがＨレベルのとき、内部制御信号ＣＳ，／ＲＡＳ，ＣＡＳ，ＷＥに基づいて信号ＩＮＴＣＯＭを出力する。一方、マスク信号／ＣｍａｓｋがＬレベルのとき、ＡＮＤゲートＧ１５の出力信号はＬレベルに固定されるので、内部コマンド発生回路１０２Ａは、信号ＩＮＴＣＯＭをＬレベルで出力する。すなわち、内部制御コマンドの発生が阻止される。
【００７３】
マスク信号発生回路１０４Ａは、内部コマンド発生回路１０２Ａが信号ＩＮＴＣＯＭをＨレベルで出力すると、次の１サイクルにおいてマスク信号／ＣｍａｓｋをＬレベルで出力する。
【００７４】
図７は、図６に示した制御回路４２Ａの動作を説明する動作波形図である。
【００７５】
図７を参照して、時刻Ｔ１において外部からライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、ラッチ回路Ｇ４は、信号Ｃ３をＨレベルで出力する。この時点でマスク信号／ＣｍａｓｋはＨレベルであるので、内部コマンド発生回路１０２Ａは、信号Ｃ３に応じて信号ＩＮＴＣＯＭをＨレベルで出力する。
【００７６】
時刻Ｔ５において再び外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ４において信号ＩＮＴＣＯＭがＨレベルであったため、マスク信号発生回路１０４Ａは、マスク信号／ＣｍａｓｋをＬレベルで出力する。そうすると、内部コマンド発生回路１０２のＡＮＤゲートＧ１５の出力信号はＬレベルに固定され、信号ＩＮＴＣＯＭはＬレベルとなる。すなわち、時刻Ｔ１に受けたコマンドに連続して時刻Ｔ５に受けるコマンドは無効とされ、対応する内部制御コマンドの発生が阻止される。
【００７７】
時刻Ｔ９において再び外部からライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、時刻Ｔ８において信号ＩＮＴＣＯＭがＬレベルであったため、マスク信号発生回路１０４Ａは、マスク信号／ＣｍａｓｋをＨレベルで出力する。したがって、信号Ｃ３に応じて信号ＩＮＴＣＯＭはＨレベルとなり、時刻Ｔ９に受けたコマンドに対応する内部制御コマンドが発生される。
【００７８】
なお、実施の形態２による半導体記憶装置１０Ａについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【００７９】
また、実施の形態１でも述べたように、マスク信号発生回路１０２Ｂが発生するマスク信号Ｃｍａｓｋに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【００８０】
以上のように、実施の形態２による半導体記憶装置１０Ａによっても、実施の形態１による半導体記憶装置１０と同様に、複数のコマンドによるメモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【００８１】
［実施の形態３］
【００８２】
実施の形態３による半導体記憶装置１０Ｂでは、マスク信号発生回路が発生するマスク信号を用いて不正な制御コマンドの内部コマンド発生回路への入力が阻止される。
【００８３】
実施の形態３による半導体記憶装置１０Ｂは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｂを備える。その他の構成は同じであるので、説明は繰り返さない。
【００８４】
図８は、実施の形態３による半導体記憶装置１０Ｂにおける制御回路４２Ｂにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図８においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【００８５】
図８を参照して、制御回路４２Ｂは、内部コマンド発生回路１０２Ｂと、マスク信号発生回路１０４Ｂとを含む。内部コマンド発生回路１０２Ｂは、実施の形態１における内部コマンド発生回路１０２の構成において、インバータＧ８を含まず、ラッチ回路Ｇ３，Ｇ４の間にＮＯＲゲートＧ２１をさらに含み、また、マスク信号Ｃｍａｓｋに代えてインバータＧ９からの出力信号をラッチ回路Ｇ４のリセット入力に受ける。マスク信号発生回路１０４Ｂは、ラッチ回路Ｇ５と、遅延素子Ｇ２０とを含む。
【００８６】
ＮＯＲゲートＧ２１は、ラッチ回路Ｇ３から出力される信号Ｃ２およびマスク信号発生回路１０４Ｂの遅延素子Ｇ２０からの出力信号であるマスク信号Ｃｍａｓｋの論理和を演算し、その演算結果を反転した信号を信号Ｃ３として出力する。そして、ラッチ回路Ｇ４は、信号Ｃ３を入力に受け、信号ＩＮＴＣＯＭを出力する。
【００８７】
遅延素子Ｇ２０は、ラッチ回路Ｇ５から受ける信号を所定時間遅延し、マスク信号Ｃｍａｓｋを出力する。この遅延素子Ｇ２０は、信号ＩＮＴＣＯＭを完全にマスクするために設けられる。詳細については、後ほど、この制御回路４２Ｂの動作波形の説明の中で説明する。
【００８８】
図９は、図８に示した遅延素子Ｇ２０の構成を示す回路図である。図９を参照して、遅延素子Ｇ２０は、直列に接続されるインバータＧ２２〜Ｇ２５を含む。
なお、このインバータの数は、所望の遅延時間に応じて適当に調整される。
【００８９】
図１０は、図８に示した遅延素子Ｇ２０の他の構成を示す回路図である。図１０を参照して、遅延素子Ｇ２０は、インバータＧ２６，Ｇ２７と、キャパシタＣ１，Ｃ２とを含む。
【００９０】
図１１は、図８に示した遅延素子Ｇ２０の他の構成を示す回路図である。図１１を参照して、遅延素子Ｇ２０は、抵抗素子Ｒ１を含む。
【００９１】
図１２は、図８に示した制御回路４２Ｂの動作を説明する動作波形図である。
【００９２】
図１２を参照して、時刻Ｔ１において外部からライトコマンドが入力されると、信号Ｃ１，Ｃ２はＬレベルとなり、また、マスク信号ＣｍａｓｋはＬレベルであるので信号Ｃ３はＨレベルとなる。したがって、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２Ｂは、信号ＩＮＴＣＯＭをＨレベルで出力する。
【００９３】
時刻Ｔ３においてコマンドがリセットされて信号Ｃ１がＨレベルとなり、時刻Ｔ４において外部クロックｅｘｔ．ＣＬＫが立下がると、信号Ｃ２，Ｃ３はそれぞれＨレベル，Ｌレベルとなる。このタイミングで、ラッチ回路Ｇ５はＨレベルの信号を出力し、遅延素子Ｇ２０は、ラッチ回路Ｇ５から出力された信号を所定時間遅延してマスク信号ＣｍａｓｋをＨレベルで出力する。これに応じて、信号Ｃ３はＬレベルになる。
【００９４】
時刻Ｔ５において再び外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、信号Ｃ３がＬレベルであるため、信号ＩＮＴＣＯＭはＬレベルとなる。そして、時刻Ｔ８において、外部クロックｅｘｔ．ＣＬＫの立下がりに応じて信号Ｃ２がＨレベルとなり、また、ラッチ回路Ｇ５はＬレベルの信号を出力するところ、マスク信号Ｃｍａｓｋは、遅延素子Ｇ２０による遅延時間だけ時刻Ｔ８から遅れてＬレベルとなる。すなわち、遅延素子Ｇ２０が設けられることにより、信号のスキューによって信号Ｃ２がＨレベルとなる前にマスク信号ＣｍａｓｋがＬレベルとなって信号ＩＮＴＣＯＭが誤ってＨレベルとなる可能性は排除され、内部制御コマンドの誤発生が防止されている。
【００９５】
時刻Ｔ９において再び外部からライトコマンドが入力され、信号Ｃ２が再びＬレベルになると、マスク信号ＣｍａｓｋはＬレベルであるので信号Ｃ３はＨレベルとなる。したがって、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２Ｂは、信号ＩＮＴＣＯＭをＨレベルで出力し、対応する内部制御コマンドが発生される。
【００９６】
なお、実施の形態３による半導体記憶装置１０Ｂについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【００９７】
また、ラッチ回路Ｇ４の入力をＬレベルに固定する信号として、実施の形態１でも述べたように、マスク信号発生回路１０２Ｂが発生するマスク信号Ｃｍａｓｋに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【００９８】
以上のように、実施の形態３による半導体記憶装置１０Ｂによっても、実施の形態１による半導体記憶装置１０と同様に、複数のコマンドによるメモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【００９９】
［実施の形態４］
【０１００】
実施の形態１〜３では、コマンドを受けると次のサイクルのコマンドが無効とされたが、実施の形態４では、コマンドを受けてもそのサイクル内でコマンドがキャンセルされた場合、次のサイクルのコマンドが有効とされる。
【０１０１】
実施の形態４による半導体記憶装置１０Ｃは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｃを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１０２】
図１３は、実施の形態４による半導体記憶装置１０Ｃにおける制御回路４２Ｃの動作を概念的に説明する動作波形図である。
【０１０３】
図１３を参照して、外部クロックｅｘｔ．ＣＬＫに同期して、時刻Ｔ１において、半導体記憶装置１０Ｃが外部からコマンドを受けると、制御回路４２Ｃは、内部回路活性化信号をＨレベルで出力する。その後、時刻Ｔ２において、キャンセルコマンドが入力されると、制御回路４２Ｃは、内部回路活性化信号をＬレベルにする。そして、時刻Ｔ３において再びコマンドが入力されると、制御回路４２Ｃは、連続するサイクルで受けるコマンドであるにも拘わらず、そのコマンドを無効にせず、対応する内部回路活性化信号をＨレベルで出力する。
【０１０４】
次いで、次サイクルの時刻Ｔ４において、半導体記憶装置１０Ｃがコマンドを受けると、制御回路４２Ｃは、そのコマンドに対応する内部制御コマンドを発生しない。すなわち、制御回路４２Ｃは、時刻Ｔ４に受けたコマンドを無効とする。これまでにも述べたように、連続したサイクルで内部回路活性化信号が活性化されると、メモリセルアレイ５２へのアクセスが重複し、データが破壊されるからである。
【０１０５】
図１４は、実施の形態４による半導体記憶装置１０Ｃにおける制御回路４２Ｃにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図１４においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【０１０６】
図１４を参照して、制御回路４２Ｃは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｃと、コラム活性信号発生回路１０６とを含む。マスク信号発生回路１０４Ｃは、実施の形態１におけるマスク信号発生回路１０４の構成において、ＮＡＮＤゲートＧ３１をさらに含み、インバータＧ９からの出力信号に代えてＮＡＮＤゲートＧ３１からの出力信号をラッチ回路Ｇ５，Ｇ６のリセット入力に受ける。コラム活性信号発生回路１０６は、ＮＡＮＤゲートＧ２８〜Ｇ３０と、インバータＧ３２とを含む。なお、内部コマンド発生回路１０２の構成については、既に説明したので、説明は繰返さない。
【０１０７】
ＮＡＮＤゲートＧ３１は、コラム活性信号発生回路１０６のインバータＧ３２からの出力信号および内部信号／ＰＯＲの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ２８は、内部クロックＣＬＫおよび信号ＩＮＴＣＯＭの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ２９は、キャンセル信号／ＣＡＮＳＥＬ、バースト終了信号／ＢＬ、内部信号／ＰＯＲおよびＮＡＮＤゲートＧ３０からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。
【０１０８】
ここで、キャンセル信号／ＣＡＮＳＥＬは、コラム系の活性化を終了するための信号で、ＰＲＥコマンドやターミネーションコマンドなどのキャンセルコマンドに対応してＬレベルとなる信号である。バースト終了信号／ＢＬは、バースト動作が終了するとＬレベルとなる信号である。
【０１０９】
ＮＡＮＤゲートＧ３０は、ＮＡＮＤゲートＧ２８，Ｇ２９からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ３２は、ＮＡＮＤゲートＧ２９からの出力信号を反転した信号を出力する。
【０１１０】
コラム活性信号発生回路１０６は、信号ＩＮＴＣＯＭがＨレベルになるのに応じてコラム活性信号ＣＯＬＡＣＴをＨレベルで出力し、通常であれば、バースト終了信号／ＢＬがＬレベルになるのに応じてコラム活性信号ＣＯＬＡＣＴをＬレベルにする。一方、コラム活性信号発生回路１０６は、コラム活性信号ＣＯＬＡＣＴをＨレベルで出力した後、キャンセルコマンドに応じてキャンセル信号／ＣＡＮＳＥＬがＬレベルになったときも、コラム活性信号ＣＯＬＡＣＴをＬレベルにする。
【０１１１】
マスク信号発生回路１０４Ｃは、コラム活性信号ＣＯＬＡＣＴがＬレベルになると、ラッチ回路Ｇ５，Ｇ６がリセットされて不活性化される。すなわち、外部からコマンドが入力され、内部コマンド発生回路１０２が信号ＩＮＴＣＯＭをＨレベルで出力しても、キャンセルコマンドが入力されてコラム系の活性化が終了し、コラム活性信号ＣＯＬＡＣＴがＬレベルになると、マスク信号発生回路１０４Ｃは、次のサイクルでマスク信号ＣｍａｓｋをＨレベルとしない。したがって、制御回路４２Ｃは、キャンセルコマンドを受けた次のサイクルのコマンド入力を無効とせず、内部コマンド発生回路１０２は、そのコマンドに対応する内部制御コマンドを発生する。
【０１１２】
図１５は、図１４に示した制御回路４２Ｃの動作を説明する動作波形図である。
【０１１３】
図１５を参照して、時刻Ｔ１においてライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力する。それに応じて、コラム活性信号発生回路１０６は、コラム活性信号ＣＯＬＡＣＴをＨレベルで出力する。
【０１１４】
時刻Ｔ３において、キャンセルコマンドが入力され、キャンセル信号／ＣＡＮＣＥＬがＬレベルになると、コラム活性信号発生回路１０６は、コラム活性信号ＣＯＬＡＣＴをＬレベルにする。そうすると、マスク信号発生回路１０４Ｃは不活性化され、次サイクルの時刻Ｔ７において、マスク信号発生回路１０４Ｃは、マスク信号ＣｍａｓｋをＨレベルとしない。
【０１１５】
したがって、内部コマンド発生回路１０２は、時刻Ｔ６において受けたライトコマンドを無効にせず、時刻Ｔ７の外部クロックｅｘｔ．ＣＬＫの立上がりに応じて信号ＩＮＴＣＯＭをＨレベルで出力する。それに応じて、コラム活性信号発生回路１０６も、コラム活性信号ＣＯＬＡＣＴをＨレベルで出力する。
【０１１６】
次サイクルの時刻Ｔ１０においてライトコマンドが入力され、時刻Ｔ１１において外部クロックｅｘｔ．ＣＬＫが立上がると、今度はマスク信号発生回路１０４Ｃがマスク信号ＣｍａｓｋをＨレベルで出力するので、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＬレベルで出力する。すなわち、内部コマンド発生回路１０２は、時刻Ｔ１０において受けたライトコマンドを無効とする。
【０１１７】
なお、実施の形態４による半導体記憶装置１０Ｃについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１１８】
以上のように、実施の形態４による半導体記憶装置１０Ｃによれば、コマンドを受けてもそのサイクル中にキャンセルコマンドが入力された場合、次の１サイクルに受けるコマンドは有効とされ、無用なコマンド無効処理が防止される。
【０１１９】
［実施の形態５］
【０１２０】
実施の形態１〜３では、コマンドが入力されると次のサイクルのコマンドは無効とされるが、対象コマンドはコラムコマンドであった。実施の形態４では、コラムコマンドが入力されたサイクルの次のサイクルに入力されたキャンセルコマンドも無効とされる。これによって、連続したサイクルでコラムコマンドが入力された場合、メモリセルアレイへの重複アクセスが防止されるとともに、先に入力されたコマンドによるメモリセルアレイへの有効なアクセス処理がキャンセルコマンドによって中断されることが防止される。
【０１２１】
実施の形態５による半導体記憶装置１０Ｄは、図１４に示した半導体記憶装置１０Ｃの構成において、制御回路４２Ｃに代えて制御回路４２Ｄを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１２２】
図１６は、実施の形態５による半導体記憶装置１０Ｄにおける制御回路４２Ｄにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図１６においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【０１２３】
図１６を参照して、制御回路４２Ｄは、実施の形態４における制御回路４２Ｃの構成において、コラム活性信号発生回路１０６に代えてコラム活性信号発生回路１０６Ａを含む。コラム活性信号発生回路１０６Ａは、コラム活性信号発生回路１０６の構成において、ＯＲゲートＧ３３をさらに含み、キャンセル信号／ＣＡＮＣＥＬに代えてＯＲゲートＧ３３からの出力信号がＮＡＮＤゲートＧ２９に入力される。
【０１２４】
ＯＲゲートＧ３３は、キャンセル信号／ＣＡＮＣＥＬおよびマスク信号Ｃｍａｓｋの論理和を演算した信号を出力する。
【０１２５】
コラム活性信号発生回路１０６Ａは、マスク信号発生回路１０４Ｃが発生するマスク信号ＣｍａｓｋがＨレベルのとき、キャンセル信号／ＣＡＮＣＥＬをマスクし、コラムコマンドが入力されたサイクルの次のサイクルに入力されるキャンセルコマンドを無効とする。
【０１２６】
図１７は、図１６に示した制御回路４２Ｄの動作を説明する動作波形図である。
【０１２７】
図１７を参照して、時刻Ｔ１においてライトコマンドが入力された後、次サイクルの時刻Ｔ５においてライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋがＨレベルとなり、信号ＩＮＴＣＯＭはＬレベルとなる。ここで、時刻Ｔ６の直後にキャンセルコマンドが入力されると、キャンセル信号／ＣＡＮＣＥＬはＬレベルになるが、マスク信号ＣｍａｓｋがＨレベルであるので、キャンセル信号／ＣＡＮＣＥＬはマスクされ、キャンセルコマンドは無効とされる。
【０１２８】
なお、実施の形態５による半導体記憶装置１０Ｄについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１２９】
また、実施の形態１でも述べたように、ラッチ回路Ｇ４をリセットする信号およびキャンセル信号／ＣＡＮＣＥＬをマスクする信号として、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【０１３０】
以上のように、実施の形態５による半導体記憶装置１０Ｄによれば、コマンドを受けたサイクルの次の１サイクルに受けるキャンセルコマンドも無効とするようにしたので、先に入力されたコマンドによるメモリセルアレイへの有効なアクセス処理がキャンセルコマンドによって中断されることが防止される。
【０１３１】
［実施の形態６］
【０１３２】
上述した半導体記憶装置は、高周波動作に対応可能なものであるが、低周波動作下で用いられた場合、予め定められた複数サイクルからなる１動作単位の期間において、１もしくは複数サイクルを余してメモリセルアレイへのアクセスが終了することとなり、その動作単位の期間が終了するまで処理の待ちが生じる。
【０１３３】
そこで、実施の形態６では、コマンドが入力されてからメモリセルアレイに対するアクセス処理が終了するまでの時間を計時するアクセスモニタ回路が設けられ、メモリセルアレイへのアクセス処理が終了した後のサイクルに入力されるコマンドは有効とされる。
【０１３４】
実施の形態６による半導体記憶装置１０Ｅは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｅを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１３５】
図１８，図１９は、実施の形態６による半導体記憶装置１０Ｅにおける制御回路４２Ｅの動作を概念的に説明する動作波形図である。図１８は、外部クロックが低周波の場合を示し、図１９は、外部クロックが高周波の場合を示している。
【０１３６】
図１８を参照して、外部クロックｅｘｔ．ＣＬＫに同期して、時刻Ｔ１において、半導体記憶装置１０Ｅが外部からコマンドを受けると、制御回路４２Ｅは、内部回路活性化信号をＨレベルで出力し、アクセスモニタ回路は、計時を開始してＨレベルの信号を出力する。
【０１３７】
外部クロックが低周波であるので、次サイクルの時刻Ｔ４の前の時刻Ｔ３においてメモリセルアレイへのアクセス処理が終了すると、アクセスモニタ回路は、出力信号をＬレベルにする。そうすると、制御回路４２Ｅは、次のサイクルに受けるコマンドを無効にせず、時刻Ｔ４において入力されたコマンドは有効に処理される。
【０１３８】
図１９を参照して、外部クロックが高周波のときは、時刻Ｔ１において入力されたコマンドに対応するメモリセルアレイへのアクセス処理が、次サイクルの時刻Ｔ３の時点で終了しておらず、制御回路４２Ｅは、時刻Ｔ３において受けたコマンドを無効とし、内部回路活性化信号をＬレベルで出力する。
【０１３９】
時刻Ｔ５においてメモリセルアレイへのアクセス処理が終了すると、アクセスモニタ回路は、出力信号をＬレベルにする。したがって、制御回路４２Ｅは、時刻Ｔ６において受けたコマンドを有効とし、内部回路活性化信号をＨレベルで出力する。
【０１４０】
図２０は、実施の形態６による半導体記憶装置１０Ｅにおける制御回路４２Ｅにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。なお、図２０においても、図３と同様に、ライトコマンドに関する回路が代表的に示される。
【０１４１】
図２０を参照して、制御回路４２Ｅは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｄと、アクセスモニタ回路１０８とを含む。マスク信号発生回路１０４Ｄは、実施の形態１におけるマスク信号発生回路１０４の構成において、インバータＧ１０に代えてＮＡＮＤゲートＧ４４を含む。アクセスモニタ回路１０８は、遅延素子Ｇ１７，Ｇ１８と、ＮＡＮＤゲートＧ３５〜Ｇ３７と、ラッチ回路Ｇ３８，Ｇ３９と、インバータＧ４０〜Ｇ４３とを含む。なお、内部コマンド発生回路１０２の構成については、既に説明したので、説明は繰返さない。
【０１４２】
ＮＡＮＤゲートＧ４４は、ラッチ回路Ｇ６，Ｇ３９からの出力信号の論理積を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ２へ出力する。遅延素子Ｇ１７は、信号ＩＮＴＣＯＭを所定時間遅延した信号を出力する。インバータＧ４０は、遅延素子Ｇ１７からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ３５は、信号ＩＮＴＣＯＭおよびインバータＧ４０からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。遅延素子Ｇ１７、インバータＧ４０およびＮＡＮＤゲートＧ３５で構成される回路群は、信号ＩＮＴＣＯＭがＨレベルになるのに応じて、遅延素子Ｇ１７による遅延時間分のパルス幅を有する立下がりパルス信号を生成する。
【０１４３】
遅延素子Ｇ１８は、ＮＡＮＤゲートＧ３６からの出力信号である信号Ｃｏｌｗｉｄｔｈを受け、コマンドが入力されてからメモリセルアレイへのアクセスが終了するまでの時間、信号Ｃｏｌｗｉｄｔｈを遅延した信号を出力する。インバータＧ４１は、遅延素子Ｇ１８からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ３６は、ＮＡＮＤゲートＧ３５，Ｇ３７からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ３７は、インバータＧ４１およびＮＡＮＤゲートＧ３６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。
【０１４４】
インバータＧ４２は、内部クロックＣＬＫを反転した内部クロック／ＣＬＫを出力する。インバータＧ４３は、内部信号／ＰＯＲを反転した信号を出力する。
【０１４５】
ラッチ回路Ｇ３８は、内部クロック／ＣＬＫをクロック入力に受け、内部クロック／ＣＬＫがＨレベルのとき、信号Ｃｏｌｗｉｄｔｈを取込んで出力し、内部クロック／ＣＬＫがＬレベルになると、取込んだ信号Ｃｏｌｗｉｄｔｈを保持し、その保持する信号を出力する。また、ラッチ回路Ｇ３８は、インバータＧ４３からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０１４６】
ラッチ回路Ｇ３９は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、ラッチ回路Ｇ３８からの出力信号を取込んで信号ＣｍａｓｋＥＮとして出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号を保持し、その保持する信号を信号ＣｍａｓｋＥＮとして出力する。また、ラッチ回路Ｇ３９は、インバータＧ４３からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０１４７】
なお、この実施の形態６による半導体記憶装置１０Ｅにおけるアクセスモニタ回路１０８は、「もう１つの信号発生回路」を構成する。
【０１４８】
図２１，図２２は、図２０に示した制御回路４２Ｅの動作を説明する動作波形図である。図２１は、外部クロックが低周波の場合を示し、図２２は、外部クロックが高周波の場合を示している。
【０１４９】
図２１を参照して、時刻Ｔ１において外部からライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力し、これに応じて、アクセスモニタ回路１０８は、信号ＣｏｌｗｉｄｔｈをＨレベルで出力する。
【０１５０】
外部クロックが低周波であるので、次サイクルの開始前の時刻Ｔ５において、アクセス時間を模擬した遅延素子Ｇ１８による遅延時間が経過すると、アクセスモニタ回路１０８は、信号ＣｏｌｗｉｄｔｈをＬレベルにする。したがって、この場合、信号ＣｍａｓｋＥＮはＨレベルにならず、マスク信号発生回路１０４Ｄは、マスク信号ＣｍａｓｋをＬレベルで出力する。その結果、制御回路４２Ｅは、時刻Ｔ６において受けたコマンドを無効にせず、対応する内部制御コマンドを発生する。
【０１５１】
図２２を参照して、外部クロックが高周波のときは、時刻Ｔ１において外部からライトコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、この時点でまだ遅延素子Ｇ１８による遅延時間が経過しておらず、信号ＣｏｌｗｉｄｔｈがＨレベルであるので、アクセスモニタ回路１０８は、信号ＣｍａｓｋＥＮをＨレベルで出力する。したがって、マスク信号発生回路１０４Ｄは、マスク信号ＣｍａｓｋをＨレベルで出力し、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＬレベルにする。すなわち、制御回路４２Ｅは、時刻Ｔ５で受けたコマンドを無効とする。
【０１５２】
時刻Ｔ７において、信号ＣｏｌｗｉｄｔｈがＬレベルになると、アクセスモニタ回路１０８は、次のサイクルの時刻Ｔ１０において信号ＣｍａｓｋＥＮをＬレベルにするので、マスク信号発生回路１０４Ｄは、マスク信号ＣｍａｓｋをＬレベルで出力し、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭをＨレベルで出力する。すなわち、制御回路４２Ｅは、時刻Ｔ９において受けたコマンドを無効とせず、対応する内部制御コマンドを発生する。
【０１５３】
なお、実施の形態６による半導体記憶装置１０Ｅについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１５４】
また、上述した説明では、信号ＣｏｌｗｉｄｔｈをＬレベルにリセットする信号としてメモリセルアレイへのアクセス処理時間を模擬する遅延素子Ｇ１８からの出力信号を用いたが、この信号に代えてメモリセルアレイへのアクセスの状態を示す信号を用いてもよい。
【０１５５】
以上のように、実施の形態６による半導体記憶装置１０Ｅによれば、メモリセルアレイへのアクセス処理が終了した後のサイクルに入力されるコマンドを有効とするようにしたので、低周波動作下で半導体記憶装置１０Ｅが使用されるとき、不必要な処理待ち時間が発生しない。
【０１５６】
［実施の形態７］
【０１５７】
実施の形態１〜６では、同一コマンドの連続入力を対象とするものであったが、実施の形態７では、異なる種類のコマンドが連続して入力された場合であっても、後に入力されたコマンドは無効とされる。
【０１５８】
実施の形態７による半導体記憶装置１０Ｆは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｆを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１５９】
図２３は、実施の形態７による半導体記憶装置１０Ｆにおける制御回路４２Ｆにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０１６０】
図２３を参照して、制御回路４２Ｆは、ライトコマンド処理部１１４と、リードコマンド処理部１１６とを含む。ライトコマンド処理部１１４は、内部コマンド発生回路１０２Ｃと、マスク信号発生回路１０４Ｂとからなる。リードコマンド処理部１１６は、内部コマンド発生回路１１０と、マスク信号発生回路１１２とからなる。
【０１６１】
内部コマンド発生回路１０２Ｃは、実施の形態３における内部コマンド発生回路１０２Ｂの構成において、ＮＯＲゲートＧ２１に代えてＮＯＲゲートＧ４５を含む。内部コマンド発生回路１１０は、ＮＡＮＤゲートＧ４６と、インバータＧ４７，Ｇ４８と、ラッチ回路Ｇ４９，Ｇ５０と、ＮＯＲゲートＧ５３とからなる。マスク信号発生回路１１２は、ラッチ回路Ｇ５１と、遅延素子Ｇ５２とからなる。なお、マスク信号発生回路１０４Ｂの構成については、既に説明したので、説明は繰返さない。
【０１６２】
ＮＯＲゲートＧ４５は、遅延素子Ｇ５２、ラッチ回路Ｇ３および遅延素子Ｇ２０からの各出力信号の論理和を演算し、その演算結果を反転した信号を信号Ｃ３Ｗとして出力する。ＮＯＲゲートＧ５３は、ラッチ回路Ｇ４９、遅延素子Ｇ２０および遅延素子Ｇ５２からの各出力信号の論理和を演算し、その演算結果を反転した信号を信号Ｃ３Ｒとして出力する。リードコマンド処理部１１６のその他の構成は、ライトコマンド処理部１１４と同様の構成であるので、その説明は省略する。
【０１６３】
制御回路４２Ｆにおいては、ライトコマンド処理部１１４およびリードコマンド処理部１１６がそれぞれ発生するマスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲを用いて、ライトコマンド処理部１１４およびリードコマンド処理部１１６双方の内部コマンド発生回路における入力が制御される。
【０１６４】
図２４は、図２３に示した制御回路４２Ｆの動作を説明する動作波形図である。
【０１６５】
図２４を参照して、時刻Ｔ１においてライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１０２Ｃは、ライトコマンドに対応する信号ＩＮＴＣＯＭＷをＨレベルで出力する。時刻Ｔ４において外部クロックｅｘｔ．ＣＬＫが立下がると、遅延素子Ｇ２０は、所定時間後マスク信号ＣｍａｓｋＷをＨレベルで出力する。
【０１６６】
時刻Ｔ６においてリードコマンドが入力され、時刻Ｔ７において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋＷがＨレベルであるので、内部コマンド発生回路１１０は、リードコマンドに対応する信号ＩＮＴＣＯＭＲをＨレベルに活性化しない。また、内部コマンド発生回路１０２Ｃは、信号ＩＮＴＣＯＭＷをＬレベルにする。
【０１６７】
時刻Ｔ９において外部クロックｅｘｔ．ＣＬＫが立下がると、遅延素子Ｇ２０は、所定時間後の時刻Ｔ１０において、マスク信号ＣｍａｓｋＷをＬレベルで出力する。その後、時刻Ｔ１１において再びリードコマンドが入力され、時刻Ｔ１２において外部クロックｅｘｔ．ＣＬＫが立上がると、今度はマスク信号ＣｍａｓｋＷがＬレベルであるので、内部コマンド発生回路１１０は、信号ＩＮＴＣＯＭＲをＨレベルで出力し、制御回路４２Ｆは、リードコマンドに対応する内部制御コマンドを発生する。
【０１６８】
なお、実施の形態７による半導体記憶装置１０Ｆについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１６９】
また、ラッチ回路Ｇ４，Ｇ５０の入力をＬレベルに固定する信号として、マスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲに代えて、たとえば、同等の信号タイミングを有するメモリセルアレイの制御信号などを用いてもよい。
【０１７０】
さらに、上述した半導体記憶装置１０Ｆでは、内部コマンド発生回路の入力を阻止するものとしたが、実施の形態１〜３の関係と同様に、内部コマンド発生回路をリセットしてもよく、あるいは内部コマンド発生回路の出力を阻止してもよい。
【０１７１】
以上のように、実施の形態７による半導体記憶装置１０Ｆによれば、コマンドを受けたサイクルの次の１サイクルに受けるコマンドが別種類のコマンドであっても無効とするようにしたので、メモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【０１７２】
［実施の形態８］
【０１７３】
実施の形態８による半導体記憶装置１０Ｇは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｇを備える。
【０１７４】
図２５は、実施の形態８による半導体記憶装置１０Ｇにおける制御回路４２Ｇの動作を概念的に説明する動作波形図である。
【０１７５】
図２５を参照して、半導体記憶装置１０Ｇは、時刻Ｔ１においてコマンドＡ，Ｂを同時に受けた場合、優先度の高いコマンドＡに対応する内部回路活性化信号Ａを活性化し、コマンドＢを無効とする。次サイクルの時刻Ｔ２においては、時刻Ｔ１において活性化した内部回路活性化信号Ａによるメモリセルアレイへのアクセスが終了していないため、半導体記憶装置１０Ｇは、外部から受けたコマンドＡ，Ｂいずれのコマンドとも無効とする。
【０１７６】
時刻Ｔ３においてコマンドＢのみが入力されると、半導体記憶装置１０Ｇは、コマンドＢに対応する内部回路活性化信号Ｂを活性化する。そして、次サイクルの時刻Ｔ４においてコマンドＡ，Ｂが入力されたとしても、時刻Ｔ３において活性化した内部回路活性化信号Ｂによるメモリセルアレイへのアクセスが終了していないため、半導体記憶装置１０Ｇは、コマンドＡ，Ｂいずれのコマンドとも無効とする。
【０１７７】
このように、実施の形態８による半導体記憶装置１０Ｇは、異なるコマンドが同時に入力された場合、優先するコマンドに対応する内部回路活性化信号のみを活性化し、その他のコマンドを無効とする。
【０１７８】
図２６は、実施の形態８による半導体記憶装置１０Ｇにおける制御回路４２Ｇにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０１７９】
図２６を参照して、制御回路４２Ｇは、ライトコマンド処理部１１４Ａと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ａは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｅとからなる。リードコマンド処理部１１６Ａは、内部コマンド発生回路１１０Ａと、マスク信号発生回路１１２Ａとからなる。
【０１８０】
マスク信号発生回路１０４Ｅは、実施の形態１におけるマスク信号発生回路１０４の構成において、インバータＧ１０に代えてＮＯＲゲートＧ５４を含む。内部コマンド発生回路１１０Ａは、ＮＡＮＤゲートＧ４６と、インバータＧ４７，Ｇ４８，Ｇ５５と、ラッチ回路Ｇ５６，Ｇ５７とからなる。マスク信号発生回路１１２Ａは、ラッチ回路Ｇ５８，Ｇ５９と、ＮＯＲゲートＧ６０と、ＮＡＮＤゲートＧ６１とを含む。なお、内部コマンド発生回路１０２の構成については、既に説明しているので、説明は繰返さない。
【０１８１】
ＮＯＲゲートＧ５４は、ラッチ回路Ｇ６，Ｇ５７，Ｇ５９の各出力信号の論理和を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ２へ出力する。マスク信号発生回路１０４Ｅのその他の構成は、実施の形態１におけるマスク信号発生回路１０４と同じであるので、説明は繰返さない。
【０１８２】
ＮＯＲゲートＧ６０は、ラッチ回路Ｇ６，Ｇ５９の各出力信号の論理和を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ６１へ出力する。リードコマンド処理部１１６Ａのその他の構成は、ライトコマンド処理部１１４Ａの構成と同様であるので、説明は省略する。
【０１８３】
図２７は、図２６に示した制御回路４２Ｇの動作を説明する動作波形図である。
【０１８４】
図２７を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１１０Ａは、信号ＩＮＴＣＯＭＲをＨレベルで出力する。
一方、内部コマンド発生回路１０２も信号ＩＮＴＣＯＭＷを一旦Ｈレベルで出力するが、マスク信号発生回路１０４ＥがＨレベルの信号ＩＮＴＣＯＭＲを受けてマスク信号ＣｍａｓｋＷをＨレベルで出力するので、内部コマンド発生回路１０２は直ちにリセットされ、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭＷを直ちにＬレベルにする。すなわち、時刻Ｔ１において同時に入力されたリードコマンドとライトコマンドは、リードコマンドが優先され、ライトコマンドは無効とされる。
【０１８５】
次サイクルの時刻Ｔ５においてリードコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号発生回路１１２Ａは、マスク信号ＣｍａｓｋＲをＨレベルで出力する。したがって、制御回路４２Ｇは、時刻Ｔ５において受けたリードコマンドを無効とする。
【０１８６】
さらに次サイクルの時刻Ｔ９においてライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲはいずれもＬレベルになるので、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭＷをＨレベルで出力する。すなわち、制御回路４２Ｇは、ライトコマンドに対応する内部制御コマンドを発生する。
【０１８７】
なお、実施の形態８による半導体記憶装置１０Ｇについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０１８８】
以上のように、実施の形態８による半導体記憶装置１０Ｇによれば、異なるコマンドを同時に受けた場合、優先するコマンドのみ有効とし、その他のコマンドを無効とするようにしたので、メモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【０１８９】
［実施の形態９］
【０１９０】
実施の形態８による半導体記憶装置においては、異なるコマンドが同時に入力された場合、一方の内部制御コマンドによって他方の内部コマンド発生回路をリセットすることによってコマンドの重複発生を回避した。
【０１９１】
実施の形態９による半導体記憶装置は、一方の内部制御コマンドによって他方の内部コマンド発生回路の出力を阻止することよってコマンドの重複発生を回避する。
【０１９２】
実施の形態９による半導体記憶装置１０Ｈは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｈを備える。その他の構成は同じであるので、説明は繰り返さない。
【０１９３】
図２８は、実施の形態９による半導体記憶装置１０Ｈにおける制御回路４２Ｈにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０１９４】
図２８を参照して、制御回路４２Ｈは、実施の形態８における制御装置４２Ｇの構成において、ライトコマンド処理部１１４Ａに代えてライトコマンド処理部１１４Ｂを含む。ライトコマンド処理部１１４Ｂは、内部コマンド発生回路１０２Ｄと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｄは、実施の形態１における内部コマンド発生回路１０２の構成において、インバータＧ６３と、ＮＯＲゲートＧ６４とをさらに含む。マスク信号発生回路１０４Ｆは、実施の形態８におけるマスク信号発生回路１０４Ｅの構成において、ＮＯＲゲートＧ５４に代えてＮＯＲゲートＧ６２を含む。
【０１９５】
インバータＧ６３は、ラッチ回路Ｇ４からの出力信号Ｃ３Ｗを反転した信号を出力する。ＮＯＲゲートＧ６４は、ラッチ回路Ｇ５７およびインバータＧ６３からの出力信号の論理和を演算し、その演算結果を反転した信号を信号ＩＮＴＣＯＭＷとして出力する。ＮＯＲゲートＧ６２は、ラッチ回路Ｇ６，Ｇ５９からの出力信号の論理和を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ２へ出力する。
【０１９６】
図２９は、図２８に示した制御回路４２Ｇの動作を説明する動作波形図である。
【０１９７】
図２９を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、内部コマンド発生回路１１０Ａは、信号ＩＮＴＣＯＭＲをＨレベルで出力する。
一方、ライトコマンド処理部１１４Ｂにおいては、ラッチ回路Ｇ４の出力信号Ｃ３ＷはＨレベルとなるが、信号ＩＮＴＣＯＭＲがＨレベルであるので、信号ＩＮＴＣＯＭＷはＬレベルとなる。
【０１９８】
次サイクルの時刻Ｔ５においてリードコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号発生回路１１２Ａは、マスク信号ＣｍａｓｋＲをＨレベルで出力し、内部コマンド発生回路１１０Ａは、信号ＩＮＴＣＯＭＲをＬレベルで出力する。すなわち、制御回路４２Ｈは、時刻Ｔ５において受けたリードコマンドを無効とする。
【０１９９】
さらに次サイクルの時刻Ｔ９においてライトコマンドが入力され、時刻Ｔ１０において外部クロックｅｘｔ．ＣＬＫが立上がると、マスク信号ＣｍａｓｋＷ，ＣｍａｓｋＲはいずれもＬレベルになるので、内部コマンド発生回路１０２は、信号ＩＮＴＣＯＭＷをＨレベルで出力する。すなわち、制御回路４２Ｈは、ライトコマンドに対応する内部制御コマンドを発生する。
【０２００】
なお、実施の形態９による半導体記憶装置１０Ｈについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０２０１】
以上のように、実施の形態９による半導体記憶装置１０Ｈによっても、実施の形態８による半導体記憶装置１０Ｇと同様の効果が得られる。
【０２０２】
［実施の形態１０］
【０２０３】
実施の形態１０による半導体記憶装置は、異なるコマンドを同時に受けた場合、一方の内部制御コマンドによって他方の内部コマンド発生回路のコマンド入力を阻止することよってコマンドの重複発生を回避する。
【０２０４】
実施の形態１０による半導体記憶装置１０Ｉは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｉを備える。その他の構成は同じであるので、説明は繰り返さない。
【０２０５】
図３０は、実施の形態１０による半導体記憶装置１０Ｉにおける制御回路４２Ｉにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２０６】
図３０を参照して、制御回路４２Ｉは、実施の形態９における制御装置４２Ｈの構成において、内部コマンド発生回路１０２Ｄに代えて内部コマンド発生回路１０２Ｅを含む。内部コマンド発生回路１０２Ｅは、実施の形態１における内部コマンド発生回路１０２の構成において、インバータＧ８に代えて、インバータＧ６５と、ＮＯＲゲートＧ６６とを含む。
【０２０７】
インバータＧ６５は、ＮＡＮＤゲートＧ４６からの出力信号を反転した信号を出力する。ＮＯＲゲートＧ６６は、インバータＧ６５およびＮＡＮＤゲートＧ１からの出力信号の論理積を演算し、その演算結果を反転した信号をラッチ回路Ｇ３へ出力する。
【０２０８】
図３１は、図３０に示した制御回路４２Ｇの動作を説明する動作波形図である。
【０２０９】
図３１を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力されると、リードコマンド処理部１１６Ａにおいては、信号Ｃ１Ｒ，Ｃ２ＲがＨレベルとなる。一方、ライトコマンド処理部１１４Ｃにおいては、ＮＯＲゲートＧ６６の出力信号である信号Ｃ１Ｗが一旦Ｈレベルになるが、リードコマンドが同時に入力されているため、信号Ｃ１Ｗは直ちにＬレベルとなる。したがって、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、信号ＩＮＴＣＯＭＲのみがＨレベルとなり、信号ＩＮＴＣＯＭＷはＨレベルとならない。すなわち、制御回路４２Ｉは、リードコマンドを優先し、ライトコマンドを無効にする。
【０２１０】
次サイクルの時刻Ｔ５においてリードコマンドが単独で入力された以降の動作は、図２９に示した実施の形態９による制御回路４２Ｈの動作と同じである。
【０２１１】
なお、実施の形態１０による半導体記憶装置１０Ｉについても、実施の形態１による半導体記憶装置１０と同様に、２×ｋ（ｋ＞２）ビットプリフェッチ動作を行なう半導体記憶装置へ容易に拡張される。
【０２１２】
以上のように、実施の形態１０による半導体記憶装置１０Ｉによっても、実施の形態８による半導体記憶装置１０Ｇと同様の効果が得られる。
【０２１３】
［実施の形態１１］
【０２１４】
実施の形態１１による半導体記憶装置は、異なるコマンドの同時入力を検出する回路を含み、同時入力が検出された場合、すべてのコマンドを無効とする。
【０２１５】
実施の形態１１による半導体記憶装置１０Ｊは、図１に示した半導体記憶装置１０の構成において、制御回路４２に代えて制御回路４２Ｊを備える。その他の構成は同じであるので、説明は繰り返さない。
【０２１６】
図３２は、実施の形態１１による半導体記憶装置１０Ｊにおける制御回路４２Ｊの動作を概念的に説明する動作波形図である。
【０２１７】
図３２を参照して、半導体記憶装置１０Ｊは、時刻Ｔ１においてコマンドＡ，Ｂを受けると、コマンドＡ，Ｂが同時に入力されたことを検出し、コマンドＡ，Ｂにそれぞれ対応する内部回路活性化信号Ａ，Ｂをいずれも活性化しない。したがって、次サイクルの時刻Ｔ２において入力されたコマンドＢに対して、半導体記憶装置１０Ｊは、内部回路活性化信号Ｂを活性化する。さらに次サイクルの時刻Ｔ３においてコマンドＡが入力されると、半導体記憶装置１０Ｊは、先のサイクルで内部回路活性化信号Ｂを活性化しているので、コマンドＡを無効とする。
【０２１８】
図３３は、実施の形態１１による半導体記憶装置１０Ｊにおける制御回路４２Ｊにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２１９】
図３３を参照して、制御回路４２Ｊは、ライトコマンド処理部１１４Ｄと、リードコマンド処理部１１６Ａと、同時入力検出回路１１８とを含む。ライトコマンド処理部１１４Ｄは、内部コマンド発生回路１０２と、マスク信号発生回路１０４Ｆとからなる。同時入力検出回路１１８は、ＡＮＤゲートＧ６７と、ラッチ回路Ｇ６８と、インバータＧ６９とからなる。なお、リードコマンド処理部１１６Ａ、内部コマンド発生回路１０２およびマスク信号発生回路１０４Ｆの構成については、既に説明しているので、説明は繰返さない。
【０２２０】
ＡＮＤゲートＧ６７は、ラッチ回路Ｇ３，Ｇ５６からの出力信号の論理積を演算した信号を出力する。インバータＧ６９は、内部信号／ＰＯＲを反転した信号を出力する。ラッチ回路Ｇ６８は、内部クロックＣＬＫをクロック入力に受け、内部クロックＣＬＫがＨレベルのとき、ＡＮＤゲートＧ６７からの出力信号を取込んで信号ＣｍａｓｋＲＷとして出力し、内部クロックＣＬＫがＬレベルになると、取込んだ信号を保持し、その保持する信号を信号ＣｍａｓｋＲＷとして出力する。また、ラッチ回路Ｇ６８は、インバータＧ６９からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０２２１】
図３４は、図３３に示した制御回路４２Ｊの動作を説明する動作波形図である。
【０２２２】
図３４を参照して、時刻Ｔ１においてリードコマンドおよびライトコマンドが同時に入力されると、リードコマンド処理部１１６Ａおよびライトコマンド処理部１１４Ｄにおいてそれぞれ信号Ｃ２Ｒ，Ｃ２ＷがＨレベルとなり、ラッチ回路Ｇ６８の入力ノードはＨレベルとなる。
【０２２３】
時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、ラッチ回路Ｇ６８が活性化され、同時入力検出回路１１８は、信号ＣｍａｓｋＲＷをＨレベルで出力し、応じてマスク信号発生回路１１２Ａ，１０４Ｆは、それぞれ信号ＣｍａｓｋＲ，ＣｍａｓｋＷをＨレベルで出力する。したがって、時刻Ｔ１において同時に入力されたリードコマンドおよびライトコマンドにそれぞれ対応する信号ＩＮＴＣＯＭＲ，ＩＮＴＣＯＭＷは、いずれもＬレベルとなる。
【０２２４】
次いで、次サイクルの時刻Ｔ５においてリードコマンドのみが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、信号Ｃ２Ｒ，Ｃ２ＷがそれぞれＨレベル，Ｌレベルであるから、同時入力検出回路１１８は、信号ＣｍａｓｋＲＷをＬレベルで出力する。また、信号ＩＮＴＣＯＭＲ，ＩＮＴＣＯＭＷはいずれもＬレベルであったので、マスク信号発生回路１１２Ａ，１０４Ｆは、それぞれ信号ＣｍａｓｋＲ，ＣｍａｓｋＷをＬレベルで出力する。したがって、時刻Ｔ６において、信号ＩＮＴＣＯＭＲはＨレベルとなり、制御回路４２Ｊは、リードコマンドに対応する内部制御コマンドを発生する。
【０２２５】
なお、次サイクルの時刻Ｔ９において入力されたリードコマンドが無効とされることは、これまでの実施の形態と同じであり、説明は省略する。
【０２２６】
なお、上述した説明では、リードコマンド処理部１１６Ａおよびライトコマンド処理部１１４Ｄにおいて、コマンドを無効にするに際しては、マスク信号によって内部コマンド発生回路のラッチ回路をリセットするものとしたが、実施の形態１〜３の関係に対応して、内部コマンド発生回路の出力または入力をマスク信号によって阻止するようにしてもよい。
【０２２７】
以上のように、実施の形態１１による半導体記憶装置１０Ｊによっても、内部制御コマンドが重複して発生することはなく、メモリセルアレイへの重複アクセスが防止され、データの破壊を防止することができる。
【０２２８】
［実施の形態１２］
【０２２９】
実施の形態１２では、ライトコマンド処理部においてライトレイテンシを生成するための入力コマンド保持回路が設けられており、リードコマンドに対応する内部制御コマンドが発生されたとき、その内部制御コマンドによって入力コマンド保持回路が保持するデータが無効にされる。これによって、ライトコマンドが入力された後にリードコマンドが入力され、リードコマンドに対応する内部制御コマンドがライトコマンドに対応する内部制御コマンドに対して先に発生されるかもしくは同時に発生される場合、リードコマンドが優先されてライトコマンドは無効とされ、メモリセルアレイに対する重複アクセスが防止される。
【０２３０】
図３５は、実施の形態１２による半導体記憶装置１０Ｋにおける制御回路４２Ｋにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２３１】
図３５を参照して、制御回路４２Ｋは、ライトコマンド処理部１１４Ｅと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ｅは、内部コマンド発生回路１０２Ｆと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｆは、実施の形態９における内部コマンド発生回路１０２Ｄの構成において、入力コマンド保持回路１２０をさらに含み、インバータＧ９に代えてインバータＧ７４およびＮＡＮＤゲートＧ７５を含む。入力コマンド保持回路１２０は、ラッチ回路Ｇ７０〜Ｇ７３からなる。
【０２３２】
なお、リードコマンド処理部１１６Ａおよびマスク信号発生回路１０４Ｆの構成については、既に説明したので、説明は繰返さない。
【０２３３】
インバータＧ７４は、信号ＩＮＴＣＯＭＲを反転した信号を出力する。ＮＡＮＤゲートＧ７５は、インバータＧ７４からの出力信号および内部信号／ＰＯＲの論理積を演算し、その演算結果を反転した信号を出力する。ラッチ回路Ｇ７０，Ｇ７２は、内部クロック／ＣＬＫをクロック入力に受けて動作し、ラッチ回路Ｇ７１，Ｇ７３は、内部クロックＣＬＫをクロック入力に受けて動作する。また、ラッチ回路Ｇ７０〜Ｇ７３は、ＮＡＮＤゲートＧ７５からの出力信号をリセット入力に受け、リセット入力がＨレベルのとき、保持データをリセットする。
【０２３４】
なお、信号ＩＮＴＣＯＭＲによって入力コマンド保持回路１２０がリセットされるにも拘わらず、内部コマンド発生回路１０２Ｆの出力段にインバータＧ６３およびＮＯＲゲートＧ６４が設けられているのは、信号ＩＮＴＣＯＭＲ，ＩＮＴＣＯＭＷが同時にＨレベルになることを防止するためである。
【０２３５】
図３６は、図３５に示した制御回路４２Ｋの動作を説明する動作波形図である。
【０２３６】
図３６を参照して、時刻Ｔ１においてライトコマンドが入力され、時刻Ｔ２において外部クロックｅｘｔ．ＣＬＫが立上がると、信号Ｃ３ＷがＨレベルとなり、ライトコマンドの入力情報は入力コマンド保持回路１２０に保持される。ただし、信号ＩＮＴＣＯＭＷは、ＷＬが経過するまで（ここでは、ＷＬ＝２．０の場合が示されている。）Ｈレベルにはならない。
【０２３７】
次サイクルの時刻Ｔ５においてリードコマンドが入力され、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、ライトコマンド処理部１１４Ｅにおいては、入力コマンド保持回路１２０内でデータがシフトされて信号Ｃ４ＷがＨレベルとなり、一方、リードコマンド処理部１１６Ａにおいては、信号ＩＮＴＣＯＭＲがＨレベルとなる。そうすると、ＮＡＮＤゲートＧ７５の出力信号がＨレベルに切替わり、入力コマンド保持回路１２０を構成するラッチ回路Ｇ７０〜Ｇ７３はリセットされる。すなわち、制御回路４２Ｋは、リードコマンドに対応する内部制御コマンドの発生に応じてライトコマンドを無効にする。
【０２３８】
なお、上述したように、この実施の形態ではＷＬ＝２．０の場合について示されたが、入力コマンド保持回路に含まれるラッチ回路の段数を適宜変更することによって、ＷＬやＡＬが異なる場合について容易に拡張される。また、必要に応じて、リードコマンド処理部に入力コマンド保持回路を設けてもよい。
【０２３９】
以上のように、実施の形態１２による半導体記憶装置１０Ｋによれば、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路をリセットするようにしたので、ＷＬやＡＬを有していてもメモリセルアレイに対する重複アクセスを防止することができる。
【０２４０】
［実施の形態１３］
【０２４１】
実施の形態１２では、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路をリセットしたが、実施の形態１３では、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路の出力を阻止する。これによっても、一方のコマンドに対応する内部制御コマンドが発生したときに他方のコマンドに対応する内部制御コマンドの発生を阻止できる。
【０２４２】
図３７は、実施の形態１３による半導体記憶装置１０Ｌにおける制御回路４２Ｌにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２４３】
図３７を参照して、制御回路４２Ｌは、ライトコマンド処理部１１４Ｆと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ｆは、内部コマンド発生回路１０２Ｇと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｇは、実施の形態９における内部コマンド発生回路１０２Ｄの構成において、入力コマンド保持回路１２０ＡおよびインバータＧ７６をさらに含む。入力コマンド保持回路１２０Ａは、実施の形態１２における入力コマンド保持回路１２０の構成において、ＡＮＤゲートＧ７７，Ｇ７８をさらに含み、ＮＡＮＤゲートＧ７５からの出力信号に代えてインバータＧ９からの出力信号をラッチ回路Ｇ７０〜Ｇ７３のリセット入力に受ける。
【０２４４】
なお、リードコマンド処理部１１６Ａおよびマスク信号発生回路１０４Ｆの構成については、既に説明したので、説明は繰返さない。
【０２４５】
インバータＧ７６は、信号ＩＮＴＣＯＭＲを反転した信号を出力する。ＡＮＤゲートＧ７７は、ラッチ回路Ｇ７１およびインバータＧ７６からの出力信号の論理積を演算した信号をラッチ回路Ｇ７２へ出力する。ＡＮＤゲートＧ７８は、ラッチ回路Ｇ７３およびインバータＧ７６からの出力信号の論理積を演算した信号をラッチ回路Ｇ３へ出力する。
【０２４６】
図３８は、図３７に示した制御回路４２Ｌの動作を説明する動作波形図である。
【０２４７】
図３８を参照して、制御回路４２Ｌの動作波形図は、実施の形態１２における制御回路４２Ｋの動作波形図と類似している。すなわち、時刻Ｔ１においてライトコマンドが入力され、次サイクルの時刻Ｔ５においてリードコマンドが入力されたとき、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、信号ＩＮＴＣＯＭＲがＨレベルとなり、応じてライトコマンド処理部１１４ＦにおけるインバータＧ７６の出力信号がＬレベルとなる。したがって、ＡＮＤゲートＧ７７，Ｇ７８の出力信号はＬレベルに固定され、ライトコマンドは無効にされる。
【０２４８】
なお、この実施の形態１３においてもＷＬ＝２．０の場合について示されたが、実施の形態１２において説明したように、入力コマンド保持回路に含まれるラッチ回路の段数を適宜変更することによって、ＷＬやＡＬが異なる場合について容易に拡張される。また、必要に応じて、リードコマンド処理部に入力コマンド保持回路を設けてもよい。
【０２４９】
以上のように、実施の形態１３による半導体記憶装置１０Ｌによっても、実施の形態１２による半導体記憶装置１０Ｋと同様の効果が得られる。
【０２５０】
［実施の形態１４］
【０２５１】
実施の形態１３では、一方のコマンドに対応する内部制御コマンドを用いて他方の入力コマンド保持回路の出力を阻止するが、実施の形態１４では、一方のコマンドを用いて他方の入力コマンド保持回路の入力を阻止する。
【０２５２】
図３９は、実施の形態１４による半導体記憶装置１０Ｍにおける制御回路４２Ｍにおいて内部制御コマンドの発生に係る部分の構成を示す回路図である。
【０２５３】
図３９を参照して、制御回路４２Ｍは、ライトコマンド処理部１１４Ｇと、リードコマンド処理部１１６Ａとを含む。ライトコマンド処理部１１４Ｇは、内部コマンド発生回路１０２Ｈと、マスク信号発生回路１０４Ｆとからなる。内部コマンド発生回路１０２Ｈは、実施の形態９における内部コマンド発生回路１０２Ｄの構成において、入力コマンド保持回路１２０Ｂをさらに含み、インバータＧ８に代えてインバータＧ７９およびＮＯＲゲートＧ８０を含む。入力コマンド保持回路１２０Ｂは、実施の形態１２における入力コマンド保持回路１２０の構成において、ＡＮＤゲートＧ８１をさらに含み、ＮＡＮＤゲートＧ７５からの出力信号に代えてインバータＧ９からの出力信号をラッチ回路Ｇ７０〜Ｇ７３のリセット入力に受ける。
【０２５４】
なお、リードコマンド処理部１１６Ａおよびマスク信号発生回路１０４Ｆの構成については、既に説明したので、説明は繰返さない。
【０２５５】
インバータＧ７９は、ＮＡＮＤゲートＧ４６からの出力信号を反転した信号を出力する。ＮＯＲゲートＧ８０は、ＮＡＮＤゲートＧ１およびインバータＧ７９からの出力信号の論理積を演算し、その演算結果を反転した信号をラッチ回路Ｇ７０へ出力する。ＡＮＤゲートＧ８１は、ラッチ回路Ｇ７１およびＮＡＮＤゲートＧ４６からの出力信号の論理積を演算した信号をラッチ回路Ｇ７２へ出力する。
【０２５６】
図４０は、図３９に示した制御回路４２Ｍの動作を説明する動作波形図である。
【０２５７】
図４０を参照して、制御回路４２Ｍの動作波形図は、実施の形態１２における制御回路４２Ｋの動作波形図と類似している。すなわち、時刻Ｔ１においてライトコマンドが入力され、次サイクルの時刻Ｔ５においてリードコマンドが入力されると、リードコマンド処理部１１６Ａにおいては、信号Ｃ１Ｒ，Ｃ２ＲがＨレベルとなり、一方、ライトコマンド処理部１１４Ｇにおいては、信号Ｃ３ＷがＬレベルとなる。
【０２５８】
そして、時刻Ｔ６において外部クロックｅｘｔ．ＣＬＫが立上がると、リードコマンド処理部１１６Ａにおいては、信号ＩＮＴＣＯＭＲがＨレベルとなり、リードコマンドに対応する内部制御コマンドが発生され、一方、ライトコマンド処理部１１４Ｇにおいては、信号Ｃ１Ｗ，Ｃ３ＷがＬレベルであるから、入力コマンド保持回路１２０Ｂが保持するライトコマンドは無効にされる。
【０２５９】
なお、制御回路４２Ｍがリードコマンドを受けたとき、既に信号Ｃ４ＷがＨレベルであった場合、すなわち、リードコマンドおよびライトコマンドに対応する内部制御コマンドの発生タイミングが同時になる場合については、信号ＩＮＴＣＯＭＷの出力段にインバータＧ６３およびＮＯＥゲートＧ６４が設けられているので、信号ＩＮＴＣＯＭＷはＨレベルとならず、信号ＩＮＴＣＯＭＲが優先してＨレベルとなる。
【０２６０】
なお、この実施の形態１４においてもＷＬ＝２．０の場合について示されたが、実施の形態１２において説明したように、入力コマンド保持回路に含まれるラッチ回路の段数を適宜変更することによって、ＷＬやＡＬが異なる場合について容易に拡張される。また、必要に応じて、リードコマンド処理部に入力コマンド保持回路を設けてもよい。
【０２６１】
以上のように、実施の形態１４による半導体記憶装置１０Ｍによっても、実施の形態１２による半導体記憶装置１０Ｋと同様の効果が得られる。
【０２６２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６３】
【発明の効果】
この発明による半導体記憶装置によれば、メモリセルアレイに対するアクセスが重複する不正な制御コマンドは無効とされるので、そのような不正な制御コマンドによる記憶データの破壊を防止できる。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図２】 実施の形態１による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図３】 実施の形態１による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図４】 図３に示すラッチ回路の構成を示す回路図である。
【図５】 図３に示す制御回路の動作を説明する動作波形図である。
【図６】 実施の形態２による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図７】 図６に示す制御回路の動作を説明する動作波形図である。
【図８】 実施の形態３による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図９】 図８に示す遅延素子の構成を示す回路図である。
【図１０】 図８に示す遅延素子Ｇ２０の他の構成を示す回路図である。
【図１１】 図８に示す遅延素子Ｇ２０の他の構成を示す回路図である。
【図１２】 図８に示す制御回路の動作を説明する動作波形図である。
【図１３】 実施の形態４による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図１４】 実施の形態４による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図１５】 図１４に示す制御回路の動作を説明する動作波形図である。
【図１６】 実施の形態５による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図１７】 図１６に示す制御回路の動作を説明する動作波形図である。
【図１８】 実施の形態６による半導体記憶装置における低周波時の制御回路の動作を概念的に説明する動作波形図である。
【図１９】 実施の形態６による半導体記憶装置における高周波時の制御回路の動作を概念的に説明する動作波形図である。
【図２０】 実施の形態６による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２１】 図２０に示す制御回路の低周波時の動作を説明する動作波形図である。
【図２２】 図２０に示す制御回路の高周波時の動作を説明する動作波形図である。
【図２３】 実施の形態７による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２４】 図２３に示す制御回路の動作を説明する動作波形図である。
【図２５】 実施の形態８による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図２６】 実施の形態８による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２７】 図２６に示す制御回路の動作を説明する動作波形図である。
【図２８】 実施の形態９による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図２９】 図２８に示す制御回路の動作を説明する動作波形図である。
【図３０】 実施の形態１０による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３１】 図３０に示す制御回路の動作を説明する動作波形図である。
【図３２】 実施の形態１１による半導体記憶装置における制御回路の動作を概念的に説明する動作波形図である。
【図３３】 実施の形態１１による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３４】 図３３に示す制御回路の動作を説明する動作波形図である。
【図３５】 実施の形態１２による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３６】 図３５に示す制御回路の動作を説明する動作波形図である。
【図３７】 実施の形態１３による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図３８】 図３７に示す制御回路の動作を説明する動作波形図である。
【図３９】 実施の形態１４による半導体記憶装置における制御回路において内部制御コマンドの発生に係る部分の構成を示す回路図である。
【図４０】 図３９に示す制御回路の動作を説明する動作波形図である。
【符号の説明】
１０，１０Ａ〜１０Ｍ 半導体記憶装置、１２ クロック端子、１４ 制御信号端子、１６ アドレス端子、１８ データ入出力端子、２０ データストローブ信号入出力端子、２２ クロックバッファ、２４ 制御信号バッファ、２６ アドレスバッファ、２８，３２ 入力バッファ、３０，３４ 出力バッファ、３６ リードアンプ＆Ｐ／Ｓ変換回路、３８ Ｓ／Ｐ変換回路＆ライトドライバ、４０ ＤＱＳ発生回路、４１ ＤＬＬ回路、４２，４２Ａ〜４２Ｍ 制御回路、４４ ロウデコーダ、４６ コラムデコーダ、４８ プリアンプ＆ライトアンプ、５０ センスアンプ、５２ メモリセルアレイ、１０２，１０２Ａ〜１０２Ｈ，１１０，１１０Ａ 内部コマンド発生回路、１０４，１０４Ａ〜１０４Ｆ，１１２，１１２Ａ マスク信号発生回路、１０６，１０６Ａ コラム活性信号発生回路、１０８ アクセスモニタ回路、１１４，１１４Ａ〜１１４Ｆ ライトコマンド処理部、１１６，１１６Ａ リードコマンド処理部、１１８ 同時入力検出回路、１２０，１２０Ａ，１２０Ｂ 入力コマンド保持回路、Ｇ３〜Ｇ６，Ｇ３８，Ｇ３９，Ｇ４９〜Ｇ５１，Ｇ５６〜Ｇ５９，Ｇ６８，Ｇ７０〜Ｇ７３ ラッチ回路、Ｇ１７，Ｇ１８，Ｇ２０ 遅延素子、Ｃ１，Ｃ２ キャパシタ、Ｒ１ 抵抗素子。
Claims (17)
- 外部クロックの立上がりと立下がりとに同期して外部とデータのやり取りを行なう半導体記憶装置であって、
データを記憶する複数のメモリセルと、
前記複数のメモリセルに対してデータの入出力を行なう内部回路と、
前記外部クロックの連続する複数周期を動作単位として前記内部回路の読出動作および書込動作を制御する制御回路とを備え、
前記制御回路は、外部から入力された制御信号に基づいて、前記内部回路の動作を指示する内部制御コマンドを発生する内部コマンド発生回路を含み、
前記内部コマンド発生回路は、コラム系制御コマンドで始まるレイテンシ内に制御コマンドを受けたとき、第１および第２の処理のいずれかを実行し、
前記第１の処理は、前記コラム系制御コマンドを含む前記複数周期内の制御コマンドのいずれか１つに対応する内部制御コマンドを発生してその他の制御コマンドを無効とし、
前記第２の処理は、前記コラム系制御コマンドを含む前記複数周期内の制御コマンドをすべて無効とする、半導体記憶装置。 - 前記内部コマンド発生回路は、前記第１の処理において、前記コラム系制御コマンドを含む前記複数周期内の制御コマンドのうち最初に受けた制御コマンドに対応する内部制御コマンドを発生し、その他の制御コマンドを無効とする、請求項１に記載の半導体記憶装置。
- 前記制御回路は、第１の信号を発生する信号発生回路をさらに含み、
前記内部コマンド発生回路は、前記第１の信号を受け、前記第１の信号が活性化されているとき、外部から受ける制御信号に基づく制御コマンドを無効とする、請求項２に記載の半導体記憶装置。 - 前記信号発生回路は、前記最初に受けた制御コマンドに対応する内部制御コマンドが発生されてから前記複数周期が終了するまで、前記第１の信号を活性化する、請求項３に記載の半導体記憶装置。
- 前記制御回路は、前記第１の信号の発生に同期して第２の信号を発生するもう１つの信号発生回路をさらに含み、
前記信号発生回路は、前記第２の信号を受け、前記第２の信号が不活性化されたとき、前記第１の信号を不活性化する、請求項３に記載の半導体記憶装置。 - 前記もう１つの信号発生回路は、前記最初に受けた制御コマンドに対応する内部制御コマンドが発生されてから前記内部回路による前記複数のメモリセルへのアクセスが完了するまで、前記第２の信号を活性化する、請求項５に記載の半導体記憶装置。
- 前記内部コマンド発生回路は、前記第１の処理において、所定の優先順序に従って優先される制御コマンドに対応する内部制御コマンドを用いて、その他の制御コマンドを無効とする、請求項１に記載の半導体記憶装置。
- 前記所定の優先順序は、前記コラム系制御コマンドを含む前記複数周期内の制御コマンドの種類に応じて決定される、請求項７に記載の半導体記憶装置。
- 前記所定の優先順序は、前記コラム系制御コマンドを含む前記複数周期内の制御コマンドに対応する内部制御コマンドの発生順序に応じて決定される、請求項７に記載の半導体記憶装置。
- 前記内部コマンド発生回路は、前記第１の処理によって発生された内部制御コマンドによる処理を取消す取消コマンドが外部から入力されて前記処理が取消されたとき、前記処理が取消された内部制御コマンドに対応する制御コマンドを除く前記複数周期内の制御コマンドに対して、前記第１および第２の処理のいずれかを実行する、請求項１に記載の半導体記憶装置。
- 前記制御回路は、前記第１の処理によって発生された内部制御コマンドによる処理を取消す取消コマンドが外部から入力されたとき、前記取消コマンドを無効とする、請求項１に記載の半導体記憶装置。
- 前記内部コマンド発生回路は、前記第１の処理において発生した内部制御コマンドに基づいて内部状態がリセットされ、内部に保持するその他の制御コマンドを無効とする、請求項１に記載の半導体記憶装置。
- 前記内部コマンド発生回路は、前記第１の処理において発生した内部制御コマンドに基づいて、前記複数周期内における前記その他の制御コマンドに対応する内部制御コマンドの出力を阻止する、請求項１に記載の半導体記憶装置。
- 前記内部コマンド発生回路は、前記第１の処理において発生した内部制御コマンドに基づいて、前記複数周期内における前記その他の制御コマンドの入力を阻止する、請求項１に記載の半導体記憶装置。
- 前記制御回路は、前記内部制御コマンドに基づいて、前記その他の制御コマンドを無効にするための無効信号を発生する信号発生回路をさらに含み、
前記内部コマンド発生回路は、前記無効信号を受け、前記無効信号が活性化されているとき、前記第１の処理において、外部から受ける制御信号に基づく制御コマンドを無効とする、請求項１に記載の半導体記憶装置。 - 前記制御回路は、前記内部制御コマンドの同時発生を検出する検出回路をさらに含み、
前記内部コマンド発生回路は、前記検出回路の検出結果に基づいて前記第２の処理を実行する、請求項１に記載の半導体記憶装置。 - 前記半導体記憶装置は、前記外部クロックの２サイクルを１動作単位とする４ビットプリフェッチ動作を行なうＤＤＲ−ＩＩである、請求項１に記載の半導体記憶装置。
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