KR100323257B1 - 더블 데이타 전송률 입력/출력 회로를 구비하는 메모리 디바이스 - Google Patents
더블 데이타 전송률 입력/출력 회로를 구비하는 메모리 디바이스 Download PDFInfo
- Publication number
- KR100323257B1 KR100323257B1 KR1019990017965A KR19990017965A KR100323257B1 KR 100323257 B1 KR100323257 B1 KR 100323257B1 KR 1019990017965 A KR1019990017965 A KR 1019990017965A KR 19990017965 A KR19990017965 A KR 19990017965A KR 100323257 B1 KR100323257 B1 KR 100323257B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- write
- clock
- read
- column decoder
- Prior art date
Links
- 230000004044 response Effects 0.000 claims abstract description 38
- 239000000872 buffer Substances 0.000 claims description 38
- 230000004913 activation Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 5
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 14
- 102100036822 Ankyrin repeat and KH domain-containing protein 1 Human genes 0.000 description 5
- 101100422614 Arabidopsis thaliana STR15 gene Proteins 0.000 description 5
- 101000928335 Homo sapiens Ankyrin repeat and KH domain-containing protein 1 Proteins 0.000 description 5
- 101100141327 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR3 gene Proteins 0.000 description 5
- 101150112501 din1 gene Proteins 0.000 description 5
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 101150106653 Ren1 gene Proteins 0.000 description 2
- 101100116846 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DID4 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
기록 명령의 수신과 동시에 데이타를 기록하고, 판독 명령의 수신과 동시에 데이타를 판독하는 메모리 디바이스는 클럭의 제1 및 제2 엣지에 동기하여 데이타를 입력 및 출력하는 데이타 입력/출력 회로와, 데이타를 저장하는 복수 개의 메모리 셀을 포함하는 셀 어레이를 구비한다. 메모리 디바이스는 컬럼 게이트를 통해 셀 어레이에 접속된 두 세트의 데이타 버스선들과, 제1 및 제2 기록 데이타를 입력 및 출력하는 직렬/병렬 변환기와, 직렬/병렬 변환기로부터의 제1 및 제2 기록 데이타에 따라서 두 개의 데이타 버스선들을 구동하는 두 개의 기록 증폭기를 포함한다. 기록 증폭기는 기록 인에이블된 상태로 활성화되고, 데이터 마스크 신호가 제공될 때에는 기록 인에이블된 상태임에도 불구하고 데이타 마스크 신호에 응답하여 비활성화된다. 메모리 디바이스는 컬럼 게이트를 선택하고, 데이터 마스크 신호에 응답하여 비활성화 되는 컬럼 디코더를 구비한다. 따라서, 기록-인터럽트-판독 동작은 더블 데이타 전송율에 적합한 메모리 디바이스에서 적절하게 실행될 수 있다.
Description
본 발명은 클럭의 상승 엣지와 하강 엣지에서 데이타를 입력/출력하기 위한, 더블 데이타 전송률에 적합한 메모리 디바이스에 관한 것이다. 특히, 본 발명은 혁신적인 기록-인터럽트-판독 동작 및 데이타 마스크 동작을 실행하는 메모리 디바이스에 관한 것이다.
클럭에 동기하여 데이타를 입력/출력하는 동기형 DRAM(SDRAM)은 고속 처리로 DRAM만큼 관심을 끌어왔다. SDRAM은 클럭의 상승 엣지에 동기하여 다수의 제어 신호로 조합된 명령과 어드레스 신호를 수신하고, 또한 클럭의 상승 엣지에 동기하여 데이타를 수신하고 출력한다.
SDRAM은 워드선이 구동되는 동안, 복수 개의 데이타 세트의 판독이나 기록이 판독 명령이나 기록 명령에 응답하여 차례로 실행되는 버스트 모드를 갖는다. 단일 워드선의 구동 및 감지 증폭기 활성화/리셋에 대해 복수 개의 데이타 세트가 버스트 모드에서 판독되거나 기록될 수 있기 때문에, 각 비트에 대한 액세스 타임은 감소될 수 있다.
버스트 기록에 있어서, 임의의 타이밍에서 데이타의 기록을 금지하도록 데이터 마스크 동작이 제공된다. 예컨대, 4 비트의 버스트 기록에 있어서, 데이타 마스크 신호는 제3 기록 데이타의 입력에 동기하여 제공되어서, 제3 기록 데이타의 기록을 금지한다.
또한, 기록-인터럽트-판독 동작이 제공되는데, 이 동작에 의해 버스트 기록 동안, 강제적으로 버스트 기록 동작을 종결시키고 판독 동작을 인터럽트하도록 판독 명령이 제공된다. 기록-인터럽트-판독 동작을 실행하기 위해, 데이타 마스크 신호는 판독 명령이 SDRAM에 대한 내역에 따라 제공되기 전에 제공되어야만 한다.
도 6은 종래의 SDR(단일 데이타 전송률)형 SDRAM의 컬럼 회로를 설명하는 도면이다. 복수 개의 메모리 셀이 메모리 어레이 MCA에 제공되고, 각 메모리 셀은 워드선 WL과 한 쌍의 비트선 BL 및 /BL의 교차 위치에 배열된 하나의 트랜지스터 및 하나의 캐패시터를 구비한다. 감지 증폭기 S/A는 비트선 BL 및 /BL에 연결되고, 컬럼 게이트 CLG를 통해 한 쌍의 버스선 DB 및 /DB에 연결된다. 컬럼 게이트 CLG는 컬럼 디코더 CDEC로부터 제공된 컬럼 선택 신호 CL에 따라 도통되거나 비도통된다.
데이타 입력/출력 단자 DQ는 데이타 출력 버퍼(10)와 데이타 입력 버퍼(12)에 연결된다. 판독 데이타 DOUT는 판독 처리 동안 활성화된 감지 버퍼 S/B로부터 데이타 출력 버퍼(10)로 전송된다. 기록 데이타 DIN은 데이타 입력 버퍼(12)로부터 기록 처리 동안 활성화된 기록 버퍼 W/A로 전송된다. 판독/기록 클럭 CLK-RW는 판독 명령이나 기록 명령에 응답하여 생성되고, 컬럼 디코더 제어 회로(18)는 이 클럭(CLK-RW)의 수신과 동시에, 일정 기간 동안 컬럼 디코더 CDEC가 활성화 상태에 있도록 컬럼 디코더 활성화 신호 CD를 생성한다. 이 일정 기간 동안, 컬럼 디코더 CDEC는 컬럼 선택 신호 CL로 컬럼 게이트 CLG를 도통 상태로 만든다. 또한, 이 기간 동안 한 쌍의 데이타 버스선을 단락시키는 쇼트 트랜지스터 ST는 비도통 상태로 유지된다.
판독 인에이블 신호 RE는 판독 명령에 의해 생성되고, 감지 버퍼 제어 회로(14)는 판독 인에이블 신호 RE의 수신과 동시에, 상기 일정 기간 동안 감지 버퍼 S/B를 활성화하기 위한 판독 제어 신호 REN을 생성한다. 또한, 기록 인에이블신호 WE는 기록 명령에 의해 생성되고, 기록 증폭기 제어 회로(16)는 이 기록 인에이블 신호 WE의 수신과 동시에, 상기 일정 기간 동안 기록 증폭기 W/A를 활성화하기 위한 기록 제어 신호 WEN을 생성한다.
도 7은 도 6의 SDR형 메모리 디바이스에 의해 실행되는 기록-인터럽트-판독 동작을 도시하는 타이밍도이다. 도 7의 실시예에서, 버스트 길이는 4이다. 기록 명령 WRITE는 t0에서 클럭의 상승 엣지에 동기하여 제공되고, 기록 데이타 D0 및 D1은 t0 및 t1에서 각 클럭의 상승 엣지에 동기하여 수신되어 기록된다. 데이타 마스크 신호 DQM은 t2에서 클럭의 상승 엣지에 동기하여 제공되고, 판독 명령 READ는 t3에서 클럭의 상승 엣지에 동기하여 제공된다. 판독 동작은 기록 동작을 인터럽트한다.
기록 데이타 D0 내지 D3는 t0에 뒤이은 클럭의 상승 엣지에 동기하여 데이타 입력/출력 단자 DQ로 입력된다. 이들 데이타는 데이타 입력 버퍼(12)로 페치(fetch)되어, 입력 데이타 DIN으로서 기록 증폭기 W/A로 전송된다. 기록 명령 WRITE에 응답하여 내부 판독/기록 클럭 CLK-RW가 생성되고, 이 클럭(CLK-RW)에 응답하여 컬럼 디코더 제어 회로(18)는 컬럼 디코더 활성화 신호 CD를 생성한다. 컬럼 디코더 활성화 신호 CD에 응답하여, 컬럼 디코더 CDEC는 컬럼 선택 신호 CL을 생성하여, 기록 증폭기 제어 회로(16)가 기록 제어 신호 WEN을 생성한다. 기록 제어 신호 WEN의 수신과 동시에, 기록 증폭기 W/A는 기록 데이타에 따라 한 쌍의 데이타 버스선 DB 및 /DB를 구동하고, 컬럼 게이트 CLG를 통해 메모리 셀 MC에 데이타를 기록한다.
판독/기록 클럭 CLK-RW는 클럭 CLK의 상승 엣지에 동기하여 내부적으로 생성된다. 도 7의 실시예에서, t0 및 t1에서 입력되는 기록 데이타 D0 및 D1은 데이타 버스선 DB 및 /DB를 통해 각각 메모리 셀 MC에 기록된다.
판독 명령이 t3에서 인터럽트되기 전에, 데이타 마스크 신호 DQM이 t2에서 입력된다. 데이타 마스크 신호 DQM의 입력에 응답하여, 내부 마스크 신호 MASK가 생성된다. 내부 마스크 신호 MASK의 수신과 동시에, 기록 증폭기 제어 회로(16)는 비록 기록 인에이블 신호 WE가 기록 인에이블 상태임을 표시하고 있더라도, 기록 증폭기 W/A를 비활성화하여 데이타 D2의 기록을 금지하기 위해 기록 제어 신호 WEN을 생성하지 않는다. 또한, t3에서 판독 명령 READ가 제공될 때, 기록 인에이블 신호 WE는 기록 디스에이블 상태로 리셋되고, 기록 제어 신호 WEN을 생성하지 않는 기록 증폭기 제어 회로(16)는 기록 증폭기 W/A를 비활성화하고, 데이타 D3의 기록을 금지한다. 동시에, 감지 버퍼 제어 회로(14)는 판독 인에이블 신호 RE의 판독 상태에 응답하여 판독 제어 신호 REN을 생성하고, 감지 버퍼 S/B로 하여금 데이타 버스선 DB 및 /DB로 출력된 판독 데이타 Q0를 증폭시킨다. 판독 데이타 Q0는 t4에서 다음 클럭의 상승 엣지에 동기하여 데이타 출력 버퍼(10)로 전송되고, t5에서 다음 클럭에 동기하여 데이타 입력/출력 단자 DQ로 출력된다.
기록 증폭기 제어 회로(16)는 t2에서, 데이타 마스크 신호 DQM에 응답하여 기록 증폭기 W/A를 비활성화하는 것에 의해서만 데이타 D2의 기록을 금지할 수 있다. 그러므로, 판독/기록 클럭 CLK-RW에 응답하여, 컬럼 디코더 제어 회로(18)는 컬럼 선택 신호 CL을 생성하기 위해 컬럼 디코더 활성화 신호 CD를 출력한다. 결과적으로, 컬럼 게이트 CLG는 오픈되고, 한 쌍의 데이타 버스선 DB 및 /DB는 감지 증폭기 S/A에 의해 구동되고, 판독 데이타 Q2가 거기로 출력된다. 판독 데이타 Q2가 워드선 WL의 구동과 결합된 메모리 셀에 저장된 데이타이고, 감지 버퍼 S/B가 비활성화되기 때문에 외부적으로 출력되지 않음을 주의해야 한다.
전술한 바와 같이, 종래의 SDRAM에 따라 먼저 데이타 마스크 신호 DQM이 제공되고, 판독 명령 READ는 버스트 기록 동작 동안 판독 동작을 강제적으로 인터럽트하기 위해 제공된다. 따라서, 판독 명령이 제공되기 전의 클럭 주기에서, 한 쌍의 데이타 버스선 DB 및 /DB는 기록 증폭기 W/A에 의한 큰 기록 진폭에서 구동되지 않는다. 데이타 버스선 DB 및 /DB는 다음 판독 명령에 따라 판독 데이타가 데이타 버스선 DB 및 /DB에 출력되기 전에T의 적절한 주기 동안(도 7에 도시됨) 충분히 리셋될 수 있다.
종래의 SDRAM은 클럭의 상승 엣지에만 동기하여 데이타를 입력 및 출력하는 SDR(단일 데이타 전송률)형이다. DDR(더블 데이타 전송률)형 메모리 디바이스는 보다 높은 속도로 처리할 수 있도록 제안되었다. DDR형 메모리 디바이스는 클럭의 상승 엣지 및 하강 엣지에 동기하여 데이타를 입력 및 출력한다. 따라서, 메모리 제어기는 더블 데이타 전송률로, 메모리 디바이스로 데이타를 전송하고 메모리 디바이스로부터 데이타를 수신한다.
그러나, 기록-인터럽트-판독 동작이 DDR형 메모리 디바이스에서 어떻게 실행되는지에 대해서는 개시되어 있지 않다. 또한, DDR형 메모리 디바이스가 SDR형 메모리 디바이스의 것과는 상이한 회로 구조를 가졌기 때문에, 종래의 SDRAM의 기록-인터럽트-판독 동작이 DDR형 메모리 디바이스에서 그대로 사용되기는 어렵다.
따라서, 본 발명의 목적은 혁신적인 기록-인터럽트-판독 동작을 실행하는, 더블 데이타 전송률에 적합한 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 판독 명령이 버스트 기록의 구동을 인터럽트할 때라도, 적절하게 판독 동작을 실행할 수 있는, 더블 데이타 전송률에 적합한 메모리 디바이스를 제공하는 것이다.
전술한 목적을 이루기 위해 본 발명에서 제공된, 기록 명령의 수신과 동시에 데이타를 기록하고, 판독 명령의 수신과 동시에 데이타를 판독하는 메모리 디바이스는
클럭의 제1 및 제2 엣지에 동기하여 데이타를 입력 및 출력하는 데이타 입력/출력 회로와,
데이타를 저장하는 복수 개의 메모리 셀을 포함하는 셀 어레이와,
컬럼 게이트를 통해 셀 어레이에 접속된 제1 및 제2 데이타 버스선과,
클럭의 제1 및 제2 엣지에 동기하여 데이타 입력/출력 회로에 제공되는 제1 및 제2 기록 데이타를 입력 및 출력하는 직렬/병렬 변환기와,
직렬/병렬 변환기에 의해 출력된 제1 및 제2 기록 데이타에 의해 제1 및 제2 데이타 버스선을 구동하는 제1 및 제2 기록 증폭기와,
기록 명령에 의한 기록 인에이블 상태에서 제1 및 제2 기록 증폭기를 활성화하고, 기록 인에이블 상태에서도 데이타 마스크 신호에 응답하여 제1 및/또는 제2기록 증폭기를 비활성화하는 기록 증폭기 제어 회로와,
컬럼 게이트를 선택하는 컬럼 디코더의 활성화를 제어하고, 클럭의 제1 및 제2 엣지에 동기하여 제공된 데이타 마스크 신호에 응답하여 컬럼 디코더의 활성화를 금지하기 위한 컬럼 디코더 제어 회로를 구비한다.
본 발명에 따르면, 기록-인터럽트-판독 동작은 더블 데이타 전송율에 적합한 메모리 디바이스에서 적절히 실행될 수 있다. 특히, 내부 기록 동작이 제1 및 제2 기록 데이타가 기록 명령에 응답하여 페치된 후에 초기화될 지라도, 연속한 판독 동작은 데이타 마스크 신호에 응답하는 기록 증폭기와 컬럼 디코더를 비활성화함으로써 적절히 실행될 수 있다.
또한, 본 발명에 따르면, 데이타 마스크 신호가 클럭의 제1 및 제2 엣지에 동기하여 차례로 제공될 때, 컬럼 디코더 제어 회로는 컬럼 게이트의 선택을 금지하도록 컬럼 디코더의 활성화를 금지한다.
또한, 본 발명에 따르면, 컬럼 디코더 제어 회로는 데이타 마스크 신호가 클럭의 제1 또는 제2 엣지중 하나에 동기하여 제공될 때 컬럼 디코더를 활성화한다.
본 발명에 따르면, 데이타 마스크 신호가 클럭의 제1 및 제2 엣지에 동기하여 제공될 때, 컬럼 디코더는 비활성화되고, 연속한 판독 동작은 보장된다. 데이타 마스크 신호가 클럭의 제1 또는 제2 엣지 중 하나에 동기하여 제공될 때, 컬럼 디코더는 활성화되고, 데이타 마스크 신호에 대응하는 기록 증폭기는 비활성화된다.
도 1은 메모리 디바이스의 일반적인 구성을 설명하는 도면.
도 2는 본 발명에 따른 DDR(더블 데이타 전송률)형 메모리 디바이스를 도시하는 상세 회로도.
도 3은 본 발명의 제1 실시예에 따른 기록-인터럽트-판독 동작에 대한 타이밍도.
도 4는 제1 실시예를 설명하는 타이밍도.
도 5는 본 발명의 제2 실시예에 따른, 기록 동작을 금지하기 위해 데이타 마스크 신호를 사용하는 동작에 대한 타이밍도.
도 6은 종래의 SDR(단일 데이타 전송률)형 SDRAM의 컬럼 회로를 설명하는 회로도.
도 7은 도 6의 SDR형 메모리 디바이스에 대한 기록-인터럽트-판독 동작의 타이밍도.
이하에서는 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다.그러나, 본 발명의 기술적인 범위는 이 실시예들에 한정되지 않음은 물론이다.
도 1은 메모리 디바이스의 일반적인 구성을 설명하는 도면이다. 도 1의 실시예에서, 2개의 메모리 뱅크 BNK0 및 BNK1은 복수 개의 메모리 블럭 BLK를 각각 포함한다. 각 메모리 블럭 BLK는 메모리 셀 어레이 MCA, 로우(row) 디코더 RDEC, 컬럼 디코더 CDEC 및 감지 증폭기 SA를 포함한다. 메모리 뱅크 BNK0 및 BNK1에서, 두 쌍의 데이타 버스선 DB 및 /DB와 두 개의 기록 증폭기 W/A 및 두 개의 감지 버퍼 S/B는 하나의 입력/출력 단자 DQ에 제공된다. 종래의 기술에서와 마찬가지로, 각 메모리 블럭과 메모리 뱅크에 컬럼 디코더 제어 회로(18)와 기록 증폭기 제어 회로(16)가 제공된다.
클럭 CLK와 클럭 인에이블 신호 CKE는 외부 메모리 제어기에 의해 클럭 버퍼(30)로 제공된다. 클럭 CLK의 상승 엣지(위상 0°)에서의 클럭 CLK0°와 클럭 CLK의 하강 엣지(위상 180°)에서의 클럭 CLK180°는 각 내부 블럭에 제공된다.
클럭 CLK0°에 동기하여, 명령 디코더(32)는 명령을 생성하기 위해 제어 신호 /CS, /RAS, /CAS 및 /WE를 입력하고, 내부 상태를 검출하기 위해 이들을 디코드한다. 기록 대기 시간과 컬럼 대기 시간과 같은 버스트 길이와 기타 변수들은 모드 레지스터(38)에 저장된다. 제어 신호 래치 회로(36)는 소정의 타이밍에서 기록 인에이블 신호 WE, 판독 인에이블 신호 RE, 기록 클럭 CLK-W 및 판독 클럭 CLK-R을 생성하고, 명령 디코더(32)에 의해 디코드된 검출된 내부 상태에 따라 메모리 뱅크에 이들을 제공한다.
어드레스 버퍼/레지스터 및 뱅크 선택기(34)는 클럭 CLK0°에 동기하여 어드레스 신호 A0 내지 An을 수신하고, 메모리 뱅크에 로우 어드레스와 컬럼 어드레스를 제공한다. 도 1의 실시예에서, 어드레스 신호 An은 메모리 뱅크 선택 신호로 사용된다. 버스트 모드에서, 컬럼 어드레스 카운터(40)는 명령과 함께 제공된 컬럼 어드레스에 따라 컬럼 어드레스를 증가시키고, 증가된 컬럼 어드레스를 메모리 뱅크에 제공한다.
I/O 데이타 버퍼/레지스터(10, 12, 20)는 종래의 기술에서 설명된 데이타 출력 버퍼(10), 데이타 입력 버퍼(12) 및 데이타 마스크 신호 DQM 입력 버퍼(20)를 구비한다. 도 1의 메모리 디바이스가 더블 데이타 전송률(DDR)에 적합하기 때문에, 데이타 입/출럭 버퍼(10, 12)와 데이타 마스크 입력 버퍼(20)는 클럭 CLKO°및 CLK180°에 동기하여 입력/출력 데이타 DQ와 데이타 마스크 신호 DQM을 입력 및 출력한다.
도 1에 도시된 DDR형 메모리 디바이스는 더블 데이타 전송률로 입력된 데이타를 내부적으로 병렬인 데이타로 제공하는 직렬/병렬 변환기(42)와, 더블 데이타 전송률로 출력된 데이타를 데이타 출력 버퍼(10)로 제공하는 병렬/직렬 변환기(42)를 포함한다. 이들 변환기(42)는 두 세트의 기록 데이타 신호선 DIN0 및 DIN1과 판독 데이타 신호선 DOUT0 및 DOUT1에 의해 기록 증폭기 W/A와 감지 버퍼 S/B에 연결된다. 데이타 입력/출력 단자 DQ가 16비트 폭으로 구성될 때, 두 세트의 기록 데이타 신호선 DINO 및 DIN1, 판독 데이타 신호선 DOUT0 및 DOUT1, 데이타 버스선 DB 및 /DB, 기록 증폭기 W/A 및 감지 버퍼 S/B는 각 단자 DQ에 제공되고, 전체 회로 구조는 32개의 세트의 회로를 포함한다.
도 2는 본 발명에 따른 DDR형 메모리 디바이스를 설명하는 상세 회로도이다. 데이타 입력 버퍼(12)는 내부 클럭 CLK0°및 CLK180°에 동기하여 데이타 입력/출력 단자 DQ에서 두 개의 세트의 기록 데이타를 직렬로 가져온다. 기록 동작의 초기화를 제어하기 위한 기록 클럭 CLK-W에 응답하여, 직렬/병렬 변환기(42W)는 기록 데이타선 DINO 및 DIN1에 두 개의 세트의 기록 데이타를 병렬로 출력한다. 제1 기록 데이타선 DIN0에 따라, 제1 기록 증폭기 W/A-0는 제1 쌍의 데이타 버스선 DBO 및 /DB0를 구동한다. 제2 기록 데이타선 DIN1에 따라, 제2 기록 증폭기 W/A-1은 제2 쌍의 데이타 버스선 DB1 및 /DB1을 구동한다. 제1 및 제2 기록 증폭기 W/A-0 및 W/A-1은 기록 증폭기 제어 회로(16)에 의해 생성된 제1 및 제2 기록 제어 신호 WEN0 및 WEN1에 응답하여 활성화된다.
제1 및 제2 데이타 버스선 쌍 DB0 및 /DB0와 DB1 및 /DB1은 동일한 컬럼 게이트 CLG를 통해 상이한 메모리 블록 BLK0 및 BLK1에 각각 접속된다. 컬럼 게이트 CLG는 컬럼 디코더 CDEC에 의해 생성된 컬럼 선택 신호 CL에 응답하여 도통되어, 두 개의 세트의 기록 데이타는 상이한 메모리 뱅크 BLK0 및 BLK1에 상이한 메모리 셀에 동시에 기록된다.
판독 동작에서, 판독 데이타는 메모리 블럭 BLK0 및 BLK1에 의해 제1 및 제2 데이타 버스선 쌍 DB0 및 /DB0와 DB1 및 /DB1로 출력된다. 제1 및 제2 데이타 버스선 쌍의 레벨에 따라, 제1 및 제2 감지 버퍼 S/B-0 및 S/B-1은 각각의 판독 데이타를 증폭하고, 판독 데이타선 DOUT0 및 DOUT1을 통해 병렬/직렬 변환기(42R)에 병렬로 결과적인 판독 데이타를 제공한다. 병렬/직렬 변환기(42R)는 두 개의 세트의 판독 데이타가 내부 클럭 CLK0°및 CLK180°에 동기하여, 데이타 출력 버퍼(10)로 두 개의 세트의 판독 데이타를 직렬로 출력한다. 제1 및 제2 감지 버퍼 S/B-0 및 S/B-1은 판독 인에이블 신호 RE에 따라 감지 버퍼 제어 회로(14)에 의해 생성된 제1 및 제2 판독 제어 신호 REN0 및 REN1에 응답하여 활성화된다.
데이타 마스크 신호 DQM은 클럭 CLK0°또는 CLK180°에 동기하여 입력 버퍼(20)로 페치된다. 내부 마스크 신호 MASK1은 클럭 CLK180°에 동기하여 제공된 데이타 마스크 신호 DQM에 따라 생성되는 반면에, 내부 마스크 신호 MASK0는 클럭 CLK0°에 동기하여 제공된 데이타 마스크 신호 DQM에 따라 생성된다. 내부 마스크 신호 MASK0와 MASK1은 클럭 CLK0°또는 CLK180°의 타이밍에 일치하는 기록 제어 신호 WEN0 및 WEN1의 생성을 금지하기 위해 기록 증폭기 제어 회로(16)에 제공된다. 따라서, 기록 증폭기 W/A-0 및 W/A-1은 데이타 마스크 신호 DQM의 것과 일치하는 타이밍에서 비활성화되고, 이에 해당하는 기록 동작이 금지된다.
또한, 내부 마스크 신호 MASK0 및 MASK1은 NAND 게이트(50)를 통해 컬럼 디코더 제어 회로(18)로 전송된다. 기록 클럭 CLK-W 또는 판독 클럭 CLK-R에 응답하여, 컬럼 디코더 제어 회로(18)는 소정의 시간 주기내에서 컬럼 디코더 활성화 신호 CD를 생성한다. 컬럼 디코더 활성화 신호 CD에 응답하여, 소정의 시간 주기 동안, 컬럼 디코더 CDEC는 컬럼 선택 신호 CL을 출력하고, 기록 증폭기 제어 회로(16)는 기록 제어 신호 WEN0 및 WEN1을 생성하고, 감지 버퍼 제어 회로(14)는 판독 제어 신호 REN0 및 REN1을 생성한다.
데이타 마스크 신호 DQM이 내부 클럭 CLK0°및 CLK180°에 동기하여 연속적으로 제공될 때, 인에이블 신호(52)는 레벨 L로 바뀌고, 컬럼 디코더 제어 회로(18)는 컬럼 디코더 활성화 신호 CD를 생성하지 않는다. 결과적으로, 기록 증폭기 제어 회로(16)는 기록 제어 신호 WEN0 및 WEN1을 생성하지 않고, 기록 증폭기 W/A-0 및 W/A-1을 비활성화시킨다. 또한, 컬럼 디코더 CDEC는 비활성화되고 컬럼 선택 신호 CL을 생성하지 않아서, 컬럼 게이트 CLG는 비도통된다. 그러므로, 내부 클럭 CLK0°및 CLK180°에 동기하여 수신된 데이타에 대한 기록 동작이 금지된다.
하나의 데이타 마스크 DQM만이 내부 클럭 CLK0°또는 CLK180°에 동기하여 제공될 때, 이에 해당하는 내부 마스크 신호 MASK0 또는 MASK1이 생성된다. 기록 증폭기 제어 회로(16)는 동일한 기록 제어 신호 WEN0 또는 WEN1을 생성하지 않기 때문에, 해당 기록 증폭기 W/A를 비활성화시킨다. 인에이블 신호(52)가 레벨 H로 유지되기 때문에, 컬럼 디코더 제어 회로(18)는 보통 때와 같이 컬럼 활성화 신호 CD를 생성하고, 컬럼 디코더 CDEC는 컬럼 활성화 신호 CD가 활성화 상태인 주기 동안 컬럼 선택 신호 CL을 출력한다.
도 3은 본 발명의 제1 실시예에 따른 기록-인터럽트-판독 동작에 대한 타이밍도이다. 도 3에 도시된 바와 같이, 외부 클럭 CLK의 상승 엣지는 내부 클럭 CLK0°와 동일하고, 외부 클럭 CLK의 하강 엣지는 내부 클럭 CLK180°와 동일하다. 도 3의 실시예에서, 기록 명령 WRITE는 t0에서 클럭 CLK0°에 동기하여 제공된다. 기록 명령 WRITE는 명령 디코더(32)에 의해 디코드되고, 8비트 기록 데이타 D0 내지 D7은 한 클럭의 대기 시간(기록 대기 시간)을 따르는 시간 t2보다 후의 시간에서 내부 클럭 CLK0°및 CLK180°에 동기하여 데이타 입력/출력 단자 DQ에 직렬로 제공된다. 이 예에서 버스트 길이는 8이다.
더블 데이타 전송률(DDR)의 특징은, 두 개의 세트의 기록 데이타가 내부 클럭 CLK0°및 CLK180°에 동기하여 수신된 후 기록 동작에서 내부 기록 클럭 CLK-W가 생성된다는 것이다. 즉, 두 개의 세트의 기록 데이타 D0 및 D1의 수신과 동시에, 기록 클럭 CLK-W는 t3에서 클럭 CLK180°에 동기하여 생성되고, 클럭 CLK-W에 응답하여, 병렬/직렬 변환기(42W)는 기록 데이타선 DIN0 및 DIN1에 기록 데이타 D0 및 D1을 병렬로 출력한다.
기록 명령 WRITE에 응답하여, 제어 신호 래치 회로(36)는 기록 인에이블 신호 WE를 기록 인에이블된 상태로 설정한다. 그리고, 기록 클럭 CLK-W에 응답하여, 컬럼 디코더 제어 회로(18)는 컬럼 디코더 활성화 신호 CD를 생성하고, 컬럼 디코더 CDEC가 컬럼 선택 신호 CL을 생성하도록 한다. 그러면, 컬럼 디코더 활성화 신호 CD에 응답하여, 기록 증폭기 제어 회로(16)는 제1 및 제2 기록 제어 신호 WEN0 및 WEN1을 생성하여 제1 및 제2 기록 증폭기 W/A-0 및 W/A-1을 활성화하도록 한다. 결과적으로, 제1 및 제2 데이타 버스선 쌍 DB 및 /DB와 DB1 및 /DB1은 기록 데이타 D0및 D1에 따라 각각 구동된다. 그리고, 컬럼 선택 신호 CL에 응답하여, 컬럼 게이트 CLG는 기록 데이타 D0 및 D1이 메모리 셀에 기록되도록 도통된다.
도 3의 실시예에서, 시간 t4 및 t5에서 제공된 기록 데이타 D2 및 D3도 역시 전술한 방식으로 메모리 셀에 기록된다.
도 3에서, 데이타 마스크 신호 DQM은 t6 및 t7에서 내부 클럭 CLK0°및 CLK180°에 동기하여 연속적으로 제공되고, 판독 명령 READ는 연속하는 시간 t8에서 내부 클럭 CLK0°에 동기하여 제공된다. 이 실시예에서, 시간 t6 내지 t9에서 내부 클럭에 동기하여 제공된 기록 데이타 D4 내지 D7에 대한 기록 동작은 금지되고, 판독 동작은 t8에서 판독 명령 READ에 따라 처리 과정을 인터럽트한다.
도 2에 도시된 바와 같이, 데이타 마스크 신호 DQM이 내부 클럭 CLK0°및 CLK180°에 동기하여 연속적으로 제공될 때, 내부 마스크 신호 MASK0 및 MASK1은 동시에 생성되고, 컬럼 디코더 제어 회로(18)는 인에이블 신호(52)(레벨 L)에 따른 컬럼 디코더 활성화 신호 CD를 생성하지 않는다. 결과적으로, 컬럼 디코더 CDEC는 활성화되지 않고, 따라서 컬럼 선택 신호 CL을 생성하지 않으며, 컬럼 게이트 CLG는 도통되지 않는다. 또한, 컬럼 디코더 활성화 신호 CD가 생성되지 않기 때문에, 비록 기록 인에이블 신호 WE가 기록 인에이블 상태인 경우에도, 기록 증폭기 제어 회로(16)는 제1 및 제2 기록 증폭기 W/A-0 및 W/A-1을 비활성화하도록 제1 및 제2 기록 제어 신호 WEN0 및 WEN1을 생성하지 않는다. 결과적으로, 기록 증폭기 W/A-0 및 W/A-1은 기록 데이타 D4 및 D5를 사용하게 구동되지 않고, 컬럼 게이트 CLG는 닫힌 상태로 유지된다. 제1 및 제2 데이타 버스선 쌍 DB0 및 /DB0와 DB1 및 /DB1은 클램프 회로 CLP에 의해 리셋 레벨 VR로 유지된다.
시간 t8에서 판독 명령 READ의 수신과 동시에, 기록 인에이블 신호 WE는 기록 디스에이블된 상태로 설정되고, 기록 증폭기 제어 회로(16)가 기록 제어 신호 WEN0 및 WEN1을 생성하지 않기 때문에, 기록 데이타 D6 및 D7에 대한 기록 동작은 금지된다. 즉, 판독 인에이블 신호 RE는 판독 명령 READ에 응답하는 판독 인에이블 상태로 설정된다. 내부 판독 클럭 CLK-R은 판독 명령 READ가 제공됨에 따라, 시간t8에서 내부 클럭 CLK0°에 동기하여 제공된다. 판독 클럭 CLK-R에 응답하여, 컬럼 디코더 제어 회로(18)는 컬럼 디코더 활성화 신호 CD를 생성하고, 컬럼 디코더 CDEC가 컬럼 선택 신호 CL를 생성하도록 하여, 메모리 셀내의 데이타 Q0 및 Q1이 제1 및 제2 데이타 버스선 쌍 DB0 및 /DB0와 DB1 및 /DB1에 각각 출력되도록 한다. 감지 버퍼 제어 회로(14)는 컬럼 데코더 활성화 신호 CD에 대한 타이밍에서 감지 버퍼 S/B-0 및 S/B-1을 활성화하고, 판독 데이타 Q0 및 Q1은 병렬/직렬 변환기(42R)에 병렬로 제공된다. 판독 데이타 Q0 및 Q1은 t12 및 t13에서 내부 클럭 CLK0° 및 CLK180°에 동기하여 데이타 입력/출력 단자 DQ에 직렬로 출력된다.
전술한 바와 같이, DDR에 적합한 메모리 디바이스에 대한 기록 동작에서, 내부 기록 클럭 CLK-W는 제1 및 제2 기록 데이타가 입력되는 내부 클럭 CLK180°후에 생성되어, 기록 증폭기가 데이타 버스선 쌍을 구동하기 시작하고, 컬럼 디코더가 활성화되도록 한다. 반면에, 판독 동작에서는 판독 명령 READ가 제공될 때, 내부 판독 클럭 CLK-R은 내부 클럭 CLK0°에 응답하도록 생성되어, 컬럼 디코더 CDEC는 컬럼 게이트 CLG를 오픈시키기 위해 활성화되고, 감지 증폭기는 데이타 버스선 쌍을 구동하기 시작한다. 따라서, 판독 명령 READ가 발생되고 도 3에 도시된 버스트 기록을 인터럽트할 때, 판독 명령 READ가 제공되기 전에, 데이타 마스크 신호 DQM은 기록 동작에 따른 데이타 버스선 쌍의 구동이 판독 동작의 인터럽트에 기인한 데이터 버스선 쌍의 구동과 오버랩되지 않거나, 가까이에서 발생하지 않도록 클럭 CLK0° 및 CLK180°에 동기하여 연속적으로 제공되는 것이 요구된다. 결과적으로, 기록 데이타 D2 및 D3의 기록에 따른 큰 진폭에서 구동되는 데이타 버스선은 도 3에서 충분히 긴 주기T 동안 적절하게 리셋될 수 있다.
데이타 버스선 쌍은 기록 증폭기 W/A에 의해 비교적 큰 진폭에서 구동된다. 리셋 주기 동안, 데이타 버스선은 반전된 컬럼 디코더 활성화 신호 /CD를 받는 즉시 쇼트-회로 트랜지스터 ST와 클램프 트랜지스터 CLP에 의해 리셋 레벨 VR로 리셋된다. 판독 동작에서, 데이타 버스선 쌍은 메모리 셀 어레이에서 감지 증폭기에 의한 매우 작은 진폭으로 구동된다. 그러므로, 전술한 바와 같이, 판독 동작이 기록 동작을 인터럽트할 때, 충분하게 긴 리셋 시간T가 제공되는 것이 바람직하다.
도 4는 본 실시예를 설명하기 위한 타이밍도이다. 도 3의 실시예 뿐만 아니라 도 4의 실시예는 기록-인터럽트-판독 동작의 실시예를 도시한다. 그러나, 종래의 SDR형 메모리 디바이스에서와 같은 도 4에서, 데이타 마스크 신호 DQM의 수신과 동시에, 컬럼 디코터 제어 회로가 컬럼 디코더 CDEC를 비활성화시키지 않는 반면에, 기록 증폭기 제어 회로는 기록 증폭기를 용이하게 비활성화시킨다. 그러므로, 컬럼 선택 신호 CL은 컬럼 게이트 CLG가 도통되도록 생성되고, 메모리 셀의 데이타 Q4 및 Q5는 데이타 버스선 쌍에 출력된다. 결과적으로, 컬럼 디코더 활성화 신호 CD와 컬럼 선택 신호 CL은 컬럼 디코더 활성화 신호 CD와 컬럼 선택 신호 CL의 이전의 생성을 따르는 충분하게 긴 리셋 시간T의 개재없이, t8에서 판독 명령에 응답하여 생성된다.
도 4에서, 기록 명령 WRITE는 시간 t0에서 내부 클럭 CLK0°에 동기하여 제공된다. 기록 데이타 D0 내지 D3의 기록에 대한 동작은 도 3에서와 동일한 방식으로 실행된다. 데이타 마스크 신호 DQM이 시간 t6 및 t7에 제공될 때, 기록 증폭기제어 회로(16)는 기록 증폭기 W/A-0 및 W/A-1을 비활성화하도록 이에 해당하는 기록 제어 신호 WEN0 및 WEN1을 생성하지 않는다. 따라서, 기록 증폭기는 기록 데이타 D4 및 D5를 기초로한 데이타 버스선 쌍을 구동하지 않는다. 도 4의 실시예에서, 종래의 SDR형 메모리 디바이스와 같이 컬럼 디코더 활성화 신호 CD의 생성이 금지되지 않기 때문에, 컬럼 디코더 CDEC는 컬럼 선택 신호 CL을 생성하여, 컬럼 게이트 CLG가 오픈되고, 메모리 셀 어레이의 데이타 Q4 및 Q5는 두 개의 데이타 버스선 쌍 DB0 및 /DB0와 DB1 및 /DB1에 출력된다.
결과적으로, 충분하게 긴 리셋 주기T는 이후의 컬럼 디코더 활성화 신호 CD가 판독 명령 READ에 응답하여 생성될 때까지 유지된다. 따라서, 최악의 경우 데이타 마스크 신호 DQM이 제공되는 시간 t7에서 컬럼 선택 신호 CL은 판독 명령 READ가 제공되는 시간 t8에서의 컬럼 선택 신호 CL에 의해 오버랩될 수 있어서, 상이한 판독 데이타 Q4, Q5 및 Q0, Q1은 데이타 버스선 쌍으로 동일한 시간에 출력될 수 있다. 전술한 바와 같이, DDR형 메모리 디바이스에서 내부 기록 동작이 클럭 CLK180°의 생성 후에 초기화되기 때문에, 도 3 및 도 4에 도시된 바와 같이 기록 클럭 CLK-W와 다음 판독 클럭 CLK-R사이의 시간 간격C는 짧다. 종래의 SDR형 메모리 디바이스와 같이, 컬럼 선택 신호 CL이, 심지어 데이터 마스크 신호 DQM을 수신하고도, 활성화된다면, 다음의 판독 명령 READ에 따르는 판독 동작이 적절하게 실행될 수 없다. 그러므로, 도 4에서가 아닌, 도 3에서의 동작이 적절하다.
도 5는 기록 동작을 금지하기 위해 데이타 마스크 신호를 사용하는 본 발명의 제2 실시예에 따른 동작에 대한 타이밍도이다. 제2 실시예에서, 데이타 마스크신호 DQM이 클럭의 제1 및 제2 엣지에 동기하여 연속적으로 전송될 때, 기록 증폭기 제어 회로(16)는 기록 증폭기 W/A를 비활성화시키고, 클럭의 제1 및 제2 엣지에 동기하여 수신된 기록 데이타의 기록 동작을 금지시킨다. 또한, 컬럼 디코더 제어 회로(18)는 컬럼 디코더 CDEC를 비활성화시키고, 컬럼 게이트 CLG가 도통되는 것을 방지한다. 또한, 데이타 마스크 신호 DQM이 클럭의 제1 또는 제2 엣지에 동기하여 제공될 때, 기록 증폭기 제어 회로(16)는 두 개의 동일한 기록 증폭기 W/A중 하나만을 비활성화시키고, 그동안 또 다른 기록 증폭기(W/A)를 활성화시킨다. 따라서, 기록 동작은 데이타 마스크 신호 DQM이 제공되지 않는 클럭의 엣지에 동기하여 제공되는 기록 데이타로 실행된다. 컬럼 데이타 제어 회로(18)는 데이타 마스크 신호 DQM과는 상관없이 컬럼 디코더 활성화 신호 CD를 생성하여, 컬럼 게이트들 및 제1 및 제2 데이타 버스선 쌍 DB0 및 DB0와 DB1 및 /DB1 두 쌍 모두를 통해 메모리 셀 어레이에 연결되도록 한다. 결과적으로, 메모리 셀 어레이로부터 판독된 데이타가 다른 데이타 버스선 쌍에 출력되는 동안, 하나의 데이타 버스선 쌍은 기록 증폭기에 의해 구동되고, 데이타는 메모리 셀에 기록된다.
상기 처리는 도 5에서의 타이밍도를 참조하여 설명한다. 도 5의 실시예에서, 기록 명령 WRITE는 t0에서 클럭 CLK0°에 동기하여 제공된다. 도 3의 제1 실시예에서와 같이, 기록 데이타 D0 및 D1이 입력되고, 내부 기록 클럭 CLK-W는 t3에서 클럭 CLK180°에 동기하여 생성된다. 따라서, 제1 및 제2 기록 증폭기 W/A-0 및 W/A-1가 활성화되고, 컬럼 디코더 활성화 신호 CD와 컬럼 선택 신호 CL이 생성되며, 기록 동작이 실행된다.
그 다음, 데이타 마스크 신호 DQM은 내부 클럭 CLK0°및 CLK180°에 동기하여 연속적으로 제공된다. 결과적으로, 제1 실시예와 같이 주기 T4 동안, 두 개의 기록 제어 신호 WEN0 및 WEN1은 기록 증폭기 W/A-0 및 W/A-1이 활성화되지 않도록 생성되지 않는다. 따라서, 컬럼 디코더 활성화 신호 CD나 컬럼 선택 신호 CL중 어느것도 생성되지 않는다. 그러므로 제1 및 제2 데이타 버스선 쌍은 구동되지 않고, 리셋 레벨 VR은 주기 T4 동안 데이타 버스선에서 유지된다.
이에 뒤 이어, 데이타 마스크 신호 DQM이 t9에서 내부 클럭 CLK180°에 동기하여 제공되지 않는 반면, 데이타 마스크 신호 DQM은 t8에서 내부 클럭 CLK0°에 동기하여 제공된다. 즉, 데이타 마스크 신호 DQM은 연속적으로 제공되지 않지만, 단지 클럭 CLK의 제1 이나 제2 엣지에서만 제공된다. 이 경우에, 데이타 D7의 기록은 금지되지 않는 반면에, 데이타 D6만이 금지된다.
특히, 데이타 마스크 신호 DQM이 클럭의 제1 이나 제2 엣지중 어느 하나에만 제공될 때, 연속된 주기에서 판독 명령 READ는 메모리 디바이스의 내역때문에 유지되지 않고, 데이타 마스크 신호 DQM이 제공되지 않는 기록 데이타 D7은 기록된다. 즉, 내부 마스크 신호 MASK0에 응답하여, 기록 증폭기 제어 회로(16)는 제1 기록 제어 신호 WEN0의 생성을 금지하고, 제2 기록 제어 신호 WEN1만을 생성한다. 결과적으로, 제1 기록 증폭기 W/A-0는 활성화되지 않고, 제2 기록 증폭기 W/A-1이 활성화되어, 제2 쌍의 데이타 버스선 DB1 및 /DB1은 기록 데이타 D7을 기초로하여 구동된다. 컬럼 디코더 제어 회로(18)는 컬럼 선택 신호 CL을 생성하기 위해 컬럼 디코더 활성화 신호 CD를 생성한다. 결과적으로, 도 5에서 주기 T6 동안, 판독 데이타Q6는 메모리 셀 어레이에 의해 제1 쌍의 데이타 버스선 DB0 및 /DB0로 출력되고, 기록 데이타 D7은 기록 증폭기 W/A-1에 의해 제2 쌍의 데이타 버스선 DB1 및 /DB1로 출력된다.
제1 데이타 버스선 쌍 DB0 및 /DB0에 해당하는 컬럼 선택 신호 CL이 생성되지 않는다고 가정한다면, 제1 쌍의 데이타 버스선 DB0 및 /DB0는 감지 증폭기 S/A에 의해 구동되지 않고, 서로 근접하게 배치된 제2 쌍의 데이타 버스선 DB1 및 /DB1의 큰 데이타 기록 진폭에 의해 영향을 받을 수 있고, 리셋 레벨로부터 변할 수 있다. 데이타 버스 쌍을 리셋하기 위해 사용된 클램프 트랜지스터 CLP의 클램프 레벨 VR은 큰 전류를 제공할 수 없기 때문에, 전술한 레벨의 변화는 제1 데이타 버스선 DB0 및 /DB0가 리셋 레벨 VR에서 유지되는 한 발생할 것이다. 결과적으로, 다음 주기에서의 판독이나 기록 동작에서, 제1 쌍의 데이타 버스선 DB0 및 /DB0의 일반적인 리셋 레벨은 변화될 수 있고, 이는 역으로 다음의 기록이나 판독 동작에 영향을 미칠 수 있다.
전술한 바와 같이, 버스트 기록 동작 동안, 데이타 마스크 신호 DQM이 클럭의 제1 이나 제2 엣지 중 하나에 제공될 때, 오동작을 방지하기 위해 해당 기록 증폭기가 비활성화되고 컬럼 선택 신호 CL이 데이터 버스선 쌍 둘 모두에 대해 발생되어야 한다.
전술한 바와 같이, 본 발명에 따른 더블 데이타 전송률에 적합한 메모리 디바이스에서, 판독 명령이 버스트 기록 동작 동안 발생될 때, 데이타 버스선 쌍들은 이전의 데이타 마스크 신호 DQM에 따른 리셋 레벨로 유지된다. 그러므로, 연속한판독 동작이 적절하게 실행될 수 있다.
또한, 본 발명에 따른 더블 데이터 전송률에 적합한 메모리 디바이스에서, 제1 및 제2 데이타 버스선 쌍 둘 모두는 버스트 동작 동안 클럭의 제1 또는 제2 엣지에 동기되는 데이타 마스크 신호 DQM에 응답하여 구동된다. 따라서, 연속한 판독이나 기록 동작이 적절하게 실행될 수 있다.
이상 설명한 바와 같이, 본 발명은 혁신적인 기록-인터럽트-판독 동작을 실행하는 더블 데이타 전송률에 적합한 메모리 디바이스를 제공하고, 판독 명령이 버스트 기록의 구동을 인터럽트할 때라도, 적절하게 판독 동작을 실행할 수 있는 더블 데이타 전송률에 적합한 메모리 디바이스를 제공할 수 있다.
Claims (10)
- 기록 명령의 수신시 데이타를 기록하고, 판독 명령의 수신시 데이타를 판독하는 메모리 디바이스에 있어서,클럭의 제1 및 제2 엣지에 동기하여 상기 데이타를 입력 및 출력하는 데이타 입력/출력 회로와,상기 데이타를 저장하는 복수 개의 메모리 셀들을 포함하는 셀 어레이와,컬럼 게이트들을 통해 상기 셀 어레이에 연결된 제1 및 제2 데이타 버스선들과,상기 클럭의 제1 및 제2 엣지에 동기하여 상기 데이타 입력/출력 회로에 제공되는 제1 및 제2 기록 데이타를 입력 및 출력하는 직렬/병렬 변환기와,상기 직렬/병렬 변환기에 의해 출력되는 상기 제1 및 제2 기록 데이타에 따른 상기 제1 및 제2 데이타 버스선들을 구동하는 제1 및 제2 기록 증폭기와,기록 인에이블 상태에서 상기 기록 명령에 의해 지시된 바와 같이 상기 제1 및 제2 기록 증폭기를 활성화하는 것으로서, 데이타 마스크 신호가 제공될 때는 상기 기록 인에이블 상태에도 불구하고 상기 제1 및/또는 제2 기록 증폭기를 비활성화하는 기록 증폭기 제어 회로와,상기 컬럼 게이트를 선택하는 컬럼 디코더의 활성화를 제어하는 것으로서, 클럭의 제1 및 제2 엣지에 동기하여 제공된 상기 데이타 마스크 신호에 응답하여 상기 컬럼 디코더의 활성화를 금지하는 컬러 디코더 제어 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
- 제1항에 있어서,상기 제1 및 제2 데이타 버스선들로 출력되는 제1 및 제2 판독 데이타를 입력하는 제1 및 제2 감지 버퍼들과,상기 제1 및 제2 감지 버퍼들로부터 그 제1 및 제2 판독 데이타를 병렬로 수신하고, 상기 데이타 입력/출력 회로로 그 제1 및 제2 판독 데이타를 직렬로 출력하는 병렬/직렬 변환기와,상기 판독 명령에 따른 판독 인에이블 상태에서 그 제1 및 제2 감지 버퍼들을 활성화하는 감지 버퍼 제어 회로를 더 포함하는 메모리 디바이스.
- 제1항 또는 제2항에 있어서,상기 기록 증폭기 및 상기 컬럼 디코더는 기록 명령에 응답하여, 상기 제2 기록 데이타가 페치되는 상기 클럭의 제2 엣지 후에 활성화되고, 상기 컬럼 디코더는 상기 클럭의 제1 엣지에 동기하여 제공된 판독 명령에 응답하여 활성화되는 것인 메모리 디바이스.
- 제1항 또는 제2항에 있어서,상기 데이타 마스크 신호가 클럭의 제1 및 제2 엣지에 동기하여 연속적으로 제공될 때, 그 컬럼 디코더 제어 회로는 상기 컬럼 게이트의 선택을 금지하도록 상기 컬럼 디코더를 활성화하지 않는 것인 메모리 디바이스.
- 제1항 또는 제2항에 있어서,상기 데이타 마스크 신호가 클럭의 제1 또는 제2 엣지 중 하나에 제공될 때, 상기 컬럼 디코더 제어 회로는 상기 컬럼 디코더를 활성화시키는 것인 메모리 디바이스.
- 제1항 또는 제2항에 있어서,상기 기록 증폭기 제어 회로는, 상기 데이타 마스크 신호가 클럭의 제1 엣지에 제공될 때는 상기 제1 기록 증폭기를 비활성화시키고, 상기 데이타 마스크 신호가 클럭의 제2 엣지에 제공될 때는 상기 제2 기록 증폭기를 비활성화키는 것인 메모리 디바이스.
- 제4항 또는 제5항에 있어서,상기 기록 증폭기 및 컬럼 디코더는 기록 명령에 응답하여 상기 제2 기록 데이타가 페치되는 상기 클럭의 제2 엣지 후에 활성화되고,상기 컬럼 디코더는 상기 클럭의 제1 엣지에 동기하여 제공되는 판독 명령에 응답하여 활성화되는 것인 메모리 디바이스.
- 클럭의 제1 및 제2 엣지에 동기하여 기록 데이타를 입력하고, 판독 데이타를 출력하는 메모리 디바이스에 있어서,컬럼 게이트를 통해 감지 증폭기에 연결된 데이타 버스선과,상기 기록 데이타를 따라 상기 데이타 버스선을 구동하는 기록 증폭기와,기록 모드에서 데이타 마스크 신호에 응답하여 상기 기록 증폭기를 비활성화하는 기록 증폭기 제어 회로와,상기 데이타 마스크 신호에 응답하여, 상기 컬럼 게이트를 선택하는 컬럼 디코더의 활성화를 금지하는 컬럼 디코더 제어 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
- 제8항에 있어서,상기 기록 증폭기는 상기 클럭의 제2 엣지에 응답하여 상기 데이타 버스선을 구동하고, 메모리 회로는 그 클럭의 제1 엣지에 응답하여 상기 판독 데이타를 출력하도록 판독 동작을 초기화하는 것인 메모리 디바이스.
- 제9항에 있어서,상기 메모리 회로는 상기 데이타 마스크 신호를 수신한 후에, 다음 클럭 주기에서 상기 판독 동작을 실행하기 위한 판독 명령을 수신하는 것인 메모리 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28648898A JP3604291B2 (ja) | 1998-10-08 | 1998-10-08 | ダブルレートの入出力回路を有するメモリデバイス |
| JP10-286488 | 1998-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000028575A KR20000028575A (ko) | 2000-05-25 |
| KR100323257B1 true KR100323257B1 (ko) | 2002-02-04 |
Family
ID=17705061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990017965A KR100323257B1 (ko) | 1998-10-08 | 1999-05-19 | 더블 데이타 전송률 입력/출력 회로를 구비하는 메모리 디바이스 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6208582B1 (ko) |
| JP (1) | JP3604291B2 (ko) |
| KR (1) | KR100323257B1 (ko) |
| TW (1) | TW429375B (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100372247B1 (ko) * | 2000-05-22 | 2003-02-17 | 삼성전자주식회사 | 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법 |
| JP4569915B2 (ja) * | 2000-08-11 | 2010-10-27 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2003022674A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 可変設定されるデータ入出力端子とその制御信号端子を有する半導体メモリデバイス |
| JP3542574B2 (ja) * | 2001-08-28 | 2004-07-14 | Ｎｅｃマイクロシステム株式会社 | システムクロック同期化回路 |
| KR100428684B1 (ko) * | 2001-09-24 | 2004-04-30 | 주식회사 하이닉스반도체 | 제어신호의 마스킹을 고려한 반도체 기억장치 |
| DE10159180B4 (de) * | 2001-11-30 | 2011-07-14 | Qimonda AG, 81739 | Speichervorrichtung und Verfahren zum Speichern und zum Auslesen von Datenströmen |
| FR2839830A1 (fr) * | 2002-05-17 | 2003-11-21 | Koninkl Philips Electronics Nv | Memoire pour decodeur turbo |
| KR100486263B1 (ko) * | 2002-09-19 | 2005-05-03 | 삼성전자주식회사 | Ｓｄｒ/ｄｄｒ 겸용 반도체 메모리 장치의 데이터 출력 회로 |
| JP2004185134A (ja) * | 2002-11-29 | 2004-07-02 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| KR100507367B1 (ko) * | 2003-01-24 | 2005-08-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 이용한 직렬 버스 제어 장치 |
| US7177379B1 (en) | 2003-04-29 | 2007-02-13 | Advanced Micro Devices, Inc. | DDR on-the-fly synchronization |
| JP4615896B2 (ja) | 2004-05-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体記憶装置および該半導体記憶装置の制御方法 |
| US7170813B2 (en) * | 2004-12-16 | 2007-01-30 | Infineon Technologies Ag | Memory circuit receivers activated by enable circuit |
| KR100605607B1 (ko) * | 2005-06-30 | 2006-08-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100744042B1 (ko) * | 2005-09-28 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체메모리소자의 내부 어드레스 생성장치 |
| JP4708176B2 (ja) * | 2005-12-08 | 2011-06-22 | エルピーダメモリ株式会社 | 半導体装置 |
| US7397727B2 (en) * | 2005-12-22 | 2008-07-08 | Infineon Technologies Ag | Write burst stop function in low power DDR sDRAM |
| US8274412B1 (en) | 2011-01-10 | 2012-09-25 | Lattice Semiconductor Corporation | Serializer with odd gearing ratio |
| US10622065B2 (en) * | 2018-09-12 | 2020-04-14 | Micron Technology, Inc. | Dedicated commands for memory operations |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319105B2 (ja) * | 1993-12-15 | 2002-08-26 | 富士通株式会社 | 同期型メモリ |
-
1998
- 1998-10-08 JP JP28648898A patent/JP3604291B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-29 TW TW088106956A patent/TW429375B/zh active
- 1999-05-04 US US09/304,518 patent/US6208582B1/en not_active Expired - Lifetime
- 1999-05-19 KR KR1019990017965A patent/KR100323257B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000113671A (ja) | 2000-04-21 |
| US6208582B1 (en) | 2001-03-27 |
| KR20000028575A (ko) | 2000-05-25 |
| JP3604291B2 (ja) | 2004-12-22 |
| TW429375B (en) | 2001-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100323257B1 (ko) | 더블 데이타 전송률 입력/출력 회로를 구비하는 메모리 디바이스 | |
| KR100737199B1 (ko) | 반도체장치 | |
| US6795370B2 (en) | Fast cycle RAM having improved data write operation | |
| KR100719377B1 (ko) | 데이터 패턴을 읽는 반도체 메모리 장치 | |
| US6426915B2 (en) | Fast cycle RAM and data readout method therefor | |
| KR100252043B1 (ko) | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 | |
| JP2003249077A (ja) | 半導体記憶装置及びその制御方法 | |
| JP4043151B2 (ja) | 高速ランダムアクセス可能なメモリデバイス | |
| KR20060030109A (ko) | 이배속 데이터, 다중-비트 기록을 위한 데이터 스트로브동기화 회로 및 방법 | |
| US6185151B1 (en) | Synchronous memory device with programmable write cycle and data write method using the same | |
| CN112041925B (zh) | 用于在读取操作期间控制数据选通信号的系统及方法 | |
| KR19980078156A (ko) | 고속 동작용 싱크로노스 디램 | |
| US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
| JP2000030456A (ja) | メモリデバイス | |
| JP2002074952A (ja) | 同期型半導体記憶装置及びその入力回路の制御方法 | |
| JPH1040678A (ja) | 半導体記憶装置 | |
| JPH07230691A (ja) | 半導体記憶装置 | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| JPH11306758A (ja) | 半導体記憶装置 | |
| JP5568204B2 (ja) | 半導体記憶装置 | |
| US6301189B1 (en) | Apparatus for generating write control signals applicable to double data rate SDRAM | |
| JPH06275066A (ja) | ページモードを有するシングルクロックメモリ | |
| JP2941408B2 (ja) | 半導体記憶装置 | |
| KR100668750B1 (ko) | 반도체 장치의 데이터 입력회로 | |
| KR20030089231A (ko) | 동일뱅크 중복선택 방지 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130111 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140107 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150105 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |