JP2000113671A - ダブルレートの入出力回路を有するメモリデバイス - Google Patents
ダブルレートの入出力回路を有するメモリデバイスInfo
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Abstract
(57)【要約】 （修正有）
【課題】ダブルデータレートのＳＤＲＡＭのライトイン
タラプトリード動作を正常に行う。 【解決手段】クロックの第１及び第２のエッジに同期し
たデータ入出力回路と、セルアレイにコラムゲートを介
し接続した第１及び第２のデータバス線と、当該データ
入出力回路にシリアルに入力する第１及び第２のライト
データを入出力するシリアルパラレル変換回路から出力
する当該ライトデータに従い、当該データバス線を駆動
する第１及び第２のライトアンプとを有し該ダブルデー
タレート対応のメモリデバイスにおいて、ライトアンプ
制御回路は、ライトコマンドによる書込み時ライトアン
プを活性化し、書き込み状態でもデータマスク信号に応
答して第１及び・または第２のライトアンプを非活性化
する。コラムデコーダ制御回路は、コラムデコーダの活
性化を制御し、第１及び第２のエッジに同期供給するデ
ータマスク信号に応答し、コラムデコーダの活性化を行
わない。
タラプトリード動作を正常に行う。 【解決手段】クロックの第１及び第２のエッジに同期し
たデータ入出力回路と、セルアレイにコラムゲートを介
し接続した第１及び第２のデータバス線と、当該データ
入出力回路にシリアルに入力する第１及び第２のライト
データを入出力するシリアルパラレル変換回路から出力
する当該ライトデータに従い、当該データバス線を駆動
する第１及び第２のライトアンプとを有し該ダブルデー
タレート対応のメモリデバイスにおいて、ライトアンプ
制御回路は、ライトコマンドによる書込み時ライトアン
プを活性化し、書き込み状態でもデータマスク信号に応
答して第１及び・または第２のライトアンプを非活性化
する。コラムデコーダ制御回路は、コラムデコーダの活
性化を制御し、第１及び第２のエッジに同期供給するデ
ータマスク信号に応答し、コラムデコーダの活性化を行
わない。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックの立ち上
がりエッジと立ち下がりエッジに同期してデータの入出
力を行うダブルデータレート対応のメモリデバイスに関
し、特に、新規なライト・インタラプト・リード動作や
データマスク動作を行うメモリデバイスに関する。
がりエッジと立ち下がりエッジに同期してデータの入出
力を行うダブルデータレート対応のメモリデバイスに関
し、特に、新規なライト・インタラプト・リード動作や
データマスク動作を行うメモリデバイスに関する。
【０００２】
【従来の技術】クロックに同期してデータの入出力を行
う同期型ＤＲＡＭ（ＳＤＲＡＭ）は、高速動作を可能に
するＤＲＡＭとして注目されている。かかるＳＤＲＡＭ
は、クロックの立ち上がりエッジに同期して、コントロ
ール信号の組み合わせからなるコマンドとアドレス信号
を入力すると共に、クロックの立ち上がりエッジに同期
して、データの入力と出力を行う。
う同期型ＤＲＡＭ（ＳＤＲＡＭ）は、高速動作を可能に
するＤＲＡＭとして注目されている。かかるＳＤＲＡＭ
は、クロックの立ち上がりエッジに同期して、コントロ
ール信号の組み合わせからなるコマンドとアドレス信号
を入力すると共に、クロックの立ち上がりエッジに同期
して、データの入力と出力を行う。
【０００３】一方、ＳＤＲＡＭは、ワード線を駆動した
状態で、リードコマンドやライトコマンドに応答して、
複数のデータの読み出しまたは書き込みを連続して行う
バーストモードを有する。かかるバーストモードでは、
１回のワード線駆動とセンスアンプの活性化及びリセッ
ト動作に対して、複数のデータの読み出しまたは書き込
みができるので、ビットあたりのアクセスタイムを短縮
することができる。
状態で、リードコマンドやライトコマンドに応答して、
複数のデータの読み出しまたは書き込みを連続して行う
バーストモードを有する。かかるバーストモードでは、
１回のワード線駆動とセンスアンプの活性化及びリセッ
ト動作に対して、複数のデータの読み出しまたは書き込
みができるので、ビットあたりのアクセスタイムを短縮
することができる。
【０００４】更に、バーストライトにおいて、任意のタ
イミングのライトデータについての書き込みを禁止する
ことができるデータマスク動作が提供される。例えば、
４ビットのバーストライト時において、３番目のライト
データの入力に同期してデータマスク信号を供給するこ
とで、３番目のライトデータの書き込み動作が禁止され
る。
イミングのライトデータについての書き込みを禁止する
ことができるデータマスク動作が提供される。例えば、
４ビットのバーストライト時において、３番目のライト
データの入力に同期してデータマスク信号を供給するこ
とで、３番目のライトデータの書き込み動作が禁止され
る。
【０００５】また、バーストライト中にリードコマンド
を供給して、強制的にバーストライト動作を終了させて
リード動作を割り込ませるライト・インタラプト・リー
ド動作が提供される。このライト・インタラプト・リー
ドを行う為には、リードコマンドを供給する前にデータ
マスク信号を供給することがＳＤＲＡＭの仕様上要求さ
れる。
を供給して、強制的にバーストライト動作を終了させて
リード動作を割り込ませるライト・インタラプト・リー
ド動作が提供される。このライト・インタラプト・リー
ドを行う為には、リードコマンドを供給する前にデータ
マスク信号を供給することがＳＤＲＡＭの仕様上要求さ
れる。
【０００６】図６は、従来のＳＤＲ（シングル・データ
・レート）型のＳＤＲＡＭのコラム系回路を示す図であ
る。メモリセルアレイＭＣＡには、ワード線ＷＬとビッ
ト線対ＢＬ、／ＢＬとの交差位置に配置された１トラン
ジスタ及び１キャパシタからなるメモリセルＭＣが複数
設けられる。ビット線対ＢＬ，／ＢＬにはセンスアンプ
Ｓ／Ａが接続され、コラムゲートＣＬＧを介して、デー
タバス線対ＤＢ，／ＤＢに接続される。コラムゲートＣ
ＬＧは、コラムデコーダＣＤＥＣからのコラム選択信号
ＣＬにより導通または非導通が制御される。
・レート）型のＳＤＲＡＭのコラム系回路を示す図であ
る。メモリセルアレイＭＣＡには、ワード線ＷＬとビッ
ト線対ＢＬ、／ＢＬとの交差位置に配置された１トラン
ジスタ及び１キャパシタからなるメモリセルＭＣが複数
設けられる。ビット線対ＢＬ，／ＢＬにはセンスアンプ
Ｓ／Ａが接続され、コラムゲートＣＬＧを介して、デー
タバス線対ＤＢ，／ＤＢに接続される。コラムゲートＣ
ＬＧは、コラムデコーダＣＤＥＣからのコラム選択信号
ＣＬにより導通または非導通が制御される。
【０００７】データ入出力端子ＤＱは、データ出力バッ
ファ１０とデータ入力バッファ１２に接続され、読み出
し時に活性化するセンスバッファＳ／Ｂによって出力さ
れるリードデータＤＯＵＴがデータ出力バッファ１０に
供給され、書き込み時に活性化するライトアンプＷ／Ａ
に、データ入力バッファ１２によって入力されるライト
データＤＩＮが供給される。リードコマンドまたはライ
トコマンドに応答して生成されるリード・ライト用クロ
ックＣＬＫ−ＲＷに応答して、コラムデコーダ制御回路
１８は、一定期間コラムデコーダＣＤＥＣを活性化する
コラムデコーダ活性化信号ＣＤを生成する。そして、コ
ラムデコーダＣＤＥＣは、その一定期間の間、コラム選
択信号ＣＬによりコラムゲートＣＬＧを導通する。ま
た、その期間の間は、データバス線対間を短絡するショ
ートトランジスタＳＴは、非導通に制御される。
ファ１０とデータ入力バッファ１２に接続され、読み出
し時に活性化するセンスバッファＳ／Ｂによって出力さ
れるリードデータＤＯＵＴがデータ出力バッファ１０に
供給され、書き込み時に活性化するライトアンプＷ／Ａ
に、データ入力バッファ１２によって入力されるライト
データＤＩＮが供給される。リードコマンドまたはライ
トコマンドに応答して生成されるリード・ライト用クロ
ックＣＬＫ−ＲＷに応答して、コラムデコーダ制御回路
１８は、一定期間コラムデコーダＣＤＥＣを活性化する
コラムデコーダ活性化信号ＣＤを生成する。そして、コ
ラムデコーダＣＤＥＣは、その一定期間の間、コラム選
択信号ＣＬによりコラムゲートＣＬＧを導通する。ま
た、その期間の間は、データバス線対間を短絡するショ
ートトランジスタＳＴは、非導通に制御される。
【０００８】リードコマンドに応じて生成されるリード
イネーブル信号ＲＥに応答して、センスバッファ制御回
路１４は、上記の一定期間の間、センスバッファＳ／Ｂ
を活性化するリード制御信号ＲＥＮを生成する。また、
ライトコマンドに応じて生成されるライトイネーブル信
号ＷＥに応答して、ライトアンプ制御回路１６は、上記
の一定期間の間、ライトアンプＷ／Ａを活性化するライ
ト制御信号ＷＥＮを生成する。
イネーブル信号ＲＥに応答して、センスバッファ制御回
路１４は、上記の一定期間の間、センスバッファＳ／Ｂ
を活性化するリード制御信号ＲＥＮを生成する。また、
ライトコマンドに応じて生成されるライトイネーブル信
号ＷＥに応答して、ライトアンプ制御回路１６は、上記
の一定期間の間、ライトアンプＷ／Ａを活性化するライ
ト制御信号ＷＥＮを生成する。
【０００９】図７は、図６のＳＤＲ型のメモリデバイス
におけるライト・インタラプト・リード動作を示すタイ
ミングチャート図である。図７の例では、バーストレン
グスが４の場合であり、時刻ｔ０のクロックの立ち上が
りエッジに同期してライトコマンドＷＲＩＴＥが供給さ
れ、時刻ｔ０，ｔ１のクロックの立ち上がりエッジに同
期して入力されたライトデータＤ０，Ｄ１の書き込みが
行われ、時刻ｔ２のクロックの立ち上がりエッジに同期
してデータマスク信号ＤＱＭが供給され、時刻ｔ３のク
ロックの立ち上がりエッジに同期してリードコマンドＲ
ＥＡＤが供給されて、読み出し動作の割り込みが行われ
る。
におけるライト・インタラプト・リード動作を示すタイ
ミングチャート図である。図７の例では、バーストレン
グスが４の場合であり、時刻ｔ０のクロックの立ち上が
りエッジに同期してライトコマンドＷＲＩＴＥが供給さ
れ、時刻ｔ０，ｔ１のクロックの立ち上がりエッジに同
期して入力されたライトデータＤ０，Ｄ１の書き込みが
行われ、時刻ｔ２のクロックの立ち上がりエッジに同期
してデータマスク信号ＤＱＭが供給され、時刻ｔ３のク
ロックの立ち上がりエッジに同期してリードコマンドＲ
ＥＡＤが供給されて、読み出し動作の割り込みが行われ
る。
【００１０】時刻ｔ０以降のクロックの立ち上がりエッ
ジに同期して、データ入出力端子ＤＱからライトデータ
Ｄ０，Ｄ１，Ｄ２，Ｄ３が入力され、それらがデータ入
力バッファ１２に取り込まれ、入力データＤＩＮとして
ライトアンプＷ／Ａに入力される。そして、ライトコマ
ンドＷＲＩＴＥに応答して、内部の読み出し・書き込み
用クロックＣＬＫ−ＲＷが発生し、読み出し・書き込み
用クロックＣＬＫ−ＲＷに応答して、コラムデコーダ制
御回路１８が、コラムデコーダ活性化信号ＣＤを生成す
る。このコラムデコーダ活性化信号ＣＤに応答して、コ
ラムデコーダＣＤＥＣがコラム選択信号ＣＬを生成し、
ライトアンプ制御回路１６がライト制御信号ＷＥＮを生
成する。ライト制御信号ＷＥＮに応答して、ライトアン
プＷ／Ａが、ライトデータに従ってデータバス線対Ｄ
Ｂ，／ＤＢを駆動し、コラムゲートを介してメモリセル
ＭＣに書き込みを行う。
ジに同期して、データ入出力端子ＤＱからライトデータ
Ｄ０，Ｄ１，Ｄ２，Ｄ３が入力され、それらがデータ入
力バッファ１２に取り込まれ、入力データＤＩＮとして
ライトアンプＷ／Ａに入力される。そして、ライトコマ
ンドＷＲＩＴＥに応答して、内部の読み出し・書き込み
用クロックＣＬＫ−ＲＷが発生し、読み出し・書き込み
用クロックＣＬＫ−ＲＷに応答して、コラムデコーダ制
御回路１８が、コラムデコーダ活性化信号ＣＤを生成す
る。このコラムデコーダ活性化信号ＣＤに応答して、コ
ラムデコーダＣＤＥＣがコラム選択信号ＣＬを生成し、
ライトアンプ制御回路１６がライト制御信号ＷＥＮを生
成する。ライト制御信号ＷＥＮに応答して、ライトアン
プＷ／Ａが、ライトデータに従ってデータバス線対Ｄ
Ｂ，／ＤＢを駆動し、コラムゲートを介してメモリセル
ＭＣに書き込みを行う。
【００１１】読み出し・書き込み用クロックＣＬＫ−Ｒ
Ｗは、クロックＣＬＫの立ち上がりエッジに同期して内
部で生成される。そして、図７の例では、時刻ｔ０とｔ
１に入力されたライトデータＤ０，Ｄ１が、データバス
線対ＤＢ，／ＤＢを介してそれぞれメモリセルに書き込
まれる。
Ｗは、クロックＣＬＫの立ち上がりエッジに同期して内
部で生成される。そして、図７の例では、時刻ｔ０とｔ
１に入力されたライトデータＤ０，Ｄ１が、データバス
線対ＤＢ，／ＤＢを介してそれぞれメモリセルに書き込
まれる。
【００１２】時刻ｔ３でリードコマンドが割り込まれる
前に、時刻ｔ２でデータマスク信号ＤＱＭが供給され
る。このデータマスク信号ＤＱＭに応答して内部マスク
信号ＭＡＳＫが生成される。ライトアンプ制御回路１６
は、内部マスク信号ＭＡＳＫに応答して、ライトイネー
ブルＷＥが書き込み状態であっても、ライト制御信号Ｗ
ＥＮを生成せず、ライトアンプＷ／Ａを非活性化して、
データＤ２の書き込みを禁止する。更に、時刻ｔ３でリ
ードコマンドＲＥＡＤが供給されると、ライトイネーブ
ル信号ＷＥが非書き込み状態になり、ライトアンプ制御
回路１６は、ライト制御信号ＷＥＮを生成せずに、ライ
トアンプＷ／Ａを非活性化して、データＤ３の書き込み
を禁止する。それと同時に、リードイネーブル信号ＲＥ
の読み出し状態に応答して、センスバッファ制御回路１
４がリード制御信号ＲＥＮを生成し、センスバッファＳ
／Ｂにデータバス線対ＤＢ，／ＤＢ上に出力されたリー
ドデータＱ０を増幅させる。そして、次のクロックの立
ち上がりエッジｔ４に同期して、リードデータＱ０がデ
ータ出力バッファ１０に供給され、次のクロックｔ５に
同期してデータ入出力端子ＤＱからリードデータＱ０が
出力される。
前に、時刻ｔ２でデータマスク信号ＤＱＭが供給され
る。このデータマスク信号ＤＱＭに応答して内部マスク
信号ＭＡＳＫが生成される。ライトアンプ制御回路１６
は、内部マスク信号ＭＡＳＫに応答して、ライトイネー
ブルＷＥが書き込み状態であっても、ライト制御信号Ｗ
ＥＮを生成せず、ライトアンプＷ／Ａを非活性化して、
データＤ２の書き込みを禁止する。更に、時刻ｔ３でリ
ードコマンドＲＥＡＤが供給されると、ライトイネーブ
ル信号ＷＥが非書き込み状態になり、ライトアンプ制御
回路１６は、ライト制御信号ＷＥＮを生成せずに、ライ
トアンプＷ／Ａを非活性化して、データＤ３の書き込み
を禁止する。それと同時に、リードイネーブル信号ＲＥ
の読み出し状態に応答して、センスバッファ制御回路１
４がリード制御信号ＲＥＮを生成し、センスバッファＳ
／Ｂにデータバス線対ＤＢ，／ＤＢ上に出力されたリー
ドデータＱ０を増幅させる。そして、次のクロックの立
ち上がりエッジｔ４に同期して、リードデータＱ０がデ
ータ出力バッファ１０に供給され、次のクロックｔ５に
同期してデータ入出力端子ＤＱからリードデータＱ０が
出力される。
【００１３】時刻ｔ２の時のデータマスク信号ＤＱＭに
応答して、ライトアンプ制御回路１６がライトアンプＷ
／Ａを非活性化するだけで、データＤ２の書き込みを禁
止することができる。従って、コラムデコーダ制御回路
１８は、読み出し・書き込み用クロックＣＬＫ−ＲＷに
応答して、コラムデコーダ活性化信号ＣＤを出力し、コ
ラム選択信号ＣＬを発生させる。その結果、コラムゲー
トＣＬＧが開かれ、データバス線対ＤＢ，／ＤＢは、セ
ンスアンプＳ／Ａにより駆動され、リードデータＱ２が
出力される。但し、このリードデータＱ２は、ワード線
ＷＬの駆動に伴うメモリセルのデータであり、センスバ
ッファＳ／Ｂの非活性化により外部には出力されない。
応答して、ライトアンプ制御回路１６がライトアンプＷ
／Ａを非活性化するだけで、データＤ２の書き込みを禁
止することができる。従って、コラムデコーダ制御回路
１８は、読み出し・書き込み用クロックＣＬＫ−ＲＷに
応答して、コラムデコーダ活性化信号ＣＤを出力し、コ
ラム選択信号ＣＬを発生させる。その結果、コラムゲー
トＣＬＧが開かれ、データバス線対ＤＢ，／ＤＢは、セ
ンスアンプＳ／Ａにより駆動され、リードデータＱ２が
出力される。但し、このリードデータＱ２は、ワード線
ＷＬの駆動に伴うメモリセルのデータであり、センスバ
ッファＳ／Ｂの非活性化により外部には出力されない。
【００１４】以上の通り、従来のＳＤＲＡＭでは、バー
ストライト動作中に強制的に読み出し動作を割り込ませ
る場合は、データマスク信号ＤＱＭの供給を行ってから
リードコマンドＲＥＡＤを供給する。それにより、リー
ドコマンドが供給される前のクロック周期において、デ
ータバス線対ＤＢ，／ＤＢがライトアンプＷ／Ａにより
書き込み用の大きな振幅で駆動されることがなく、次の
リードコマンドに応答してリードデータがデータバス線
対ＤＢ，／ＤＢに出力されるまでの期間ΔＴで十分にデ
ータバス線対ＤＢ，／ＤＢをリセットすることができ
る。
ストライト動作中に強制的に読み出し動作を割り込ませ
る場合は、データマスク信号ＤＱＭの供給を行ってから
リードコマンドＲＥＡＤを供給する。それにより、リー
ドコマンドが供給される前のクロック周期において、デ
ータバス線対ＤＢ，／ＤＢがライトアンプＷ／Ａにより
書き込み用の大きな振幅で駆動されることがなく、次の
リードコマンドに応答してリードデータがデータバス線
対ＤＢ，／ＤＢに出力されるまでの期間ΔＴで十分にデ
ータバス線対ＤＢ，／ＤＢをリセットすることができ
る。
【００１５】
【発明が解決しようとする課題】ところで、従来のＳＤ
ＲＡＭは、クロックの立ち上がりエッジにのみ同期して
データの入出力を行うＳＤＲ（シングル・データ・レー
ト）型であるが、それよりもより高速動作を可能にする
ＤＤＲ（ダブル・データ・レート）型のメモリデバイス
が提案されている。このＤＤＲ型のメモリデバイスで
は、クロックの立ち上がりエッジと立ち下がりエッジに
同期して、データの入出力が行われる。従って、メモリ
コントローラは、メモリデバイスに対して２倍のデータ
レートでデータを供給し、データを受信する。
ＲＡＭは、クロックの立ち上がりエッジにのみ同期して
データの入出力を行うＳＤＲ（シングル・データ・レー
ト）型であるが、それよりもより高速動作を可能にする
ＤＤＲ（ダブル・データ・レート）型のメモリデバイス
が提案されている。このＤＤＲ型のメモリデバイスで
は、クロックの立ち上がりエッジと立ち下がりエッジに
同期して、データの入出力が行われる。従って、メモリ
コントローラは、メモリデバイスに対して２倍のデータ
レートでデータを供給し、データを受信する。
【００１６】しかしながら、ＤＤＲ対応のメモリデバイ
スにおいて、ライト・インタラプト・リード動作をどの
ようにすべきかについては、未だ提案されていない。し
かも、ＤＤＲ対応のメモリデバイスは、ＳＤＲ対応のメ
モリデバイスとは回路構成が異なるので、従来のＳＤＲ
ＡＭでのライト・インタラプト・リード動作をそのまま
適用することは困難である。
スにおいて、ライト・インタラプト・リード動作をどの
ようにすべきかについては、未だ提案されていない。し
かも、ＤＤＲ対応のメモリデバイスは、ＳＤＲ対応のメ
モリデバイスとは回路構成が異なるので、従来のＳＤＲ
ＡＭでのライト・インタラプト・リード動作をそのまま
適用することは困難である。
【００１７】そこで、本発明の目的は、新規なライト・
インタラプト・リード動作を有するダブル・データ・レ
ート対応のメモリデバイスを提供することにある。
インタラプト・リード動作を有するダブル・データ・レ
ート対応のメモリデバイスを提供することにある。
【００１８】更に、本発明の目的は、バーストライト中
にリードコマンドが割り込まれても正常にリード動作を
行うことができるダブル・データ・レート対応のメモリ
デバイスを提供することにある。
にリードコマンドが割り込まれても正常にリード動作を
行うことができるダブル・データ・レート対応のメモリ
デバイスを提供することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、ライトコマンドに応答してデータの書き
込みを行い、リードコマンドに応答してデータの読み出
しを行うメモリデバイスにおいて、クロックの第１及び
第２のエッジに同期して、前記データの入力及び出力を
行うデータ入出力回路と、前記データを記憶する複数の
メモリセルを有するセルアレイと、前記セルアレイにコ
ラムゲートを介して接続される第１及び第２のデータバ
ス線と、前記クロックの第１及び第２のエッジに同期し
て前記データ入出力回路にシリアルに入力された第１及
び第２のライトデータを入力し、出力するシリアル・パ
ラレル変換回路と、前記シリアル・パラレル変換回路か
ら出力される前記第１及び第２のライトデータに従っ
て、前記第１及び第２のデータバス線をそれぞれ駆動す
る第１及び第２のライトアンプと、前記ライトコマンド
による書き込み状態の時に前記第１及び第２のライトア
ンプを活性化し、前記書き込み状態であってもデータマ
スク信号に応答して前記第１及び・または第２のライト
アンプを非活性化するライトアンプ制御回路と、前記コ
ラムゲートを選択するコラムデコーダの活性化を制御
し、前記第１及び第２のエッジに同期して供給される前
記データマスク信号に応答して、前記コラムデコーダの
活性化を行わないコラムデコーダ制御回路とを有するこ
とを特徴とする。
に、本発明は、ライトコマンドに応答してデータの書き
込みを行い、リードコマンドに応答してデータの読み出
しを行うメモリデバイスにおいて、クロックの第１及び
第２のエッジに同期して、前記データの入力及び出力を
行うデータ入出力回路と、前記データを記憶する複数の
メモリセルを有するセルアレイと、前記セルアレイにコ
ラムゲートを介して接続される第１及び第２のデータバ
ス線と、前記クロックの第１及び第２のエッジに同期し
て前記データ入出力回路にシリアルに入力された第１及
び第２のライトデータを入力し、出力するシリアル・パ
ラレル変換回路と、前記シリアル・パラレル変換回路か
ら出力される前記第１及び第２のライトデータに従っ
て、前記第１及び第２のデータバス線をそれぞれ駆動す
る第１及び第２のライトアンプと、前記ライトコマンド
による書き込み状態の時に前記第１及び第２のライトア
ンプを活性化し、前記書き込み状態であってもデータマ
スク信号に応答して前記第１及び・または第２のライト
アンプを非活性化するライトアンプ制御回路と、前記コ
ラムゲートを選択するコラムデコーダの活性化を制御
し、前記第１及び第２のエッジに同期して供給される前
記データマスク信号に応答して、前記コラムデコーダの
活性化を行わないコラムデコーダ制御回路とを有するこ
とを特徴とする。
【００２０】上記の発明によれば、ダブル・データ・レ
ート対応のメモリデバイスにおいて、ライト・インタラ
プト・リード動作を正常に行うことができる。特に、ラ
イトコマンドに応答して、第１及び第２のライトデータ
を取り込んだ後に内部のライト動作を開始しても、デー
タマスク信号に応答してライトアンプの非活性化とコラ
ムデコーダの非活性化により、後続するリード動作を正
常に行うことができる。
ート対応のメモリデバイスにおいて、ライト・インタラ
プト・リード動作を正常に行うことができる。特に、ラ
イトコマンドに応答して、第１及び第２のライトデータ
を取り込んだ後に内部のライト動作を開始しても、デー
タマスク信号に応答してライトアンプの非活性化とコラ
ムデコーダの非活性化により、後続するリード動作を正
常に行うことができる。
【００２１】更に、上記の発明において、前記コラムデ
コーダ制御回路は、前記データマスク信号が前記第１及
び第２のエッジに同期して連続して供給される時に、前
記コラムデコーダの活性化を行わないで、前記コラムゲ
ートの選択を禁止することを特徴とする。
コーダ制御回路は、前記データマスク信号が前記第１及
び第２のエッジに同期して連続して供給される時に、前
記コラムデコーダの活性化を行わないで、前記コラムゲ
ートの選択を禁止することを特徴とする。
【００２２】更に、上記の発明において、前記コラムデ
コーダ制御回路は、前記データマスク信号が前記第１ま
たは第２のエッジのいずれか一方に同期して供給される
時は、前記コラムデコーダの活性化を行うことを特徴と
する。
コーダ制御回路は、前記データマスク信号が前記第１ま
たは第２のエッジのいずれか一方に同期して供給される
時は、前記コラムデコーダの活性化を行うことを特徴と
する。
【００２３】上記の発明によれば、データマスク信号が
第１及び第２のエッジに同期して連続して供給される場
合は、コラムデコーダを非活性化して、後続するリード
コマンドの動作を保証し、データマスク信号が第１また
は第２のエッジのいずれか一方にのみ同期して供給され
る場合は、コラムデコーダは活性化され、データマスク
信号に対応するライトアンプが非活性化されるだけにな
る。
第１及び第２のエッジに同期して連続して供給される場
合は、コラムデコーダを非活性化して、後続するリード
コマンドの動作を保証し、データマスク信号が第１また
は第２のエッジのいずれか一方にのみ同期して供給され
る場合は、コラムデコーダは活性化され、データマスク
信号に対応するライトアンプが非活性化されるだけにな
る。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。しかしながら、本発明の技
術的範囲がその実施の形態に限定されるものではない。
て図面を参照して説明する。しかしながら、本発明の技
術的範囲がその実施の形態に限定されるものではない。
【００２５】図１は、メモリデバイスの全体の構成図で
ある。図１の例では、２つのメモリバンクＢＮＫ０，Ｂ
ＮＫ１それぞれが、複数のメモリブロックＢＬＫを有す
る。各メモリブロックＢＬＫには、メモリセルアレイＭ
ＣＡとローデコーダ、コラムデコーダ、センスアンプ等
が含まれる。そして、各メモリバンクＢＮＫ０，ＢＮＫ
１内には、１つの入出力端子ＤＱに対して、２系統のデ
ータバス線対ＤＢ，／ＤＢと、２系統のライトアンプＷ
／Ａ、センスバッファＳ／Ｂとが設けられる。そして、
従来例と同様にコラムデコーダ制御回路１８とライトア
ンプ制御回路１６とが含まれる。
ある。図１の例では、２つのメモリバンクＢＮＫ０，Ｂ
ＮＫ１それぞれが、複数のメモリブロックＢＬＫを有す
る。各メモリブロックＢＬＫには、メモリセルアレイＭ
ＣＡとローデコーダ、コラムデコーダ、センスアンプ等
が含まれる。そして、各メモリバンクＢＮＫ０，ＢＮＫ
１内には、１つの入出力端子ＤＱに対して、２系統のデ
ータバス線対ＤＢ，／ＤＢと、２系統のライトアンプＷ
／Ａ、センスバッファＳ／Ｂとが設けられる。そして、
従来例と同様にコラムデコーダ制御回路１８とライトア
ンプ制御回路１６とが含まれる。
【００２６】クロックバッファ３０は、外部のメモリコ
ントローラ等から供給されるクロックＣＬＫとクロック
イネーブル信号ＣＫＥとを入力する。そして、クロック
ＣＬＫの立ち上がりエッジ（位相０゜）のクロックＣＬ
Ｋ０゜とクロックＣＬＫの立ち下がりエッジ（位相１８
０゜）のクロックＣＬＫ１８０゜とが内部の各ブロック
に供給される。
ントローラ等から供給されるクロックＣＬＫとクロック
イネーブル信号ＣＫＥとを入力する。そして、クロック
ＣＬＫの立ち上がりエッジ（位相０゜）のクロックＣＬ
Ｋ０゜とクロックＣＬＫの立ち下がりエッジ（位相１８
０゜）のクロックＣＬＫ１８０゜とが内部の各ブロック
に供給される。
【００２７】コマンドデコーダ３２は、クロックＣＬＫ
０゜に同期して、コマンドを生成するコントロール信号
／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを入力し、それら
のコントロール信号をデコードして、内部状態を検出す
る。モードレジスタ３８には、バースト長やライトレイ
テンシ、コラムレイテンシ等のパラメータが登録され
る。また、制御信号ラッチ回路３６は、コマンドデコー
ダ３２によりデコードされて検出された内部状態に応じ
て、ライトイネーブル信号ＷＥ，リードイネーブル信号
ＲＥ、書き込み用クロックＣＬＫ−Ｗ、読み出し用クロ
ックＣＬＫ−Ｒ等を、所定のタイミングで生成し、メモ
リバンクに供給する。
０゜に同期して、コマンドを生成するコントロール信号
／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを入力し、それら
のコントロール信号をデコードして、内部状態を検出す
る。モードレジスタ３８には、バースト長やライトレイ
テンシ、コラムレイテンシ等のパラメータが登録され
る。また、制御信号ラッチ回路３６は、コマンドデコー
ダ３２によりデコードされて検出された内部状態に応じ
て、ライトイネーブル信号ＷＥ，リードイネーブル信号
ＲＥ、書き込み用クロックＣＬＫ−Ｗ、読み出し用クロ
ックＣＬＫ−Ｒ等を、所定のタイミングで生成し、メモ
リバンクに供給する。
【００２８】アドレスバッファ／レジスタ及びバンクセ
レクト３４は、クロックＣＬＫ０゜に同期して、アドレ
ス信号Ａ０〜Ａｎを入力し、ローアドレスとコラムアド
レスをメモリバンクに供給する。尚、図１の例では、ア
ドレス信号Ａｎは、メモリバンク選択信号に利用され
る。コラムアドレスカウンタ４０は、バーストモード時
において、コマンドと共に供給されるコラムアドレスに
従って、コラムアドレスをインクリメントし、インクリ
メントしたコラムアドレスをメモリバンクに供給する。
レクト３４は、クロックＣＬＫ０゜に同期して、アドレ
ス信号Ａ０〜Ａｎを入力し、ローアドレスとコラムアド
レスをメモリバンクに供給する。尚、図１の例では、ア
ドレス信号Ａｎは、メモリバンク選択信号に利用され
る。コラムアドレスカウンタ４０は、バーストモード時
において、コマンドと共に供給されるコラムアドレスに
従って、コラムアドレスをインクリメントし、インクリ
メントしたコラムアドレスをメモリバンクに供給する。
【００２９】Ｉ／Ｏデータバッファ／レジスタ１０，１
２，２０は、従来例で説明した、データ出力バッファ１
０，データ入力バッファ１２，データマスク信号ＤＱＭ
の入力バッファ２０等を含む。図１のメモリデバイス
は、ダブル・データ・レート（ＤＤＲ）対応であるの
で、データ入出力バッファ１０，１２，及びデータマス
クの入力バッファ２０は、クロックＣＬＫ０゜、ＣＬＫ
１８０゜に同期して、入出力データＤＱと、データマス
ク信号ＤＱＭとを入力し、出力する。
２，２０は、従来例で説明した、データ出力バッファ１
０，データ入力バッファ１２，データマスク信号ＤＱＭ
の入力バッファ２０等を含む。図１のメモリデバイス
は、ダブル・データ・レート（ＤＤＲ）対応であるの
で、データ入出力バッファ１０，１２，及びデータマス
クの入力バッファ２０は、クロックＣＬＫ０゜、ＣＬＫ
１８０゜に同期して、入出力データＤＱと、データマス
ク信号ＤＱＭとを入力し、出力する。
【００３０】図１のＤＤＲ対応のメモリデバイスは、ダ
ブルレートで入力されるデータを内部にパラレルに供給
するシリアル・パラレル変換回路４２を有する。また、
ダブルレートで出力されるデータをデータ出力バッファ
１０に供給するパラレル・シリアル変換回路４２を有す
る。そして、これらの変換回路４２とライトアンプ、セ
ンスアンプとは、２系統のライトデータ信号線ＤＩＮ
０，１とリードデータ信号線ＤＯＵＴ０，１で接続され
る。従って、データ入出力端子ＤＱが１６ビットで構成
される場合は、それぞれ２系統のライトデータ信号線Ｄ
ＩＮ０，１とリードデータ信号線ＤＯＵＴ０，１とデー
タバス線対とＤＢ，／ＤＢとライトアンプＷ／Ａ、セン
スバッファＳ／Ｂ等が設けられ、合計で３２系統の回路
構成になる。
ブルレートで入力されるデータを内部にパラレルに供給
するシリアル・パラレル変換回路４２を有する。また、
ダブルレートで出力されるデータをデータ出力バッファ
１０に供給するパラレル・シリアル変換回路４２を有す
る。そして、これらの変換回路４２とライトアンプ、セ
ンスアンプとは、２系統のライトデータ信号線ＤＩＮ
０，１とリードデータ信号線ＤＯＵＴ０，１で接続され
る。従って、データ入出力端子ＤＱが１６ビットで構成
される場合は、それぞれ２系統のライトデータ信号線Ｄ
ＩＮ０，１とリードデータ信号線ＤＯＵＴ０，１とデー
タバス線対とＤＢ，／ＤＢとライトアンプＷ／Ａ、セン
スバッファＳ／Ｂ等が設けられ、合計で３２系統の回路
構成になる。
【００３１】図２は、本発明の実施の形態例のＤＤＲ型
のメモリデバイスの詳細回路図である。データ入力バッ
ファ１２は、内部のクロックＣＬＫ０゜、ＣＬＫ１８０
゜に同期して、データ入出力端子ＤＱの２つのライトデ
ータをシリアルに取り込み、パラレル・シリアル変換回
路４２Ｗは、書き込み動作の開始を制御する書き込み用
クロックＣＬＫ−Ｗに応答して、ライトデータ線ＤＩＮ
０，ＤＩＮ１に２つのライトデータをパラレルに出力す
る。第１のライトデータ線ＤＩＮ０に従って、第１のラ
イトアンプＷ／Ａ−０は、第１のデータバス線対ＤＢ
０，／ＤＢ０を駆動する。また、第２のライトデータ線
ＤＩＮ１に従って、第２のライトアンプＷ／Ａ−１は、
第２のデータバス線対ＤＢ１，／ＤＢ１を駆動する。第
１及び第２のライトアンプＷ／Ａ−０，１は、ライトア
ンプ制御回路１６が生成する第１及び第２のライト制御
信号ＷＥＮ０，ＷＥＮ１に応答して、活性化される。
のメモリデバイスの詳細回路図である。データ入力バッ
ファ１２は、内部のクロックＣＬＫ０゜、ＣＬＫ１８０
゜に同期して、データ入出力端子ＤＱの２つのライトデ
ータをシリアルに取り込み、パラレル・シリアル変換回
路４２Ｗは、書き込み動作の開始を制御する書き込み用
クロックＣＬＫ−Ｗに応答して、ライトデータ線ＤＩＮ
０，ＤＩＮ１に２つのライトデータをパラレルに出力す
る。第１のライトデータ線ＤＩＮ０に従って、第１のラ
イトアンプＷ／Ａ−０は、第１のデータバス線対ＤＢ
０，／ＤＢ０を駆動する。また、第２のライトデータ線
ＤＩＮ１に従って、第２のライトアンプＷ／Ａ−１は、
第２のデータバス線対ＤＢ１，／ＤＢ１を駆動する。第
１及び第２のライトアンプＷ／Ａ−０，１は、ライトア
ンプ制御回路１６が生成する第１及び第２のライト制御
信号ＷＥＮ０，ＷＥＮ１に応答して、活性化される。
【００３２】第１及び第２のデータバス線対ＤＢ０，／
ＤＢ０、ＤＢ１，／ＤＢ１は、それぞれ異なるメモリブ
ロックＢＬＫ０，ＢＬＫ１に、それぞれのコラムゲート
ＣＬＧを介して接続される。コラムゲートＣＬＧは、コ
ラムデコーダＣＤＥＣが生成するコラム選択信号ＣＬに
応答して導通し、２つのライトデータが、異なるメモリ
セルに同時に書き込まれる。
ＤＢ０、ＤＢ１，／ＤＢ１は、それぞれ異なるメモリブ
ロックＢＬＫ０，ＢＬＫ１に、それぞれのコラムゲート
ＣＬＧを介して接続される。コラムゲートＣＬＧは、コ
ラムデコーダＣＤＥＣが生成するコラム選択信号ＣＬに
応答して導通し、２つのライトデータが、異なるメモリ
セルに同時に書き込まれる。
【００３３】読み出し動作では、各メモリブロックＢＬ
Ｋ０，ＢＬＫ１からのリードデータが、第１及び第２の
データバス線対ＤＢ０，／ＤＢ０、ＤＢ１，／ＤＢ１に
出力される。そして、それらの第１及び第２のデータバ
ス線対のレベルに応じて、第１及び第２のセンスバッフ
ァＳ／Ｂ−０，１がリードデータを増幅し、２つのリー
ドデータ線ＤＯＵＴ０，１を介してパラレルシリアル変
換回路４２Ｒにリードデータをパラレルに供給する。パ
ラレル・シリアル変換回路４２Ｒは、２つのリードデー
タをシリアルにデータ出力バッファ１０に出力し、内部
のクロックＣＬＫ０゜、ＣＬＫ１８０゜に同期して、２
つのリードデータが出力される。第１及び第２のセンス
バッファＳ／Ｂ−０，１は、センスバッファ制御回路が
リードイネーブル信号ＲＥに応じて生成する第１及び第
２のリード制御信号ＲＥＮ０，１に応答して、活性化さ
れる。
Ｋ０，ＢＬＫ１からのリードデータが、第１及び第２の
データバス線対ＤＢ０，／ＤＢ０、ＤＢ１，／ＤＢ１に
出力される。そして、それらの第１及び第２のデータバ
ス線対のレベルに応じて、第１及び第２のセンスバッフ
ァＳ／Ｂ−０，１がリードデータを増幅し、２つのリー
ドデータ線ＤＯＵＴ０，１を介してパラレルシリアル変
換回路４２Ｒにリードデータをパラレルに供給する。パ
ラレル・シリアル変換回路４２Ｒは、２つのリードデー
タをシリアルにデータ出力バッファ１０に出力し、内部
のクロックＣＬＫ０゜、ＣＬＫ１８０゜に同期して、２
つのリードデータが出力される。第１及び第２のセンス
バッファＳ／Ｂ−０，１は、センスバッファ制御回路が
リードイネーブル信号ＲＥに応じて生成する第１及び第
２のリード制御信号ＲＥＮ０，１に応答して、活性化さ
れる。
【００３４】データマスク信号ＤＱＭは、クロックＣＬ
Ｋ０゜またはＣＬＫ１８０゜に同期して、入力バッファ
２０に取り込まれる。クロックＣＬＫ０゜に同期して供
給されたデータマスク信号ＤＱＭに対して、内部マスク
信号ＭＡＳＫ０が生成され、クロックＣＬＫ１８０゜に
同期して供給されたデータマスク信号ＤＱＭに対して、
内部マスク信号ＭＡＳＫ１が生成される。この内部マス
ク信号ＭＡＳＫ０，１は、ライトアンプ制御回路１６に
供給され、それぞれのタイミングのライト制御信号ＷＥ
Ｎ０，ＷＥＮ１の生成が禁止される。それにより、デー
タマスク信号ＤＱＭに対応するタイミングでのライトア
ンプＷ／Ａ−０，１が非活性化されて、書き込み動作が
禁止される。
Ｋ０゜またはＣＬＫ１８０゜に同期して、入力バッファ
２０に取り込まれる。クロックＣＬＫ０゜に同期して供
給されたデータマスク信号ＤＱＭに対して、内部マスク
信号ＭＡＳＫ０が生成され、クロックＣＬＫ１８０゜に
同期して供給されたデータマスク信号ＤＱＭに対して、
内部マスク信号ＭＡＳＫ１が生成される。この内部マス
ク信号ＭＡＳＫ０，１は、ライトアンプ制御回路１６に
供給され、それぞれのタイミングのライト制御信号ＷＥ
Ｎ０，ＷＥＮ１の生成が禁止される。それにより、デー
タマスク信号ＤＱＭに対応するタイミングでのライトア
ンプＷ／Ａ−０，１が非活性化されて、書き込み動作が
禁止される。
【００３５】更に、内部マスク信号ＭＡＳＫ０，１は、
ＮＡＮＤゲート５０を介してコラムデコーダ制御回路１
８にも供給される。コラムデコーダ制御回路１８は、書
き込み用クロックＣＬＫ−Ｗや読み出し用クロックＣＬ
Ｋ−Ｒに応答して、所定期間の間コラムデコーダ活性化
信号ＣＤを生成する。このコラムデコーダ活性化信号Ｃ
Ｄに応答して、同じ所定期間の間、コラムデコーダＣＤ
ＥＣはコラム選択信号ＣＬを出力し、ライトアンプ制御
回路１６はライト制御信号ＷＥＮ０，１を生成し、セン
スバッファ制御回路１４はリード制御信号ＲＥＮ０，１
を生成する。
ＮＡＮＤゲート５０を介してコラムデコーダ制御回路１
８にも供給される。コラムデコーダ制御回路１８は、書
き込み用クロックＣＬＫ−Ｗや読み出し用クロックＣＬ
Ｋ−Ｒに応答して、所定期間の間コラムデコーダ活性化
信号ＣＤを生成する。このコラムデコーダ活性化信号Ｃ
Ｄに応答して、同じ所定期間の間、コラムデコーダＣＤ
ＥＣはコラム選択信号ＣＬを出力し、ライトアンプ制御
回路１６はライト制御信号ＷＥＮ０，１を生成し、セン
スバッファ制御回路１４はリード制御信号ＲＥＮ０，１
を生成する。
【００３６】但し、コラムデコーダ制御回路１８は、内
部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、
データマスク信号ＤＱＭが連続して供給された場合は、
イネーブル信号５２がＬレベルになり、コラムデコーダ
活性化信号ＣＤの生成を行わない。その結果、ライトア
ンプ制御回路１６はライト制御信号ＷＥＮ０，１を生成
せず、両ライトアンプＷ／Ａ−０，１が非活性化され
る。また、コラムデコーダＣＤＥＣも非活性化されてコ
ラム選択信号ＣＬを生成せず、コラムゲートＣＬＧは非
導通になる。従って、内部クロックＣＬＫ０゜、ＣＬＫ
１８０゜に同期して供給されたライトデータに対する書
き込み動作は禁止される。
部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、
データマスク信号ＤＱＭが連続して供給された場合は、
イネーブル信号５２がＬレベルになり、コラムデコーダ
活性化信号ＣＤの生成を行わない。その結果、ライトア
ンプ制御回路１６はライト制御信号ＷＥＮ０，１を生成
せず、両ライトアンプＷ／Ａ−０，１が非活性化され
る。また、コラムデコーダＣＤＥＣも非活性化されてコ
ラム選択信号ＣＬを生成せず、コラムゲートＣＬＧは非
導通になる。従って、内部クロックＣＬＫ０゜、ＣＬＫ
１８０゜に同期して供給されたライトデータに対する書
き込み動作は禁止される。
【００３７】また、内部クロックＣＬＫ０゜またはＣＬ
Ｋ１８０゜に同期して、データマスク信号ＤＱＭの一方
のみが供給された場合は、対応する内部マスク信号ＭＡ
ＳＫ０，１の一方が生成され、ライトアンプ制御回路１
６は、対応するライト制御信号ＷＥＮ０，１の一方の生
成を行わず、対応するライトアンプを非活性化する。但
し、コラムデコーダ制御回路１８は、イネーブル信号５
２がＨレベルのままとなり、通常通りコラム活性化信号
ＣＤを生成し、コラムデコーダＣＤＥＣはコラム活性化
信号ＣＤの期間だけコラム選択信号ＣＬを出力する。
Ｋ１８０゜に同期して、データマスク信号ＤＱＭの一方
のみが供給された場合は、対応する内部マスク信号ＭＡ
ＳＫ０，１の一方が生成され、ライトアンプ制御回路１
６は、対応するライト制御信号ＷＥＮ０，１の一方の生
成を行わず、対応するライトアンプを非活性化する。但
し、コラムデコーダ制御回路１８は、イネーブル信号５
２がＨレベルのままとなり、通常通りコラム活性化信号
ＣＤを生成し、コラムデコーダＣＤＥＣはコラム活性化
信号ＣＤの期間だけコラム選択信号ＣＬを出力する。
【００３８】図３は、第１の実施の形態例のライト・イ
ンタラプト・リード動作のタイミングチャート図であ
る。図示される通り、外部クロックＣＬＫの立ち上がり
エッジが内部クロックＣＬＫ０゜、外部クロックＣＬＫ
の立ち下がりエッジが内部クロックＣＬＫ１８０゜に対
応する。図３の例では、時刻ｔ０のクロックＣＬＫ０゜
に同期して、ライトコマンドＷＲＩＴＥが供給される。
ライトコマンドＷＲＩＴＥは、コマンドデコーダ３２に
よりデコードされ、８ビットのライトデータＤ０〜Ｄ７
が、１クロックのレイテンシ（ライトレイテンシ）後の
時刻ｔ２以降の内部クロックＣＬＫ０゜またはＣＬＫ１
８０゜に同期して、データ入出力端子ＤＱに供給され
る。この例は、バースト長が８の例である。
ンタラプト・リード動作のタイミングチャート図であ
る。図示される通り、外部クロックＣＬＫの立ち上がり
エッジが内部クロックＣＬＫ０゜、外部クロックＣＬＫ
の立ち下がりエッジが内部クロックＣＬＫ１８０゜に対
応する。図３の例では、時刻ｔ０のクロックＣＬＫ０゜
に同期して、ライトコマンドＷＲＩＴＥが供給される。
ライトコマンドＷＲＩＴＥは、コマンドデコーダ３２に
よりデコードされ、８ビットのライトデータＤ０〜Ｄ７
が、１クロックのレイテンシ（ライトレイテンシ）後の
時刻ｔ２以降の内部クロックＣＬＫ０゜またはＣＬＫ１
８０゜に同期して、データ入出力端子ＤＱに供給され
る。この例は、バースト長が８の例である。
【００３９】ダブル・データ・レート（ＤＤＲ）の特徴
は、ライト動作において、２つのライトデータが内部ク
ロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、入力
されてから、内部の書き込み用クロックＣＬＫ−Ｗが生
成されることにある。即ち、２つのライトデータＤ０，
Ｄ１が入力されてから、時刻ｔ３のクロックＣＬＫ１８
０゜に同期して、書き込み用クロックＣＬＫ−Ｗが生成
され、それに応答して、パラレル・シリアル変換回路４
２Ｗが、ライトデータ線ＤＩＮ０，１にライトデータＤ
０，Ｄ１をパラレルに出力する。
は、ライト動作において、２つのライトデータが内部ク
ロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、入力
されてから、内部の書き込み用クロックＣＬＫ−Ｗが生
成されることにある。即ち、２つのライトデータＤ０，
Ｄ１が入力されてから、時刻ｔ３のクロックＣＬＫ１８
０゜に同期して、書き込み用クロックＣＬＫ−Ｗが生成
され、それに応答して、パラレル・シリアル変換回路４
２Ｗが、ライトデータ線ＤＩＮ０，１にライトデータＤ
０，Ｄ１をパラレルに出力する。
【００４０】ライトコマンドＷＲＩＴＥに応答して、制
御信号ラッチ回路３６は、ライトイネーブルＷＥを書き
込み状態にする。そして、コラムデコーダ制御回路１８
は、書き込み用クロックＣＬＫ−Ｗに応答して、コラム
デコーダ活性化信号ＣＤを生成し、コラムデコーダＣＤ
ＥＣにコラム選択信号ＣＬを生成させる。また、コラム
デコーダ活性化信号ＣＤに応答して、ライトアンプ制御
回路１６は、第１及び第２のライト制御信号ＷＥＮ０，
１を生成し、第１及び第２のライトアンプＷ／Ａ−０，
１を活性化する。その結果、それぞれライトデータＤ
０，Ｄ１に基づいて、第１及び第２のデータバス線対Ｄ
Ｂ０，／ＤＢ０，ＤＢ１，／ＤＢ１が駆動される。そし
て、コラム選択信号ＣＬに応答して、コラムゲートＣＬ
Ｇが導通し、メモリセルへのライトデータＤ０，Ｄ１の
書き込みが行われる。
御信号ラッチ回路３６は、ライトイネーブルＷＥを書き
込み状態にする。そして、コラムデコーダ制御回路１８
は、書き込み用クロックＣＬＫ−Ｗに応答して、コラム
デコーダ活性化信号ＣＤを生成し、コラムデコーダＣＤ
ＥＣにコラム選択信号ＣＬを生成させる。また、コラム
デコーダ活性化信号ＣＤに応答して、ライトアンプ制御
回路１６は、第１及び第２のライト制御信号ＷＥＮ０，
１を生成し、第１及び第２のライトアンプＷ／Ａ−０，
１を活性化する。その結果、それぞれライトデータＤ
０，Ｄ１に基づいて、第１及び第２のデータバス線対Ｄ
Ｂ０，／ＤＢ０，ＤＢ１，／ＤＢ１が駆動される。そし
て、コラム選択信号ＣＬに応答して、コラムゲートＣＬ
Ｇが導通し、メモリセルへのライトデータＤ０，Ｄ１の
書き込みが行われる。
【００４１】図３の例では、時刻ｔ４，ｔ５に供給され
たライトデータＤ２，Ｄ３も、上記と同様の動作によ
り、メモリセルに書き込まれる。
たライトデータＤ２，Ｄ３も、上記と同様の動作によ
り、メモリセルに書き込まれる。
【００４２】次に、図３の例では、時刻ｔ６，ｔ７の内
部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、
データマスク信号ＤＱＭが連続して供給され、その後の
時刻ｔ８の内部クロックＣＬＫ０゜に同期して、リード
コマンドＲＥＡＤが供給される。この場合、時刻ｔ６〜
ｔ９に同期して供給されるライトデータＤ４〜Ｄ７に対
する書き込み動作は禁止され、時刻ｔ８のリードコマン
ドＲＥＡＤに応答して、リード動作が割り込まれる。
部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、
データマスク信号ＤＱＭが連続して供給され、その後の
時刻ｔ８の内部クロックＣＬＫ０゜に同期して、リード
コマンドＲＥＡＤが供給される。この場合、時刻ｔ６〜
ｔ９に同期して供給されるライトデータＤ４〜Ｄ７に対
する書き込み動作は禁止され、時刻ｔ８のリードコマン
ドＲＥＡＤに応答して、リード動作が割り込まれる。
【００４３】図２に示した通り、内部クロックＣＬＫ０
゜及びＣＬＫ１８０゜に同期して、データマスク信号Ｄ
ＱＭが連続して供給されると、内部マスク信号ＭＡＳＫ
０，１が同時に生成され、イネーブル信号５２により、
コラムデコーダ制御回路１８は、コラムデコーダ活性化
信号ＣＤの発生を行わない。その結果、コラムデコーダ
ＣＤＥＣは、活性化されず、コラム選択信号ＣＬを発生
せず、コラムゲートＣＬＧは導通されない。更に、ライ
トアンプ制御回路１６は、ライトイネーブル信号ＷＥが
書き込み状態であっても、コラム活性化信号ＣＤが発生
しないので、第１及び第２のライト制御信号ＷＥＮ０，
１の両方の発生を行わず、第１及び第２のライトアンプ
Ｗ／Ａ０，１を非活性化する。その結果、ライトデータ
Ｄ４，Ｄ５によるライトアンプＷ／Ａ−０，１の駆動動
作は行われず、更に、コラムゲートＣＬＧが閉じたまま
であるので、第１及び第２のデータバス線対ＤＢ０，／
ＤＢ０，ＤＢ１，／ＤＢ１は、リセットレベルＶＲに維
持される。
゜及びＣＬＫ１８０゜に同期して、データマスク信号Ｄ
ＱＭが連続して供給されると、内部マスク信号ＭＡＳＫ
０，１が同時に生成され、イネーブル信号５２により、
コラムデコーダ制御回路１８は、コラムデコーダ活性化
信号ＣＤの発生を行わない。その結果、コラムデコーダ
ＣＤＥＣは、活性化されず、コラム選択信号ＣＬを発生
せず、コラムゲートＣＬＧは導通されない。更に、ライ
トアンプ制御回路１６は、ライトイネーブル信号ＷＥが
書き込み状態であっても、コラム活性化信号ＣＤが発生
しないので、第１及び第２のライト制御信号ＷＥＮ０，
１の両方の発生を行わず、第１及び第２のライトアンプ
Ｗ／Ａ０，１を非活性化する。その結果、ライトデータ
Ｄ４，Ｄ５によるライトアンプＷ／Ａ−０，１の駆動動
作は行われず、更に、コラムゲートＣＬＧが閉じたまま
であるので、第１及び第２のデータバス線対ＤＢ０，／
ＤＢ０，ＤＢ１，／ＤＢ１は、リセットレベルＶＲに維
持される。
【００４４】そして、時刻ｔ８に供給されたリードコマ
ンドＲＥＡＤにより、ライトイネーブル信号ＷＥは、非
書き込み状態になり、ライトアンプ制御回路１６は、ラ
イト生後信号ＷＥＮ０，１を生成せず、ライトデータＤ
６，Ｄ７の書き込み動作は行われない。一方、リードコ
マンドＲＥＡＤに応答して、リードイネーブル信号ＲＥ
が読み出し状態になる。リードコマンドＲＥＡＤが供給
される時刻ｔ８の内部クロックＣＬＫ０゜に同期して、
内部の読み出し用クロックＣＬＫ−Ｒが生成される。こ
の読み出し用クロックＣＬＫ−Ｒに応答して、コラムデ
コーダ制御回路１４は、コラムデコーダ活性化信号ＣＤ
を生成して、コラム選択信号ＣＬを生成させ、メモリセ
ルのデータＱ０，Ｑ１を第１及び第２のデータバス線対
ＤＢ０，／ＤＢ０及びＤＢ１，／ＤＢ１にそれぞれ出力
させる。センスバッファ制御回路１４は、コラムデコー
ダ活性化信号ＣＤのタイミングでセンスバッファＳ／Ｂ
−０，１を共に活性化し、リードデータＱ０，Ｑ１は、
パラレル・シリアル変換回路４２Ｒにパラレルに供給さ
れる。そして、時刻ｔ１２，ｔ１３の内部クロックＣＬ
Ｋ０゜及びＣＬＫ１８０゜に同期して、リードデータＱ
０，Ｑ１が、データ入出力端子ＤＱにシリアルに出力さ
れる。
ンドＲＥＡＤにより、ライトイネーブル信号ＷＥは、非
書き込み状態になり、ライトアンプ制御回路１６は、ラ
イト生後信号ＷＥＮ０，１を生成せず、ライトデータＤ
６，Ｄ７の書き込み動作は行われない。一方、リードコ
マンドＲＥＡＤに応答して、リードイネーブル信号ＲＥ
が読み出し状態になる。リードコマンドＲＥＡＤが供給
される時刻ｔ８の内部クロックＣＬＫ０゜に同期して、
内部の読み出し用クロックＣＬＫ−Ｒが生成される。こ
の読み出し用クロックＣＬＫ−Ｒに応答して、コラムデ
コーダ制御回路１４は、コラムデコーダ活性化信号ＣＤ
を生成して、コラム選択信号ＣＬを生成させ、メモリセ
ルのデータＱ０，Ｑ１を第１及び第２のデータバス線対
ＤＢ０，／ＤＢ０及びＤＢ１，／ＤＢ１にそれぞれ出力
させる。センスバッファ制御回路１４は、コラムデコー
ダ活性化信号ＣＤのタイミングでセンスバッファＳ／Ｂ
−０，１を共に活性化し、リードデータＱ０，Ｑ１は、
パラレル・シリアル変換回路４２Ｒにパラレルに供給さ
れる。そして、時刻ｔ１２，ｔ１３の内部クロックＣＬ
Ｋ０゜及びＣＬＫ１８０゜に同期して、リードデータＱ
０，Ｑ１が、データ入出力端子ＤＱにシリアルに出力さ
れる。
【００４５】ＤＤＲ対応のメモリデバイスは、上記した
通り、書き込み時においては、第１及び第２のライトデ
ータの入力が完了する内部クロックＣＬＫ１８０゜以降
に、内部の書き込み用クロックＣＬＫ−Ｗが生成され、
ライトアンプによるデータバス線対の駆動が開始され、
コラムデコーダの活性化が開始される。一方、読み出し
時においては、読み出しコマンドが供給される内部クロ
ックＣＬＫ０゜に応答して内部の読み出し用クロックＣ
ＬＫ−Ｒが生成され、コラムデコーダの活性化が開始さ
れてコラムゲートＣＬＧが開かれ、センスアンプによる
データバス線対の駆動が開始される。従って、図３の如
き、バーストライトの途中にリードコマンドの割り込み
がかけられる場合は、書き込み動作によるデータバス線
対の駆動と、割り込まれた読み出し動作によるデータバ
ス線対の駆動とが重なり合ったり、近接しあったりする
ことがないように、リードコマンドの供給前のクロック
ＣＬＫ０゜とＣＬＫ１８０゜に同期して、データマスク
信号ＤＱＭの連続する供給が要求される。その結果、図
３中の期間ΔＴの間に、ライトデータＤ２，Ｄ３により
大振幅に駆動されたデータバス線対のリセット動作が、
余裕をもって確実に行われる。
通り、書き込み時においては、第１及び第２のライトデ
ータの入力が完了する内部クロックＣＬＫ１８０゜以降
に、内部の書き込み用クロックＣＬＫ−Ｗが生成され、
ライトアンプによるデータバス線対の駆動が開始され、
コラムデコーダの活性化が開始される。一方、読み出し
時においては、読み出しコマンドが供給される内部クロ
ックＣＬＫ０゜に応答して内部の読み出し用クロックＣ
ＬＫ−Ｒが生成され、コラムデコーダの活性化が開始さ
れてコラムゲートＣＬＧが開かれ、センスアンプによる
データバス線対の駆動が開始される。従って、図３の如
き、バーストライトの途中にリードコマンドの割り込み
がかけられる場合は、書き込み動作によるデータバス線
対の駆動と、割り込まれた読み出し動作によるデータバ
ス線対の駆動とが重なり合ったり、近接しあったりする
ことがないように、リードコマンドの供給前のクロック
ＣＬＫ０゜とＣＬＫ１８０゜に同期して、データマスク
信号ＤＱＭの連続する供給が要求される。その結果、図
３中の期間ΔＴの間に、ライトデータＤ２，Ｄ３により
大振幅に駆動されたデータバス線対のリセット動作が、
余裕をもって確実に行われる。
【００４６】データバス線対は、ライトアンプにより比
較的大きな振幅に駆動され、リセット期間にショートト
ランジスタＳＴとクランプトランジスタＣＬＰとによ
り、反転コラムデコーダ活性化信号／ＣＤにより短絡さ
れ、リセットレベルＶＲにリセットされる。そして、デ
ータバス線対は、読み出し時には、メモリセルアレイの
センスアンプＳＡにより微小振幅に駆動される。従っ
て、上記の通り、書き込み動作中に読み出し動作が割り
込まれると、期間ΔＴの十分なリセット期間が設けられ
ることが望ましい。
較的大きな振幅に駆動され、リセット期間にショートト
ランジスタＳＴとクランプトランジスタＣＬＰとによ
り、反転コラムデコーダ活性化信号／ＣＤにより短絡さ
れ、リセットレベルＶＲにリセットされる。そして、デ
ータバス線対は、読み出し時には、メモリセルアレイの
センスアンプＳＡにより微小振幅に駆動される。従っ
て、上記の通り、書き込み動作中に読み出し動作が割り
込まれると、期間ΔＴの十分なリセット期間が設けられ
ることが望ましい。
【００４７】図４は、実施の形態例を説明するためのタ
イミングチャート図である。図４の例は、図３の例と同
様のライト・インタラプト・リード動作を示すが、従来
のＳＤＲ型のメモリデバイスの如く、データマスク信号
ＤＱＭが供給された時に、単にライトアンプ制御回路が
ライトアンプを非活性化するだけで、コラムデコーダ制
御回路がコラムデコーダの非活性化を行わない。従っ
て、コラム選択信号ＣＬが生成されてコラムゲートＣＬ
Ｇが導通して、データバス線対にメモリセルのデータＱ
４，Ｑ５が出力される。そのため、時刻ｔ８で供給され
たリードコマンドに応答して生成されるコラムデコーダ
活性化信号ＣＤとコラム選択信号ＣＬとが、その前のコ
ラムデコーダ活性化信号ＣＤとコラム選択信号ＣＬとの
間に十分なリセット時間を介在させることなく、発生し
ている。
イミングチャート図である。図４の例は、図３の例と同
様のライト・インタラプト・リード動作を示すが、従来
のＳＤＲ型のメモリデバイスの如く、データマスク信号
ＤＱＭが供給された時に、単にライトアンプ制御回路が
ライトアンプを非活性化するだけで、コラムデコーダ制
御回路がコラムデコーダの非活性化を行わない。従っ
て、コラム選択信号ＣＬが生成されてコラムゲートＣＬ
Ｇが導通して、データバス線対にメモリセルのデータＱ
４，Ｑ５が出力される。そのため、時刻ｔ８で供給され
たリードコマンドに応答して生成されるコラムデコーダ
活性化信号ＣＤとコラム選択信号ＣＬとが、その前のコ
ラムデコーダ活性化信号ＣＤとコラム選択信号ＣＬとの
間に十分なリセット時間を介在させることなく、発生し
ている。
【００４８】図４においても、時刻ｔ０の内部クロック
ＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供
給される。そして、ライトデータＤ０〜Ｄ３までの書き
込み動作は、図３の場合と同様に行われる。そして、時
刻ｔ６，ｔ７でデータマスク信号ＤＱＭが供給される
と、ライトアンプ制御回路１６が、対応するライト制御
信号ＷＥＮ０，１を生成せずに、ライトアンプＷ／Ａ−
０，１を非活性化する。従って、ライトデータＤ４，Ｄ
５に基づくライトアンプのデータバス線対の駆動動作が
行われない。但し、図４の例では、従来のＳＤＲ型のメ
モリデバイスの如く、コラムデコーダ活性化信号ＣＤの
発生は禁止されず、コラムデコーダＣＤＥＣがコラム選
択信号ＣＬを生成し、コラムゲートＣＬＧが開かれ、メ
モリセルアレイのデータＱ４，Ｑ５が２つのデータバス
線対に出力される。
ＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供
給される。そして、ライトデータＤ０〜Ｄ３までの書き
込み動作は、図３の場合と同様に行われる。そして、時
刻ｔ６，ｔ７でデータマスク信号ＤＱＭが供給される
と、ライトアンプ制御回路１６が、対応するライト制御
信号ＷＥＮ０，１を生成せずに、ライトアンプＷ／Ａ−
０，１を非活性化する。従って、ライトデータＤ４，Ｄ
５に基づくライトアンプのデータバス線対の駆動動作が
行われない。但し、図４の例では、従来のＳＤＲ型のメ
モリデバイスの如く、コラムデコーダ活性化信号ＣＤの
発生は禁止されず、コラムデコーダＣＤＥＣがコラム選
択信号ＣＬを生成し、コラムゲートＣＬＧが開かれ、メ
モリセルアレイのデータＱ４，Ｑ５が２つのデータバス
線対に出力される。
【００４９】その結果、リードコマンドに応答して続い
て生成されるコラムデコーダ活性化信号ＣＤの発生まで
のリセット期間ΔＴが十分確保されない。従って、最
悪、データマスク信号ＤＱＭが供給された時刻ｔ７に対
応するコラム選択信号ＣＬと、リードコマンドが供給さ
れた時刻ｔ８に対応するコラム選択信号ＣＬとが、重な
り合うことになり、データバス線対上に異なるリードデ
ータが同時に出力されることが予想される。このよう
に、ＤＤＲ対応のメモリデバイスでは、内部の書き込み
動作の開始がクロックＣＬＫ１８０゜後に行われるの
で、図３，４に示される通り、書き込み用クロックＣＬ
Ｋ−Ｗと読み出し用クロックＣＬＫ−Ｒとの間の期間Δ
Ｃが短い。従来のＳＤＲ対応のメモリデバイスの如く、
データマスク信号ＤＱＭに対して、コラム選択信号ＣＬ
を生成したままにする動作では、後続するリードコマン
ドに対応する読み出し動作に支障を与えることになる。
従って、図３の如き動作が好ましい。
て生成されるコラムデコーダ活性化信号ＣＤの発生まで
のリセット期間ΔＴが十分確保されない。従って、最
悪、データマスク信号ＤＱＭが供給された時刻ｔ７に対
応するコラム選択信号ＣＬと、リードコマンドが供給さ
れた時刻ｔ８に対応するコラム選択信号ＣＬとが、重な
り合うことになり、データバス線対上に異なるリードデ
ータが同時に出力されることが予想される。このよう
に、ＤＤＲ対応のメモリデバイスでは、内部の書き込み
動作の開始がクロックＣＬＫ１８０゜後に行われるの
で、図３，４に示される通り、書き込み用クロックＣＬ
Ｋ−Ｗと読み出し用クロックＣＬＫ−Ｒとの間の期間Δ
Ｃが短い。従来のＳＤＲ対応のメモリデバイスの如く、
データマスク信号ＤＱＭに対して、コラム選択信号ＣＬ
を生成したままにする動作では、後続するリードコマン
ドに対応する読み出し動作に支障を与えることになる。
従って、図３の如き動作が好ましい。
【００５０】図５は、第２の実施の形態例の書き込み動
作をデータマスク信号で禁止する動作のタイミングチャ
ート図である。第２の実施の形態例では、クロックの第
１及び第２のエッジに同期してデータマスク信号ＤＱＭ
が連続して供給される場合は、ライトアンプ制御回路が
ライトアンプを非活性化して、クロックの第１及び第２
のエッジに同期して供給されるライトデータに対する書
き込み動作を禁止すると共に、コラムデコーダ制御回路
がコラムデコーダを非活性化して、コラムゲートが導通
するのを禁止する。更に、クロックの第１のエッジまた
は第２のエッジのいずれか一方にのみデータマスク信号
ＤＱＭが供給される場合は、ライトアンプ制御回路がデ
ータマスク信号ＤＱＭに対応するほうのライトアンプの
みを非活性化し、他方のライトアンプは活性化させる。
従って、データマスク信号が供給されないクロックのエ
ッジに同期して供給されたライトデータに対する書き込
み動作は、行われる。そして、コラムデコーダ制御回路
は、データマスク信号ＤＱＭにかかわらず、コラムデコ
ーダ活性化信号ＣＤを生成し、第１及び第２のデータバ
ス線対の両方を、コラムゲートを介してメモリセルアレ
イに接続させる。その結果、一方のデータバス線対はラ
イトアンプにより駆動されて、書き込みが行われるが、
他方のデータバス線対は、メモリセルアレイからの読み
出しデータが出力される。
作をデータマスク信号で禁止する動作のタイミングチャ
ート図である。第２の実施の形態例では、クロックの第
１及び第２のエッジに同期してデータマスク信号ＤＱＭ
が連続して供給される場合は、ライトアンプ制御回路が
ライトアンプを非活性化して、クロックの第１及び第２
のエッジに同期して供給されるライトデータに対する書
き込み動作を禁止すると共に、コラムデコーダ制御回路
がコラムデコーダを非活性化して、コラムゲートが導通
するのを禁止する。更に、クロックの第１のエッジまた
は第２のエッジのいずれか一方にのみデータマスク信号
ＤＱＭが供給される場合は、ライトアンプ制御回路がデ
ータマスク信号ＤＱＭに対応するほうのライトアンプの
みを非活性化し、他方のライトアンプは活性化させる。
従って、データマスク信号が供給されないクロックのエ
ッジに同期して供給されたライトデータに対する書き込
み動作は、行われる。そして、コラムデコーダ制御回路
は、データマスク信号ＤＱＭにかかわらず、コラムデコ
ーダ活性化信号ＣＤを生成し、第１及び第２のデータバ
ス線対の両方を、コラムゲートを介してメモリセルアレ
イに接続させる。その結果、一方のデータバス線対はラ
イトアンプにより駆動されて、書き込みが行われるが、
他方のデータバス線対は、メモリセルアレイからの読み
出しデータが出力される。
【００５１】図５のタイミングチャートに従って、上記
の動作を説明する。図５の例では、時刻ｔ０のクロック
ＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供
給される。そして、図３の第１の実施の形態例と同様
に、ライトデータＤ０，Ｄ１が入力されてから時刻ｔ３
のクロックＣＬＫ１８０゜に同期して、内部の書き込み
用クロックＣＬＫ−Ｗが生成され、第１及び第２のライ
トアンプＷ／Ａ−０，１が活性化され、コラムデコーダ
活性化信号ＣＤが生成され、コラム選択信号ＣＬが生成
され、書き込み動作が行われる。
の動作を説明する。図５の例では、時刻ｔ０のクロック
ＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供
給される。そして、図３の第１の実施の形態例と同様
に、ライトデータＤ０，Ｄ１が入力されてから時刻ｔ３
のクロックＣＬＫ１８０゜に同期して、内部の書き込み
用クロックＣＬＫ−Ｗが生成され、第１及び第２のライ
トアンプＷ／Ａ−０，１が活性化され、コラムデコーダ
活性化信号ＣＤが生成され、コラム選択信号ＣＬが生成
され、書き込み動作が行われる。
【００５２】次に、時刻ｔ４とｔ５の内部クロックＣＬ
Ｋ０゜とＣＬＫ１８０゜に同期して、データマスク信号
ＤＱＭが連続して供給される。その結果、第１の実施の
形態例と同様に、期間Ｔ４では、ライト制御信号ＷＥＮ
０，１の両方が生成されず、ライトアンプＷ／Ａ−０，
１が共に活性化されず、コラムデコーダ活性化信号ＣＤ
が生成されず、コラム選択信号ＣＬも生成されない。そ
の結果、第１及び第２のデータバス線対は共に駆動され
ず、期間Ｔ４の間リセットレベルを維持する。
Ｋ０゜とＣＬＫ１８０゜に同期して、データマスク信号
ＤＱＭが連続して供給される。その結果、第１の実施の
形態例と同様に、期間Ｔ４では、ライト制御信号ＷＥＮ
０，１の両方が生成されず、ライトアンプＷ／Ａ−０，
１が共に活性化されず、コラムデコーダ活性化信号ＣＤ
が生成されず、コラム選択信号ＣＬも生成されない。そ
の結果、第１及び第２のデータバス線対は共に駆動され
ず、期間Ｔ４の間リセットレベルを維持する。
【００５３】次に、時刻ｔ８の内部クロックＣＬＫ０゜
に同期してデータマスク信号ＤＱＭが供給され、次の時
刻ｔ９の内部クロックＣＬＫ１８０゜に同期してデータ
マスク信号ＤＱＭは供給されない。即ち、連続してデー
タマスク信号ＤＱＭが供給されず、クロックの第１また
は第２のエッジの一方にのみデータマスク信号ＤＱＭが
供給される。この場合は、ライトデータＤ６に対する書
き込み動作のみが禁止され、ライトデータＤ７に対する
書き込み動作は禁止されない。
に同期してデータマスク信号ＤＱＭが供給され、次の時
刻ｔ９の内部クロックＣＬＫ１８０゜に同期してデータ
マスク信号ＤＱＭは供給されない。即ち、連続してデー
タマスク信号ＤＱＭが供給されず、クロックの第１また
は第２のエッジの一方にのみデータマスク信号ＤＱＭが
供給される。この場合は、ライトデータＤ６に対する書
き込み動作のみが禁止され、ライトデータＤ７に対する
書き込み動作は禁止されない。
【００５４】即ち、クロックの第１または第２のエッジ
のいずれか一方にのみデータマスク信号ＤＱＭが供給さ
れる場合は、仕様上次のサイクルでリードコマンドが供
給されることはないので、データマスク信号ＤＱＭが供
給されない方のライトデータＤ７に対する書き込み動作
は実行される。つまり、ライトアンプ制御回路１６は、
内部マスク信号ＭＡＳＫ０に応答して、第１のライト制
御信号ＷＥＮ０の発生を禁止し、第２のライト制御信号
ＷＥＮ１の発生のみを行う。その結果、第１のライトア
ンプＷ／Ａ−０は活性化されず、第２のライトアンプＷ
／Ａ−１は活性化され、ライトデータＤ７に基づいて第
２のデータバス線対ＤＢ１，／ＤＢ１は駆動される。一
方、コラムデコーダ制御回路１４は、コラムデコーダ活
性化信号ＣＤを発生し、コラム選択信号ＣＬを発生させ
る。その結果、図５の期間Ｔ６において、第１のデータ
バス線対ＤＢ０，／ＤＢ０には、メモリセルアレイから
のリードデータＱ６が出力され、第２のデータバス線対
ＤＢ１，／ＤＢ１には、ライトアンプＷ／Ａ１からのラ
イトデータＤ７が出力される。
のいずれか一方にのみデータマスク信号ＤＱＭが供給さ
れる場合は、仕様上次のサイクルでリードコマンドが供
給されることはないので、データマスク信号ＤＱＭが供
給されない方のライトデータＤ７に対する書き込み動作
は実行される。つまり、ライトアンプ制御回路１６は、
内部マスク信号ＭＡＳＫ０に応答して、第１のライト制
御信号ＷＥＮ０の発生を禁止し、第２のライト制御信号
ＷＥＮ１の発生のみを行う。その結果、第１のライトア
ンプＷ／Ａ−０は活性化されず、第２のライトアンプＷ
／Ａ−１は活性化され、ライトデータＤ７に基づいて第
２のデータバス線対ＤＢ１，／ＤＢ１は駆動される。一
方、コラムデコーダ制御回路１４は、コラムデコーダ活
性化信号ＣＤを発生し、コラム選択信号ＣＬを発生させ
る。その結果、図５の期間Ｔ６において、第１のデータ
バス線対ＤＢ０，／ＤＢ０には、メモリセルアレイから
のリードデータＱ６が出力され、第２のデータバス線対
ＤＢ１，／ＤＢ１には、ライトアンプＷ／Ａ１からのラ
イトデータＤ７が出力される。
【００５５】この場合、第１のデータバス線対に対応す
るコラム選択信号ＣＬが生成されないとすると、第１の
データバス線対ＤＢ０，／ＤＢ０が駆動されず、隣接し
て配置される第２のデータバス線対ＤＢ１，／ＤＢ１の
書き込み用の大振幅動作の影響を受けて、第１のデータ
バス線対がリセットレベルから変位することがある。デ
ータバス線対のリセット用のクランプトランジスタＣＬ
ＰのクランプレベルＶＲは、それ自体大電流を供給する
能力がないので、第１のデータバス線対ＤＢ０，／ＤＢ
０がリセットレベルのままであると、上記の変位が発生
するのである。その結果、次のサイクルでの書き込みま
たは読み出し動作において、第１のデータバス線対ＤＢ
０，／ＤＢ０の最初のレベルが、通常のリセットレベル
から変位し、書き込みまたは読み出し動作に支障を来す
ことが予想される。
るコラム選択信号ＣＬが生成されないとすると、第１の
データバス線対ＤＢ０，／ＤＢ０が駆動されず、隣接し
て配置される第２のデータバス線対ＤＢ１，／ＤＢ１の
書き込み用の大振幅動作の影響を受けて、第１のデータ
バス線対がリセットレベルから変位することがある。デ
ータバス線対のリセット用のクランプトランジスタＣＬ
ＰのクランプレベルＶＲは、それ自体大電流を供給する
能力がないので、第１のデータバス線対ＤＢ０，／ＤＢ
０がリセットレベルのままであると、上記の変位が発生
するのである。その結果、次のサイクルでの書き込みま
たは読み出し動作において、第１のデータバス線対ＤＢ
０，／ＤＢ０の最初のレベルが、通常のリセットレベル
から変位し、書き込みまたは読み出し動作に支障を来す
ことが予想される。
【００５６】以上の様に、バーストライト動作中に、デ
ータマスク信号ＤＱＭがクロックの第１または第２のエ
ッジのいずれか一方にのみ供給される場合は、対応する
ライトアンプを非活性化し、但し、両データバス線対に
対するコラム選択信号ＣＬの生成は行うことが、その後
の誤動作防止には必要である。
ータマスク信号ＤＱＭがクロックの第１または第２のエ
ッジのいずれか一方にのみ供給される場合は、対応する
ライトアンプを非活性化し、但し、両データバス線対に
対するコラム選択信号ＣＬの生成は行うことが、その後
の誤動作防止には必要である。
【００５７】
【発明の効果】以上説明した通り、本発明によれば、ダ
ブル・データ・レート対応のメモリデバイスにおいて、
バーストライト動作中のリードコマンドの割り込みに対
して、先行するデータマスク信号に応答して、データバ
ス線対をリセット状態に保つようにしたので、後続する
読み出し動作を正常に行うことができる。
ブル・データ・レート対応のメモリデバイスにおいて、
バーストライト動作中のリードコマンドの割り込みに対
して、先行するデータマスク信号に応答して、データバ
ス線対をリセット状態に保つようにしたので、後続する
読み出し動作を正常に行うことができる。
【００５８】更に、本発明によれば、ダブル・データ・
レート対応のメモリデバイスにおいて、バースト動作中
のクロックの第１または第２のエッジの一方に同期する
データマスク信号に応答して、第１及び第２のデータバ
ス線対を共に駆動させるので、後続する読み出しまたは
書き込み動作を正常に行うことができる。
レート対応のメモリデバイスにおいて、バースト動作中
のクロックの第１または第２のエッジの一方に同期する
データマスク信号に応答して、第１及び第２のデータバ
ス線対を共に駆動させるので、後続する読み出しまたは
書き込み動作を正常に行うことができる。
【図１】メモリデバイスの全体の構成図である。
【図２】本発明の実施の形態例のＤＤＲ型のメモリデバ
イスの詳細回路図である。
イスの詳細回路図である。
【図３】第１の実施の形態例のライト・インタラプト・
リード動作のタイミングチャート図である。
リード動作のタイミングチャート図である。
【図４】実施の形態例を説明するためのタイミングチャ
ート図である。
ート図である。
【図５】第２の実施の形態例の書き込み動作をデータマ
スク信号で禁止する動作のタイミングチャート図であ
る。
スク信号で禁止する動作のタイミングチャート図であ
る。
【図６】従来のＳＤＲ（シングル・データ・レート）型
のＳＤＲＡＭのコラム系回路を示す図である。
のＳＤＲＡＭのコラム系回路を示す図である。
【図７】図６のＳＤＲ型のメモリデバイスにおけるライ
ト・インタラプト・リード動作を示すタイミングチャー
ト図である。
ト・インタラプト・リード動作を示すタイミングチャー
ト図である。
ＭＣＡ メモリセルアレイ ＷＲＩＴＥ ライトコマンド ＲＥＡＤ リードコマンド ＣＬＧ コラムゲート ＣＬ コラム選択信号 ＤＢ，／ＤＢ データバス線対 Ｓ／Ｂ センスバッファ Ｗ／Ａ ライトアンプ ＲＥ リードイネーブル信号 ＷＥ ライトイネーブル信号 ＲＥＮ リード制御信号 ＷＥＮ ライト制御信号 ＣＤ コラムデコーダ活性化信号 ＤＱＭ データマスク信号 ＭＡＳＫ 内部マスク信号
Claims (7)
- 【請求項１】ライトコマンドに応答してデータの書き込
みを行い、リードコマンドに応答してデータの読み出し
を行うメモリデバイスにおいて、 クロックの第１及び第２のエッジに同期して、前記デー
タの入力及び出力を行うデータ入出力回路と、 前記データを記憶する複数のメモリセルを有するセルア
レイと、 前記セルアレイにコラムゲートを介して接続される第１
及び第２のデータバス線と、 前記クロックの第１及び第２のエッジに同期して前記デ
ータ入出力回路にシリアルに入力された第１及び第２の
ライトデータを入力し、出力するシリアル・パラレル変
換回路と、 前記シリアル・パラレル変換回路から出力される前記第
１及び第２のライトデータに従って、前記第１及び第２
のデータバス線をそれぞれ駆動する第１及び第２のライ
トアンプと、 前記ライトコマンドによる書き込み状態の時に前記第１
及び第２のライトアンプを活性化し、前記書き込み状態
であってもデータマスク信号に応答して前記第１及び・
または第２のライトアンプを非活性化するライトアンプ
制御回路と、 前記コラムゲートを選択するコラムデコーダの活性化を
制御し、前記第１及び第２のエッジに同期して供給され
る前記データマスク信号に応答して、前記コラムデコー
ダの活性化を行わないコラムデコーダ制御回路とを有す
ることを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 更に、前記第１及び第２のデータバス線に出力される第
１及び第２のリードデータを入力する第１及び第２のセ
ンスバッファと、 前記第１及び第２のセンスバッファから前記第１及び第
２のリードデータを入力し、前記データ入出力回路に出
力するパラレル・シリアル変換回路と、 前記リードコマンドによる読み出し状態の時に前記第１
及び第２のセンスバッファを活性化するセンスバッファ
制御回路とを有することを特徴とするメモリデバイス。 - 【請求項３】請求項１または２において、 前記ライトコマンドに応答して、前記第２のライトデー
タが取り込まれる前記クロックの第２のエッジ後に、前
記ライトアンプとコラムデコーダの活性化が開始され、 前記クロックの第１のエッジに同期して供給されるリー
ドコマンドに応答して、前記コラムデコーダの活性化が
開始されることを特徴とするメモリデバイス。 - 【請求項４】請求項１または２において、 前記コラムデコーダ制御回路は、前記データマスク信号
が前記第１及び第２のエッジに同期して連続して供給さ
れる時に、前記コラムデコーダの活性化を行わないで、
前記コラムゲートの選択を禁止することを特徴とするメ
モリデバイス。 - 【請求項５】請求項１または２において、 前記コラムデコーダ制御回路は、前記データマスク信号
が前記第１または第２のエッジのいずれか一方に同期し
て供給される時は、前記コラムデコーダの活性化を行う
ことを特徴とするメモリデバイス。 - 【請求項６】請求項４または５において、 前記ライトアンプ制御回路は、前記データマスク信号が
前記クロックの第１のエッジに同期して供給される時
は、前記第１のライトアンプを非活性化し、前記データ
マスク信号が前記クロックの第２のエッジに同期して供
給される時は、前記第２のライトアンプを非活性化する
ことを特徴とするメモリデバイス。 - 【請求項７】請求項４または５において、 前記ライトコマンドに応答して、前記第２のライトデー
タが取り込まれる前記クロックの第２のエッジ後に、前
記ライトアンプとコラムデコーダの活性化が開始され、 前記クロックの第１のエッジに同期して供給されるリー
ドコマンドに応答して、前記コラムデコーダの活性化が
開始されることを特徴とするメモリデバイス。
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