JP2001202780A - 半導体記憶装置 - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】多ビット・プリフェッチ方式によるメモリセル
アクセスを行うＳＤＲＡＭにおいて、アドレス選択信号
切り換え時等におけるノイズの発生を低減する。 【解決手段】外部クロック信号ＣＬＫに同期してデータ
の入出力を際にメモリセルアレイ２００に対して２ビッ
ト・プリフェッチ方式によるアクセスを行うＳＤＲＡＭ
において、入力されたカラム（Ｙ）アドレスに基づいて
ＹおよびＹ＋１アドレスに対応する２本のカラムスイッ
チ信号ＹＳＷ１，ＹＳＷ２をラッチ信号ＣＬＫ１および
ＣＬＫ２に同期してそれぞれアクティブにするＹアドレ
スバッファデコーダ（１）１００−１および（２）１０
０−２と、クロック信号ＣＬＫに対して互いに異なる時
間差を有するラッチ信号ＣＬＫ１およびＣＬＫ２を各回
路１００−１および１００−２に対して供給するクロッ
ク生成回路４００とを備えて構成されている。
アクセスを行うＳＤＲＡＭにおいて、アドレス選択信号
切り換え時等におけるノイズの発生を低減する。 【解決手段】外部クロック信号ＣＬＫに同期してデータ
の入出力を際にメモリセルアレイ２００に対して２ビッ
ト・プリフェッチ方式によるアクセスを行うＳＤＲＡＭ
において、入力されたカラム（Ｙ）アドレスに基づいて
ＹおよびＹ＋１アドレスに対応する２本のカラムスイッ
チ信号ＹＳＷ１，ＹＳＷ２をラッチ信号ＣＬＫ１および
ＣＬＫ２に同期してそれぞれアクティブにするＹアドレ
スバッファデコーダ（１）１００−１および（２）１０
０−２と、クロック信号ＣＬＫに対して互いに異なる時
間差を有するラッチ信号ＣＬＫ１およびＣＬＫ２を各回
路１００−１および１００−２に対して供給するクロッ
ク生成回路４００とを備えて構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロック信号
に同期して動作する半導体記憶装置に係り、特にｎビッ
トプリフェッチ方式によるメモリセルアレイへのアクセ
ス機能を有する半導体記憶装置に関する。
に同期して動作する半導体記憶装置に係り、特にｎビッ
トプリフェッチ方式によるメモリセルアレイへのアクセ
ス機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ（Synchronous Dy
namic RAM；以下、ＳＤＲＡＭ）において高速化を図っ
た従来のメモリセルアレイに対するアクセス方式の一つ
として、半導体記憶装置内部でｎビット単位（ｎは２以
上の整数）でメモリセルアレイに対して並列アクセスを
行うようにしたｎビットプリフェッチ方式がある。従来
の２ビット・プリフェッチ方式による半導体記憶装置の
構成の一例が、例えば、特開平９−６３２６３号公報
「半導体記憶装置」、特開平１１−３９８７１号公報
「同期型半導体記憶装置」等に記載されている。
namic RAM；以下、ＳＤＲＡＭ）において高速化を図っ
た従来のメモリセルアレイに対するアクセス方式の一つ
として、半導体記憶装置内部でｎビット単位（ｎは２以
上の整数）でメモリセルアレイに対して並列アクセスを
行うようにしたｎビットプリフェッチ方式がある。従来
の２ビット・プリフェッチ方式による半導体記憶装置の
構成の一例が、例えば、特開平９−６３２６３号公報
「半導体記憶装置」、特開平１１−３９８７１号公報
「同期型半導体記憶装置」等に記載されている。
【０００３】図１５は、従来の２ビットプリフェッチ方
式を用いるＳＤＲＡＭにおける１つのメモリセルアレイ
２００に対するカラムスイッチ信号ＹＳＷ１およびカラ
ムスイッチ信号ＹＳＷ２の生成回路を示すブロック図で
ある。カラムスイッチ信号ＹＳＷ１およびＹＳＷ２は、
それぞれ、メモリセルアレイ２００を２分割する各メモ
リセルアレイ（１）２０１およびメモリセルアレイ
（２）２０２における各カラムアドレスに対応する複数
の信号線からなる信号線群である。図１５において、Ｙ
アドレス（カラムアドレス）バッファ・デコーダ１００
は、ともに外部から供給されるＹアドレス信号およびク
ロック信号（外部マスタクロック信号）ＣＬＫを入力信
号として、カラムスイッチ信号ＹＳＷ１およびＹＳＷ２
の中の各一本の信号線をアクティブにすることでメモリ
セルアレイ２００へ供給する２組の信号ＹＳＷ１および
ＹＳＷ２を生成し、クロック信号ＣＬＫに同期した所定
のタイミングで出力する。この場合、Ｙアドレスバッフ
ァ・デコーダ１００は、Ｙアドレス信号が示すアドレス
値Ｙをデコードした結果に基づいて、Ｙアドレス信号が
偶数値のときはカラムスイッチ信号ＹＳＷ１の中のアド
レス値Ｙに対応する信号線をアクティブにするととも
に、カラムスイッチ信号ＹＳＷ２の中のアドレス値Ｙ＋
１に対応する信号線をアクティブにする。また、Ｙアド
レス信号が奇数値のときはカラムスイッチ信号ＹＳＷ１
の中でアドレス値Ｙ＋１に対応する信号線をアクティブ
にするとともに、カラムスイッチ信号ＹＳＷ２の中でア
ドレス値Ｙに対応する信号線をアクティブにする。
式を用いるＳＤＲＡＭにおける１つのメモリセルアレイ
２００に対するカラムスイッチ信号ＹＳＷ１およびカラ
ムスイッチ信号ＹＳＷ２の生成回路を示すブロック図で
ある。カラムスイッチ信号ＹＳＷ１およびＹＳＷ２は、
それぞれ、メモリセルアレイ２００を２分割する各メモ
リセルアレイ（１）２０１およびメモリセルアレイ
（２）２０２における各カラムアドレスに対応する複数
の信号線からなる信号線群である。図１５において、Ｙ
アドレス（カラムアドレス）バッファ・デコーダ１００
は、ともに外部から供給されるＹアドレス信号およびク
ロック信号（外部マスタクロック信号）ＣＬＫを入力信
号として、カラムスイッチ信号ＹＳＷ１およびＹＳＷ２
の中の各一本の信号線をアクティブにすることでメモリ
セルアレイ２００へ供給する２組の信号ＹＳＷ１および
ＹＳＷ２を生成し、クロック信号ＣＬＫに同期した所定
のタイミングで出力する。この場合、Ｙアドレスバッフ
ァ・デコーダ１００は、Ｙアドレス信号が示すアドレス
値Ｙをデコードした結果に基づいて、Ｙアドレス信号が
偶数値のときはカラムスイッチ信号ＹＳＷ１の中のアド
レス値Ｙに対応する信号線をアクティブにするととも
に、カラムスイッチ信号ＹＳＷ２の中のアドレス値Ｙ＋
１に対応する信号線をアクティブにする。また、Ｙアド
レス信号が奇数値のときはカラムスイッチ信号ＹＳＷ１
の中でアドレス値Ｙ＋１に対応する信号線をアクティブ
にするとともに、カラムスイッチ信号ＹＳＷ２の中でア
ドレス値Ｙに対応する信号線をアクティブにする。
【０００４】メモリセルアレイ２００は、並列アクセス
数の２ビットに対応して２分割されたメモリセルアレイ
（１）２０１およびメモリセルアレイ（２）２０２から
構成されている。メモリセルアレイ（１）２０１は、メ
モリセルアレイ２００の全カラムアドレスのうちの偶数
値のアドレスに対応するカラムアドレスを有する複数の
メモリセルから構成されていて、また、メモリセルアレ
イ（２）２０２は、奇数値のアドレスを有する複数のメ
モリセルから構成されている。したがって、各メモリセ
ルアレイ２０１および２０２に対応して設けられている
図示していないＸアドレスデコード回路へ外部から提供
されたＸアドレス信号（ローアドレス信号）を供給し
て、Ｘアドレス信号を生成するとともに、メモリセルア
レイ２００の偶数値のカラムアドレスに対応するカラム
スイッチ信号ＹＳＷ１のいずれか１つと、奇数値のカラ
ムアドレスに対応するカラムスイッチ信号ＹＳＷ２いず
れか１つをアクティブにすることで、メモリセルアレイ
（１）２０１およびメモリセルアレイ（２）２０２か
ら、Ｘアドレス信号とＹアドレス信号で指定される連続
した２つのアドレスに対応する２ビットのメモリセルを
同時に選択することが可能となる。したがって、メモリ
セルアレイ（１）２０１およびメモリセルアレイ（２）
２０２内の複数のビット線に接続されているセンスアン
プ３０１（ＡＭＰ１）およびセンスアンプ３０２（ＡＭ
Ｐ２）を介して各メモリセルにアクセスすることで、入
出力バスＲＷＢＳ１および入出力バスＲＷＢＳ２を介し
て２ビットのデータの入力または出力を同時に行うこと
ができる。
数の２ビットに対応して２分割されたメモリセルアレイ
（１）２０１およびメモリセルアレイ（２）２０２から
構成されている。メモリセルアレイ（１）２０１は、メ
モリセルアレイ２００の全カラムアドレスのうちの偶数
値のアドレスに対応するカラムアドレスを有する複数の
メモリセルから構成されていて、また、メモリセルアレ
イ（２）２０２は、奇数値のアドレスを有する複数のメ
モリセルから構成されている。したがって、各メモリセ
ルアレイ２０１および２０２に対応して設けられている
図示していないＸアドレスデコード回路へ外部から提供
されたＸアドレス信号（ローアドレス信号）を供給し
て、Ｘアドレス信号を生成するとともに、メモリセルア
レイ２００の偶数値のカラムアドレスに対応するカラム
スイッチ信号ＹＳＷ１のいずれか１つと、奇数値のカラ
ムアドレスに対応するカラムスイッチ信号ＹＳＷ２いず
れか１つをアクティブにすることで、メモリセルアレイ
（１）２０１およびメモリセルアレイ（２）２０２か
ら、Ｘアドレス信号とＹアドレス信号で指定される連続
した２つのアドレスに対応する２ビットのメモリセルを
同時に選択することが可能となる。したがって、メモリ
セルアレイ（１）２０１およびメモリセルアレイ（２）
２０２内の複数のビット線に接続されているセンスアン
プ３０１（ＡＭＰ１）およびセンスアンプ３０２（ＡＭ
Ｐ２）を介して各メモリセルにアクセスすることで、入
出力バスＲＷＢＳ１および入出力バスＲＷＢＳ２を介し
て２ビットのデータの入力または出力を同時に行うこと
ができる。
【０００５】図１６（ａ）は、図１５に示すＳＤＲＡＭ
におけるデータの読み出し時のアクセスタイミングを一
例として示すタイミングチャートである。なお、図１６
（ａ）では、図示してない信号として、１周期をＴｃｌ
ｋとするクロック信号ＣＬＫに同期して、すでに、外部
から制御信号と、ローアドレス信号およびカラムアドレ
ス信号からなるアドレス信号が入力されているととも
に、メモリセルアレイ２０１へはそれに対応するＸアド
レス信号が供給されているものとする。また、この場
合、４ビットのバースト転送を行うものとする。なお、
図１６（ｂ）は、比較のため、プリフェッチ方式による
アクセスを行わない従来のＳＤＲＡＭの一般的な動作タ
イミングを示している。なお、通常、プリフェッチ方式
によるＳＤＲＡＭに対してバーストデータによるデータ
入出力を行う場合、外部から入力される制御信号による
バースト転送の指示内容（バースト転送のビット数、デ
ータ転送方式のシーケンシャル指定あるいはインターリ
ーブ指定等）や、バスートデータの先頭アドレスの値に
よって、カラムスイッチ信号ＹＳＷ１およびＹＳＷ２が
対応するアドレス値は異なってくる。ここでは、説明を
簡単にするため、バースト転送の方式をシーケンシャル
とし、Ｙアドレス信号の先頭アドレスＡ１の下位２ビッ
トが０で、出力データＤＱは、Ａ１，Ａ２，Ａ３，Ａ４
の順に１ビットずつ増加するように並んで出力されるよ
うに設定されているものとする。
におけるデータの読み出し時のアクセスタイミングを一
例として示すタイミングチャートである。なお、図１６
（ａ）では、図示してない信号として、１周期をＴｃｌ
ｋとするクロック信号ＣＬＫに同期して、すでに、外部
から制御信号と、ローアドレス信号およびカラムアドレ
ス信号からなるアドレス信号が入力されているととも
に、メモリセルアレイ２０１へはそれに対応するＸアド
レス信号が供給されているものとする。また、この場
合、４ビットのバースト転送を行うものとする。なお、
図１６（ｂ）は、比較のため、プリフェッチ方式による
アクセスを行わない従来のＳＤＲＡＭの一般的な動作タ
イミングを示している。なお、通常、プリフェッチ方式
によるＳＤＲＡＭに対してバーストデータによるデータ
入出力を行う場合、外部から入力される制御信号による
バースト転送の指示内容（バースト転送のビット数、デ
ータ転送方式のシーケンシャル指定あるいはインターリ
ーブ指定等）や、バスートデータの先頭アドレスの値に
よって、カラムスイッチ信号ＹＳＷ１およびＹＳＷ２が
対応するアドレス値は異なってくる。ここでは、説明を
簡単にするため、バースト転送の方式をシーケンシャル
とし、Ｙアドレス信号の先頭アドレスＡ１の下位２ビッ
トが０で、出力データＤＱは、Ａ１，Ａ２，Ａ３，Ａ４
の順に１ビットずつ増加するように並んで出力されるよ
うに設定されているものとする。
【０００６】上記の条件ではアドレスＡ１は偶数値とな
るので、時刻ｔ１ではアドレスＡ１に対応するカラムス
イッチ信号ＹＳＷ１と、アドレスＡ２（＝Ａ１＋１）に
対応するカラムスイッチ信号ＹＳＷ２がアクティブにな
り、所定の動作遅延を伴って入出力バスＲＷＢＳ１およ
び入出力バスＲＷＢＳ２に各アドレスＡ１およびＡ２に
対応するデータＤＡＴＡ１およびＤＡＴＡ２が出力され
る。その後、２周期後の時刻ｔ３では、アドレスＡ３
（＝Ａ１＋２）に対応するカラムスイッチ信号ＹＳＷ３
と、アドレスＡ４（＝Ａ１＋３）に対応するカラムスイ
ッチ信号ＹＳＷ４がアクティブになり、所定の動作遅延
を伴って入出力バスＲＷＢＳ１および入出力バスＲＷＢ
Ｓ２に各アドレスＡ３およびＡ４に対応するデータＤＡ
ＴＡ３およびＤＡＴＡ４が出力される。入出力バスＲＷ
ＢＳ１および入出力バスＲＷＢＳ２上の信号（ＤＡＴＡ
１およびＤＡＴＡ３，ならびにＤＡＴＡ２およびＤＡＴ
Ａ４）は、クロック信号ＣＬＫに同期した所定のタイミ
ングで交互にラッチされ、さらに１本のシリアル信号に
変換されてクロック信号ＣＬＫに同期したタイミングで
外部出力データＤＱとして出力される。
るので、時刻ｔ１ではアドレスＡ１に対応するカラムス
イッチ信号ＹＳＷ１と、アドレスＡ２（＝Ａ１＋１）に
対応するカラムスイッチ信号ＹＳＷ２がアクティブにな
り、所定の動作遅延を伴って入出力バスＲＷＢＳ１およ
び入出力バスＲＷＢＳ２に各アドレスＡ１およびＡ２に
対応するデータＤＡＴＡ１およびＤＡＴＡ２が出力され
る。その後、２周期後の時刻ｔ３では、アドレスＡ３
（＝Ａ１＋２）に対応するカラムスイッチ信号ＹＳＷ３
と、アドレスＡ４（＝Ａ１＋３）に対応するカラムスイ
ッチ信号ＹＳＷ４がアクティブになり、所定の動作遅延
を伴って入出力バスＲＷＢＳ１および入出力バスＲＷＢ
Ｓ２に各アドレスＡ３およびＡ４に対応するデータＤＡ
ＴＡ３およびＤＡＴＡ４が出力される。入出力バスＲＷ
ＢＳ１および入出力バスＲＷＢＳ２上の信号（ＤＡＴＡ
１およびＤＡＴＡ３，ならびにＤＡＴＡ２およびＤＡＴ
Ａ４）は、クロック信号ＣＬＫに同期した所定のタイミ
ングで交互にラッチされ、さらに１本のシリアル信号に
変換されてクロック信号ＣＬＫに同期したタイミングで
外部出力データＤＱとして出力される。
【０００７】なお、上記の例は、バースト転送時のＹＳ
Ｗ１信号およびＹＳＷ２信号の変更（アドレス値の加
算；アドレスＡ１をアドレスＡ３（＝Ａ１＋２）に変更
する処理および アドレスＡ２をアドレスＡ４（＝Ａ１
＋３）に変更する処理）は、図示していないＳＤＲＡＭ
内の制御回路の指示に基づいて、Ｙアドレスバッファ・
デコーダ１００内で、クロック信号ＣＬＫに同期して行
われているものとする。
Ｗ１信号およびＹＳＷ２信号の変更（アドレス値の加
算；アドレスＡ１をアドレスＡ３（＝Ａ１＋２）に変更
する処理および アドレスＡ２をアドレスＡ４（＝Ａ１
＋３）に変更する処理）は、図示していないＳＤＲＡＭ
内の制御回路の指示に基づいて、Ｙアドレスバッファ・
デコーダ１００内で、クロック信号ＣＬＫに同期して行
われているものとする。
【０００８】図１６（ａ）に示すように２ビット・プリ
フェッチ方式によるデータアクセスでは、内部の入出力
バスＲＷＢＳ１およびＲＷＢＳ２ではクロック信号ＣＬ
Ｋの１周期よりも長い周期（図１６（ａ）では２倍の周
期）で各データに対するアクセスが行われる。これに対
して、外部出力データＤＱとしてはクロック信号ＣＬＫ
に同期したタイミングでのアクセスが行われている。す
なわち、各メモリセルへの内部アクセス速度が、外部ア
クセス速度よりも遅くなっている。つまり、外部クロッ
ク信号の高速化等が図りやすくなるという効果が得られ
ていることがわかる。
フェッチ方式によるデータアクセスでは、内部の入出力
バスＲＷＢＳ１およびＲＷＢＳ２ではクロック信号ＣＬ
Ｋの１周期よりも長い周期（図１６（ａ）では２倍の周
期）で各データに対するアクセスが行われる。これに対
して、外部出力データＤＱとしてはクロック信号ＣＬＫ
に同期したタイミングでのアクセスが行われている。す
なわち、各メモリセルへの内部アクセス速度が、外部ア
クセス速度よりも遅くなっている。つまり、外部クロッ
ク信号の高速化等が図りやすくなるという効果が得られ
ていることがわかる。
【０００９】一方、図１６（ｂ）に示すように、２ビッ
ト・プリフェッチ方式を用いない場合には、内部のデー
タアクセスも外部クロック信号ＣＬＫに同期したタイミ
ングで行う必要がある。ここで、図１６（ｂ）で、信号
ＹＳＷはカラムスイッチ信号、ＲＷＢＵＳは内部の入出
力バスの信号である。
ト・プリフェッチ方式を用いない場合には、内部のデー
タアクセスも外部クロック信号ＣＬＫに同期したタイミ
ングで行う必要がある。ここで、図１６（ｂ）で、信号
ＹＳＷはカラムスイッチ信号、ＲＷＢＵＳは内部の入出
力バスの信号である。
【００１０】図１７は、ＤＤＲ（Double Data Rate）−
ＳＤＲＡＭの動作を示すタイミングチャートとである
（上述した図１６の動作例はＳＤＲ（Single Data Rat
e）−ＳＤＲＡＭの場合である）。図１７は、図１６
（ａ）と同様にして図１５に示す２ビット・プリフェッ
チ方式による回路を用いて、４ビット・バースト転送で
データの出力を行う場合の動作を示している。ただし、
図１５に示すＹアドレスバッファ・デコーダ１００の動
作は、外部クロック信号ＣＬＫの立ち上がりと立ち下が
りの両エッジに同期して行われるように構成されている
ものとする。図１７では、図１６と対応する信号に同一
の符号を付けている。
ＳＤＲＡＭの動作を示すタイミングチャートとである
（上述した図１６の動作例はＳＤＲ（Single Data Rat
e）−ＳＤＲＡＭの場合である）。図１７は、図１６
（ａ）と同様にして図１５に示す２ビット・プリフェッ
チ方式による回路を用いて、４ビット・バースト転送で
データの出力を行う場合の動作を示している。ただし、
図１５に示すＹアドレスバッファ・デコーダ１００の動
作は、外部クロック信号ＣＬＫの立ち上がりと立ち下が
りの両エッジに同期して行われるように構成されている
ものとする。図１７では、図１６と対応する信号に同一
の符号を付けている。
【００１１】図１７に示すように、ＤＤＲ−ＳＤＲＡＭ
では、各外部信号がクロック信号ＣＬＫの立ち上がりと
立ち下がりのタイミングに同期して動作するので、外部
出力データＤＱは、クロック信号ＣＬＫの１周期Ｔｃｌ
ｋ毎に２ビット分のデータＤＡＴＡ１〜２と、ＤＡＴＡ
３〜４が出力されている。これに対して、内部の入出力
バスＲＷＢＵＳ１およびＲＷＢＵＳ２では、クロック信
号ＣＬＫの１周期Ｔｃｌｋ毎に各１ビットのデータＤＡ
ＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、およびＤＡＴＡ４へ
のアクセスが行われている。
では、各外部信号がクロック信号ＣＬＫの立ち上がりと
立ち下がりのタイミングに同期して動作するので、外部
出力データＤＱは、クロック信号ＣＬＫの１周期Ｔｃｌ
ｋ毎に２ビット分のデータＤＡＴＡ１〜２と、ＤＡＴＡ
３〜４が出力されている。これに対して、内部の入出力
バスＲＷＢＵＳ１およびＲＷＢＵＳ２では、クロック信
号ＣＬＫの１周期Ｔｃｌｋ毎に各１ビットのデータＤＡ
ＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、およびＤＡＴＡ４へ
のアクセスが行われている。
【００１２】上述したように、従来の２ビット・プリフ
ェッチ方式によってメモリセルへのアクセスを行うＳＤ
ＲＡＭでは、２ビット・プリフェッチ方式を用いないＳ
ＤＲＡＭに対してカラムスイッチ信号の選択回路を１系
統追加して設けることで、２ビット分のメモリセルへの
並列アクセスを可能とし、メモリセルに対するアクセス
を外部クロック信号に対して２分の１の速度に抑えるこ
とが可能となっている。
ェッチ方式によってメモリセルへのアクセスを行うＳＤ
ＲＡＭでは、２ビット・プリフェッチ方式を用いないＳ
ＤＲＡＭに対してカラムスイッチ信号の選択回路を１系
統追加して設けることで、２ビット分のメモリセルへの
並列アクセスを可能とし、メモリセルに対するアクセス
を外部クロック信号に対して２分の１の速度に抑えるこ
とが可能となっている。
【００１３】
【発明が解決しようとする課題】ところで、従来の２ビ
ット・プリフェッチ方式によるＳＤＲＡＭでは、カラム
スイッチ信号ＹＳＷ１およびＹＳＷ２を設定する際には
２系統のカラムスイッチ信号ＹＳＷ１およびＹＳＷ２を
同時に切り換えるようにしていた（図１６（ｂ）および
図１７の符号“＊”参照）。このため、例えば、１６ビ
ット構成のＳＤＲＡＭの場合、２ビット・プリフェッチ
方式を用いると、同時に３２ビットのデータパスが動作
することになるため、図１５のセンスアンプＡＭＰ１，
ＡＭＰ２、入出力バスＲＷＢＵＳ１，ＲＷＢＵＳ２等に
おいて、信号線やグランド線に２倍のパルス状の電流変
化が生じ、これによってノイズ量が増大することにな
る。また、ノイズ量増大の影響は、４ビット・プリフェ
ッチ方式等、より多ビットの同時アクセスを行う方式で
はさらに悪化することとなる。
ット・プリフェッチ方式によるＳＤＲＡＭでは、カラム
スイッチ信号ＹＳＷ１およびＹＳＷ２を設定する際には
２系統のカラムスイッチ信号ＹＳＷ１およびＹＳＷ２を
同時に切り換えるようにしていた（図１６（ｂ）および
図１７の符号“＊”参照）。このため、例えば、１６ビ
ット構成のＳＤＲＡＭの場合、２ビット・プリフェッチ
方式を用いると、同時に３２ビットのデータパスが動作
することになるため、図１５のセンスアンプＡＭＰ１，
ＡＭＰ２、入出力バスＲＷＢＵＳ１，ＲＷＢＵＳ２等に
おいて、信号線やグランド線に２倍のパルス状の電流変
化が生じ、これによってノイズ量が増大することにな
る。また、ノイズ量増大の影響は、４ビット・プリフェ
ッチ方式等、より多ビットの同時アクセスを行う方式で
はさらに悪化することとなる。
【００１４】そこで本発明は、多ビット・プリフェッチ
方式によるメモリセルアクセスを行うＳＤＲＡＭにおい
て、複数のメモリセルに対するアドレス選択信号切り換
え時等のノイズの発生を従来に比べ低く抑えることがで
きる半導体記憶装置を提供することを目的とする。
方式によるメモリセルアクセスを行うＳＤＲＡＭにおい
て、複数のメモリセルに対するアドレス選択信号切り換
え時等のノイズの発生を従来に比べ低く抑えることがで
きる半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、外部クロック信号に同期し
て制御信号、アドレス信号を入力するとともに、前記外
部クロック信号に同期してデータの入出力を行うもので
あって、前記データを記憶するｎ個に部分化されたメモ
リセルアレイに対してｎビット単位（ｎは２以上の整
数）で並列にアクセスする機能を有する半導体記憶装置
において、前記各部分化されたメモリセルアレイに対し
てｎビット単位で並列にアクセスする際に、前記入力さ
れたアドレス信号におけるカラムアドレスをビット単位
で異ならせた複数の値に対応する複数のカラムスイッチ
信号をそれぞれ生成し、所定のラッチ信号に同期して、
前記生成した各カラムスイッチ信号を、前記メモリセル
の各部分に対してそれぞれ供給する複数のデコード回路
と、前記外部クロック信号に対して互いに異なる時間差
を有するように生成した複数のラッチ信号を、前記各デ
コード回路に対して供給するラッチ信号生成回路とを備
えることを特徴としている。
め、請求項１記載の発明は、外部クロック信号に同期し
て制御信号、アドレス信号を入力するとともに、前記外
部クロック信号に同期してデータの入出力を行うもので
あって、前記データを記憶するｎ個に部分化されたメモ
リセルアレイに対してｎビット単位（ｎは２以上の整
数）で並列にアクセスする機能を有する半導体記憶装置
において、前記各部分化されたメモリセルアレイに対し
てｎビット単位で並列にアクセスする際に、前記入力さ
れたアドレス信号におけるカラムアドレスをビット単位
で異ならせた複数の値に対応する複数のカラムスイッチ
信号をそれぞれ生成し、所定のラッチ信号に同期して、
前記生成した各カラムスイッチ信号を、前記メモリセル
の各部分に対してそれぞれ供給する複数のデコード回路
と、前記外部クロック信号に対して互いに異なる時間差
を有するように生成した複数のラッチ信号を、前記各デ
コード回路に対して供給するラッチ信号生成回路とを備
えることを特徴としている。
【００１６】請求項２記載の発明は、前記ラッチ信号生
成回路によって生成される前記複数のラッチ信号間の最
大の時間差が、前記データの入出力が前記外部クロック
信号の片方のエッジに同期して行われる場合には前記外
部クロック信号の１周期であり、前記データの入出力が
前記外部クロック信号の両方のエッジに同期して行われ
る場合には前記外部クロック信号の半周期であることを
特徴としている。請求項３記載の発明は、前記メモリセ
ルアレイの部分化の個数ｎが２より大きく、前記ラッチ
信号生成回路が、前記複数のデコード回路を２以上の群
に分割した各群毎に、前記外部クロック信号に対して異
なる時間差を有するように生成したｎ個未満の複数の前
記ラッチ信号を供給することを特徴としている。請求項
４記載の発明は、前記ラッチ信号生成回路が、前記外部
クロック信号に同期して生成した第１のラッチ信号と、
第１のラッチ信号を反転した第２のラッチ信号とを含ん
で前記複数のラッチ信号を生成することを特徴としてい
る。請求項５記載の発明は、前記ラッチ信号生成回路
が、前記外部クロック信号に同期して生成した第１のラ
ッチ信号と、第１のラッチ信号を入力とする複数の直列
接続された論理回路の出力として得た第２のラッチ信号
とを含んで前記複数のラッチ信号を生成することを特徴
としている。
成回路によって生成される前記複数のラッチ信号間の最
大の時間差が、前記データの入出力が前記外部クロック
信号の片方のエッジに同期して行われる場合には前記外
部クロック信号の１周期であり、前記データの入出力が
前記外部クロック信号の両方のエッジに同期して行われ
る場合には前記外部クロック信号の半周期であることを
特徴としている。請求項３記載の発明は、前記メモリセ
ルアレイの部分化の個数ｎが２より大きく、前記ラッチ
信号生成回路が、前記複数のデコード回路を２以上の群
に分割した各群毎に、前記外部クロック信号に対して異
なる時間差を有するように生成したｎ個未満の複数の前
記ラッチ信号を供給することを特徴としている。請求項
４記載の発明は、前記ラッチ信号生成回路が、前記外部
クロック信号に同期して生成した第１のラッチ信号と、
第１のラッチ信号を反転した第２のラッチ信号とを含ん
で前記複数のラッチ信号を生成することを特徴としてい
る。請求項５記載の発明は、前記ラッチ信号生成回路
が、前記外部クロック信号に同期して生成した第１のラ
ッチ信号と、第１のラッチ信号を入力とする複数の直列
接続された論理回路の出力として得た第２のラッチ信号
とを含んで前記複数のラッチ信号を生成することを特徴
としている。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明による半導
体記憶装置の一実施の形態の構成を示すブロック図であ
る。図１において、図１５に示すものに対応する構成に
は同一の符号あるいは添え字のみを異ならせた符号を用
いて参照している。
施の形態について説明する。図１は、本発明による半導
体記憶装置の一実施の形態の構成を示すブロック図であ
る。図１において、図１５に示すものに対応する構成に
は同一の符号あるいは添え字のみを異ならせた符号を用
いて参照している。
【００１８】図１に示す実施の形態は、半導体記憶装置
を２ビットプリフェッチ方式によるアクセス機能を有す
るＳＤＲＡＭとして構成したものである。本実施の形態
では、各メモリセルアレイ（１）２０１およびメモリセ
ルアレイ（２）２０２に対して接続されるカラムスイッ
チ信号ＹＳＷ１およびカラムスイッチ信号ＹＳＷ２を、
それぞれに対応して設けられているＹアドレスバッファ
・デコーダ（１）１００−１と、Ｙアドレスバッファ・
デコーダ（２）１００−２とによって生成するようにし
ている。また、本実施の形態では、Ｙアドレスバッファ
・デコーダ（１）１００−１と、Ｙアドレスバッファ・
デコーダ（２）１００−２とに、それぞれ異なるラッチ
信号ＣＬＫ１およびＣＬＫ２をクロック生成回路４００
から供給するようにして、Ｙアドレスバッファ・デコー
ダ（１）１００−１がカラムスイッチ信号ＹＳＷ１を出
力するタイミングをラッチ信号ＣＬＫ１に同期させると
ともに、Ｙアドレスバッファ・デコーダ（２）１００−
２がカラムスイッチ信号ＹＳＷ２を出力するタイミング
をラッチ信号ＣＬＫ２に同期させるようにしている。
を２ビットプリフェッチ方式によるアクセス機能を有す
るＳＤＲＡＭとして構成したものである。本実施の形態
では、各メモリセルアレイ（１）２０１およびメモリセ
ルアレイ（２）２０２に対して接続されるカラムスイッ
チ信号ＹＳＷ１およびカラムスイッチ信号ＹＳＷ２を、
それぞれに対応して設けられているＹアドレスバッファ
・デコーダ（１）１００−１と、Ｙアドレスバッファ・
デコーダ（２）１００−２とによって生成するようにし
ている。また、本実施の形態では、Ｙアドレスバッファ
・デコーダ（１）１００−１と、Ｙアドレスバッファ・
デコーダ（２）１００−２とに、それぞれ異なるラッチ
信号ＣＬＫ１およびＣＬＫ２をクロック生成回路４００
から供給するようにして、Ｙアドレスバッファ・デコー
ダ（１）１００−１がカラムスイッチ信号ＹＳＷ１を出
力するタイミングをラッチ信号ＣＬＫ１に同期させると
ともに、Ｙアドレスバッファ・デコーダ（２）１００−
２がカラムスイッチ信号ＹＳＷ２を出力するタイミング
をラッチ信号ＣＬＫ２に同期させるようにしている。
【００１９】図１５に示すものと同様に、カラムスイッ
チ信号ＹＳＷ１およびＹＳＷ２は、それぞれ、メモリセ
ルアレイ２００を２分割する各メモリセルアレイ（１）
２０１およびメモリセルアレイ（２）２０２における各
カラムアドレスに対応する複数の信号線からなる信号線
群である。図１に示すＹアドレスバッファ・デコーダ
（１）１００−１は、外部から供給されるＹアドレス信
号（カラムアドレス信号）およびクロック生成回路４０
０から供給されるラッチ信号ＣＬＫ１を入力信号とし
て、ラッチ信号ＣＬＫ１に同期した所定のタイミングで
カラムスイッチ信号ＹＳＷ１の中の一本の信号線をアク
ティブにすることで、メモリセルアレイ（１）２０１内
の１本のカラム線を選択する。Ｙアドレスバッファ・デ
コーダ（２）１００−２は、外部から供給されるＹアド
レス信号およびクロック生成回路４００から供給される
ラッチ信号ＣＬＫ２を入力信号として、ラッチ信号ＣＬ
Ｋ２に同期した所定のタイミングでカラムスイッチ信号
ＹＳＷ２の中の一本の信号線をアクティブにすること
で、メモリセルアレイ（２）２０２内の１本のカラム線
を選択する。この場合、Ｙアドレスバッファ・デコーダ
（１）１００−１は、Ｙアドレス信号が示すアドレス値
Ｙをデコードした結果に基づいて、Ｙアドレス信号が偶
数値の場合はカラムスイッチ信号ＹＳＷ１の中のアドレ
ス値Ｙに対応する信号線をアクティブにし、Ｙアドレス
信号が奇数値の場合は、カラムスイッチ信号ＹＳＷ１の
中でアドレス値Ｙ＋１に対応する信号線をアクティブに
する。また、Ｙアドレスバッファ・デコーダ（２）１０
０−２は、Ｙアドレス信号が示すアドレス値Ｙをデコー
ドした結果に基づいて、Ｙアドレス信号が偶数値の場合
はカラムスイッチ信号ＹＳＷ２の中のアドレス値Ｙ＋１
に対応する信号線をアクティブにし、Ｙアドレス信号が
奇数値の場合はカラムスイッチ信号ＹＳＷ２の中でアド
レス値Ｙに対応する信号線をアクティブにする。
チ信号ＹＳＷ１およびＹＳＷ２は、それぞれ、メモリセ
ルアレイ２００を２分割する各メモリセルアレイ（１）
２０１およびメモリセルアレイ（２）２０２における各
カラムアドレスに対応する複数の信号線からなる信号線
群である。図１に示すＹアドレスバッファ・デコーダ
（１）１００−１は、外部から供給されるＹアドレス信
号（カラムアドレス信号）およびクロック生成回路４０
０から供給されるラッチ信号ＣＬＫ１を入力信号とし
て、ラッチ信号ＣＬＫ１に同期した所定のタイミングで
カラムスイッチ信号ＹＳＷ１の中の一本の信号線をアク
ティブにすることで、メモリセルアレイ（１）２０１内
の１本のカラム線を選択する。Ｙアドレスバッファ・デ
コーダ（２）１００−２は、外部から供給されるＹアド
レス信号およびクロック生成回路４００から供給される
ラッチ信号ＣＬＫ２を入力信号として、ラッチ信号ＣＬ
Ｋ２に同期した所定のタイミングでカラムスイッチ信号
ＹＳＷ２の中の一本の信号線をアクティブにすること
で、メモリセルアレイ（２）２０２内の１本のカラム線
を選択する。この場合、Ｙアドレスバッファ・デコーダ
（１）１００−１は、Ｙアドレス信号が示すアドレス値
Ｙをデコードした結果に基づいて、Ｙアドレス信号が偶
数値の場合はカラムスイッチ信号ＹＳＷ１の中のアドレ
ス値Ｙに対応する信号線をアクティブにし、Ｙアドレス
信号が奇数値の場合は、カラムスイッチ信号ＹＳＷ１の
中でアドレス値Ｙ＋１に対応する信号線をアクティブに
する。また、Ｙアドレスバッファ・デコーダ（２）１０
０−２は、Ｙアドレス信号が示すアドレス値Ｙをデコー
ドした結果に基づいて、Ｙアドレス信号が偶数値の場合
はカラムスイッチ信号ＹＳＷ２の中のアドレス値Ｙ＋１
に対応する信号線をアクティブにし、Ｙアドレス信号が
奇数値の場合はカラムスイッチ信号ＹＳＷ２の中でアド
レス値Ｙに対応する信号線をアクティブにする。
【００２０】図１５を参照して説明したように、メモリ
セルアレイ２００を構成するメモリセルアレイ（１）２
０１は、メモリセルアレイ２００の全カラムアドレスの
うちの偶数値のアドレスに対応するカラムアドレスを有
する複数のメモリセルから構成されていて、また、メモ
リセルアレイ（２）２０２は、奇数値のアドレスを有す
る複数のメモリセルから構成されている。したがって、
各メモリセルアレイ（１）２０１および（２）２０２に
対応して設けられている図示していないＸアドレスデコ
ード回路へ外部から入力されたＸアドレス信号（ローア
ドレス信号）を供給してＸアドレス信号を生成するとと
もに、メモリセルアレイ２００の偶数値のカラムアドレ
スに対応するカラムスイッチ信号ＹＳＷ１のいずれか１
つと、奇数値のカラムアドレスに対応するカラムスイッ
チ信号ＹＳＷ２いずれか１つをアクティブにすること
で、メモリセルアレイ（１）２０１およびメモリセルア
レイ（２）２０２から、Ｘアドレス信号とＹアドレス信
号で指定される連続した２つのアドレス（ＹおよびＹ＋
１）に対応する２ビットのメモリセルを同時に選択する
ことが可能となる。この場合、メモリセルアレイ（１）
２０１およびメモリセルアレイ（２）２０２内の複数の
ビット線に接続されているセンスアンプ３０１（ＡＭＰ
１）およびセンスアンプ３０２（ＡＭＰ２）を介して各
メモリセルにアクセスすることで、入出力バスＲＷＢＳ
１および入出力バスＲＷＢＳ２を介して２ビットのデー
タの入力または出力を同時に行うことができる。
セルアレイ２００を構成するメモリセルアレイ（１）２
０１は、メモリセルアレイ２００の全カラムアドレスの
うちの偶数値のアドレスに対応するカラムアドレスを有
する複数のメモリセルから構成されていて、また、メモ
リセルアレイ（２）２０２は、奇数値のアドレスを有す
る複数のメモリセルから構成されている。したがって、
各メモリセルアレイ（１）２０１および（２）２０２に
対応して設けられている図示していないＸアドレスデコ
ード回路へ外部から入力されたＸアドレス信号（ローア
ドレス信号）を供給してＸアドレス信号を生成するとと
もに、メモリセルアレイ２００の偶数値のカラムアドレ
スに対応するカラムスイッチ信号ＹＳＷ１のいずれか１
つと、奇数値のカラムアドレスに対応するカラムスイッ
チ信号ＹＳＷ２いずれか１つをアクティブにすること
で、メモリセルアレイ（１）２０１およびメモリセルア
レイ（２）２０２から、Ｘアドレス信号とＹアドレス信
号で指定される連続した２つのアドレス（ＹおよびＹ＋
１）に対応する２ビットのメモリセルを同時に選択する
ことが可能となる。この場合、メモリセルアレイ（１）
２０１およびメモリセルアレイ（２）２０２内の複数の
ビット線に接続されているセンスアンプ３０１（ＡＭＰ
１）およびセンスアンプ３０２（ＡＭＰ２）を介して各
メモリセルにアクセスすることで、入出力バスＲＷＢＳ
１および入出力バスＲＷＢＳ２を介して２ビットのデー
タの入力または出力を同時に行うことができる。
【００２１】一方、クロック生成回路４００は、外部ク
ロック信号ＣＬＫに基づいて、クロック信号ＣＬＫに対
して互いに異なる時間差を有するラッチ信号ＣＬＫ１と
ラッチ信号ＣＬＫ２とを生成する。このとき、クロック
生成回路４００は、ラッチ信号ＣＬＫ１とラッチ信号Ｃ
ＬＫ２とを、外部から供給されるかあるいはクロック生
成回路４００内で発生する内部の基準電圧ＶＲＥＦの電
圧レベルを有するように、かつ、図示していない他の制
御回路から供給されるプリフェッチ信号用イネーブル信
号がアクティブな間に出力する。Ｙアドレスバッファ・
デコーダ（１）１００−１およびＹアドレスバッファ・
デコーダ（２）１００−２はそれぞれカラムスイッチ信
号ＹＳＷ１およびカラムスイッチ信号ＹＳＷ２を、互い
に異なるタイミングで発生されるラッチ信号ＣＬＫ１お
よびラッチ信号ＣＬＫ２に同期したタイミングで出力す
る。したがって、カラムスイッチ信号ＹＳＷ１およびカ
ラムスイッチ信号ＹＳＷ２が出力されるタイミング、す
なわちカラムスイッチ信号ＹＳＷ１およびカラムスイッ
チ信号ＹＳＷ２によって選択される各カラム線の選択状
態が切り替えられるタイミングが異なることになる。ラ
ッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２との間の時間差
は、一定の時間差を有するように設定してもよいし、あ
るいは、一定の位相差を有するように設定してもよい。
ただし、時間差を大きくしすぎた場合にはＣＡＳ（colu
mn address strobe）レーテンシの増大などの動作遅れ
が発生することになるので、本実施の形態のＳＤＲＡＭ
が、ＳＤＲ−ＳＤＲＡＭの場合は、ラッチ信号間の最大
の時間差が外部クロック信号ＣＬＫの１周期以内に設定
することが望ましく、ＤＤＲ−ＳＤＲＡＭの場合は、外
部クロック信号ＣＬＫの半周期以内であることが望まし
い。
ロック信号ＣＬＫに基づいて、クロック信号ＣＬＫに対
して互いに異なる時間差を有するラッチ信号ＣＬＫ１と
ラッチ信号ＣＬＫ２とを生成する。このとき、クロック
生成回路４００は、ラッチ信号ＣＬＫ１とラッチ信号Ｃ
ＬＫ２とを、外部から供給されるかあるいはクロック生
成回路４００内で発生する内部の基準電圧ＶＲＥＦの電
圧レベルを有するように、かつ、図示していない他の制
御回路から供給されるプリフェッチ信号用イネーブル信
号がアクティブな間に出力する。Ｙアドレスバッファ・
デコーダ（１）１００−１およびＹアドレスバッファ・
デコーダ（２）１００−２はそれぞれカラムスイッチ信
号ＹＳＷ１およびカラムスイッチ信号ＹＳＷ２を、互い
に異なるタイミングで発生されるラッチ信号ＣＬＫ１お
よびラッチ信号ＣＬＫ２に同期したタイミングで出力す
る。したがって、カラムスイッチ信号ＹＳＷ１およびカ
ラムスイッチ信号ＹＳＷ２が出力されるタイミング、す
なわちカラムスイッチ信号ＹＳＷ１およびカラムスイッ
チ信号ＹＳＷ２によって選択される各カラム線の選択状
態が切り替えられるタイミングが異なることになる。ラ
ッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２との間の時間差
は、一定の時間差を有するように設定してもよいし、あ
るいは、一定の位相差を有するように設定してもよい。
ただし、時間差を大きくしすぎた場合にはＣＡＳ（colu
mn address strobe）レーテンシの増大などの動作遅れ
が発生することになるので、本実施の形態のＳＤＲＡＭ
が、ＳＤＲ−ＳＤＲＡＭの場合は、ラッチ信号間の最大
の時間差が外部クロック信号ＣＬＫの１周期以内に設定
することが望ましく、ＤＤＲ−ＳＤＲＡＭの場合は、外
部クロック信号ＣＬＫの半周期以内であることが望まし
い。
【００２２】次に、図２を参照して、本発明の実施の形
態の他の構成について説明する。図２に示す実施の形態
は、半導体記憶装置を４ビットプリフェッチ方式による
アクセス機能を有するＳＤＲＡＭとして構成したもので
ある。図２に示す実施の形態では、メモリセルアレイ２
００ａを、４分割し、メモリセルアレイ（１）２０１
ａ、メモリセルアレイ（２）２０２ａ、メモリセルアレ
イ（３）２０３ａ、およびメモリセルアレイ（４）２０
４ａから構成するとともに、センスアンプ３０１ａ（Ａ
ＭＰ１）、センスアンプ３０２ａ（ＡＭＰ２）、センス
アンプ３０３ａ（ＡＭＰ３）およびセンスアンプ３０４
ａ（ＡＭＰ４）と、Ｙアドレスバッファ・デコーダ
（１）１００ａ−１、Ｙアドレスバッファ・デコーダ
（２）１００ａ−２、Ｙアドレスバッファ・デコーダ
（３）１００ａ−３およびＹアドレスバッファ・デコー
ダ（４）１００ａ−４を、それぞれに対応するように設
けている。この場合、メモリセルアレイ（１）２０１
ａ、メモリセルアレイ（２）２０２ａ、メモリセルアレ
イ（３）２０３ａ、およびメモリセルアレイ（４）２０
４ａは、メモリセルアレイ２００ａの連続するＹアドレ
スを４分割したＹアドレスを有するメモリセルアレイで
あって、それぞれ、メモリセルアレイ２００ａのＹアド
レスを４で割ったときの余りが０，１，２，および３と
なるアドレスを有するように構成されている。また、セ
ンスアンプ３０１ａ（ＡＭＰ１）、センスアンプ３０２
ａ（ＡＭＰ２）、センスアンプ３０３ａ（ＡＭＰ３）お
よびセンスアンプ３０４ａ（ＡＭＰ４）は、図示してい
ないＸアドレスの選択回路によって選択されたローアド
レスと、Ｙアドレスバッファ・デコーダ（１）１００ａ
−１、Ｙアドレスバッファ・デコーダ（２）１００ａ−
２、Ｙアドレスバッファ・デコーダ（３）１００ａ−３
およびＹアドレスバッファ・デコーダ（４）１００ａ−
４から供給されるカラムスイッチ信号ＹＳＷ１，ＹＳＷ
２，ＹＳＷ３，およびＹＳＷ４によって選択されたカラ
ムアドレスを有するメモリセルにそれぞれ接続されるよ
うになっている。したがって、メモリセルアレイ（１）
２０１ａ、メモリセルアレイ（２）２０２ａ、メモリセ
ルアレイ（３）２０３ａ、およびメモリセルアレイ
（４）２０４ａに接続されているセンスアンプ３０１ａ
（ＡＭＰ１）、センスアンプ３０２ａ（ＡＭＰ２）、セ
ンスアンプ３０３ａ（ＡＭＰ３）、およびセンスアンプ
３０４ａ（ＡＭＰ４）を介して各メモリセルにアクセス
することで、入出力バスＲＷＢＳ１、ＲＷＢＳ２、ＲＷ
ＢＳ３およびＲＷＢＳ４を介して連続する４ビットのデ
ータの入力または出力を同時に行うことが可能となる。
なお、図４において、図１に示すものに対応する構成要
素には同一の符号の末尾に英字ａを付けて示している。
態の他の構成について説明する。図２に示す実施の形態
は、半導体記憶装置を４ビットプリフェッチ方式による
アクセス機能を有するＳＤＲＡＭとして構成したもので
ある。図２に示す実施の形態では、メモリセルアレイ２
００ａを、４分割し、メモリセルアレイ（１）２０１
ａ、メモリセルアレイ（２）２０２ａ、メモリセルアレ
イ（３）２０３ａ、およびメモリセルアレイ（４）２０
４ａから構成するとともに、センスアンプ３０１ａ（Ａ
ＭＰ１）、センスアンプ３０２ａ（ＡＭＰ２）、センス
アンプ３０３ａ（ＡＭＰ３）およびセンスアンプ３０４
ａ（ＡＭＰ４）と、Ｙアドレスバッファ・デコーダ
（１）１００ａ−１、Ｙアドレスバッファ・デコーダ
（２）１００ａ−２、Ｙアドレスバッファ・デコーダ
（３）１００ａ−３およびＹアドレスバッファ・デコー
ダ（４）１００ａ−４を、それぞれに対応するように設
けている。この場合、メモリセルアレイ（１）２０１
ａ、メモリセルアレイ（２）２０２ａ、メモリセルアレ
イ（３）２０３ａ、およびメモリセルアレイ（４）２０
４ａは、メモリセルアレイ２００ａの連続するＹアドレ
スを４分割したＹアドレスを有するメモリセルアレイで
あって、それぞれ、メモリセルアレイ２００ａのＹアド
レスを４で割ったときの余りが０，１，２，および３と
なるアドレスを有するように構成されている。また、セ
ンスアンプ３０１ａ（ＡＭＰ１）、センスアンプ３０２
ａ（ＡＭＰ２）、センスアンプ３０３ａ（ＡＭＰ３）お
よびセンスアンプ３０４ａ（ＡＭＰ４）は、図示してい
ないＸアドレスの選択回路によって選択されたローアド
レスと、Ｙアドレスバッファ・デコーダ（１）１００ａ
−１、Ｙアドレスバッファ・デコーダ（２）１００ａ−
２、Ｙアドレスバッファ・デコーダ（３）１００ａ−３
およびＹアドレスバッファ・デコーダ（４）１００ａ−
４から供給されるカラムスイッチ信号ＹＳＷ１，ＹＳＷ
２，ＹＳＷ３，およびＹＳＷ４によって選択されたカラ
ムアドレスを有するメモリセルにそれぞれ接続されるよ
うになっている。したがって、メモリセルアレイ（１）
２０１ａ、メモリセルアレイ（２）２０２ａ、メモリセ
ルアレイ（３）２０３ａ、およびメモリセルアレイ
（４）２０４ａに接続されているセンスアンプ３０１ａ
（ＡＭＰ１）、センスアンプ３０２ａ（ＡＭＰ２）、セ
ンスアンプ３０３ａ（ＡＭＰ３）、およびセンスアンプ
３０４ａ（ＡＭＰ４）を介して各メモリセルにアクセス
することで、入出力バスＲＷＢＳ１、ＲＷＢＳ２、ＲＷ
ＢＳ３およびＲＷＢＳ４を介して連続する４ビットのデ
ータの入力または出力を同時に行うことが可能となる。
なお、図４において、図１に示すものに対応する構成要
素には同一の符号の末尾に英字ａを付けて示している。
【００２３】一方、クロック生成回路４００ａは、図１
に示すクロック生成回路４００と同様に構成されている
ものであって、クロック信号ＣＬＫに同期して互いに異
なるタイミングで生成したラッチ信号ＣＬＫ１〜ＣＬＫ
４を、それぞれ、Ｙアドレスバッファ・デコーダ（１）
１００ａ−１、Ｙアドレスバッファ・デコーダ（２）１
００ａ−２、Ｙアドレスバッファ・デコーダ（３）１０
０ａ−３およびＹアドレスバッファ・デコーダ（４）１
００ａ−４へと供給する。Ｙアドレスバッファ・デコー
ダ（１）１００ａ−１〜Ｙアドレスバッファ・デコーダ
（４）１００ａ−４は、図１に示すＹアドレスバッファ
・デコーダ（１）１００−１と同様に構成されているも
のであって、外部から供給されるＹアドレス信号および
クロック生成回路４００ａから供給されるラッチ信号Ｃ
ＬＫ１〜ＣＬＫ４を入力信号として、カラムスイッチ信
号ＹＳＷ１〜ＹＳＷ４の中の各一本の信号線をラッチ信
号ＣＬＫ１〜ＣＬＫ４に同期した所定のタイミングでア
クティブにすることで、メモリセルアレイ（１）２０１
ａ〜メモリセルアレイ（４）２０４ａ内の各１本のカラ
ム線を選択する。この場合、Ｙアドレスバッファ・デコ
ーダ（１）１００ａ−１〜Ｙアドレスバッファ・デコー
ダ（４）１００ａ−４は、Ｙアドレス信号をデコードし
て、外部制御信号による指示に基づいて、例えば、Ｙア
ドレス信号が示すアドレス値Ｙ，Ｙ＋１，Ｙ＋２，およ
びＹ＋３に対応するカラムスイッチ信号ＹＳＷ１〜ＹＳ
Ｗ４の中の各１本の信号線をそれぞれアクティブにす
る。
に示すクロック生成回路４００と同様に構成されている
ものであって、クロック信号ＣＬＫに同期して互いに異
なるタイミングで生成したラッチ信号ＣＬＫ１〜ＣＬＫ
４を、それぞれ、Ｙアドレスバッファ・デコーダ（１）
１００ａ−１、Ｙアドレスバッファ・デコーダ（２）１
００ａ−２、Ｙアドレスバッファ・デコーダ（３）１０
０ａ−３およびＹアドレスバッファ・デコーダ（４）１
００ａ−４へと供給する。Ｙアドレスバッファ・デコー
ダ（１）１００ａ−１〜Ｙアドレスバッファ・デコーダ
（４）１００ａ−４は、図１に示すＹアドレスバッファ
・デコーダ（１）１００−１と同様に構成されているも
のであって、外部から供給されるＹアドレス信号および
クロック生成回路４００ａから供給されるラッチ信号Ｃ
ＬＫ１〜ＣＬＫ４を入力信号として、カラムスイッチ信
号ＹＳＷ１〜ＹＳＷ４の中の各一本の信号線をラッチ信
号ＣＬＫ１〜ＣＬＫ４に同期した所定のタイミングでア
クティブにすることで、メモリセルアレイ（１）２０１
ａ〜メモリセルアレイ（４）２０４ａ内の各１本のカラ
ム線を選択する。この場合、Ｙアドレスバッファ・デコ
ーダ（１）１００ａ−１〜Ｙアドレスバッファ・デコー
ダ（４）１００ａ−４は、Ｙアドレス信号をデコードし
て、外部制御信号による指示に基づいて、例えば、Ｙア
ドレス信号が示すアドレス値Ｙ，Ｙ＋１，Ｙ＋２，およ
びＹ＋３に対応するカラムスイッチ信号ＹＳＷ１〜ＹＳ
Ｗ４の中の各１本の信号線をそれぞれアクティブにす
る。
【００２４】Ｙアドレスバッファ・デコーダ（１）１０
０ａ−１〜Ｙアドレスバッファ・デコーダ（４）１００
ａ−４は、それぞれカラムスイッチ信号ＹＳＷ１〜ＹＳ
Ｗ４を、異なるタイミングで発生されるラッチ信号ＣＬ
Ｋ１〜ＣＬＫ４に同期したタイミングで出力する。した
がって、カラムスイッチ信号ＹＳＷ１〜ＹＳＷ４が出力
されるタイミング、すなわちカラムスイッチ信号ＹＳＷ
１〜ＹＳＷ４によって選択される各カラムアドレス線の
選択状態が切り替えられるタイミングが異なることにな
る。ラッチ信号ＣＬＫ１〜ＣＬＫ４間の時間差は、一定
の時間差を有するように設定してもよいし、あるいは、
一定の位相差を有するように設定してもよい。ただし、
本実施の形態のＳＤＲＡＭが、ＳＤＲ−ＳＤＲＡＭの場
合は、ラッチ信号間の最大の時間差が外部クロック信号
ＣＬＫの１周期以内に設定することが望ましく、ＤＤＲ
−ＳＤＲＡＭの場合は、外部クロック信号ＣＬＫの半周
期以内であることが望ましい。
０ａ−１〜Ｙアドレスバッファ・デコーダ（４）１００
ａ−４は、それぞれカラムスイッチ信号ＹＳＷ１〜ＹＳ
Ｗ４を、異なるタイミングで発生されるラッチ信号ＣＬ
Ｋ１〜ＣＬＫ４に同期したタイミングで出力する。した
がって、カラムスイッチ信号ＹＳＷ１〜ＹＳＷ４が出力
されるタイミング、すなわちカラムスイッチ信号ＹＳＷ
１〜ＹＳＷ４によって選択される各カラムアドレス線の
選択状態が切り替えられるタイミングが異なることにな
る。ラッチ信号ＣＬＫ１〜ＣＬＫ４間の時間差は、一定
の時間差を有するように設定してもよいし、あるいは、
一定の位相差を有するように設定してもよい。ただし、
本実施の形態のＳＤＲＡＭが、ＳＤＲ−ＳＤＲＡＭの場
合は、ラッチ信号間の最大の時間差が外部クロック信号
ＣＬＫの１周期以内に設定することが望ましく、ＤＤＲ
−ＳＤＲＡＭの場合は、外部クロック信号ＣＬＫの半周
期以内であることが望ましい。
【００２５】次に、図３〜図９を参照して、図１および
図２を参照して説明した各実施の形態の動作について説
明する。図３は、図１に示すＳＤＲＡＭをＳＤＲ−ＳＤ
ＲＡＭとして構成した場合におけるデータの読み出し時
のアクセスタイミングを示すタイミングチャートであっ
て、ラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２間の発生
時間差を外部クロック信号ＣＬＫの一周期と等しく設定
した場合の例である。なお、図３では、図示してない信
号として、１周期をＴｃｌｋとするクロック信号ＣＬＫ
に同期して、すでに、外部から制御信号（リード指令等
の信号）と、ローアドレス信号およびカラムアドレス信
号からなるアドレス信号が入力されているとともに、メ
モリセルアレイ２００へはそれに対応するＸアドレス信
号が供給されているものとする。また、この場合、４ビ
ットのバースト転送を行うものとする。なお、通常、プ
リフェッチ方式によるＳＤＲＡＭに対してバーストデー
タによるデータ入出力を行う場合、外部から入力される
制御信号によるバースト転送の指示内容（バースト転送
のビット数、データ転送方式のシーケンシャル指定ある
いはインターリーブ指定等）や、バスートデータの先頭
アドレスの値によって、カラムスイッチ信号ＹＳＷ１お
よびＹＳＷ２によって指定されるアドレス値は異なって
くる。ここでは、説明を簡単にするため、バースト転送
の方式をシーケンシャルとし、Ｙアドレス信号の先頭ア
ドレスＡ１の下位２ビットが０で、出力データＤＱは、
アドレスＡ１，Ａ２，Ａ３，Ａ４の順に１ビットずつ増
加するように並んで出力されるように設定されているも
のとする。
図２を参照して説明した各実施の形態の動作について説
明する。図３は、図１に示すＳＤＲＡＭをＳＤＲ−ＳＤ
ＲＡＭとして構成した場合におけるデータの読み出し時
のアクセスタイミングを示すタイミングチャートであっ
て、ラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２間の発生
時間差を外部クロック信号ＣＬＫの一周期と等しく設定
した場合の例である。なお、図３では、図示してない信
号として、１周期をＴｃｌｋとするクロック信号ＣＬＫ
に同期して、すでに、外部から制御信号（リード指令等
の信号）と、ローアドレス信号およびカラムアドレス信
号からなるアドレス信号が入力されているとともに、メ
モリセルアレイ２００へはそれに対応するＸアドレス信
号が供給されているものとする。また、この場合、４ビ
ットのバースト転送を行うものとする。なお、通常、プ
リフェッチ方式によるＳＤＲＡＭに対してバーストデー
タによるデータ入出力を行う場合、外部から入力される
制御信号によるバースト転送の指示内容（バースト転送
のビット数、データ転送方式のシーケンシャル指定ある
いはインターリーブ指定等）や、バスートデータの先頭
アドレスの値によって、カラムスイッチ信号ＹＳＷ１お
よびＹＳＷ２によって指定されるアドレス値は異なって
くる。ここでは、説明を簡単にするため、バースト転送
の方式をシーケンシャルとし、Ｙアドレス信号の先頭ア
ドレスＡ１の下位２ビットが０で、出力データＤＱは、
アドレスＡ１，Ａ２，Ａ３，Ａ４の順に１ビットずつ増
加するように並んで出力されるように設定されているも
のとする。
【００２６】上記の条件ではアドレスＡ１は偶数値とな
るので、時刻ｔ１から所定時間Ｔａが経過した後、ラッ
チ信号ＣＬＫ１が１パルス出力され、それに同期して、
アドレスＡ１に対応するカラムスイッチ信号ＹＳＷ１が
出力され、それにともなって、入出力バスＲＷＢＳ１に
アドレスＡ１の１ビットのデータＤＡＴＡ１が出力され
る。次に、ラッチ信号ＣＬＫ１が出力されてからＴｃｌ
ｋ時間が経過した後、ラッチ信号ＣＬＫ２が１パルス出
力され、それに同期して、アドレスＡ２に対応するカラ
ムスイッチ信号ＹＳＷ２が出力され、それにともなっ
て、入出力バスＲＷＢＳ２にアドレスＡ２（アドレスＡ
１＋１）の１ビットのデータＤＡＴＡ２が出力されてい
る。次にＣＬＫ１が発生されてから２×Ｔｃｌｋ経過後
（時刻ｔ３から時間Ｔａ経過後）、ラッチ信号ＣＬＫ１
が再び出力されている。そして、それに同期して、アド
レスＡ３（アドレスＡ２＋１）に対応するカラムスイッ
チ信号ＹＳＷ１が出力され、それにともなって、入出力
バスＲＷＢＳ１にアドレスＡ３の１ビットのデータＤＡ
ＴＡ３が出力されている。次に、２回目のラッチ信号Ｃ
ＬＫ１が出力されてからＴｃｌｋ時間が経過した後、ラ
ッチ信号ＣＬＫ２が再び１パルス出力され、それに同期
して、アドレスＡ４（アドレスＡ３＋１）に対応するカ
ラムスイッチ信号ＹＳＷ２が出力され、それにともなっ
て、入出力バスＲＷＢＳ２にアドレスＡ４の１ビットの
データＤＡＴＡ４が出力されている。入出力バスＲＷＢ
Ｓ１および入出力バスＲＷＢＳ２上の信号（ＤＡＴＡ１
およびＤＡＴＡ３、ならびにＤＡＴＡ２およびＤＡＴＡ
４）は、クロック信号ＣＬＫに同期した所定のタイミン
グで交互にラッチされ、さらに１本のシリアル信号に変
換されてクロック信号ＣＬＫに同期したタイミングで外
部出力データＤＱとして出力される。
るので、時刻ｔ１から所定時間Ｔａが経過した後、ラッ
チ信号ＣＬＫ１が１パルス出力され、それに同期して、
アドレスＡ１に対応するカラムスイッチ信号ＹＳＷ１が
出力され、それにともなって、入出力バスＲＷＢＳ１に
アドレスＡ１の１ビットのデータＤＡＴＡ１が出力され
る。次に、ラッチ信号ＣＬＫ１が出力されてからＴｃｌ
ｋ時間が経過した後、ラッチ信号ＣＬＫ２が１パルス出
力され、それに同期して、アドレスＡ２に対応するカラ
ムスイッチ信号ＹＳＷ２が出力され、それにともなっ
て、入出力バスＲＷＢＳ２にアドレスＡ２（アドレスＡ
１＋１）の１ビットのデータＤＡＴＡ２が出力されてい
る。次にＣＬＫ１が発生されてから２×Ｔｃｌｋ経過後
（時刻ｔ３から時間Ｔａ経過後）、ラッチ信号ＣＬＫ１
が再び出力されている。そして、それに同期して、アド
レスＡ３（アドレスＡ２＋１）に対応するカラムスイッ
チ信号ＹＳＷ１が出力され、それにともなって、入出力
バスＲＷＢＳ１にアドレスＡ３の１ビットのデータＤＡ
ＴＡ３が出力されている。次に、２回目のラッチ信号Ｃ
ＬＫ１が出力されてからＴｃｌｋ時間が経過した後、ラ
ッチ信号ＣＬＫ２が再び１パルス出力され、それに同期
して、アドレスＡ４（アドレスＡ３＋１）に対応するカ
ラムスイッチ信号ＹＳＷ２が出力され、それにともなっ
て、入出力バスＲＷＢＳ２にアドレスＡ４の１ビットの
データＤＡＴＡ４が出力されている。入出力バスＲＷＢ
Ｓ１および入出力バスＲＷＢＳ２上の信号（ＤＡＴＡ１
およびＤＡＴＡ３、ならびにＤＡＴＡ２およびＤＡＴＡ
４）は、クロック信号ＣＬＫに同期した所定のタイミン
グで交互にラッチされ、さらに１本のシリアル信号に変
換されてクロック信号ＣＬＫに同期したタイミングで外
部出力データＤＱとして出力される。
【００２７】なお、上記の例では、バースト転送時のＹ
ＳＷ１信号およびＹＳＷ２信号の変更（アドレス値の加
算；アドレスＡ１をアドレスＡ３（＝Ａ２＋１）に変更
する処理および アドレスＡ２をアドレスＡ４（＝Ａ３
＋１）に変更する処理）は、図示していないＳＤＲＡＭ
内の制御回路の指示に基づいて、Ｙアドレスバッファ・
デコーダ（１）１００ａ−１〜（２）１００ａ−２内
で、クロック信号ＣＬＫに同期して行われているものと
する。
ＳＷ１信号およびＹＳＷ２信号の変更（アドレス値の加
算；アドレスＡ１をアドレスＡ３（＝Ａ２＋１）に変更
する処理および アドレスＡ２をアドレスＡ４（＝Ａ３
＋１）に変更する処理）は、図示していないＳＤＲＡＭ
内の制御回路の指示に基づいて、Ｙアドレスバッファ・
デコーダ（１）１００ａ−１〜（２）１００ａ−２内
で、クロック信号ＣＬＫに同期して行われているものと
する。
【００２８】上記のように図３の例では２ビット・プリ
フェッチ方式によるデータアクセス時において、カラム
スイッチ信号ＹＳＷ１およびＹＳＷ２の切り替え、およ
び、内部の入出力バスＲＷＢＳ１およびＲＷＢＳ２上の
データの変化は、１ビットごとに異なるタイミングで交
互に行われている。したがって、図１６に示す従来の例
に比べ各点における信号変化の数が少なくなっている。
フェッチ方式によるデータアクセス時において、カラム
スイッチ信号ＹＳＷ１およびＹＳＷ２の切り替え、およ
び、内部の入出力バスＲＷＢＳ１およびＲＷＢＳ２上の
データの変化は、１ビットごとに異なるタイミングで交
互に行われている。したがって、図１６に示す従来の例
に比べ各点における信号変化の数が少なくなっている。
【００２９】次に図４を参照して、図１に示すＳＤＲＡ
ＭをＳＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図４に示す例は、ラッチ信
号ＣＬＫ１およびＣＬＫ２間の時間差を所定時間Ｔｂと
する場合である。なお、それ以外の各動作条件は、図３
を参照して説明したものと同一に設定されているものと
する。この例では、ラッチ信号ＣＬＫ１が時刻ｔ１から
時間Ｔａ経過後に発生されるとともに、その時間Ｔｂ後
にラッチ信号ＣＬＫ２が発生されている。同様に、時刻
ｔ３から時間Ｔａ経過後にラッチ信号ＣＬＫ１が再び発
生され、その時間Ｔｂ後にラッチ信号ＣＬＫ２が再び発
生されている。カラムスイッチ信号ＹＳＷ１およびＹＳ
Ｗ２ならびに入出力バスＲＷＢＳ１およびＲＷＢＳ２上
の信号は、ラッチ信号ＣＬＫ１およびＣＬＫ２に対応し
て図３の場合と同様に変化する。図４に示す例でも図３
に示す場合と同様に、２ビット・プリフェッチ方式によ
るデータアクセス時において、カラムスイッチ信号ＹＳ
Ｗ１およびＹＳＷ２の切り替え、および、内部の入出力
バスＲＷＢＳ１およびＲＷＢＳ２上のデータの変化が、
１ビットごとに異なるタイミングで交互に行われるの
で、図１６に示す従来の例に比べ各点における信号変化
の数が少なくなっている。
ＭをＳＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図４に示す例は、ラッチ信
号ＣＬＫ１およびＣＬＫ２間の時間差を所定時間Ｔｂと
する場合である。なお、それ以外の各動作条件は、図３
を参照して説明したものと同一に設定されているものと
する。この例では、ラッチ信号ＣＬＫ１が時刻ｔ１から
時間Ｔａ経過後に発生されるとともに、その時間Ｔｂ後
にラッチ信号ＣＬＫ２が発生されている。同様に、時刻
ｔ３から時間Ｔａ経過後にラッチ信号ＣＬＫ１が再び発
生され、その時間Ｔｂ後にラッチ信号ＣＬＫ２が再び発
生されている。カラムスイッチ信号ＹＳＷ１およびＹＳ
Ｗ２ならびに入出力バスＲＷＢＳ１およびＲＷＢＳ２上
の信号は、ラッチ信号ＣＬＫ１およびＣＬＫ２に対応し
て図３の場合と同様に変化する。図４に示す例でも図３
に示す場合と同様に、２ビット・プリフェッチ方式によ
るデータアクセス時において、カラムスイッチ信号ＹＳ
Ｗ１およびＹＳＷ２の切り替え、および、内部の入出力
バスＲＷＢＳ１およびＲＷＢＳ２上のデータの変化が、
１ビットごとに異なるタイミングで交互に行われるの
で、図１６に示す従来の例に比べ各点における信号変化
の数が少なくなっている。
【００３０】次に図５を参照して、図１に示すＳＤＲＡ
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における動
作例について説明する。図５に示す例は、ラッチ信号Ｃ
ＬＫ１およびＣＬＫ２間の時間差をクロック信号ＣＬＫ
の２分の１周期とする場合である。また図５に示す例で
は、外部信号がクロック信号ＣＬＫの立ち上がりおよび
立ち下りに同期して入力されるので、カラムスイッチ信
号ＹＳＷ１およびＹＳＷ２、ならびに入出力データバス
ＲＷＢＳ１およびＲＷＢＳ２上の信号が、クロック信号
ＣＬＫの１周期の時間幅を有して変化し、そして、外部
出力データＤＱがクロック信号ＣＬＫの２分の１周期の
時間幅を有して変化している。ただし、各信号およびデ
ータの並び順は図３および図４を参照して説明したもの
と同一である。この例では、ラッチ信号ＣＬＫ１が時刻
ｔ１から時間Ｔａ経過後に発生されるとともに、その時
間Ｔｃｌｋ／２後にラッチ信号ＣＬＫ２が発生されてい
る。同様に、時刻ｔ２から時間Ｔａ経過後、ラッチ信号
ＣＬＫ１が再び発生され、その時間Ｔｃｌｋ／２後にラ
ッチ信号ＣＬＫ２が再び発生されている。カラムスイッ
チ信号ＹＳＷ１およびＹＳＷ２ならびに入出力バスＲＷ
ＢＳ１およびＲＷＢＳ２上の信号は、ラッチ信号ＣＬＫ
１およびＣＬＫ２に対応して図３の場合と同様に変化す
る。図５に示す例でも図３に示す場合と同様に、２ビッ
ト・プリフェッチ方式によるデータアクセス時におい
て、カラムスイッチ信号ＹＳＷ１およびＹＳＷ２の切り
替え、および、内部の入出力バスＲＷＢＳ１およびＲＷ
ＢＳ２上のデータの変化が、１ビットごとに異なるタイ
ミングで交互に行われるので、従来の例に比べ各点にお
ける信号変化の数が少なくなっている。
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における動
作例について説明する。図５に示す例は、ラッチ信号Ｃ
ＬＫ１およびＣＬＫ２間の時間差をクロック信号ＣＬＫ
の２分の１周期とする場合である。また図５に示す例で
は、外部信号がクロック信号ＣＬＫの立ち上がりおよび
立ち下りに同期して入力されるので、カラムスイッチ信
号ＹＳＷ１およびＹＳＷ２、ならびに入出力データバス
ＲＷＢＳ１およびＲＷＢＳ２上の信号が、クロック信号
ＣＬＫの１周期の時間幅を有して変化し、そして、外部
出力データＤＱがクロック信号ＣＬＫの２分の１周期の
時間幅を有して変化している。ただし、各信号およびデ
ータの並び順は図３および図４を参照して説明したもの
と同一である。この例では、ラッチ信号ＣＬＫ１が時刻
ｔ１から時間Ｔａ経過後に発生されるとともに、その時
間Ｔｃｌｋ／２後にラッチ信号ＣＬＫ２が発生されてい
る。同様に、時刻ｔ２から時間Ｔａ経過後、ラッチ信号
ＣＬＫ１が再び発生され、その時間Ｔｃｌｋ／２後にラ
ッチ信号ＣＬＫ２が再び発生されている。カラムスイッ
チ信号ＹＳＷ１およびＹＳＷ２ならびに入出力バスＲＷ
ＢＳ１およびＲＷＢＳ２上の信号は、ラッチ信号ＣＬＫ
１およびＣＬＫ２に対応して図３の場合と同様に変化す
る。図５に示す例でも図３に示す場合と同様に、２ビッ
ト・プリフェッチ方式によるデータアクセス時におい
て、カラムスイッチ信号ＹＳＷ１およびＹＳＷ２の切り
替え、および、内部の入出力バスＲＷＢＳ１およびＲＷ
ＢＳ２上のデータの変化が、１ビットごとに異なるタイ
ミングで交互に行われるので、従来の例に比べ各点にお
ける信号変化の数が少なくなっている。
【００３１】次に図６を参照して、図１に示すＳＤＲＡ
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図６に示す例は、ラッチ信
号ＣＬＫ１およびＣＬＫ２間の時間差を所定時間Ｔｃと
する場合の例である。また図６に示す例では、図５に示
す場合と同様に、外部信号がクロック信号ＣＬＫの立ち
上がりおよび立ち下りに同期して入力されるので、カラ
ムスイッチ信号ＹＳＷ１およびＹＳＷ２、ならびに入出
力データバスＲＷＢＳ１およびＲＷＢＳ２上の信号が、
クロック信号ＣＬＫの１周期の時間幅を有して変化し、
そして、外部出力データＤＱがクロック信号ＣＬＫの２
分の１周期の時間幅を有して変化している。また、各信
号およびデータの並び順は図５を参照して説明したもの
と同一である。この例では、ラッチ信号ＣＬＫ１が時刻
ｔ１から時間Ｔａ経過後に発生されるとともに、そのＴ
ｃ時間後にラッチ信号ＣＬＫ２が発生されている。同様
に、時刻ｔ２から時間Ｔａ経過後、ラッチ信号ＣＬＫ１
が再び発生され、その時間Ｔｃ後にラッチ信号ＣＬＫ２
が再び発生されている。カラムスイッチ信号ＹＳＷ１お
よびＹＳＷ２ならびに入出力バスＲＷＢＳ１およびＲＷ
ＢＳ２上の信号は、ラッチ信号ＣＬＫ１およびＣＬＫ２
に対応して図４の場合と同様に変化する。図６に示す例
でも図４に示す場合と同様に、２ビット・プリフェッチ
方式によるデータアクセス時において、カラムスイッチ
信号ＹＳＷ１およびＹＳＷ２の切り替え、および、内部
の入出力バスＲＷＢＳ１およびＲＷＢＳ２上のデータの
変化が、１ビットごとに異なるタイミングで交互に行わ
れるので、従来の例に比べ各点における信号変化の数が
少なくなっている。
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図６に示す例は、ラッチ信
号ＣＬＫ１およびＣＬＫ２間の時間差を所定時間Ｔｃと
する場合の例である。また図６に示す例では、図５に示
す場合と同様に、外部信号がクロック信号ＣＬＫの立ち
上がりおよび立ち下りに同期して入力されるので、カラ
ムスイッチ信号ＹＳＷ１およびＹＳＷ２、ならびに入出
力データバスＲＷＢＳ１およびＲＷＢＳ２上の信号が、
クロック信号ＣＬＫの１周期の時間幅を有して変化し、
そして、外部出力データＤＱがクロック信号ＣＬＫの２
分の１周期の時間幅を有して変化している。また、各信
号およびデータの並び順は図５を参照して説明したもの
と同一である。この例では、ラッチ信号ＣＬＫ１が時刻
ｔ１から時間Ｔａ経過後に発生されるとともに、そのＴ
ｃ時間後にラッチ信号ＣＬＫ２が発生されている。同様
に、時刻ｔ２から時間Ｔａ経過後、ラッチ信号ＣＬＫ１
が再び発生され、その時間Ｔｃ後にラッチ信号ＣＬＫ２
が再び発生されている。カラムスイッチ信号ＹＳＷ１お
よびＹＳＷ２ならびに入出力バスＲＷＢＳ１およびＲＷ
ＢＳ２上の信号は、ラッチ信号ＣＬＫ１およびＣＬＫ２
に対応して図４の場合と同様に変化する。図６に示す例
でも図４に示す場合と同様に、２ビット・プリフェッチ
方式によるデータアクセス時において、カラムスイッチ
信号ＹＳＷ１およびＹＳＷ２の切り替え、および、内部
の入出力バスＲＷＢＳ１およびＲＷＢＳ２上のデータの
変化が、１ビットごとに異なるタイミングで交互に行わ
れるので、従来の例に比べ各点における信号変化の数が
少なくなっている。
【００３２】次に、図７を参照して、図２に示すＳＤＲ
ＡＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における
データの読み出し時のアクセスタイミングについて説明
する。この場合、各ラッチ信号ＣＬＫ１〜ＣＬＫ４間の
発生時間差は互いにＴｃｌｋ／４に設定されているもの
とする。また、図示してない信号として、クロック信号
ＣＬＫの立ち上がりおよび立ち下りに同期して、すで
に、外部から制御信号と、ローアドレス信号およびカラ
ムアドレス信号からなるアドレス信号が入力されている
とする。また、メモリセルアレイ２００ａへはそれに対
応するＸアドレス信号が供給されているものとする。ま
た、この例では、４ビットのバースト転送を行うものと
する。なお、この例における４ビット・プリフェッチ方
式によるバーストデータによるデータ入出力では、バー
スト転送の方式をシーケンシャルとし、Ｙアドレス信号
の先頭アドレスＡ１の下位３ビットがすべて０で、出力
データＤＱは、アドレスＡ１，Ａ２，Ａ３，Ａ４の順に
１ビットずつ増加するように並んで出力されるように設
定されているものとする。
ＡＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における
データの読み出し時のアクセスタイミングについて説明
する。この場合、各ラッチ信号ＣＬＫ１〜ＣＬＫ４間の
発生時間差は互いにＴｃｌｋ／４に設定されているもの
とする。また、図示してない信号として、クロック信号
ＣＬＫの立ち上がりおよび立ち下りに同期して、すで
に、外部から制御信号と、ローアドレス信号およびカラ
ムアドレス信号からなるアドレス信号が入力されている
とする。また、メモリセルアレイ２００ａへはそれに対
応するＸアドレス信号が供給されているものとする。ま
た、この例では、４ビットのバースト転送を行うものと
する。なお、この例における４ビット・プリフェッチ方
式によるバーストデータによるデータ入出力では、バー
スト転送の方式をシーケンシャルとし、Ｙアドレス信号
の先頭アドレスＡ１の下位３ビットがすべて０で、出力
データＤＱは、アドレスＡ１，Ａ２，Ａ３，Ａ４の順に
１ビットずつ増加するように並んで出力されるように設
定されているものとする。
【００３３】上記の条件ではアドレスＡ１が４で割った
ときの余りが０となる値を有するものとなるので、時刻
ｔ１から所定時間Ｔａが経過した後、ラッチ信号ＣＬＫ
１が１パルス出力され、それに同期して、アドレスＡ１
に対応するカラムスイッチ信号ＹＳＷ１が出力され、そ
れにともなって、入出力バスＲＷＢＳ１にアドレスＡ１
の１ビットのデータＤＡＴＡ１が出力されている。次
に、ラッチ信号ＣＬＫ１が出力されてからＴｃｌｋ／４
時間が経過した後、ラッチ信号ＣＬＫ２が１パルス出力
され、それに同期して、アドレスＡ２に対応するカラム
スイッチ信号ＹＳＷ２が出力され、それにともなって、
入出力バスＲＷＢＳ２にアドレスＡ２（アドレスＡ１＋
１）の１ビットのデータＤＡＴＡ２が出力されている。
次にＣＬＫ１が発生されてからＴｃｌｋ／２時間経過
後、ラッチ信号ＣＬＫ３が出力されている。それに同期
して、アドレスＡ３（アドレスＡ２＋１）に対応するカ
ラムスイッチ信号ＹＳＷ３が出力され、それにともなっ
て、入出力バスＲＷＢＳ３にアドレスＡ３の１ビットの
データＤＡＴＡ３が出力されている。次に、ラッチ信号
ＣＬＫ１が出力されてからＴｃｌｋの３／４倍の時間が
経過した後、ラッチ信号ＣＬＫ４が１パルス出力され、
それに同期して、アドレスＡ４（アドレスＡ３＋１）に
対応するカラムスイッチ信号ＹＳＷ４が出力され、それ
にともなって、入出力バスＲＷＢＳ４にアドレスＡ４の
１ビットのデータＤＡＴＡ４が出力されている。入出力
バスＲＷＢＳ１〜ＲＷＢＳ４上の信号（ＤＡＴＡ１〜Ｄ
ＡＴＡ４）は、クロック信号ＣＬＫの立ち上がりおよび
立ち下がりに同期した所定のタイミングで交互にラッチ
され、さらに１本のシリアル信号に変換されてクロック
信号ＣＬＫの立ち上がりおよび立ち下がりに同期した所
定のタイミングで外部出力データＤＱとして出力され
る。
ときの余りが０となる値を有するものとなるので、時刻
ｔ１から所定時間Ｔａが経過した後、ラッチ信号ＣＬＫ
１が１パルス出力され、それに同期して、アドレスＡ１
に対応するカラムスイッチ信号ＹＳＷ１が出力され、そ
れにともなって、入出力バスＲＷＢＳ１にアドレスＡ１
の１ビットのデータＤＡＴＡ１が出力されている。次
に、ラッチ信号ＣＬＫ１が出力されてからＴｃｌｋ／４
時間が経過した後、ラッチ信号ＣＬＫ２が１パルス出力
され、それに同期して、アドレスＡ２に対応するカラム
スイッチ信号ＹＳＷ２が出力され、それにともなって、
入出力バスＲＷＢＳ２にアドレスＡ２（アドレスＡ１＋
１）の１ビットのデータＤＡＴＡ２が出力されている。
次にＣＬＫ１が発生されてからＴｃｌｋ／２時間経過
後、ラッチ信号ＣＬＫ３が出力されている。それに同期
して、アドレスＡ３（アドレスＡ２＋１）に対応するカ
ラムスイッチ信号ＹＳＷ３が出力され、それにともなっ
て、入出力バスＲＷＢＳ３にアドレスＡ３の１ビットの
データＤＡＴＡ３が出力されている。次に、ラッチ信号
ＣＬＫ１が出力されてからＴｃｌｋの３／４倍の時間が
経過した後、ラッチ信号ＣＬＫ４が１パルス出力され、
それに同期して、アドレスＡ４（アドレスＡ３＋１）に
対応するカラムスイッチ信号ＹＳＷ４が出力され、それ
にともなって、入出力バスＲＷＢＳ４にアドレスＡ４の
１ビットのデータＤＡＴＡ４が出力されている。入出力
バスＲＷＢＳ１〜ＲＷＢＳ４上の信号（ＤＡＴＡ１〜Ｄ
ＡＴＡ４）は、クロック信号ＣＬＫの立ち上がりおよび
立ち下がりに同期した所定のタイミングで交互にラッチ
され、さらに１本のシリアル信号に変換されてクロック
信号ＣＬＫの立ち上がりおよび立ち下がりに同期した所
定のタイミングで外部出力データＤＱとして出力され
る。
【００３４】上記のように図７の例では４ビット・プリ
フェッチ方式によるデータアクセス時において、カラム
スイッチ信号ＹＳＷ１〜ＹＳＷ４の切り替え、および、
内部の入出力バスＲＷＢＳ１〜ＲＷＢＳ４上のデータの
変化は、１ビットごとに異なるタイミングで交互に行わ
れている。したがって、図１７に示す従来の２ビット・
プリフェッチ方式による例と比べも各点において同時に
発生する信号変化の数が少なくなっている。
フェッチ方式によるデータアクセス時において、カラム
スイッチ信号ＹＳＷ１〜ＹＳＷ４の切り替え、および、
内部の入出力バスＲＷＢＳ１〜ＲＷＢＳ４上のデータの
変化は、１ビットごとに異なるタイミングで交互に行わ
れている。したがって、図１７に示す従来の２ビット・
プリフェッチ方式による例と比べも各点において同時に
発生する信号変化の数が少なくなっている。
【００３５】次に図８を参照して、図２に示すＳＤＲＡ
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図８に示す例は、ラッチ信
号ＣＬＫ１〜ＣＬＫ４間の各時間差を所定の時間Ｔｄと
する場合の例である。なお、各信号およびデータの並び
順は図７を参照して説明したものと同一である。この例
では、ラッチ信号ＣＬＫ１が時刻ｔ１から時間Ｔｄ経過
後に発生されるとともに、その時間Ｔｄ後にラッチ信号
ＣＬＫ２が発生されている。同様に、ラッチ信号ＣＬＫ
２が発生されてから時間Ｔｄ経過後、ラッチ信号ＣＬＫ
３が発生され、さらにその時間Ｔｄ後にラッチ信号ＣＬ
Ｋ４が発生されている。カラムスイッチ信号ＹＳＷ１〜
ＹＳＷ４および入出力バスＲＷＢＳ１〜ＲＷＢＳ４上の
信号は、ラッチ信号ＣＬＫ１〜ＣＬＫ４に対応して図７
の場合と同様に変化する。図８に示す例でも図７に示す
場合と同様に、カラムスイッチ信号ＹＳＷ１〜ＹＳＷ４
の切り替え、および、内部の入出力バスＲＷＢＳ１〜Ｒ
ＷＢＳ４上のデータの変化が、１ビットごとに異なるタ
イミングで交互に行われている。
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図８に示す例は、ラッチ信
号ＣＬＫ１〜ＣＬＫ４間の各時間差を所定の時間Ｔｄと
する場合の例である。なお、各信号およびデータの並び
順は図７を参照して説明したものと同一である。この例
では、ラッチ信号ＣＬＫ１が時刻ｔ１から時間Ｔｄ経過
後に発生されるとともに、その時間Ｔｄ後にラッチ信号
ＣＬＫ２が発生されている。同様に、ラッチ信号ＣＬＫ
２が発生されてから時間Ｔｄ経過後、ラッチ信号ＣＬＫ
３が発生され、さらにその時間Ｔｄ後にラッチ信号ＣＬ
Ｋ４が発生されている。カラムスイッチ信号ＹＳＷ１〜
ＹＳＷ４および入出力バスＲＷＢＳ１〜ＲＷＢＳ４上の
信号は、ラッチ信号ＣＬＫ１〜ＣＬＫ４に対応して図７
の場合と同様に変化する。図８に示す例でも図７に示す
場合と同様に、カラムスイッチ信号ＹＳＷ１〜ＹＳＷ４
の切り替え、および、内部の入出力バスＲＷＢＳ１〜Ｒ
ＷＢＳ４上のデータの変化が、１ビットごとに異なるタ
イミングで交互に行われている。
【００３６】次に図９を参照して、図２に示すＳＤＲＡ
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図９に示す例では、ラッチ
信号ＣＬＫ１とラッチ信号ＣＬＫ２とを同一のタイミン
グで発生するとともに、ラッチ信号ＣＬＫ３とラッチ信
号ＣＬＫ４とを同一のタイミングで発生するようにして
いる。なお、ラッチ信号ＣＬＫ１およびラッチ信号ＣＬ
Ｋ２と、ラッチ信号ＣＬＫ３およびラッチ信号ＣＬＫ４
との時間差は、一例として、時間Ｔｃｌｋ／２としてい
る。なお、各信号およびデータの並び順は図７および図
８を参照して説明したものと同一である。この例では、
ラッチ信号ＣＬＫ１およびラッチ信号ＣＬＫ２が時刻ｔ
１から時間Ｔａ経過後に同時に発生されるとともに、そ
の時間Ｔｃｌｋ／２後にラッチ信号ＣＬＫ３およびラッ
チ信号ＣＬＫ４が同時に発生されている。カラムスイッ
チ信号ＹＳＷ１およびＹＳＷ２ならびに入出力バスＲＷ
ＢＳ１およびＲＷＢＳ２上の信号は、ラッチ信号ＣＬＫ
１およびＣＬＫ２に対応して同時に変化し、また、カラ
ムスイッチ信号ＹＳＷ３およびＹＳＷ４ならびに入出力
バスＲＷＢＳ３およびＲＷＢＳ４上の信号は、ラッチ信
号ＣＬＫ３およびＣＬＫ４に対応して同時に変化する。
この様に、図９に示す例では、カラムスイッチ信号ＹＳ
Ｗ１〜ＹＳＷ４の切り替え、および、内部の入出力バス
ＲＷＢＳ１〜ＲＷＢＳ４上のデータの変化が、２ビット
ごとに異なるタイミングで行われている。図９に示す例
では内部の信号線をおよびデータ線の変化が２ビット単
位で行われるので、図７および図８の例と比較して各点
での変化が増加している。しかしながら、４ビットのプ
リフェッチを同時に行う場合に比べると、各点での変化
数は２分の１になっている。
ＭをＤＤＲ−ＳＤＲＡＭとして構成した場合における他
の動作例について説明する。図９に示す例では、ラッチ
信号ＣＬＫ１とラッチ信号ＣＬＫ２とを同一のタイミン
グで発生するとともに、ラッチ信号ＣＬＫ３とラッチ信
号ＣＬＫ４とを同一のタイミングで発生するようにして
いる。なお、ラッチ信号ＣＬＫ１およびラッチ信号ＣＬ
Ｋ２と、ラッチ信号ＣＬＫ３およびラッチ信号ＣＬＫ４
との時間差は、一例として、時間Ｔｃｌｋ／２としてい
る。なお、各信号およびデータの並び順は図７および図
８を参照して説明したものと同一である。この例では、
ラッチ信号ＣＬＫ１およびラッチ信号ＣＬＫ２が時刻ｔ
１から時間Ｔａ経過後に同時に発生されるとともに、そ
の時間Ｔｃｌｋ／２後にラッチ信号ＣＬＫ３およびラッ
チ信号ＣＬＫ４が同時に発生されている。カラムスイッ
チ信号ＹＳＷ１およびＹＳＷ２ならびに入出力バスＲＷ
ＢＳ１およびＲＷＢＳ２上の信号は、ラッチ信号ＣＬＫ
１およびＣＬＫ２に対応して同時に変化し、また、カラ
ムスイッチ信号ＹＳＷ３およびＹＳＷ４ならびに入出力
バスＲＷＢＳ３およびＲＷＢＳ４上の信号は、ラッチ信
号ＣＬＫ３およびＣＬＫ４に対応して同時に変化する。
この様に、図９に示す例では、カラムスイッチ信号ＹＳ
Ｗ１〜ＹＳＷ４の切り替え、および、内部の入出力バス
ＲＷＢＳ１〜ＲＷＢＳ４上のデータの変化が、２ビット
ごとに異なるタイミングで行われている。図９に示す例
では内部の信号線をおよびデータ線の変化が２ビット単
位で行われるので、図７および図８の例と比較して各点
での変化が増加している。しかしながら、４ビットのプ
リフェッチを同時に行う場合に比べると、各点での変化
数は２分の１になっている。
【００３７】次に、図１０〜図１４を参照して、図１に
示すクロック生成回路４００の構成および動作について
説明する。図１０および図１１は、図５を参照して説明
した例のようにラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ
２との時間差をＴｃｌｋ／２とする場合のクロック信号
ＣＬＫに対するラッチ信号ＣＬＫ１およびラッチ信号Ｃ
ＬＫ２の発生タイミングを示すタイミングチャートであ
る。図１０に示す例では、クロック信号ＣＬＫの立ち上
がりおよび立ち下りに同期して所定のパルス幅を有する
ラッチ信号ＣＬＫ１およびラッチ信号ＣＬＫ２が発生さ
れている。一方、図１１に示す例では、ラッチ信号ＣＬ
Ｋ１をクロック信号ＣＬＫを時間Ｔａを遅らせた信号と
して発生するとともに、ラッチ信号ＣＬＫ２をラッチ信
号ＣＬＫ１を反転にした信号として発生している。
示すクロック生成回路４００の構成および動作について
説明する。図１０および図１１は、図５を参照して説明
した例のようにラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ
２との時間差をＴｃｌｋ／２とする場合のクロック信号
ＣＬＫに対するラッチ信号ＣＬＫ１およびラッチ信号Ｃ
ＬＫ２の発生タイミングを示すタイミングチャートであ
る。図１０に示す例では、クロック信号ＣＬＫの立ち上
がりおよび立ち下りに同期して所定のパルス幅を有する
ラッチ信号ＣＬＫ１およびラッチ信号ＣＬＫ２が発生さ
れている。一方、図１１に示す例では、ラッチ信号ＣＬ
Ｋ１をクロック信号ＣＬＫを時間Ｔａを遅らせた信号と
して発生するとともに、ラッチ信号ＣＬＫ２をラッチ信
号ＣＬＫ１を反転にした信号として発生している。
【００３８】図１２は、図１０に示す時間差Ｔｃｌｋ／
２を有するラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２と
を発生する場合のクロック生成回路４００の構成を示す
ブロック図である。ＣＬＫ１生成回路４０１は、プリフ
ェッチクロック信号用ネーブル信号がアクティブの場合
に、クロック信号ＣＬＫの立ち上がりに同期して所定時
間Ｔａだけ遅延した電圧値ＶＲＥＦのパルス信号ＣＬＫ
１を出力する回路である。ＣＬＫ２生成回路４０２は、
プリフェッチクロック信号用ネーブル信号がアクティブ
の場合に、クロック信号ＣＬＫの立ち下りに同期して所
定時間Ｔａだけ遅延した電圧値ＶＲＥＦのパルス信号Ｃ
ＬＫ２を出力する回路である。プリフェッチクロック信
号用ネーブル信号は、複数ビットからなる信号であっ
て、例えば図３に示すような動作例では、ＣＬＫ１生成
回路４０１へは、時刻ｔ１と時刻ｔ３に同期したタイミ
ングでラッチ信号ＣＬＫ１を発生すべきタイミングでア
クティブとなる信号を入力し、ＣＬＫ２生成回路４０２
へは、時刻ｔ２と時刻ｔ４に同期したタイミングでラッ
チ信号ＣＬＫ２を発生すべきタイミングでアクティブと
なる信号を入力する。
２を有するラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２と
を発生する場合のクロック生成回路４００の構成を示す
ブロック図である。ＣＬＫ１生成回路４０１は、プリフ
ェッチクロック信号用ネーブル信号がアクティブの場合
に、クロック信号ＣＬＫの立ち上がりに同期して所定時
間Ｔａだけ遅延した電圧値ＶＲＥＦのパルス信号ＣＬＫ
１を出力する回路である。ＣＬＫ２生成回路４０２は、
プリフェッチクロック信号用ネーブル信号がアクティブ
の場合に、クロック信号ＣＬＫの立ち下りに同期して所
定時間Ｔａだけ遅延した電圧値ＶＲＥＦのパルス信号Ｃ
ＬＫ２を出力する回路である。プリフェッチクロック信
号用ネーブル信号は、複数ビットからなる信号であっ
て、例えば図３に示すような動作例では、ＣＬＫ１生成
回路４０１へは、時刻ｔ１と時刻ｔ３に同期したタイミ
ングでラッチ信号ＣＬＫ１を発生すべきタイミングでア
クティブとなる信号を入力し、ＣＬＫ２生成回路４０２
へは、時刻ｔ２と時刻ｔ４に同期したタイミングでラッ
チ信号ＣＬＫ２を発生すべきタイミングでアクティブと
なる信号を入力する。
【００３９】一方、図１３は、図１１に示す互いに反転
したラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２とを発生
する場合のクロック生成回路４００の構成を示すブロッ
ク図である。ＣＬＫ１生成回路４０３は、プリフェッチ
クロック信号用ネーブル信号がアクティブの場合に、ク
ロック信号ＣＬＫを所定時間Ｔａ遅延して電圧値ＶＲＥ
Ｆのレベルの信号として信号ＣＬＫ１を出力する回路で
ある。ラッチ信号ＣＬＫ２は、ＣＬＫ１生成回路４０３
の出力信号を、インバータ４０４で反転して生成され
る。なお、図１２および図１１ほかに示す時間Ｔａは、
ＣＬＫ１生成回路４０１あるいはＣＬＫ１生成回路４０
３自体の回路の動作時間と、図１に示すＹアドレスバッ
ファ・デコーダ（１）１００−１、Ｙアドレスバッファ
・デコーダ（２）１００−２等におけるＹアドレスのデ
コードあるいはアドレスの加算処理に必要な動作時間と
によって決定される値を有している。
したラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２とを発生
する場合のクロック生成回路４００の構成を示すブロッ
ク図である。ＣＬＫ１生成回路４０３は、プリフェッチ
クロック信号用ネーブル信号がアクティブの場合に、ク
ロック信号ＣＬＫを所定時間Ｔａ遅延して電圧値ＶＲＥ
Ｆのレベルの信号として信号ＣＬＫ１を出力する回路で
ある。ラッチ信号ＣＬＫ２は、ＣＬＫ１生成回路４０３
の出力信号を、インバータ４０４で反転して生成され
る。なお、図１２および図１１ほかに示す時間Ｔａは、
ＣＬＫ１生成回路４０１あるいはＣＬＫ１生成回路４０
３自体の回路の動作時間と、図１に示すＹアドレスバッ
ファ・デコーダ（１）１００−１、Ｙアドレスバッファ
・デコーダ（２）１００−２等におけるＹアドレスのデ
コードあるいはアドレスの加算処理に必要な動作時間と
によって決定される値を有している。
【００４０】次に、図１４を参照して、図４に示すよう
に、ラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２とを所定
の時間差を有するように発生する場合のクロック生成回
路４００の構成について説明する。ＣＬＫ１生成回路４
０５は、プリフェッチクロック信号用ネーブル信号がア
クティブの場合に、クロック信号ＣＬＫの立ち上がりに
同期して所定時間Ｔａだけ遅延して電圧値ＶＲＥＦのパ
ルス信号ＣＬＫ１を出力する。一方、ラッチ信号ＣＬＫ
２は、ＣＬＫ１生成回路４０５の出力信号を、複数のイ
ンバータ４０６−１〜４０６−ｎからなる遅延回路４０
６で遅延して生成される。この構成では、インバータ４
０６−１〜４０６−ｎの数を調整することで、所定の時
間差を発生することができる。
に、ラッチ信号ＣＬＫ１とラッチ信号ＣＬＫ２とを所定
の時間差を有するように発生する場合のクロック生成回
路４００の構成について説明する。ＣＬＫ１生成回路４
０５は、プリフェッチクロック信号用ネーブル信号がア
クティブの場合に、クロック信号ＣＬＫの立ち上がりに
同期して所定時間Ｔａだけ遅延して電圧値ＶＲＥＦのパ
ルス信号ＣＬＫ１を出力する。一方、ラッチ信号ＣＬＫ
２は、ＣＬＫ１生成回路４０５の出力信号を、複数のイ
ンバータ４０６−１〜４０６−ｎからなる遅延回路４０
６で遅延して生成される。この構成では、インバータ４
０６−１〜４０６−ｎの数を調整することで、所定の時
間差を発生することができる。
【００４１】以上説明したように、本発明の実施の形態
によれば、多ビット・プリフェッチ方式によるアクセス
機能を有するＳＤＲＡＭにおいて、複数のＹアドレス選
択信号（カラムスイッチ信号）やデータ信号の切り替わ
りが異なるタイミングで行われるので、複数のメモリセ
ルに対するアドレス選択信号切り換え時等のノイズの発
生を従来に比べ低く抑えることが可能となる。
によれば、多ビット・プリフェッチ方式によるアクセス
機能を有するＳＤＲＡＭにおいて、複数のＹアドレス選
択信号（カラムスイッチ信号）やデータ信号の切り替わ
りが異なるタイミングで行われるので、複数のメモリセ
ルに対するアドレス選択信号切り換え時等のノイズの発
生を従来に比べ低く抑えることが可能となる。
【００４２】なお、上記の各実施の形態は、本発明の実
施の形態の一例を示したものであって、本発明の実施の
形態は上記のものに限定されることはない。例えば、プ
リフェッチのビット数を２または４以外のビット数に設
定してもよいし、バースト転送におけるビット数を４ビ
ット以外にする等の変更が適宜可能である。
施の形態の一例を示したものであって、本発明の実施の
形態は上記のものに限定されることはない。例えば、プ
リフェッチのビット数を２または４以外のビット数に設
定してもよいし、バースト転送におけるビット数を４ビ
ット以外にする等の変更が適宜可能である。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
入力されたアドレス信号におけるカラムアドレスをビッ
ト単位で異ならせた複数の値に対応する複数のカラムス
イッチ信号をそれぞれ生成し、所定のラッチ信号に同期
して、生成した各カラムスイッチ信号を、メモリセルの
各部分に対してそれぞれ供給する複数のデコード回路
と、外部クロック信号に対して互いに異なる時間差を有
するように生成した複数のラッチ信号を、各デコード回
路に対して供給するラッチ信号生成回路とを設けたの
で、多ビット・プリフェッチ方式によるメモリセルアク
セスを行うＳＤＲＡＭにおいて、複数のメモリセルに対
するアドレス選択信号切り換え時等のノイズの発生を従
来に比べ低く抑えることが可能となる。
入力されたアドレス信号におけるカラムアドレスをビッ
ト単位で異ならせた複数の値に対応する複数のカラムス
イッチ信号をそれぞれ生成し、所定のラッチ信号に同期
して、生成した各カラムスイッチ信号を、メモリセルの
各部分に対してそれぞれ供給する複数のデコード回路
と、外部クロック信号に対して互いに異なる時間差を有
するように生成した複数のラッチ信号を、各デコード回
路に対して供給するラッチ信号生成回路とを設けたの
で、多ビット・プリフェッチ方式によるメモリセルアク
セスを行うＳＤＲＡＭにおいて、複数のメモリセルに対
するアドレス選択信号切り換え時等のノイズの発生を従
来に比べ低く抑えることが可能となる。
【図１】 本発明による２ビット・プリフェッチ方式に
よる半導体記憶装置の一実施の形態を示すブロック図。
よる半導体記憶装置の一実施の形態を示すブロック図。
【図２】 本発明による４ビット・プリフェッチ方式に
よる半導体記憶装置の一実施の形態を示すブロック図。
よる半導体記憶装置の一実施の形態を示すブロック図。
【図３】 図１に示す半導体記憶装置をＳＤＲ−ＳＤＲ
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
【図４】 図１に示す半導体記憶装置をＳＤＲ−ＳＤＲ
ＡＭとして構成した場合の他の動作例を説明するための
タイミングチャート。
ＡＭとして構成した場合の他の動作例を説明するための
タイミングチャート。
【図５】 図１に示す半導体記憶装置をＤＤＲ−ＳＤＲ
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
【図６】 図１に示す半導体記憶装置をＤＤＲ−ＳＤＲ
ＡＭとして構成した場合の他の動作例を説明するための
タイミングチャート。
ＡＭとして構成した場合の他の動作例を説明するための
タイミングチャート。
【図７】 図２に示す半導体記憶装置をＤＤＲ−ＳＤＲ
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
【図８】 図２に示す半導体記憶装置をＤＤＲ−ＳＤＲ
ＡＭとして構成した場合の他の動作例を説明するための
タイミングチャート。
ＡＭとして構成した場合の他の動作例を説明するための
タイミングチャート。
【図９】 図２に示す半導体記憶装置をＤＤＲ−ＳＤＲ
ＡＭとして構成した場合のさらに他の動作例を説明する
ためのタイミングチャート。
ＡＭとして構成した場合のさらに他の動作例を説明する
ためのタイミングチャート。
【図１０】 図１に示すクロック生成回路４００の動作
例を説明するためのタイミングチャート。
例を説明するためのタイミングチャート。
【図１１】 図１に示すクロック生成回路４００の他の
動作例を説明するためのタイミングチャート。
動作例を説明するためのタイミングチャート。
【図１２】 図１０に示す動作を行うクロック生成回路
４００の構成を示すブロック図。
４００の構成を示すブロック図。
【図１３】 図１１に示す動作を行うクロック生成回路
４００の構成を示すブロック図。
４００の構成を示すブロック図。
【図１４】 図４に示す動作を行うクロック生成回路４
００の構成を示すブロック図。
００の構成を示すブロック図。
【図１５】 従来の２ビット・プリフェッチ方式による
半導体記憶装置の構成を示すブロック図。
半導体記憶装置の構成を示すブロック図。
【図１６】 図１５の半導体記憶装置をＳＤＲ−ＳＤＲ
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
【図１７】 図１５の半導体記憶装置をＤＤＲ−ＳＤＲ
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
ＡＭとして構成した場合の動作例を説明するためのタイ
ミングチャート。
１００−１，１００ａ−１ Ｙアドレスバッファ・デコ
ーダ（１） １００−２，１００ａ−２ Ｙアドレスバッファ・デコ
ーダ（２） １００ａ−３ Ｙアドレスバッファ・デコーダ（３） １００ａ−４ Ｙアドレスバッファ・デコーダ（４） ２００，２００ａ メモリセルアレイ ２０１，２０１ａ メモリセルアレイ（１） ２０２，２０２ａ メモリセルアレイ（２） ２０３ａ メモリセルアレイ（３） ２０４ａ メモリセルアレイ（４） ３０１，３０１ａ，３０２，３０２ａ，３０３ａ，３０
４ａ センスアンプ ４００，４００ａ クロック生成回路
ーダ（１） １００−２，１００ａ−２ Ｙアドレスバッファ・デコ
ーダ（２） １００ａ−３ Ｙアドレスバッファ・デコーダ（３） １００ａ−４ Ｙアドレスバッファ・デコーダ（４） ２００，２００ａ メモリセルアレイ ２０１，２０１ａ メモリセルアレイ（１） ２０２，２０２ａ メモリセルアレイ（２） ２０３ａ メモリセルアレイ（３） ２０４ａ メモリセルアレイ（４） ３０１，３０１ａ，３０２，３０２ａ，３０３ａ，３０
４ａ センスアンプ ４００，４００ａ クロック生成回路
Claims (5)
- 【請求項１】 外部クロック信号に同期して制御信号、
アドレス信号を入力するとともに、前記外部クロック信
号に同期してデータの入出力を行うものであって、前記
データを記憶するｎ個に部分化されたメモリセルアレイ
に対してｎビット単位（ｎは２以上の整数）で並列にア
クセスする機能を有する半導体記憶装置において、 前記各部分化されたメモリセルアレイに対してｎビット
単位で並列にアクセスする際に、 前記入力されたアドレス信号におけるカラムアドレスを
ビット単位で異ならせた複数の値に対応する複数のカラ
ムスイッチ信号をそれぞれ生成し、所定のラッチ信号に
同期して、前記生成した各カラムスイッチ信号を、前記
メモリセルの各部分に対してそれぞれ供給する複数のデ
コード回路と、 前記外部クロック信号に対して互いに異なる時間差を有
するように生成した複数のラッチ信号を、前記各デコー
ド回路に対して供給するラッチ信号生成回路とを備える
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記ラッチ信号生成回路によって生成さ
れる前記複数のラッチ信号間の最大の時間差が、前記デ
ータの入出力が前記外部クロック信号の片方のエッジに
同期して行われる場合には前記外部クロック信号の１周
期であり、前記データの入出力が前記外部クロック信号
の両方のエッジに同期して行われる場合には前記外部ク
ロック信号の半周期であることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記メモリセルアレイの部分化の個数ｎ
が２より大きく、 前記ラッチ信号生成回路が、前記複数のデコード回路を
２以上の群に分割した各群毎に、前記外部クロック信号
に対して異なる時間差を有するように生成したｎ個未満
の複数の前記ラッチ信号を供給することを特徴とする請
求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記ラッチ信号生成回路が、前記外部ク
ロック信号に同期して生成した第１のラッチ信号と、第
１のラッチ信号を反転した第２のラッチ信号とを含んで
前記複数のラッチ信号を生成することを特徴とする請求
項１〜３のいずれか１項に記載の半導体記憶装置。 - 【請求項５】 前記ラッチ信号生成回路が、前記外部ク
ロック信号に同期して生成した第１のラッチ信号と、第
１のラッチ信号を入力とする複数の直列接続された論理
回路の出力として得た第２のラッチ信号とを含んで前記
複数のラッチ信号を生成することを特徴とする請求項１
〜３のいずれか１項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009038A JP3492268B2 (ja) | 2000-01-18 | 2000-01-18 | 半導体記憶装置 |
| TW089128179A TW478113B (en) | 2000-01-18 | 2000-12-28 | Semiconductor memory device |
| DE10065785A DE10065785B4 (de) | 2000-01-18 | 2000-12-30 | Halbleiterspeichervorrichtung |
| KR10-2001-0002613A KR100386990B1 (ko) | 2000-01-18 | 2001-01-17 | 반도체 메모리 장치 |
| US09/764,481 US6463005B2 (en) | 2000-01-18 | 2001-01-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009038A JP3492268B2 (ja) | 2000-01-18 | 2000-01-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001202780A true JP2001202780A (ja) | 2001-07-27 |
| JP3492268B2 JP3492268B2 (ja) | 2004-02-03 |
Family
ID=18537237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009038A Expired - Fee Related JP3492268B2 (ja) | 2000-01-18 | 2000-01-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152350A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
| JP2005209333A (ja) * | 2004-01-20 | 2005-08-04 | Samsung Electronics Co Ltd | 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路 |
| JP2007141430A (ja) * | 2005-11-21 | 2007-06-07 | Samsung Electronics Co Ltd | メモリ装置及び有効アドレスウィンドウ拡張方法 |
| JP2010257540A (ja) * | 2009-04-27 | 2010-11-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8321607B2 (en) | 2009-09-18 | 2012-11-27 | Sony Corporation | Semiconductor memory device and multilayered chip semiconductor device |
| US8526250B2 (en) | 2011-03-23 | 2013-09-03 | SK Hynix Inc. | Address delay circuit of semiconductor memory apparatus |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419012B1 (ko) * | 2001-07-19 | 2004-02-14 | 삼성전자주식회사 | 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치및 이 장치의 데이터 처리 방법 |
| JP4741122B2 (ja) * | 2001-09-07 | 2011-08-03 | 富士通セミコンダクター株式会社 | 半導体装置及びデータ転送方法 |
| US20030061528A1 (en) * | 2001-09-27 | 2003-03-27 | Seagate Technology Llc | Method and system for controlling clock signals in a memory controller |
| US6931505B2 (en) * | 2001-12-31 | 2005-08-16 | Intel Corporation | Distributed memory module cache command formatting |
| US7389387B2 (en) * | 2001-12-31 | 2008-06-17 | Intel Corporation | Distributed memory module cache writeback |
| KR100468719B1 (ko) * | 2002-01-11 | 2005-01-29 | 삼성전자주식회사 | Ｎ 비트 프리페치 방식과 2ｎ 버스트 길이를 지원할 수있는 반도체 메모리 장치 |
| KR20060009446A (ko) * | 2004-07-22 | 2006-02-01 | 삼성전자주식회사 | 프로세서의 오동작을 방지할 수 있는 정보 처리 장치 |
| KR100578219B1 (ko) | 2004-12-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 온-칩 데이터 전송 제어장치 및 그 제어방법 |
| US7643591B2 (en) * | 2006-07-26 | 2010-01-05 | International Business Machines Corproation | Transition balancing for noise reduction /Di/Dt reduction during design, synthesis, and physical design |
| US7823107B2 (en) * | 2007-10-19 | 2010-10-26 | International Business Machines Corporation | Transition balancing for noise reduction/Di/Dt reduction during design, synthesis, and physical design |
| KR20130050852A (ko) | 2011-11-08 | 2013-05-16 | 에스케이하이닉스 주식회사 | 어드레스 디코딩 방법과 이를 이용한 반도체 메모리 장치 |
| KR102161083B1 (ko) * | 2013-12-04 | 2020-10-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US11115022B2 (en) * | 2015-05-07 | 2021-09-07 | Northwestern University | System and method for integrated circuit usage tracking circuit with fast tracking time for hardware security and re-configurability |
| KR102354680B1 (ko) * | 2018-02-23 | 2022-01-25 | 에스케이하이닉스 주식회사 | 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230230B1 (ko) * | 1993-12-24 | 1999-11-15 | 윤종용 | 메모리 어드레싱 방법 및 장치 |
| JP2907074B2 (ja) | 1995-08-25 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3706212B2 (ja) * | 1996-10-30 | 2005-10-12 | 沖電気工業株式会社 | メモリ装置 |
| JPH1139871A (ja) | 1997-01-10 | 1999-02-12 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR100252057B1 (ko) * | 1997-12-30 | 2000-05-01 | 윤종용 | 단일 및 이중 데이터 율 겸용 반도체 메모리 장치 |
| US5963482A (en) * | 1998-07-14 | 1999-10-05 | Winbond Electronics Corp. | Memory integrated circuit with shared read/write line |
-
2000
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- 2001-01-17 US US09/764,481 patent/US6463005B2/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152350A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP4570321B2 (ja) * | 2002-10-29 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
| JPWO2005045846A1 (ja) * | 2003-11-06 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体記憶装置及びそのバースト動作方法 |
| JP4796390B2 (ja) * | 2003-11-06 | 2011-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| JP2005209333A (ja) * | 2004-01-20 | 2005-08-04 | Samsung Electronics Co Ltd | 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路 |
| JP4672374B2 (ja) * | 2004-01-20 | 2011-04-20 | 三星電子株式会社 | 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路 |
| JP2007141430A (ja) * | 2005-11-21 | 2007-06-07 | Samsung Electronics Co Ltd | メモリ装置及び有効アドレスウィンドウ拡張方法 |
| JP2010257540A (ja) * | 2009-04-27 | 2010-11-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8321607B2 (en) | 2009-09-18 | 2012-11-27 | Sony Corporation | Semiconductor memory device and multilayered chip semiconductor device |
| US8526250B2 (en) | 2011-03-23 | 2013-09-03 | SK Hynix Inc. | Address delay circuit of semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
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