JP3706212B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は,半導体メモリの回路方式に関するものである。
【０００２】
【従来の技術】
近年、インターネットの普及と、カラーコピー機の普及により、撮影した写真データをそのままＰＣに取り込めるディジタルスチルカメラ市場が急速に成長している。
【０００３】
図２に従来のディジタルスチルカメラシステムの簡単なブロックを示す。以下、図１を参照しながらディジタルスチルカメラシステムの内部処理を説明する。以下、ディジタルスチルカメラを簡単化のため単に「カメラ」と呼ぶことにする。
【０００４】
画像情報は、ａのＣＣＤを介してカメラに取り込まれる。次に、取り込まれた画像データはｂの入力部ＩＣによりディジタル信号に変換され、ｅのグラフィックスメモリに取り込まれる。中級機以上のカメラでは、このグラフィックスバッファに一般的にマルチポートＤＲＡＭあるいは、ＶＲＡＭと呼ばれるメモリが使われることが多い。このマルチポートＤＲＡＭは、一般の汎用ＤＲＡＭと全く同じ動作をするＤＲＡＭポートと、ＣＲＴや液晶画面を描画する、シリアルアクセスが可能なＳＡＭポートの２ポートを有する世界的に標準化されたメモリである。
【０００５】
そして、ＣＣＤから取り込まれてくるデータはカメラのユーザが目で見たままの動画として、マルチポートＤＲＡＭに書き込まれ続け、ｈのエンコーダ，ｉのＤ−Ａコンバータ、ｉのバッファを介してビデオ出力されるか、或いは、ｋの液晶パネル等で実際見ることができる。これは、テレビカメラで写した絵を即時にテレビ受像器で見ているのと変わらない回路動作である。
【０００６】
さらに、一般的なカメラでは、ｄのキー入力部分にシャッターがあり、ＲＯＭ，ＲＡＭ，マイクロプロセッサコア、Ｉ／Ｏポート、ＤＭＡコントローラ、バスステートコントローラ、タイマ等で構成されたｃ．のディジタルスチルカメラコントローラにより、シャッターが押されたときから、ａからのＣＣＤ入力を停止し、ｅのマルチポートＤＲＡＭに蓄えられた画像情報（シャッターが押された瞬間の画像）の画像圧縮を開始する。
【０００７】
このｅのマルチポートＤＲＡＭに蓄えられた情報は、一定のブロック情報として取り出され、その圧縮結果は、ｆのバッファメモリ（一般的には汎用ＤＲＡＭが使われる。）に一時的に蓄えられる。
【０００８】
ここで、マルチポートＤＲＡＭに蓄えられた画像情報が圧縮され、 ｆのバッファメモリに転送されている間も、マルチポートＤＲＡＭのＳＡＭポートは、シャッターが押される前と同様にビデオ出力を出し続ける。この時、ＣＣＤから新たな画像情報は送られてこないので、ビデオ出力される画像は静止画である（圧縮された画像はこの、ビデオ出力される静止画である）。
【０００９】
このグラフィクスメモリが、２ポートの上記マルチポートＤＲＡＭでなく、従来の汎用メモリのように１ポートのメモリが使われた場合、シャッターが押されて画像が圧縮されている最中、ビデオ出力が出なくなる、つまり、ユーザが見ている画面は真っ暗になる。従って、カメラとしての商品価値は、マルチポートＤＲＡＭを使ったものに対し、大きく見劣りする。
【００１０】
このマルチポートＤＲＡＭを使わないで、シャッターが押され、画像圧縮がされている間、ビデオ出力を出し続けたい場合、現状では、画像出力用に、新たに、別の画像メモリが必要となる。また、後で述べるが、将来、汎用ＤＲＡＭを置き換えると考えられている非常に高速の同期式ＤＲＡＭ（ＳＤＲＡＭ）を用い、画像圧縮と、ビデオ出力を時分割で行う方法がある。
【００１１】
このようにグラフィックス用に新たに別のメモリを用いる場合、ボード上の搭載面積が増え、部品点数も増えるのでコストが上昇する。また、非常に高速の同期式ＤＲＡＭ（ＳＤＲＡＭ）を用いた場合、コントロールが複雑となり、かつ、メモリに対するアクセスが、（圧縮とビデオ出力を２ポートで行うため）２倍以上にならざるを得ず、動作マージンの確保が非常にきびしくなり、コントローラ設計が大変となる。
【００１２】
次に、図２のｅのマルチポートＤＲＡＭについて詳細に説明する。図３は、従来のマルチポートＤＲＡＭ回路図である。
【００１３】
まず、図３のＩのコントロール信号発生手段に入力する入力信号の機能を説明する。簡単化のため、図３では省略してあるが、実際は、Ｉのコントロール信号発生手段から発生したコントロール信号は図３にある各回路に入力し、マルチポートＤＲＡＭのアクセス動作をコントロールする。ＲＡＳ/はロウアドレスストローブ、ＣＡＳ/はコラムアドレスストローブ、ＷＥ/はライトイネーブル、ＤＴ/ＯＥ/はデータ転送、出力コントロール、ＳＣはシリアルクロック、ＳＥ/はシリアルアクセスイネーブル信号である。
【００１４】
次に、各素子の接続関係を説明する。
【００１５】
図３に示すように、１つのメモリセル容量と１つのトランジスタからなるメモリセル単位Ｃｉｊ（ｉ＝１〜ｎ，ｊ＝１〜ｍ：ｍ，ｎは任意の整数）は、ワードラインＷＬｊ（ ｊ＝１〜ｍ：ｍは任意の整数）と相補信号線であるビットライン対ＢＬｉ、 ＢＬｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）のいずれかに接続している。
【００１６】
このビットラインＢＬｉ、 ＢＬｉ/間には、センスアンプＳＡｎ（ ｉ＝１〜ｎ：ｎは任意の整数）が接続している。ビットライン対ＢＬｉ，ＢＬｉ/の右端部とデータバスＤ，Ｄ/との間には、ＢＬｉ，ＢＬｉ/との開閉手段であるトランジスタＴｒａｉ，Ｔｒａｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）が接続されている。
【００１７】
ビットライン対ＢＬｉ，ＢＬｉ/の左端部とシリアルデータバスＳＤ，ＳＤ/との間には、ＢＬｉ，ＢＬｉ/との開閉手段であるトランジスタＴｒｂｉ，Ｔｒｂｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）およびシリアルデータバスＳＤ，ＳＤ/との開閉手段であるトランジスタＴｒｃｉ，Ｔｒｃｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）が直列に接続されている。
【００１８】
このＴｒｂｉとＴｒｃｉとの接続部とＴｒｂｉ/とＴｒｃｉ/との接続部との間には相対するインバータで構成されるフリップフロップＦｉ（ｉ＝１〜ｎ：ｎは任意の整数）が接続されている。
【００１９】
このように、メモリセル単位Ｃｉｊ、相補信号線であるビットライン対ＢＬｉ、 ＢＬｉ、センスアンプＳＡｎ、トランジスタＴｒａｉ，Ｔｒａｉ/、トランジスタＴｒｂｉ，Ｔｒｂｉ/、トランジスタＴｒｃｉ，Ｔｒｃｉ/およびフリップフロップＦｉでコラム単位Ｃｉ（ｉ＝１〜ｎ：ｎは任意の整数）が構成される。
【００２０】
アドレス端子ＡＤＤからアドレスが入力されるとアドレス発生手段Ｄは、ＹアドレスＹＡを出力する。このＹアドレスＹＡは、Ｙデコード手段Ｂに入力され、Ｙデコード手段Ｂは、コラム単位選択信号出力ＹＤｉを出力する。このコラム単位選択信号出力ＹＤｉは、Ｔｒａｉ，Ｔｒａｉ/を開閉するための信号である。
【００２１】
また、アドレス手段Ｄの出力であるＸアドレスＸＡはＸデコーダ手段Ａに入力され、このＸデコーダ手段ＡはワードラインＷＬｉを選択する。
【００２２】
また、アドレス手段Ｄの出力部は、シリアルアドレス発生手段Ｊの入力部に接続され、このシリアルアドレス発生手段Ｊは、シリアルアドレスＳＡを出力し、このシリアルアドレスＳＡはシリアルデコーダ手段Ｆに入力される。
【００２３】
このシリアルデコーダ手段Ｆは、 Ｔｒｃｉ，Ｔｒｃｉ/を開閉するためのコラム単位選択信号出力ＹＳDｉを出力する。
【００２４】
データバスＤ，Ｄ/は、Ｉ/Ｏ端子を有する入出力手段Ｅに接続され、シリアルデータバスＳＤ，ＳＤ/は、ＳＩ/Ｏ端子を有する入出力手段Ｇに接続されている（現在、市場に出ているマルチポートＤＲＡＭではＧは出力端子のみの場合もある）。
【００２５】
次に、図３のマルチポートＤＲＡＭの動作を図４を参照しながら説明する。ここでの動作モード説明はページモードのリードサイクルに対応する。
【００２６】
まず、ＤＲＡＭ動作を図４に示す各時刻ごとに説明する。
【００２７】
まず、時刻ｔ０においてＲＡＳ/が立ち下がり、アドレス端子ＡＤＤから入力される外部入力であるＸアドレスＸＡＤが取り込まれる。このＸＡＤが、アドレス発生手段Ｄに入力され、内部ＸアドレスＸＡが発生する。この内部ＸアドレスＸＡはＸデコーダ手段に入力される。Ｘデコーダ手段はワードライン群の中からＸＡにより選択されるワードラインＷＬｉを選択する。従って、同時刻付近でＷＬｉが立ち上がる。その後、ＷＬｉの接続する全てのメモリセル単位情報（微少電荷）が、前もって電源電圧Ｖｃｃの半分のＶｃｃ/２に充電されていたビットライン対の片方に転送され、すべての相補ビットライン間に微少電位差を生じさせる。その微少電位差はセンスアンプにより増幅され、すべての相補ビットライン間の電位差は増幅されてＶｃｃとなる。
【００２８】
時刻ｔ１では、ＣＡＳ/が立ち下がり、アドレス端子ＡＤＤから入力する外部入力であるＹアドレスＹＡＤが取り込まれる。このＹＡＤが、アドレス発生手段Ｄに入力され、内部ＹアドレスＹＡが発生し、Ｙデコーダ手段Ｂに入力される。Ｙデコーダ手段Ｂはコラム単位群の中から、例えば、ＹＡにより選択されるコラム単位Ｃｉを選択する。即ち、Ｙデコーダ出力ＹＤｉを立ち上げ、Ｔｒａｉ、Ｔｒａｉ/をＯＮし、データバスＤ，Ｄ/にビットライン対ＢＬｉ/，ＢＬｉ/上の増幅された情報を転送させる。この情報はデータバス対Ｄ，Ｄ/を介して入出力手段Ｅ．に転送され、端子Ｉ/Ｏより出力される。
【００２９】
時刻ｔ４では、ＣＡＳ/が立ち下がり、時刻１と同様にアドレス端子ＡＤＤから次のＹアドレスＹＡＤが取り込まれる（ここではＹアドレスはインクリメンタルに入力するとする）。このＹＡＤが、アドレス発生手段Ｄに入力され、内部ＹアドレスＹＡが発生し、Ｙデコーダ手段Ｂに入力される。Ｙデコーダ手段Ｂはコラム単位群の中から、ＹＡにより選択されるコラム単位Ｃｉ+1を選択する。即ち、Ｙデコーダ出力ＹＤｉ+1を立ち上げ、Ｔｒａｉ+1、Ｔｒａｉ+1/をＯＮし、データバスＤ，Ｄ/にビットライン対ＢＬｉ+1/，ＢＬｉ+1/上の増幅された情報を転送させる。この情報はデータバス対Ｄ，Ｄ/を介して、時刻１と同様の動作で入出力手段Ｅに転送され、端子Ｉ/Ｏより出力される。以上の動作を繰り返すことによりＤＲＡＭ部分のページモードの読み出しができる。
【００３０】
時刻ｔ６では、 ＲＡＳ/、ＣＡＳ/が立ち上がり、ＷＬｉが立ち下がる。
【００３１】
時刻ｔ７では、ＢＬｉ，ＢＬｉ/は、Ｖｃｃ／２レベルにイコライズされ、リセット状態となる。
【００３２】
時刻ｔ８では、次のＲＡＳ/サイクルが始まる。
【００３３】
次に、ＳＡＭアクセス（リード動作で代表させる）動作を同じく、図４に示す各時刻ごとに説明する。
【００３４】
図４以前のサイクルで、ＲＡＳ/がロウレベルになるとき、ＤＴ/ＯＥ/がロウレベルとなるサイクル（データ転送サイクルと呼ばれる）中において、入力Ｘアドレスにより指定されたワードラインに接続する全てのメモリセル情報は、先に説明した、センスアンプ動作により増幅された後、転送信号ＰＤＴが立ち上がることによって、一度機にデータレジスタ手段Ｆｉ（ｉ＝１〜ｎ、Ｆｉはここではフリップフロップ）に転送されている。
【００３５】
時刻ｔ２では、ＳＥ/が立ち下がり、シリアルアクセス可能な動作モードとなる。
【００３６】
時刻ｔ３では、時刻１でＳＥ/が立ち下がった直後のＳＣの立ち上がりに同期して、データ転送サイクル中において入力したＹアドレスに対応するシリアルデコーダ手段Ｆ．の出力ＹＳＤ１が立ち上がり、フリップフロップＦ１に蓄えられていたデータは、Ｔｒｂ１，Ｔｒｂ１/がＯＮするため、データバスＨ，Ｈ/に転送される。転送されたデータは入出力手段Ｇ．に転送され端子ＳＩ／Ｏより出力される。
【００３７】
時刻ｔ５：では、次のＳＣの立ち上がりに同期して、時刻１のアクセス番地に+１した番地の（フリップフロップＦ２の）データが時刻ｔ３と同様の回路動作により、端子ＳＩ／Ｏより出力される。（シリアルデコーダ手段Ｆ．の出力ＹＳＤ２が立ち上がり、フリップフロップＦ２に蓄えられていたデータは、Ｔｒｂ２，Ｔｒｂ２/がＯＮするため、データバスＨ，Ｈ/に転送される。転送されたデータは入出力手段Ｇ．に転送される。）以降、ＳＣの立ち上がりに同期してシリアル出力が連続する。
【００３８】
時刻ｔ７では、ＳＥ/が立ち上がることにより、ＳＩ／Ｏはハイインピーダンス状態となる。
【００３９】
【発明が解決しようとする課題】
新たなメモリとして同期式ＤＲＡＭが市場に出始めている。これは、ＤＲＡＭアクセスをシステムクロックを使いコントロールするものであり、汎用ＤＲＡＭのページモードが４０〜５０ＭＨｚであるのに対し、８０〜１００ＭＨｚと高速であるため、高速を利して図５に示すように１ポートしかなくてもグラフィックスメモリとバッファメモリとを兼ねることが可能である。
【００４０】
即ち、マルチポートＤＲＡＭが２つのポートでビデオ出力用の画像情報転送と、圧縮動作を別々にやっていた作業を１ポートのみで行わせるため、より高速なメモリで時分割処理する。一般的にはこのような使い方のメモリをユニファイドメモリと呼んでいる。
【００４１】
しかしながら、ユニファイドメモリでは、従来のマルチポートＤＲＡＭでアクセスしていたスピードの２倍程度の高速でシステムを動作させざるを得なくなり、１ポートを時分割で使うため、コントローラの設計が非常に複雑になり、コストアップにつながる。また、システムの動作マージン設計も困難となる。
【００４２】
以上詳細に述べたようなディジタルスチルカメラシステム等のバッファメモリを使った画像処理とＣＲＴや液晶画面への描画を同時に行う様な画像処理システムで、かつ、システムボード上の搭載面積に制限があるようなシステムにおいて、異なるデバイスである２ポートデバイスであるマルチポートＤＲＡＭとバッファＤＲＡＭを使用していてシステムボード上の搭載面積を縮小できず、搭載面積を縮小するためワンチップ化し、ユニファイドメモリにするにしても、２ポートデバイスの機能とバッファの機能を１ポートデバイスで行うため、２倍の速度でアクセスしなければならず、しかも１ポートを時分割で使うため、コントローラの設計が非常に複雑になり、コストアップにつながる。また、システムの動作マージン設計も困難となる。
【００４３】
本発明は、使いやすい、使用ボード面積を縮小できる高性能のディジタルスチルカメラ専用メモリを供給することが目的である。
【００４４】
【課題を解決するための手段】
本発明のポイントは、マルチポートＤＲＡＭの、長所を生かし、さらにバッファメモリの搭載面積を省くため、マルチポートＤＲＡＭと汎用ＤＲＡＭをワンチップに混載し、コントロールを工夫することにある。
【００４５】
具体的にいえば、本発明によるメモリは、マルチポートＤＲＡＭと汎用ＤＲＡＭをＸアドレスを連続し、Ｙアドレスを共通にし、コントロール端子を共通にし、リフレッシュコントロールを工夫したものである。
【００４６】
本発明によるメモリにより、従来のマルチポートＤＲＡＭの長所を損なわず、一時バッファとして使われるＤＲＡＭを混載することで、ボード面積を縮小し、コストパフォーマンスの優れたメモリを供給できる。
【００４７】
請求項１記載のメモリ装置は、ランダムアクセスが可能な半導体メモリ装置において、外部アドレス信号が入力し、内部Ｘアドレスと内部Ｙアドレスを発生するアドレス発生手段と、シリアルアドレスを発生するシリアルアドレス発生手段と、前記内部Ｘアドレスが入力する第１のＸデコーダ手段と、前記内部Ｙアドレスが入力する第１のＹデコーダ手段とが接続するメモリ単位群からなる第１のメモリアレイと前記第１のＹデコーダ手段に接続する第１のデータバスから構成される１ポートの第１のメモリ構成部分と、前記内部Ｘアドレスが入力する第２のＸデコーダ手段と前記内部Ｙアドレスが入力する第２のＹデコーダ手段とが接続するメモリ単位群からなる第２のメモリアレイと前記第２のＹデコーダ手段に接続し、前記第１のデータバスに接続する第２のデータバスと、前記第２のメモリアレイに接続するデータレジスタ手段と前記データレジスタ手段に接続する前記シリアルアドレスが入力するシリアルデコーダ手段と前記シリアルデコーダ手段に接続する第３のデータバスとから構成される２ポートの第２のメモリ構成部分と、互いに接続する第１のデータバスと第２のデータバスと接続する入出力端子を有する第１の入出力手段と、第３のデータバスと接続する少なくとも出力端子を有する第２の入出力手段と、外部から上記構成要素からなるメモリをコントロールするためのコントロール信号が入力しメモリアクセスを可能とするメモリ周辺回路をコントロールする内部コントロール信号を発生するコントロール信号発生手段と、を有する。
【００４８】
このように、１ポートメモリと２ポートメモリの２つの異なるメモリをワンチップ化したため、システムボード上の搭載面積を縮小でき、２ポートデバイスを有するため、１ポートデバイスで機能を達成する場合のように時分割動作でメモリを、高速動作をさせる必要がないため、コントローラの設計が非常に複雑になり、システムの動作マージン設計も困難となることがない。
【００４９】
また、本発明のコントロールをするコントローラ回路は、従来メモリのコントローラと全く同じで良いためコントローラ開発が容易で、コストアップをすることなく、１ポートメモリと２ポートメモリのＸアドレスを連続し、アドレス入力を共通化し、１ポートメモリと２ポートメモリの片方のポートの入出力手段を共通化したためボード上配線が簡単になりディジタルスチルカメラシステム等の携帯型のシステムを構成するのに最適なメモリを供給できる。
【００５０】
請求項２記載のメモリ装置は、前記第１のメモリ構成部分を選択するＸアドレスと前記第２のメモリ構成部分を選択するＸアドレスとが連続する。
【００５１】
このように、「第１のメモリ構成部分を選択するＸアドレスと、第２のメモリ構成部分を選択するＸアドレスとが連続する」ため、外部からは、前記第１のメモリアレイと前記第２のメモリアレイ中の、全メモリセル単位のＸアドレス指定が第１のメモリ構成部分のコントロール同然に行え、メモリコントロールが容易となり、アドレス入力信号が共通であるため、アドレス入力ピンが少なくでき、対象メモリがＤＲＡＭの場合、前記第１のメモリアレイと前記第２のメモリアレイを合わせた、ひとつのＤＲＡＭとして単独なメモリとしてとらえた場合、リフレッシュ動作のコントロールが容易となる。
【００５２】
請求項３記載のメモリ装置は、請求項２記載の第１のメモリ構成部分をコントロールするための外部入力コントロール信号と第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とを有し、これらのコントロール信号が共通であることを特徴とする。
【００５３】
このように、「第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とが共通である」ため、入力ピンの本数を大幅に少なくできるため、ピン数の少ないパッケージを選択できるため、製造コスト、テストコストを引き下げることができる。
【００５４】
請求項４記載のメモリ装置は、請求項３記載の第１のＹデコーダ手段と第２のＹデコーダ手段とに入力するＹアドレスが共通であることを特徴とする。
【００５５】
このように、リフレッシュ手段が接続したため、外部アドレスを加えることなくリフレッシュを行えるため、外部からリフレッシュの度にＸアドレスを発生する必要が無く、リフレッシュを内部で行えるため、リフレッシュコントロールにコントローラ内でクロック発生手段を設ける必要がない使いやすいメモリ装置を供給できる。
【００５６】
請求項５記載のメモリ装置は請求項１記載のメモリ装置にさらに、前記第１のＸデコーダ手段と前記第２のＸデコーダ手段に接続するリフレッシュ手段を付加したことを特徴とする。
【００５７】
このように、「第１のメモリ構成部分を選択するＸアドレスと、第２のメモリ構成部分を選択するＸアドレスとが連続する」ため、外部からは、前記第１のメモリアレイと前記第２のメモリアレイ中の、全メモリセル単位のＸアドレス指定が第１のメモリ構成部分のコントロール同然に行え、メモリコントロールが容易となり、アドレス入力信号が共通であるため、アドレス入力ピンが少なくでき、対象メモリがＤＲＡＭの場合、前記第１のメモリアレイと前記第２のメモリアレイを合わせた、ひとつのＤＲＡＭとして単独なメモリとしてとらえた場合、リフレッシュ動作のコントロールが容易となる。
【００５８】
請求項６記載のメモリ装置は、請求項５のメモリ装置の第１のメモリ構成部分を選択するＸアドレスと、第２のメモリ構成部分を選択するＸアドレスとが連続することを特徴とする。
【００５９】
請求項７記載のメモリ装置は、請求項６のメモリ装置の第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とを有し、これらのコントロール信号が共通であることを特徴とする。
【００６０】
このように、「第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とが共通である」ため、入力ピンの本数を大幅に少なくできるため、ピン数の少ないパッケージを選択できるため、製造コスト、テストコストを引き下げることができる。
【００６１】
請求項８記載のメモリ装置は、請求項７記載の第１のＹデコーダ手段と第２のＹデコーダ手段とに入力するＹアドレスが共通であることを特徴とする。
【００６２】
このように、「前記第１のＹデコーダ手段と前記第２のＹデコーダ手段とに入力するＹアドレスが共通である」ためＹアドレス入力ピン本数を減少することができ、従来メモリで一般的に用いられている様な第１のＸデコーダ手段と第２のＸデコーダ手段とを直列に並べるようなレイアウトを取る場合、第１のＹデコーダ手段と第２のＹデコーダ手段のパターンの大きさ（長さ）が揃うため、チップレイアウトが無駄無くでき、第１のメモリ構成部分と、第２のメモリ構成部分の１ワードラインに接続するメモリ単位数が同じにできるため、ページモード出力ビット数を同じにできる。従い、第１のメモリ構成部分と、第２のメモリ構成部分をひとまとめにしたメモリとして使用できるため、コントローラ設計が容易になる。
【００６３】
【発明の第１の実施の形態】
図１に本発明の基本回路（実施例１）の接続関係、図３に図１の回路の回路動作を示す。
【００６４】
先に従来のマルチポートＤＲＡＭの動作説明で述べたように、マルチポートＤＲＡＭと同様のコントロール信号がコントロール信号発生手段Ｉに入力し、本メモリの各要素回路のコントロールを行う各信号を発生する。ここでは、それら信号は簡単化のため示されていない。以下実施例の回路動作を実現するための外部入力コントロール信号は、必ずしも、図示されるもののみでなければならない必要はなく、例えば、異なるメモリ部分をリフレッシュコントロールするためＲＡＳ/は２本あっても良い（以下の実施例につても同じ）。
【００６５】
外部入力アドレスＡＤＤは、アドレス発生手段Ｄに接続され、その出力であるＸアドレスＸＡをＸデコーダ手段Ａ及びＸデコーダ手段Ａ’に入力する。同じく、アドレス発生手段Ｄの出力であるＹアドレスＹＡはＹデコーダ手段Ｂ及びＸデコーダ手段Ｂ’に入力する。
【００６６】
アドレス発生手段Ｄはシリアルアドレス発生手段Ｊに接続し、シリアルアドレスＳＡを発生し、シリアルデコーダ手段ＦにＳＡを出力する。マルチポートＤＲＡＭでは、入力Ｙアドレスが、シリアルアクセスの先頭アドレスとなるので、シリアルアドレス発生手段Ｊは、アドレス発生手段Ｄに接続するが、必ずしもシリアルアドレス発生手段Ｊは、アドレス発生手段Ｄに接続する必要はなく、シリアルアドレス発生手段Ｊのアドレス入力は他の方法でなされても良い。例えば、内部リセット信号によりシリアルアクセスの先頭アドレスが決定されても良い。
【００６７】
メモリアレイＣは複数のメモリセル単位Ｍｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）からなり、同様に、メモリアレイＣ’は複数のメモリセル単位Ｍｋｌ（ｋ＝ａ〜ｍ，ｌ＝１〜ｂ）からなる。
【００６８】
Ｘデコーダ手段Ａには複数のワードラインが接続し、入力したアドレスＸＡで選択されるにより、複数のワードラインの中から、ある任意のワードラインＷＬｉを選択する。そのワードラインＷＬｉには複数のメモリ出る単位が接続し、そのワードラインが選択された後、それら複数のメモリセル単位情報は接続するコラム線ＣＬｊ（ビットライン）上に乗る。Ｙデコーダ手段Ｂは入力したＹアドレスＹＡにより、任意のコラムＣＬｉを選択する。
【００６９】
Ｘデコーダ手段Ａ’には複数のワードラインが接続し、入力したアドレスＸＡで選択されるにより、複数のワードラインの中から、ある任意のワードラインＷＬｋを選択する。そのワードラインＷＬｋには複数のメモリ出る単位が接続し、そのワードラインが選択された後、それら複数のメモリセル単位情報は接続するコラム線ＣＬl（ビットライン）上に乗る。Ｙデコーダ手段Ｂ’は入力したＹアドレスＹＡにより、任意のコラムＣＬｋを選択する。
【００７０】
Ｘデコーダ手段ＡとＸデコーダ手段Ａ’に入力するアドレスは連続するアドレスである（例えば、メモリアレイＣ上のメモリを選択するＸアドレスＸＡが0000000000〜011111111111で、メモリアレイＣ’上のメモリを選択するＸアドレスＸＡが1000000000〜111111111111のように連続する)。
【００７１】
ここでは、Ｙデコーダ手段Ｂ、 Ｙデコーダ手段Ｂ’に入力するＹアドレスＹＡは全く同じものであるとする。必ずしも同じでなくても叶わないが、実デバイスのパターン設計等の容易さを考えた場合、一般的には、同じものとなる。
【００７２】
Ｙデコーダ手段ＢはワードラインＷＬｉ、コラムラインＣＬｉにより選択されたメモリセル単位Ｍｉｊの情報をデータバスＺに転送し、転送された情報は入出力手段Ｅを介してＩ/Ｏ端子から出力される。
【００７３】
Ｙデコーダ手段Ｂ’はワードラインＷｌｋ、コラムラインＣｌｌにより選択されたメモリセル単位Ｍｋｌの情報をデータバスＺ’に転送し、転送された情報は入出力手段Ｅを介してＩ/Ｏ端子から出力される。
【００７４】
データバスＺとデータバスＺ’は互いに接続し、入出力手段Ｅにも接続している。
【００７５】
データレジスタ単位からなるデータレジスタ手段ＯはメモリアレイＣ’に接続（各コラム線ＣＬｉが各々対応するデータレジスタ単位と接続する）し、 シリアルデコーダ手段ＦはシリアルアドレスＳＡにより選択され、前記データレジスタ手段を構成するデータレジスタ単位の情報をデータバスＨに転送し、転送された情報は入出力手段Ｇを介してＳＩ/Ｏ端子から出力される。
【００７６】
メモリアレイＣを含むメモリ回路は、汎用ＤＲＡＭそのものの動作であり、メモリアレイＣ’を含むメモリ回路は、マルチポートＤＲＡＭそのものの動作である。それらの回路及び回路動作は、従来の回路と同様であるためここでは省略する。
【００７７】
本発明の基本的な特徴は、ａ）汎用ＤＲＡＭとマルチポートＤＲＡＭを混載し、ｂ）汎用ＤＲＡＭ部のデータバスとマルチポートＤＲＡＭ部のＤＲＡＭポートのデータバスを接続し、ｃ）上記データバスは、共通の入出力手段に接続し、ｄ）汎用ＤＲＡＭ部のＸアドレスとマルチポートＤＲＡＭ部のＸアドレスは連続するアドレスであり（例えば、メモリアレイＣ上のメモリを選択するＸアドレスＸＡが0000000000〜011111111111で、メモリアレイＣ’上のメモリを選択するＸアドレスＸＡが1000000000〜111111111111のように連続する)ｅ）汎用ＤＲＡＭ部とマルチポートＤＲＡＭ部のコントロール信号を共有することである。ここでは具体的に広く用いられている汎用ＤＲＡＭとマルチポートＤＲＡＭとしたが、必ずしも汎用ＤＲＡＭとマルチポートＤＲＡＭである必要はなく、ＤＲＡＭとＤＲＡＭポートと別の機能のポートを有するメモリであってもよい。また、必ずしもＤＲＡＭではなく、ＳＲＡＭ等の他のメモリ出あっても良い。
【００７８】
ここで、必ずしも、汎用ＤＲＡＭ部とマルチポートＤＲＡＭ部のコントロール信号をすべて共有するするということではなく、一部共有しない場合もあってもよい（以下、今後述べる他の実施例についても同じである）。
【００７９】
上述した構成をとることにより、ディジタルスチルカメラシステム等のバッファメモリを使った画像処理とＣＲＴや液晶画面への描画を同時に行う様な画像処理システムで、かつ、システムボード上の搭載面積に制限があるようなシステムにおいて、１ポートメモリと２ポートメモリの２つの異なるメモリをワンチップ化したため、システムボード上の搭載面積を縮小でき、２ポートデバイスを有するため、１ポートデバイスで機能を達成する場合のように時分割動作でメモリを、高速動作をさせる必要がないため、コントローラの設計が非常に複雑になり、システムの動作マージン設計も困難となることなく、本発明のコントロールをするコントローラ回路は、従来メモリのコントローラと全く同じで良いためコントローラ開発が容易で、コストアップをすることなく、１ポートメモリと２ポートメモリのＸアドレスを連続し、アドレス入力を共通化し、１ポートメモリと２ポートメモリの片方のポートの入出力手段を共通化したためボード上配線が簡単になりディジタルスチルカメラシステム等の携帯型のシステムを構成するのに最適なメモリを供給できる。
【００８０】
【発明の第２の実施の形態】
図６に本発明の実施例２の回路の接続関係を示す。
【００８１】
接続関係は、実施例１の接続関係とほぼ同様であるが、リフレッシュ手段Ｌが追加され、リフレッシュアドレスＸＡ’をＸデコーダ手段ＡとＸデコーダ手段Ａ’に出力することが異なる。リフレッシュ手段Ｌは、コントロール信号発生手段Ｉにより発生するリフレッシュコントロール信号によりコントロールされるが、ここでは簡単化のため省略している。回路動作も実施例１と同様である。
【００８２】
リフレッシュ手段Ｌは、外部クロック入力がアドレスカウンタに入力し、アドレスカウンタで発生したリフレッシュアドレスがリフレッシュアドレスを発生させる様になっているか、あるいは、内部発振器により自動的に内部クロックを発生させ前記アドレスカウンタに入力し、アドレスカウンタで発生したリフレッシュアドレスがリフレッシュアドレスを発生させる様になっている。
【００８３】
リフレッシュ動作は、通常のメモリ動作と同様であるのでここでは省略する。Ｙデコーダ手段にＹアドレスが入力せず、Ｙデコーダ手段においてコラム選択信号（Ｙデコーダ出力）が発生せず、データバスに読み出し信号が転送されないことがリフレッシュ動作と通常のメモリアクセス動作との違いである。
【００８４】
本発明の基本的な特徴は、実施例１とほぼ同様であるが、リフレッシュ手段Ｌが付属するため、外部アドレスを加えることなくリフレッシュを行える。
【００８５】
以上、詳細に説明したような構成をとることにより、実施例１と同様な効果を期待でき、さらに、リフレッシュ手段が付属するため、外部アドレスを加えることなくリフレッシュを行えるため、外部からリフレッシュの度にＸアドレスを発生する必要が無く、リフレッシュを内部で行えるため、リフレッシュコントロールにコントローラ内でクロック発生手段を設ける必要がない。
【００８６】
【発明の第３の実施の形態】
図７に実施例３の回路の接続関係を示す。
【００８７】
接続関係は、実施例２の接続関係とほぼ同様であるが、コントロール信号発生手段に接続するリフレッシュコントロール手段Ｎと、リフレッシュコントロール手段Ｎが発生するリフレッシュモード切り替え信号Ｐｓａが入力するリフレッシュ手段Ｍが新たに追加され、リフレッシュアドレスＸＡ”をＸデコーダ手段Ａのみに出力することが異なる。リフレッシュ手段Ｌは、実施例２と同様に発生アドレスＸＡ’をＸデコーダ手段Ａ及びＡ’に入力する（用途によっては、必ずしもＸデコーダ手段ＡにＸＡ’は入力する必要がない）。
【００８８】
回路動作は、実施例２とほぼ同様で、ａ）メモリアレイＣを含むメモリ部分のリフレッシュ動作がメモリアレイＣ’を含むメモリ部分のリフレッシュとは独立して行える。
【００８９】
ｂ）メモリアレイＣを含むメモリ部分をアクセスしながら、メモリアレイＣ’を含むメモリ部分をリフレッシュできる。ｃ）メモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分のＸアドレスが連続している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできる。
【００９０】
本発明の基本的な特徴は、実施例２とほぼ同様であるが、メモリアレイＣを含むメモリ部分のみをリフレッシュするためのリフレッシュ手段Ｍ．とメモリアレイＣ’を含むメモリ部分をリフレッシュするリフレッシュ手段Ｌと独立して存在するため、ａ）メモリアレイＣを含むメモリ部分のリフレッシュ動作がメモリアレイＣ’を含むメモリ部分のリフレッシュとは独立して行える。ｂ）メモリアレイＣを含むメモリ部分をアクセスしながらメモリアレイＣ’を含むメモリ部分をリフレッシュできる。ｃ）メモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分のＸアドレスが連続している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできる。
【００９１】
以上、詳細に説明したように、例えば、本発明は、具体的な例としては、図１に示す従来のディジタルスチルカメラシステムについて言えば、ｅのマルチポートＤＲＡＭとｆのＤＲＡＭがワンチップ化したものであるが、本発明を応用すれば、殆ど、常時メモリアクセスが発生し（ＤＲＡＭポートへのＣＣＤからの入力、及びビデオ出力の出力のためのメモリ出力）とが発生し、通常はリフレッシュの必要がない部分はリフレッシュをせず、一方、カメラのシャッターが押され、ＭＰＵからＤＲＡＭ部分にアクセスが発生したとき以外は情報を蓄積したままでリフレッシュが必要であるシステムのリフレッシュコントロールが可能となる。
【００９２】
また、ＸアドレスがメモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分とで連続し、リフレッシュ手段Ｌの出力アドレスがＸデコーダ手段ＡとＸデコーダ手段Ａ’に入力している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできるため、リフレッシュコントロールが簡単となる。
【００９３】
【発明の第４の実施の形態】
図８に実施例４の回路の接続関係を示す。
【００９４】
接続関係は、実施例３の接続関係と同様である。回路操作も、実施例２とほぼ同様である。異なる点は、実施例３におけるリフレッシュ手段Ｍ．をセルフリフレッシュ手段Ｍ．と特定し、同リフレッシュ手段Ｌ．をオートリフレッシュ手段Ｌ．と特定した点である。
【００９５】
ここで、オートリフレッシュというのは、外部入力クロックにより内部アドレスカウンタがインクリメントされる事によって発生する内部リフレッシュアドレスによってリフレッシュ動作が行われるリフレッシュである。汎用ＤＲＡＭにおいては、図１４に示すように、（通常動作モードではＲＡＳ/がＣＡＳ/より早く立ち下がるのに対し、）ＣＡＳ/がＲＡＳ/より早いタイミングで立ち下がることでオートリフレッシュモードにはいる（一般的にはＣＢＲリフレッシュと呼ばれる）。
【００９６】
図１４にオートリフレッシュ動作を説明する。動作そのものは図４で説明したマルチポートＤＲＡＭのＤＲＡＭポートの動作とほぼ一致する。図に示すように、オートリフレッシュモードではビットライン対が通常動作モード（従来回路動作の説明で説明済み）同様に相補ビットライン対が、選択メモリセル情報のセンスアンプによる増幅動作により、それぞれハイ、ロウとなるが、Ｙデコーダ出力が出ないため、それ以降の動作が行われない。決定された相補ビットライン対情報が再度選択メモリセルに書き込まれた形になる。これがリフレッシュ動作である。
【００９７】
オートリフレッシュ動作時、入力する入力アドレスＸＡＤ，ＹＡＤは無視される。ワードラインＷＬｉの選択は、外部から入力されるクロック（ここでは、ＲＡＤ/とＣＡＳ/）により、インクリメントされるアドレスカウンタで発生するリフレッシュ用Ｘアドレスでされる。従って、オートリフレッシュ手段ＬにはＸアドレスカウンタが含まれる。
【００９８】
次に、セルフリフレッシュというのは、内部発振手段を動作させることで外部クロックの入力無しに、アドレスカウンタをインクリメントさせリフレッシュ用Ｘアドレスを発生させ、リフレッシュを自動的に行うリフレッシュである。
【００９９】
従って、セルフリフレッシュ手段ＭにはＸアドレスカウンタおよび、内部発振手段を含む。
【０１００】
本発明の基本的な特徴は、実施例３とほぼ同様である。本発明の効果は、実施例１、２、３とほとんど同様であるが、本発明により、ほとんど常時、画面情報を出力するために使われるシリアルポートを有するメモリアレイＣ．を含むメモリ部分を必要に応じてリフレッシュできるオートリフレッシュとし、通常、アクセスされる頻度の少ないメモリアレイＣ．を含むメモリ部分を面倒なリフレッシュコントロールの必要のないセルフリフレッシュとしたため、コントロール設計のし易いメモリが供給できる。
【０１０１】
また、ＸアドレスがメモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分とで連続し、リフレッシュ手段Ｌの出力アドレスがＸデコーダ手段ＡとＸデコーダ手段Ａ’に入力している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできるため、オートリフレッシュ手段ＬのみでメモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分をひとつのメモリ部分として一緒に簡単にオートリフレッシュできる。
【０１０２】
【発明の第５の実施の形態】
図９に２バンク式のマルチポートＤＲＡＭのブロック図を示す。実施例１〜４では第２のメモリ部分は図２の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図９のように２バンク式にしたものもある。
【０１０３】
また、２ポートメモリのＤＲＡＭポートでないポートは、必ずしも一般的なマルチポートＤＲＡＭのＳＡＭポートでなくても良い。他の例としては、従来、考えられるものとしては、テレビ用途で用いられるＦＩＦＯ等がある。一般的にＦＩＦＯは２バンクで構成されており、構成は図９と同様である。
【０１０４】
実施例１では第２のメモリ部分は図１の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１０のように２バンク式にしたものもある。
【０１０５】
接続関係および動作は、第１の実施例と同様であるため詳細な説明を省略する。
【０１０６】
【発明の第６の実施の形態】
実施例２では第２のメモリ部分は図６の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１１のように２バンク式にしたものもある。
【０１０７】
接続関係および動作は、第２の実施例と同様であるため詳細な説明を省略する。
【０１０８】
【発明の第７の実施の形態】
実施例３では第２のメモリ部分は図７の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１２のように２バンク式にしたものもある。
【０１０９】
接続関係および動作は、第３の実施例と同様であるため詳細な説明を省略する。
【０１１０】
【発明の第８の実施の形態】
実施例４では第２のメモリ部分は図８の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１２のように２バンク式にしたものもある。
【０１１１】
接続関係および動作は、第４の実施例と同様であるため詳細な説明を省略する。
【０１１２】
【発明の効果】
以上詳細に説明したように、本発明によるメモリは、マルチポートＤＲＡＭと汎用ＤＲＡＭをＸアドレスを連続し、Ｙアドレスを共通にし、コントロール端子を共通にし、リフレッシュコントロールを工夫したもので、本発明によるメモリにより、従来のマルチポートＤＲＡＭの長所を損なわず、一時バッファとして使われるＤＲＡＭを混載することで、ボード面積を縮小し、コストパフォーマンスの優れたメモリを供給できる。
【図面の簡単な説明】
【図１】本発明の基本回路
【図２】従来のディジタルスチルカメラシステム
【図３】従来のマルチポートＤＲＡＭ
【図４】従来のマルチポートＤＲＡＭ動作
【図５】従来技術の延長のディジタルスチルカメラシステム
【図６】本発明の実施例２の回路
【図７】本発明の実施例３の回路
【図８】本発明の実施例４の回路
【図９】２バンク式のマルチポートＤＲＡＭ
【図１０】本発明の実施例５の回路
【図１１】本発明の実施例６の回路
【図１２】本発明の実施例７の回路
【図１３】本発明の実施例８の回路
【図１４】オートリフレッシュ動作
【符号の説明】
Ａ、Ａ’：Ｘデコーダ手段
Ｂ、Ｂ’：Ｘデコーダ手段
Ｃ、Ｃ’：メモリアレイ
Ｄ：アドレス発生手段
Ｅ、Ｇ：入出力手段
Ｆ：シリアルデコーダ手段
Ｈ、Ｚ：データバス
Ｉ：コントロール信号発生手段
Ｊ：シリアルアドレス発生手段
【発明の属する技術分野】
この発明は,半導体メモリの回路方式に関するものである。
【０００２】
【従来の技術】
近年、インターネットの普及と、カラーコピー機の普及により、撮影した写真データをそのままＰＣに取り込めるディジタルスチルカメラ市場が急速に成長している。
【０００３】
図２に従来のディジタルスチルカメラシステムの簡単なブロックを示す。以下、図１を参照しながらディジタルスチルカメラシステムの内部処理を説明する。以下、ディジタルスチルカメラを簡単化のため単に「カメラ」と呼ぶことにする。
【０００４】
画像情報は、ａのＣＣＤを介してカメラに取り込まれる。次に、取り込まれた画像データはｂの入力部ＩＣによりディジタル信号に変換され、ｅのグラフィックスメモリに取り込まれる。中級機以上のカメラでは、このグラフィックスバッファに一般的にマルチポートＤＲＡＭあるいは、ＶＲＡＭと呼ばれるメモリが使われることが多い。このマルチポートＤＲＡＭは、一般の汎用ＤＲＡＭと全く同じ動作をするＤＲＡＭポートと、ＣＲＴや液晶画面を描画する、シリアルアクセスが可能なＳＡＭポートの２ポートを有する世界的に標準化されたメモリである。
【０００５】
そして、ＣＣＤから取り込まれてくるデータはカメラのユーザが目で見たままの動画として、マルチポートＤＲＡＭに書き込まれ続け、ｈのエンコーダ，ｉのＤ−Ａコンバータ、ｉのバッファを介してビデオ出力されるか、或いは、ｋの液晶パネル等で実際見ることができる。これは、テレビカメラで写した絵を即時にテレビ受像器で見ているのと変わらない回路動作である。
【０００６】
さらに、一般的なカメラでは、ｄのキー入力部分にシャッターがあり、ＲＯＭ，ＲＡＭ，マイクロプロセッサコア、Ｉ／Ｏポート、ＤＭＡコントローラ、バスステートコントローラ、タイマ等で構成されたｃ．のディジタルスチルカメラコントローラにより、シャッターが押されたときから、ａからのＣＣＤ入力を停止し、ｅのマルチポートＤＲＡＭに蓄えられた画像情報（シャッターが押された瞬間の画像）の画像圧縮を開始する。
【０００７】
このｅのマルチポートＤＲＡＭに蓄えられた情報は、一定のブロック情報として取り出され、その圧縮結果は、ｆのバッファメモリ（一般的には汎用ＤＲＡＭが使われる。）に一時的に蓄えられる。
【０００８】
ここで、マルチポートＤＲＡＭに蓄えられた画像情報が圧縮され、 ｆのバッファメモリに転送されている間も、マルチポートＤＲＡＭのＳＡＭポートは、シャッターが押される前と同様にビデオ出力を出し続ける。この時、ＣＣＤから新たな画像情報は送られてこないので、ビデオ出力される画像は静止画である（圧縮された画像はこの、ビデオ出力される静止画である）。
【０００９】
このグラフィクスメモリが、２ポートの上記マルチポートＤＲＡＭでなく、従来の汎用メモリのように１ポートのメモリが使われた場合、シャッターが押されて画像が圧縮されている最中、ビデオ出力が出なくなる、つまり、ユーザが見ている画面は真っ暗になる。従って、カメラとしての商品価値は、マルチポートＤＲＡＭを使ったものに対し、大きく見劣りする。
【００１０】
このマルチポートＤＲＡＭを使わないで、シャッターが押され、画像圧縮がされている間、ビデオ出力を出し続けたい場合、現状では、画像出力用に、新たに、別の画像メモリが必要となる。また、後で述べるが、将来、汎用ＤＲＡＭを置き換えると考えられている非常に高速の同期式ＤＲＡＭ（ＳＤＲＡＭ）を用い、画像圧縮と、ビデオ出力を時分割で行う方法がある。
【００１１】
このようにグラフィックス用に新たに別のメモリを用いる場合、ボード上の搭載面積が増え、部品点数も増えるのでコストが上昇する。また、非常に高速の同期式ＤＲＡＭ（ＳＤＲＡＭ）を用いた場合、コントロールが複雑となり、かつ、メモリに対するアクセスが、（圧縮とビデオ出力を２ポートで行うため）２倍以上にならざるを得ず、動作マージンの確保が非常にきびしくなり、コントローラ設計が大変となる。
【００１２】
次に、図２のｅのマルチポートＤＲＡＭについて詳細に説明する。図３は、従来のマルチポートＤＲＡＭ回路図である。
【００１３】
まず、図３のＩのコントロール信号発生手段に入力する入力信号の機能を説明する。簡単化のため、図３では省略してあるが、実際は、Ｉのコントロール信号発生手段から発生したコントロール信号は図３にある各回路に入力し、マルチポートＤＲＡＭのアクセス動作をコントロールする。ＲＡＳ/はロウアドレスストローブ、ＣＡＳ/はコラムアドレスストローブ、ＷＥ/はライトイネーブル、ＤＴ/ＯＥ/はデータ転送、出力コントロール、ＳＣはシリアルクロック、ＳＥ/はシリアルアクセスイネーブル信号である。
【００１４】
次に、各素子の接続関係を説明する。
【００１５】
図３に示すように、１つのメモリセル容量と１つのトランジスタからなるメモリセル単位Ｃｉｊ（ｉ＝１〜ｎ，ｊ＝１〜ｍ：ｍ，ｎは任意の整数）は、ワードラインＷＬｊ（ ｊ＝１〜ｍ：ｍは任意の整数）と相補信号線であるビットライン対ＢＬｉ、 ＢＬｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）のいずれかに接続している。
【００１６】
このビットラインＢＬｉ、 ＢＬｉ/間には、センスアンプＳＡｎ（ ｉ＝１〜ｎ：ｎは任意の整数）が接続している。ビットライン対ＢＬｉ，ＢＬｉ/の右端部とデータバスＤ，Ｄ/との間には、ＢＬｉ，ＢＬｉ/との開閉手段であるトランジスタＴｒａｉ，Ｔｒａｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）が接続されている。
【００１７】
ビットライン対ＢＬｉ，ＢＬｉ/の左端部とシリアルデータバスＳＤ，ＳＤ/との間には、ＢＬｉ，ＢＬｉ/との開閉手段であるトランジスタＴｒｂｉ，Ｔｒｂｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）およびシリアルデータバスＳＤ，ＳＤ/との開閉手段であるトランジスタＴｒｃｉ，Ｔｒｃｉ/（ ｉ＝１〜ｎ：ｎは任意の整数）が直列に接続されている。
【００１８】
このＴｒｂｉとＴｒｃｉとの接続部とＴｒｂｉ/とＴｒｃｉ/との接続部との間には相対するインバータで構成されるフリップフロップＦｉ（ｉ＝１〜ｎ：ｎは任意の整数）が接続されている。
【００１９】
このように、メモリセル単位Ｃｉｊ、相補信号線であるビットライン対ＢＬｉ、 ＢＬｉ、センスアンプＳＡｎ、トランジスタＴｒａｉ，Ｔｒａｉ/、トランジスタＴｒｂｉ，Ｔｒｂｉ/、トランジスタＴｒｃｉ，Ｔｒｃｉ/およびフリップフロップＦｉでコラム単位Ｃｉ（ｉ＝１〜ｎ：ｎは任意の整数）が構成される。
【００２０】
アドレス端子ＡＤＤからアドレスが入力されるとアドレス発生手段Ｄは、ＹアドレスＹＡを出力する。このＹアドレスＹＡは、Ｙデコード手段Ｂに入力され、Ｙデコード手段Ｂは、コラム単位選択信号出力ＹＤｉを出力する。このコラム単位選択信号出力ＹＤｉは、Ｔｒａｉ，Ｔｒａｉ/を開閉するための信号である。
【００２１】
また、アドレス手段Ｄの出力であるＸアドレスＸＡはＸデコーダ手段Ａに入力され、このＸデコーダ手段ＡはワードラインＷＬｉを選択する。
【００２２】
また、アドレス手段Ｄの出力部は、シリアルアドレス発生手段Ｊの入力部に接続され、このシリアルアドレス発生手段Ｊは、シリアルアドレスＳＡを出力し、このシリアルアドレスＳＡはシリアルデコーダ手段Ｆに入力される。
【００２３】
このシリアルデコーダ手段Ｆは、 Ｔｒｃｉ，Ｔｒｃｉ/を開閉するためのコラム単位選択信号出力ＹＳDｉを出力する。
【００２４】
データバスＤ，Ｄ/は、Ｉ/Ｏ端子を有する入出力手段Ｅに接続され、シリアルデータバスＳＤ，ＳＤ/は、ＳＩ/Ｏ端子を有する入出力手段Ｇに接続されている（現在、市場に出ているマルチポートＤＲＡＭではＧは出力端子のみの場合もある）。
【００２５】
次に、図３のマルチポートＤＲＡＭの動作を図４を参照しながら説明する。ここでの動作モード説明はページモードのリードサイクルに対応する。
【００２６】
まず、ＤＲＡＭ動作を図４に示す各時刻ごとに説明する。
【００２７】
まず、時刻ｔ０においてＲＡＳ/が立ち下がり、アドレス端子ＡＤＤから入力される外部入力であるＸアドレスＸＡＤが取り込まれる。このＸＡＤが、アドレス発生手段Ｄに入力され、内部ＸアドレスＸＡが発生する。この内部ＸアドレスＸＡはＸデコーダ手段に入力される。Ｘデコーダ手段はワードライン群の中からＸＡにより選択されるワードラインＷＬｉを選択する。従って、同時刻付近でＷＬｉが立ち上がる。その後、ＷＬｉの接続する全てのメモリセル単位情報（微少電荷）が、前もって電源電圧Ｖｃｃの半分のＶｃｃ/２に充電されていたビットライン対の片方に転送され、すべての相補ビットライン間に微少電位差を生じさせる。その微少電位差はセンスアンプにより増幅され、すべての相補ビットライン間の電位差は増幅されてＶｃｃとなる。
【００２８】
時刻ｔ１では、ＣＡＳ/が立ち下がり、アドレス端子ＡＤＤから入力する外部入力であるＹアドレスＹＡＤが取り込まれる。このＹＡＤが、アドレス発生手段Ｄに入力され、内部ＹアドレスＹＡが発生し、Ｙデコーダ手段Ｂに入力される。Ｙデコーダ手段Ｂはコラム単位群の中から、例えば、ＹＡにより選択されるコラム単位Ｃｉを選択する。即ち、Ｙデコーダ出力ＹＤｉを立ち上げ、Ｔｒａｉ、Ｔｒａｉ/をＯＮし、データバスＤ，Ｄ/にビットライン対ＢＬｉ/，ＢＬｉ/上の増幅された情報を転送させる。この情報はデータバス対Ｄ，Ｄ/を介して入出力手段Ｅ．に転送され、端子Ｉ/Ｏより出力される。
【００２９】
時刻ｔ４では、ＣＡＳ/が立ち下がり、時刻１と同様にアドレス端子ＡＤＤから次のＹアドレスＹＡＤが取り込まれる（ここではＹアドレスはインクリメンタルに入力するとする）。このＹＡＤが、アドレス発生手段Ｄに入力され、内部ＹアドレスＹＡが発生し、Ｙデコーダ手段Ｂに入力される。Ｙデコーダ手段Ｂはコラム単位群の中から、ＹＡにより選択されるコラム単位Ｃｉ+1を選択する。即ち、Ｙデコーダ出力ＹＤｉ+1を立ち上げ、Ｔｒａｉ+1、Ｔｒａｉ+1/をＯＮし、データバスＤ，Ｄ/にビットライン対ＢＬｉ+1/，ＢＬｉ+1/上の増幅された情報を転送させる。この情報はデータバス対Ｄ，Ｄ/を介して、時刻１と同様の動作で入出力手段Ｅに転送され、端子Ｉ/Ｏより出力される。以上の動作を繰り返すことによりＤＲＡＭ部分のページモードの読み出しができる。
【００３０】
時刻ｔ６では、 ＲＡＳ/、ＣＡＳ/が立ち上がり、ＷＬｉが立ち下がる。
【００３１】
時刻ｔ７では、ＢＬｉ，ＢＬｉ/は、Ｖｃｃ／２レベルにイコライズされ、リセット状態となる。
【００３２】
時刻ｔ８では、次のＲＡＳ/サイクルが始まる。
【００３３】
次に、ＳＡＭアクセス（リード動作で代表させる）動作を同じく、図４に示す各時刻ごとに説明する。
【００３４】
図４以前のサイクルで、ＲＡＳ/がロウレベルになるとき、ＤＴ/ＯＥ/がロウレベルとなるサイクル（データ転送サイクルと呼ばれる）中において、入力Ｘアドレスにより指定されたワードラインに接続する全てのメモリセル情報は、先に説明した、センスアンプ動作により増幅された後、転送信号ＰＤＴが立ち上がることによって、一度機にデータレジスタ手段Ｆｉ（ｉ＝１〜ｎ、Ｆｉはここではフリップフロップ）に転送されている。
【００３５】
時刻ｔ２では、ＳＥ/が立ち下がり、シリアルアクセス可能な動作モードとなる。
【００３６】
時刻ｔ３では、時刻１でＳＥ/が立ち下がった直後のＳＣの立ち上がりに同期して、データ転送サイクル中において入力したＹアドレスに対応するシリアルデコーダ手段Ｆ．の出力ＹＳＤ１が立ち上がり、フリップフロップＦ１に蓄えられていたデータは、Ｔｒｂ１，Ｔｒｂ１/がＯＮするため、データバスＨ，Ｈ/に転送される。転送されたデータは入出力手段Ｇ．に転送され端子ＳＩ／Ｏより出力される。
【００３７】
時刻ｔ５：では、次のＳＣの立ち上がりに同期して、時刻１のアクセス番地に+１した番地の（フリップフロップＦ２の）データが時刻ｔ３と同様の回路動作により、端子ＳＩ／Ｏより出力される。（シリアルデコーダ手段Ｆ．の出力ＹＳＤ２が立ち上がり、フリップフロップＦ２に蓄えられていたデータは、Ｔｒｂ２，Ｔｒｂ２/がＯＮするため、データバスＨ，Ｈ/に転送される。転送されたデータは入出力手段Ｇ．に転送される。）以降、ＳＣの立ち上がりに同期してシリアル出力が連続する。
【００３８】
時刻ｔ７では、ＳＥ/が立ち上がることにより、ＳＩ／Ｏはハイインピーダンス状態となる。
【００３９】
【発明が解決しようとする課題】
新たなメモリとして同期式ＤＲＡＭが市場に出始めている。これは、ＤＲＡＭアクセスをシステムクロックを使いコントロールするものであり、汎用ＤＲＡＭのページモードが４０〜５０ＭＨｚであるのに対し、８０〜１００ＭＨｚと高速であるため、高速を利して図５に示すように１ポートしかなくてもグラフィックスメモリとバッファメモリとを兼ねることが可能である。
【００４０】
即ち、マルチポートＤＲＡＭが２つのポートでビデオ出力用の画像情報転送と、圧縮動作を別々にやっていた作業を１ポートのみで行わせるため、より高速なメモリで時分割処理する。一般的にはこのような使い方のメモリをユニファイドメモリと呼んでいる。
【００４１】
しかしながら、ユニファイドメモリでは、従来のマルチポートＤＲＡＭでアクセスしていたスピードの２倍程度の高速でシステムを動作させざるを得なくなり、１ポートを時分割で使うため、コントローラの設計が非常に複雑になり、コストアップにつながる。また、システムの動作マージン設計も困難となる。
【００４２】
以上詳細に述べたようなディジタルスチルカメラシステム等のバッファメモリを使った画像処理とＣＲＴや液晶画面への描画を同時に行う様な画像処理システムで、かつ、システムボード上の搭載面積に制限があるようなシステムにおいて、異なるデバイスである２ポートデバイスであるマルチポートＤＲＡＭとバッファＤＲＡＭを使用していてシステムボード上の搭載面積を縮小できず、搭載面積を縮小するためワンチップ化し、ユニファイドメモリにするにしても、２ポートデバイスの機能とバッファの機能を１ポートデバイスで行うため、２倍の速度でアクセスしなければならず、しかも１ポートを時分割で使うため、コントローラの設計が非常に複雑になり、コストアップにつながる。また、システムの動作マージン設計も困難となる。
【００４３】
本発明は、使いやすい、使用ボード面積を縮小できる高性能のディジタルスチルカメラ専用メモリを供給することが目的である。
【００４４】
【課題を解決するための手段】
本発明のポイントは、マルチポートＤＲＡＭの、長所を生かし、さらにバッファメモリの搭載面積を省くため、マルチポートＤＲＡＭと汎用ＤＲＡＭをワンチップに混載し、コントロールを工夫することにある。
【００４５】
具体的にいえば、本発明によるメモリは、マルチポートＤＲＡＭと汎用ＤＲＡＭをＸアドレスを連続し、Ｙアドレスを共通にし、コントロール端子を共通にし、リフレッシュコントロールを工夫したものである。
【００４６】
本発明によるメモリにより、従来のマルチポートＤＲＡＭの長所を損なわず、一時バッファとして使われるＤＲＡＭを混載することで、ボード面積を縮小し、コストパフォーマンスの優れたメモリを供給できる。
【００４７】
請求項１記載のメモリ装置は、ランダムアクセスが可能な半導体メモリ装置において、外部アドレス信号が入力し、内部Ｘアドレスと内部Ｙアドレスを発生するアドレス発生手段と、シリアルアドレスを発生するシリアルアドレス発生手段と、前記内部Ｘアドレスが入力する第１のＸデコーダ手段と、前記内部Ｙアドレスが入力する第１のＹデコーダ手段とが接続するメモリ単位群からなる第１のメモリアレイと前記第１のＹデコーダ手段に接続する第１のデータバスから構成される１ポートの第１のメモリ構成部分と、前記内部Ｘアドレスが入力する第２のＸデコーダ手段と前記内部Ｙアドレスが入力する第２のＹデコーダ手段とが接続するメモリ単位群からなる第２のメモリアレイと前記第２のＹデコーダ手段に接続し、前記第１のデータバスに接続する第２のデータバスと、前記第２のメモリアレイに接続するデータレジスタ手段と前記データレジスタ手段に接続する前記シリアルアドレスが入力するシリアルデコーダ手段と前記シリアルデコーダ手段に接続する第３のデータバスとから構成される２ポートの第２のメモリ構成部分と、互いに接続する第１のデータバスと第２のデータバスと接続する入出力端子を有する第１の入出力手段と、第３のデータバスと接続する少なくとも出力端子を有する第２の入出力手段と、外部から上記構成要素からなるメモリをコントロールするためのコントロール信号が入力しメモリアクセスを可能とするメモリ周辺回路をコントロールする内部コントロール信号を発生するコントロール信号発生手段と、を有する。
【００４８】
このように、１ポートメモリと２ポートメモリの２つの異なるメモリをワンチップ化したため、システムボード上の搭載面積を縮小でき、２ポートデバイスを有するため、１ポートデバイスで機能を達成する場合のように時分割動作でメモリを、高速動作をさせる必要がないため、コントローラの設計が非常に複雑になり、システムの動作マージン設計も困難となることがない。
【００４９】
また、本発明のコントロールをするコントローラ回路は、従来メモリのコントローラと全く同じで良いためコントローラ開発が容易で、コストアップをすることなく、１ポートメモリと２ポートメモリのＸアドレスを連続し、アドレス入力を共通化し、１ポートメモリと２ポートメモリの片方のポートの入出力手段を共通化したためボード上配線が簡単になりディジタルスチルカメラシステム等の携帯型のシステムを構成するのに最適なメモリを供給できる。
【００５０】
請求項２記載のメモリ装置は、前記第１のメモリ構成部分を選択するＸアドレスと前記第２のメモリ構成部分を選択するＸアドレスとが連続する。
【００５１】
このように、「第１のメモリ構成部分を選択するＸアドレスと、第２のメモリ構成部分を選択するＸアドレスとが連続する」ため、外部からは、前記第１のメモリアレイと前記第２のメモリアレイ中の、全メモリセル単位のＸアドレス指定が第１のメモリ構成部分のコントロール同然に行え、メモリコントロールが容易となり、アドレス入力信号が共通であるため、アドレス入力ピンが少なくでき、対象メモリがＤＲＡＭの場合、前記第１のメモリアレイと前記第２のメモリアレイを合わせた、ひとつのＤＲＡＭとして単独なメモリとしてとらえた場合、リフレッシュ動作のコントロールが容易となる。
【００５２】
請求項３記載のメモリ装置は、請求項２記載の第１のメモリ構成部分をコントロールするための外部入力コントロール信号と第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とを有し、これらのコントロール信号が共通であることを特徴とする。
【００５３】
このように、「第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とが共通である」ため、入力ピンの本数を大幅に少なくできるため、ピン数の少ないパッケージを選択できるため、製造コスト、テストコストを引き下げることができる。
【００５４】
請求項４記載のメモリ装置は、請求項３記載の第１のＹデコーダ手段と第２のＹデコーダ手段とに入力するＹアドレスが共通であることを特徴とする。
【００５５】
このように、リフレッシュ手段が接続したため、外部アドレスを加えることなくリフレッシュを行えるため、外部からリフレッシュの度にＸアドレスを発生する必要が無く、リフレッシュを内部で行えるため、リフレッシュコントロールにコントローラ内でクロック発生手段を設ける必要がない使いやすいメモリ装置を供給できる。
【００５６】
請求項５記載のメモリ装置は請求項１記載のメモリ装置にさらに、前記第１のＸデコーダ手段と前記第２のＸデコーダ手段に接続するリフレッシュ手段を付加したことを特徴とする。
【００５７】
このように、「第１のメモリ構成部分を選択するＸアドレスと、第２のメモリ構成部分を選択するＸアドレスとが連続する」ため、外部からは、前記第１のメモリアレイと前記第２のメモリアレイ中の、全メモリセル単位のＸアドレス指定が第１のメモリ構成部分のコントロール同然に行え、メモリコントロールが容易となり、アドレス入力信号が共通であるため、アドレス入力ピンが少なくでき、対象メモリがＤＲＡＭの場合、前記第１のメモリアレイと前記第２のメモリアレイを合わせた、ひとつのＤＲＡＭとして単独なメモリとしてとらえた場合、リフレッシュ動作のコントロールが容易となる。
【００５８】
請求項６記載のメモリ装置は、請求項５のメモリ装置の第１のメモリ構成部分を選択するＸアドレスと、第２のメモリ構成部分を選択するＸアドレスとが連続することを特徴とする。
【００５９】
請求項７記載のメモリ装置は、請求項６のメモリ装置の第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とを有し、これらのコントロール信号が共通であることを特徴とする。
【００６０】
このように、「第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、第２のメモリ構成部分ををコントロールするための外部入力コントロール信号とが共通である」ため、入力ピンの本数を大幅に少なくできるため、ピン数の少ないパッケージを選択できるため、製造コスト、テストコストを引き下げることができる。
【００６１】
請求項８記載のメモリ装置は、請求項７記載の第１のＹデコーダ手段と第２のＹデコーダ手段とに入力するＹアドレスが共通であることを特徴とする。
【００６２】
このように、「前記第１のＹデコーダ手段と前記第２のＹデコーダ手段とに入力するＹアドレスが共通である」ためＹアドレス入力ピン本数を減少することができ、従来メモリで一般的に用いられている様な第１のＸデコーダ手段と第２のＸデコーダ手段とを直列に並べるようなレイアウトを取る場合、第１のＹデコーダ手段と第２のＹデコーダ手段のパターンの大きさ（長さ）が揃うため、チップレイアウトが無駄無くでき、第１のメモリ構成部分と、第２のメモリ構成部分の１ワードラインに接続するメモリ単位数が同じにできるため、ページモード出力ビット数を同じにできる。従い、第１のメモリ構成部分と、第２のメモリ構成部分をひとまとめにしたメモリとして使用できるため、コントローラ設計が容易になる。
【００６３】
【発明の第１の実施の形態】
図１に本発明の基本回路（実施例１）の接続関係、図３に図１の回路の回路動作を示す。
【００６４】
先に従来のマルチポートＤＲＡＭの動作説明で述べたように、マルチポートＤＲＡＭと同様のコントロール信号がコントロール信号発生手段Ｉに入力し、本メモリの各要素回路のコントロールを行う各信号を発生する。ここでは、それら信号は簡単化のため示されていない。以下実施例の回路動作を実現するための外部入力コントロール信号は、必ずしも、図示されるもののみでなければならない必要はなく、例えば、異なるメモリ部分をリフレッシュコントロールするためＲＡＳ/は２本あっても良い（以下の実施例につても同じ）。
【００６５】
外部入力アドレスＡＤＤは、アドレス発生手段Ｄに接続され、その出力であるＸアドレスＸＡをＸデコーダ手段Ａ及びＸデコーダ手段Ａ’に入力する。同じく、アドレス発生手段Ｄの出力であるＹアドレスＹＡはＹデコーダ手段Ｂ及びＸデコーダ手段Ｂ’に入力する。
【００６６】
アドレス発生手段Ｄはシリアルアドレス発生手段Ｊに接続し、シリアルアドレスＳＡを発生し、シリアルデコーダ手段ＦにＳＡを出力する。マルチポートＤＲＡＭでは、入力Ｙアドレスが、シリアルアクセスの先頭アドレスとなるので、シリアルアドレス発生手段Ｊは、アドレス発生手段Ｄに接続するが、必ずしもシリアルアドレス発生手段Ｊは、アドレス発生手段Ｄに接続する必要はなく、シリアルアドレス発生手段Ｊのアドレス入力は他の方法でなされても良い。例えば、内部リセット信号によりシリアルアクセスの先頭アドレスが決定されても良い。
【００６７】
メモリアレイＣは複数のメモリセル単位Ｍｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）からなり、同様に、メモリアレイＣ’は複数のメモリセル単位Ｍｋｌ（ｋ＝ａ〜ｍ，ｌ＝１〜ｂ）からなる。
【００６８】
Ｘデコーダ手段Ａには複数のワードラインが接続し、入力したアドレスＸＡで選択されるにより、複数のワードラインの中から、ある任意のワードラインＷＬｉを選択する。そのワードラインＷＬｉには複数のメモリ出る単位が接続し、そのワードラインが選択された後、それら複数のメモリセル単位情報は接続するコラム線ＣＬｊ（ビットライン）上に乗る。Ｙデコーダ手段Ｂは入力したＹアドレスＹＡにより、任意のコラムＣＬｉを選択する。
【００６９】
Ｘデコーダ手段Ａ’には複数のワードラインが接続し、入力したアドレスＸＡで選択されるにより、複数のワードラインの中から、ある任意のワードラインＷＬｋを選択する。そのワードラインＷＬｋには複数のメモリ出る単位が接続し、そのワードラインが選択された後、それら複数のメモリセル単位情報は接続するコラム線ＣＬl（ビットライン）上に乗る。Ｙデコーダ手段Ｂ’は入力したＹアドレスＹＡにより、任意のコラムＣＬｋを選択する。
【００７０】
Ｘデコーダ手段ＡとＸデコーダ手段Ａ’に入力するアドレスは連続するアドレスである（例えば、メモリアレイＣ上のメモリを選択するＸアドレスＸＡが0000000000〜011111111111で、メモリアレイＣ’上のメモリを選択するＸアドレスＸＡが1000000000〜111111111111のように連続する)。
【００７１】
ここでは、Ｙデコーダ手段Ｂ、 Ｙデコーダ手段Ｂ’に入力するＹアドレスＹＡは全く同じものであるとする。必ずしも同じでなくても叶わないが、実デバイスのパターン設計等の容易さを考えた場合、一般的には、同じものとなる。
【００７２】
Ｙデコーダ手段ＢはワードラインＷＬｉ、コラムラインＣＬｉにより選択されたメモリセル単位Ｍｉｊの情報をデータバスＺに転送し、転送された情報は入出力手段Ｅを介してＩ/Ｏ端子から出力される。
【００７３】
Ｙデコーダ手段Ｂ’はワードラインＷｌｋ、コラムラインＣｌｌにより選択されたメモリセル単位Ｍｋｌの情報をデータバスＺ’に転送し、転送された情報は入出力手段Ｅを介してＩ/Ｏ端子から出力される。
【００７４】
データバスＺとデータバスＺ’は互いに接続し、入出力手段Ｅにも接続している。
【００７５】
データレジスタ単位からなるデータレジスタ手段ＯはメモリアレイＣ’に接続（各コラム線ＣＬｉが各々対応するデータレジスタ単位と接続する）し、 シリアルデコーダ手段ＦはシリアルアドレスＳＡにより選択され、前記データレジスタ手段を構成するデータレジスタ単位の情報をデータバスＨに転送し、転送された情報は入出力手段Ｇを介してＳＩ/Ｏ端子から出力される。
【００７６】
メモリアレイＣを含むメモリ回路は、汎用ＤＲＡＭそのものの動作であり、メモリアレイＣ’を含むメモリ回路は、マルチポートＤＲＡＭそのものの動作である。それらの回路及び回路動作は、従来の回路と同様であるためここでは省略する。
【００７７】
本発明の基本的な特徴は、ａ）汎用ＤＲＡＭとマルチポートＤＲＡＭを混載し、ｂ）汎用ＤＲＡＭ部のデータバスとマルチポートＤＲＡＭ部のＤＲＡＭポートのデータバスを接続し、ｃ）上記データバスは、共通の入出力手段に接続し、ｄ）汎用ＤＲＡＭ部のＸアドレスとマルチポートＤＲＡＭ部のＸアドレスは連続するアドレスであり（例えば、メモリアレイＣ上のメモリを選択するＸアドレスＸＡが0000000000〜011111111111で、メモリアレイＣ’上のメモリを選択するＸアドレスＸＡが1000000000〜111111111111のように連続する)ｅ）汎用ＤＲＡＭ部とマルチポートＤＲＡＭ部のコントロール信号を共有することである。ここでは具体的に広く用いられている汎用ＤＲＡＭとマルチポートＤＲＡＭとしたが、必ずしも汎用ＤＲＡＭとマルチポートＤＲＡＭである必要はなく、ＤＲＡＭとＤＲＡＭポートと別の機能のポートを有するメモリであってもよい。また、必ずしもＤＲＡＭではなく、ＳＲＡＭ等の他のメモリ出あっても良い。
【００７８】
ここで、必ずしも、汎用ＤＲＡＭ部とマルチポートＤＲＡＭ部のコントロール信号をすべて共有するするということではなく、一部共有しない場合もあってもよい（以下、今後述べる他の実施例についても同じである）。
【００７９】
上述した構成をとることにより、ディジタルスチルカメラシステム等のバッファメモリを使った画像処理とＣＲＴや液晶画面への描画を同時に行う様な画像処理システムで、かつ、システムボード上の搭載面積に制限があるようなシステムにおいて、１ポートメモリと２ポートメモリの２つの異なるメモリをワンチップ化したため、システムボード上の搭載面積を縮小でき、２ポートデバイスを有するため、１ポートデバイスで機能を達成する場合のように時分割動作でメモリを、高速動作をさせる必要がないため、コントローラの設計が非常に複雑になり、システムの動作マージン設計も困難となることなく、本発明のコントロールをするコントローラ回路は、従来メモリのコントローラと全く同じで良いためコントローラ開発が容易で、コストアップをすることなく、１ポートメモリと２ポートメモリのＸアドレスを連続し、アドレス入力を共通化し、１ポートメモリと２ポートメモリの片方のポートの入出力手段を共通化したためボード上配線が簡単になりディジタルスチルカメラシステム等の携帯型のシステムを構成するのに最適なメモリを供給できる。
【００８０】
【発明の第２の実施の形態】
図６に本発明の実施例２の回路の接続関係を示す。
【００８１】
接続関係は、実施例１の接続関係とほぼ同様であるが、リフレッシュ手段Ｌが追加され、リフレッシュアドレスＸＡ’をＸデコーダ手段ＡとＸデコーダ手段Ａ’に出力することが異なる。リフレッシュ手段Ｌは、コントロール信号発生手段Ｉにより発生するリフレッシュコントロール信号によりコントロールされるが、ここでは簡単化のため省略している。回路動作も実施例１と同様である。
【００８２】
リフレッシュ手段Ｌは、外部クロック入力がアドレスカウンタに入力し、アドレスカウンタで発生したリフレッシュアドレスがリフレッシュアドレスを発生させる様になっているか、あるいは、内部発振器により自動的に内部クロックを発生させ前記アドレスカウンタに入力し、アドレスカウンタで発生したリフレッシュアドレスがリフレッシュアドレスを発生させる様になっている。
【００８３】
リフレッシュ動作は、通常のメモリ動作と同様であるのでここでは省略する。Ｙデコーダ手段にＹアドレスが入力せず、Ｙデコーダ手段においてコラム選択信号（Ｙデコーダ出力）が発生せず、データバスに読み出し信号が転送されないことがリフレッシュ動作と通常のメモリアクセス動作との違いである。
【００８４】
本発明の基本的な特徴は、実施例１とほぼ同様であるが、リフレッシュ手段Ｌが付属するため、外部アドレスを加えることなくリフレッシュを行える。
【００８５】
以上、詳細に説明したような構成をとることにより、実施例１と同様な効果を期待でき、さらに、リフレッシュ手段が付属するため、外部アドレスを加えることなくリフレッシュを行えるため、外部からリフレッシュの度にＸアドレスを発生する必要が無く、リフレッシュを内部で行えるため、リフレッシュコントロールにコントローラ内でクロック発生手段を設ける必要がない。
【００８６】
【発明の第３の実施の形態】
図７に実施例３の回路の接続関係を示す。
【００８７】
接続関係は、実施例２の接続関係とほぼ同様であるが、コントロール信号発生手段に接続するリフレッシュコントロール手段Ｎと、リフレッシュコントロール手段Ｎが発生するリフレッシュモード切り替え信号Ｐｓａが入力するリフレッシュ手段Ｍが新たに追加され、リフレッシュアドレスＸＡ”をＸデコーダ手段Ａのみに出力することが異なる。リフレッシュ手段Ｌは、実施例２と同様に発生アドレスＸＡ’をＸデコーダ手段Ａ及びＡ’に入力する（用途によっては、必ずしもＸデコーダ手段ＡにＸＡ’は入力する必要がない）。
【００８８】
回路動作は、実施例２とほぼ同様で、ａ）メモリアレイＣを含むメモリ部分のリフレッシュ動作がメモリアレイＣ’を含むメモリ部分のリフレッシュとは独立して行える。
【００８９】
ｂ）メモリアレイＣを含むメモリ部分をアクセスしながら、メモリアレイＣ’を含むメモリ部分をリフレッシュできる。ｃ）メモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分のＸアドレスが連続している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできる。
【００９０】
本発明の基本的な特徴は、実施例２とほぼ同様であるが、メモリアレイＣを含むメモリ部分のみをリフレッシュするためのリフレッシュ手段Ｍ．とメモリアレイＣ’を含むメモリ部分をリフレッシュするリフレッシュ手段Ｌと独立して存在するため、ａ）メモリアレイＣを含むメモリ部分のリフレッシュ動作がメモリアレイＣ’を含むメモリ部分のリフレッシュとは独立して行える。ｂ）メモリアレイＣを含むメモリ部分をアクセスしながらメモリアレイＣ’を含むメモリ部分をリフレッシュできる。ｃ）メモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分のＸアドレスが連続している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできる。
【００９１】
以上、詳細に説明したように、例えば、本発明は、具体的な例としては、図１に示す従来のディジタルスチルカメラシステムについて言えば、ｅのマルチポートＤＲＡＭとｆのＤＲＡＭがワンチップ化したものであるが、本発明を応用すれば、殆ど、常時メモリアクセスが発生し（ＤＲＡＭポートへのＣＣＤからの入力、及びビデオ出力の出力のためのメモリ出力）とが発生し、通常はリフレッシュの必要がない部分はリフレッシュをせず、一方、カメラのシャッターが押され、ＭＰＵからＤＲＡＭ部分にアクセスが発生したとき以外は情報を蓄積したままでリフレッシュが必要であるシステムのリフレッシュコントロールが可能となる。
【００９２】
また、ＸアドレスがメモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分とで連続し、リフレッシュ手段Ｌの出力アドレスがＸデコーダ手段ＡとＸデコーダ手段Ａ’に入力している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできるため、リフレッシュコントロールが簡単となる。
【００９３】
【発明の第４の実施の形態】
図８に実施例４の回路の接続関係を示す。
【００９４】
接続関係は、実施例３の接続関係と同様である。回路操作も、実施例２とほぼ同様である。異なる点は、実施例３におけるリフレッシュ手段Ｍ．をセルフリフレッシュ手段Ｍ．と特定し、同リフレッシュ手段Ｌ．をオートリフレッシュ手段Ｌ．と特定した点である。
【００９５】
ここで、オートリフレッシュというのは、外部入力クロックにより内部アドレスカウンタがインクリメントされる事によって発生する内部リフレッシュアドレスによってリフレッシュ動作が行われるリフレッシュである。汎用ＤＲＡＭにおいては、図１４に示すように、（通常動作モードではＲＡＳ/がＣＡＳ/より早く立ち下がるのに対し、）ＣＡＳ/がＲＡＳ/より早いタイミングで立ち下がることでオートリフレッシュモードにはいる（一般的にはＣＢＲリフレッシュと呼ばれる）。
【００９６】
図１４にオートリフレッシュ動作を説明する。動作そのものは図４で説明したマルチポートＤＲＡＭのＤＲＡＭポートの動作とほぼ一致する。図に示すように、オートリフレッシュモードではビットライン対が通常動作モード（従来回路動作の説明で説明済み）同様に相補ビットライン対が、選択メモリセル情報のセンスアンプによる増幅動作により、それぞれハイ、ロウとなるが、Ｙデコーダ出力が出ないため、それ以降の動作が行われない。決定された相補ビットライン対情報が再度選択メモリセルに書き込まれた形になる。これがリフレッシュ動作である。
【００９７】
オートリフレッシュ動作時、入力する入力アドレスＸＡＤ，ＹＡＤは無視される。ワードラインＷＬｉの選択は、外部から入力されるクロック（ここでは、ＲＡＤ/とＣＡＳ/）により、インクリメントされるアドレスカウンタで発生するリフレッシュ用Ｘアドレスでされる。従って、オートリフレッシュ手段ＬにはＸアドレスカウンタが含まれる。
【００９８】
次に、セルフリフレッシュというのは、内部発振手段を動作させることで外部クロックの入力無しに、アドレスカウンタをインクリメントさせリフレッシュ用Ｘアドレスを発生させ、リフレッシュを自動的に行うリフレッシュである。
【００９９】
従って、セルフリフレッシュ手段ＭにはＸアドレスカウンタおよび、内部発振手段を含む。
【０１００】
本発明の基本的な特徴は、実施例３とほぼ同様である。本発明の効果は、実施例１、２、３とほとんど同様であるが、本発明により、ほとんど常時、画面情報を出力するために使われるシリアルポートを有するメモリアレイＣ．を含むメモリ部分を必要に応じてリフレッシュできるオートリフレッシュとし、通常、アクセスされる頻度の少ないメモリアレイＣ．を含むメモリ部分を面倒なリフレッシュコントロールの必要のないセルフリフレッシュとしたため、コントロール設計のし易いメモリが供給できる。
【０１０１】
また、ＸアドレスがメモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分とで連続し、リフレッシュ手段Ｌの出力アドレスがＸデコーダ手段ＡとＸデコーダ手段Ａ’に入力している場合、リフレッシュ手段Ｌのみで両者のリフレッシュ動作をコントロールできるため、オートリフレッシュ手段ＬのみでメモリアレイＣを含むメモリ部分とメモリアレイＣ’を含むメモリ部分をひとつのメモリ部分として一緒に簡単にオートリフレッシュできる。
【０１０２】
【発明の第５の実施の形態】
図９に２バンク式のマルチポートＤＲＡＭのブロック図を示す。実施例１〜４では第２のメモリ部分は図２の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図９のように２バンク式にしたものもある。
【０１０３】
また、２ポートメモリのＤＲＡＭポートでないポートは、必ずしも一般的なマルチポートＤＲＡＭのＳＡＭポートでなくても良い。他の例としては、従来、考えられるものとしては、テレビ用途で用いられるＦＩＦＯ等がある。一般的にＦＩＦＯは２バンクで構成されており、構成は図９と同様である。
【０１０４】
実施例１では第２のメモリ部分は図１の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１０のように２バンク式にしたものもある。
【０１０５】
接続関係および動作は、第１の実施例と同様であるため詳細な説明を省略する。
【０１０６】
【発明の第６の実施の形態】
実施例２では第２のメモリ部分は図６の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１１のように２バンク式にしたものもある。
【０１０７】
接続関係および動作は、第２の実施例と同様であるため詳細な説明を省略する。
【０１０８】
【発明の第７の実施の形態】
実施例３では第２のメモリ部分は図７の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１２のように２バンク式にしたものもある。
【０１０９】
接続関係および動作は、第３の実施例と同様であるため詳細な説明を省略する。
【０１１０】
【発明の第８の実施の形態】
実施例４では第２のメモリ部分は図８の通常のマルチポートの回路図で説明した１バンク式のもので説明してきた。実際のマルチポートＤＲＡＭではシリアルアクセスをとぎれさせないために図１２のように２バンク式にしたものもある。
【０１１１】
接続関係および動作は、第４の実施例と同様であるため詳細な説明を省略する。
【０１１２】
【発明の効果】
以上詳細に説明したように、本発明によるメモリは、マルチポートＤＲＡＭと汎用ＤＲＡＭをＸアドレスを連続し、Ｙアドレスを共通にし、コントロール端子を共通にし、リフレッシュコントロールを工夫したもので、本発明によるメモリにより、従来のマルチポートＤＲＡＭの長所を損なわず、一時バッファとして使われるＤＲＡＭを混載することで、ボード面積を縮小し、コストパフォーマンスの優れたメモリを供給できる。
【図面の簡単な説明】
【図１】本発明の基本回路
【図２】従来のディジタルスチルカメラシステム
【図３】従来のマルチポートＤＲＡＭ
【図４】従来のマルチポートＤＲＡＭ動作
【図５】従来技術の延長のディジタルスチルカメラシステム
【図６】本発明の実施例２の回路
【図７】本発明の実施例３の回路
【図８】本発明の実施例４の回路
【図９】２バンク式のマルチポートＤＲＡＭ
【図１０】本発明の実施例５の回路
【図１１】本発明の実施例６の回路
【図１２】本発明の実施例７の回路
【図１３】本発明の実施例８の回路
【図１４】オートリフレッシュ動作
【符号の説明】
Ａ、Ａ’：Ｘデコーダ手段
Ｂ、Ｂ’：Ｘデコーダ手段
Ｃ、Ｃ’：メモリアレイ
Ｄ：アドレス発生手段
Ｅ、Ｇ：入出力手段
Ｆ：シリアルデコーダ手段
Ｈ、Ｚ：データバス
Ｉ：コントロール信号発生手段
Ｊ：シリアルアドレス発生手段
Claims (4)
- ランダムアクセスが可能な半導体メモリ装置において、
外部アドレス信号が入力し、内部Xアドレスと内部Yアドレスを発生するアドレス発生手段と、
シリアルアドレスを発生するシリアルアドレス発生手段と、
前記内部Xアドレスが入力する第１のXデコーダ手段と前記内部Yアドレスが入力する第１のYデコーダ手段とが接続するメモリ単位群からなる第１のメモリアレイと、前記第１のYデコーダ手段に接続する第１のデータバスから構成される１ポートの第１のメモリ構成部分と、
前記内部Xアドレスが入力する第２のXデコーダ手段と前記内部Yアドレスが入力する第２のYデコーダ手段とが接続するメモリ単位群からなる第２のメモリアレイと、前記第２のYデコーダ手段に接続し前記第１のデータバスに接続する第２のデータバスと、前記第２のメモリアレイに接続するデータレジスタ手段と、前記データレジスタ手段に接続する前記シリアルアドレスが入力するシリアルデコーダ手段と、前記シリアルデコーダ手段に接続する第３のデータバスとから構成される２ポートの第２のメモリ構成部分と、
リフレッシュモード切り替え信号が入力され、前記第１の X デコーダ手段と前記第２の X デコーダ手段とにそれぞれ接続する個別のリフレッシュ手段と、
互いに接続する第１のデータバスと第２のデータバスと接続する入出力端子を有する第１の入出力手段と、
前記第３のデータバスと接続する少なくとも出力端子を有する第２の入出力手段と、
外部から上記構成要素からなるメモリをコントロールするためのコントロール信号が入力しメモリアクセスを可能とするメモリ周辺回路をコントロールする内部コントロール信号を発生するコントロール信号発生手段と、
を有することを特徴とするメモリ装置。 - 前記第１のメモリ構成部分を選択するXアドレスと前記第２のメモリ構成部分を選択するXアドレスとが連続すること
を特徴とする請求項１記載のメモリ装置。 - 前記メモリ装置は、
前記第１のメモリ構成部分をコントロールするための外部入力コントロール信号と、前記第２のメモリ構成部分をコントロールするための外部入力コントロール信号とを有し、これらのコントロール信号が共通であること
を特徴とする請求項１または２に記載のメモリ装置。 - 前記第１のYデコーダ手段と前記第２のYデコーダ手段とに入力するYアドレスが共通であることを
を特徴とする請求項１〜３のいずれか１つに記載のメモリ装置。
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