JP3618241B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3618241B2 JP3618241B2 JP02481399A JP2481399A JP3618241B2 JP 3618241 B2 JP3618241 B2 JP 3618241B2 JP 02481399 A JP02481399 A JP 02481399A JP 2481399 A JP2481399 A JP 2481399A JP 3618241 B2 JP3618241 B2 JP 3618241B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- cell array
- transistor
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 230000015654 memory Effects 0.000 claims description 187
- 230000000295 complement effect Effects 0.000 claims description 41
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000013500 data storage Methods 0.000 claims description 8
- 239000011295 pitch Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 102100038712 Cap-specific mRNA (nucleoside-2'-O-)-methyltransferase 1 Human genes 0.000 description 5
- 101710203121 Cap-specific mRNA (nucleoside-2'-O-)-methyltransferase 1 Proteins 0.000 description 5
- 102100038716 Cap-specific mRNA (nucleoside-2'-O-)-methyltransferase 2 Human genes 0.000 description 5
- 101710203126 Cap-specific mRNA (nucleoside-2'-O-)-methyltransferase 2 Proteins 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/30—Providing cache or TLB in specific location of a processing system
- G06F2212/304—In main memory subsystem
- G06F2212/3042—In main memory subsystem being part of a memory device, e.g. cache DRAM
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、互いに機能が異なる複数のメモリが同一の半導体チップ上に混載されてなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から知られている半導体記憶装置においては、一のトランジスタと、該一のトランジスタのソースに接続されたデータ蓄積用のキャパシタとを有するメモリセルの集合からなるメモリセルアレイが半導体チップ上に搭載されていた。
【０００３】
ところが、このような半導体記憶装置においては、ランダムアクセスの速度がメモリセルの性能に律速されてしまうという問題、及び、システム全体の性能の向上のためには、半導体記憶装置の外部にキャッシュメモリが必要になるが、半導体記憶装置の外部にキャッシュメモリを設けることは全体のシステムが大きくなるため、システムコストが増大するという問題がある。
【０００４】
そこで、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ＶＯＬ．２７，ＮＯ．１１，ＮＯＶＥＭＢＥＲ ｐｐ．１５３４−１５３９ （１９９２）において、ＳＲＡＭからなるキャッシュメモリと、ＤＲＡＭからなるメインメモリとが半導体チップ上に混載されてなる半導体記憶装置が提案されている。
【０００５】
【発明が解決しようとする課題】
ところが、ＳＲＡＭの面積はＤＲＡＭの面積に比べて約１０倍程度の大きさを必要とするので、互いに機能が異なる複数のメモリ、例えばＳＲＡＭからなるキャッシュメモリとＤＲＡＭからなるメインメモリとが同一の半導体チップに混載されてなる半導体記憶装置の面積が大きくなってしまうという問題がある。
【０００６】
また、ＳＲＡＭとＤＲＡＭとはメモリセルの構成が異なるので、キャッシュメモリとメインメモリとが混載された半導体記憶装置のレイアウト及びプロセスが複雑になるという問題もある。
【０００７】
前記に鑑み、本発明は、互いに機能が異なる複数のメモリが混載されてなる半導体記憶装置の面積の低減を図ると共に、レイアウト及びプロセスの単純化を図ることを目的とする。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、ソースが互いに接続された第１のトランジスタ及び第２のトランジスタと、一方の電極がソースと接続されたデータ蓄積用のキャパシタとを有する第１のメモリセルの集合からなる第１のメモリセルアレイと、一のトランジスタと、該一のトランジスタのソースに接続されたデータ蓄積用のキャパシタとを有する第２のメモリセルの集合からなる第２のメモリセルアレイとが、一の半導体チップ上に形成されており、第１のメモリセルの第１のトランジスタのドレインと接続された第１のビット線と、第１のメモリセルの第２のトランジスタのドレインと接続された第２のビット線とは互いに平行に延びており、第２のメモリセルの一のトランジスタのドレインと接続された一のビット線と、一のトランジスタに隣接する他のトランジスタのドレインと接続され、一のビット線と対をなす他のビットとは互いに平行に延びており、第１のビット線と第２のビット線とのピッチと、一のビット線と他のビット線とのピッチとは互いに等しい。
【０００９】
本発明に係る半導体記憶装置によると、機能が互いに異なる第１のメモリセルアレイ及び第２のメモリセルアレイが同一の半導体チップに混載された半導体記憶装置において、第１のメモリセルアレイを構成する第１のメモリセルは、ソースが互いに接続された第１のトランジスタ及び第２のトランジスタと、一方の電極がソースと接続されたデータ蓄積用のキャパシタとからなるため、第１のメモリセルアレイの面積ひいては半導体記憶装置全体の面積を大きく低減することができると共に、半導体記憶装置における高速なアクセス及び大容量化を図ることができる。
【００１０】
また、本発明に係る半導体記憶装置によると、第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチと、第２のメモリセルアレイにおける一のビット線と他のビット線とのピッチとは互いに等しいため、機能が互いに異なる第１のメモリセルアレイ及び第２のメモリセルアレイが同一の半導体チップに混載されているにも拘わらず、配線のレイアウトがシンプルになると共に製造プロセスが簡略化する。
【００１１】
本発明に係る半導体記憶装置は、第１のビット線に接続された第１のセンスアンプ及び一のビット線に接続された一のセンスアンプの一端側とそれぞれスイッチを介して接続された第１のデータ転送線と、第２のビット線に接続された第２のセンスアンプ及び他のビット線に接続された一のセンスアンプの他端側とそれぞれスイッチを介して接続された第２のデータ転送線とからなり、第１のメモリセルアレイと第２のメモリセルアレイとの間でデータの転送を行なうデータ転送手段をさらに備えていることが好ましい。
【００１２】
本発明に係る半導体記憶装置において、第１のメモリセルアレイはキャッシュメモリのコア部を構成し、第２のメモリセルアレイはメインメモリのコア部を構成していることが好ましい。
【００１３】
本発明に係る半導体記憶装置において、第１のメモリセルアレイはレジスタのコア部を構成し、第２のメモリセルアレイはメインメモリのコア部を構成していることが好ましい。
【００１４】
本発明に係る半導体記憶装置において、第１のビット線と対をなす第１のビット相補線は、第１のビット線に接続された第１のセンスアンプに対して第１のビット線と反対側に延びていると共に、第２のビット線と対をなす第２のビット相補線は、第２のビット線に接続された第２のセンスアンプに対して第２のビット線と反対側に延びていることが好ましい。
【００１５】
本発明に係る半導体記憶装置において、第１のトランジスタのゲートに接続される第１のワード線と、第２のトランジスタのゲートに接続される第２のワード線とは互いに平行に延びており、一のトランジスタのゲートに接続される一のワード線と、一のトランジスタに隣接する他のトランジスタのゲートに接続される他のワード線とは互いに平行に延びており、第１のワード線と第２のワード線とのピッチと、一のワード線と他のワード線とのピッチとは互いに等しいことが好ましい。
【００１６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について、図１、図４、図５、図６及び図７を参照しながら説明する。
【００１７】
図１は第１の実施形態に係る半導体記憶装置の全体構成を示している。
【００１８】
図１に示すように、第１の実施形態に係る半導体記憶装置は、第１のトランジスタ及び第２のトランジスタからなる２つのトランジスタと、データ蓄積用の１つのキャパシタとを有する第１のメモリセル（以下、２Ｔｒ１Ｃ型メモリセルと称する。）の集合からなるＤＲＡＭメモリアレイと、ロウデコーダと、コラムデコーダセンスアンプとから構成されるキャッシュメモリコア部と、１つのトランジスタと、データ蓄積用の１つのキャパシタとを有する第２のメモリセル（以下、１Ｔｒ１Ｃ型メモリセルと称する。）の集合からなるＤＲＡＭメモリアレイと、ロウデコーダと、コラムデコーダセンスアンプとから構成されるメインメモリコア部とが同一の半導体チップ上に形成されている。
【００１９】
同期クロック信号、制御信号、キャッシュメモリ用アドレス信号及びメインメモリ用アドレス信号が入力レジスタに入力されると、入力レジスタは、第１のロウアドレス信号をキャッシュメモリ部のロウデコーダに、第１のコラムアドレス信号をキャッシュメモリ部のコラムデコーダセンスアンプに、第２のロウアドレス信号をメインメモリ部のロウデコーダに、第２のコラムアドレス信号をメインメモリ部のコラムデコーダセンスアンプに出力する。
【００２０】
キャッシュメモリ部のコラムデコーダセンスアンプは、メインメモリ部のコラムデコーダセンスアンプとの間でデータトランスファバッファを介してデータの転送を行なうと共に、Ｉ／Ｏポートとの間でＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。
【００２１】
タイミング制御回路は、入力レジスタからのタイミング制御信号に基づいて、データの転送又はデータの入出力等を行なう。
【００２２】
図４は第１の実施形態に係る半導体記憶装置の回路構成を示し、図５（ａ）は図４におけるＡ部（２Ｔｒ１Ｃ型の第１のメモリセルアレイ）の詳細を示し、図５（ｂ）は図４におけるＢ部（１Ｔｒ１Ｃ型のメモリセルアレイ）の詳細を示している。また、図６（ａ）は、２Ｔｒ１Ｃ型の第１のメモリセルアレイのレイアウトパターンを示し、図６（ｂ）は１Ｔｒ１Ｃ型の第２のメモリセルアレイのレイアウトパターンを示している。
【００２３】
図５（ａ）及び図６（ａ）に示すように、第１のメモリセル（２Ｔｒ１Ｃ型メモリセル）は、ソースが互いに接続された第１のトランジスタＭＴｒ１及び第２のトランジスタＭＴｒ２と、一方の電極が第１のトランジスタＭＴｒ１及び第２のトランジスタＭＴｒ２の各ソースに共通に接続されたデータ蓄積用のキャパシタＣとを有している。
【００２４】
図４に示すように、第１のトランジスタＭＴｒ１のドレインに接続された第１のビット線ＢＬａ（ｎ）、ＢＬａ（ｎ＋１）、ＢＬａ（ｎ＋２）と、該第１のビット線と対をなす第１のビット相補線ＢＬＸａ（ｎ）、ＢＬＸａ（ｎ＋１）、ＢＬＸａ（ｎ＋２）との間には第１のセンスアンプＳＡａが設けられており、第１のビット線と第１のビット相補線とは第１のセンスアンプＳＡａに対して互いに反対側に延びている。また、第２のトランジスタＭＴｒ２のドレインに接続された第２のビット線ＢＬｂ（ｎ）、ＢＬｂ（ｎ＋１）、ＢＬｂ（ｎ＋２）と、該第２のビット線と対をなす第２のビット相補線ＢＬＸｂ（ｎ）、ＢＬＸｂ（ｎ＋１）、ＢＬＸｂ（ｎ＋２）との間には第２のセンスアンプＳＡｂが設けられており、第２のビット線と第２のビット相補線とは第２のセンスアンプＳＡｂに対して互いに反対側に延びている。つまり、第１のメモリセルアレイ（２Ｔｒ１Ｃ型メモリセルアレイ）は、開放型ビット線構成を有している。
【００２５】
図５（ｂ）及び図６（ｂ）に示すように、第２のメモリセル（１Ｔｒ１Ｃ型メモリセル）は、一のトランジスタＭＴｒと、一方の電極が一のトランジスタＭＴｒのソースに接続されたデータ蓄積用のキャパシタＣとを有している。
【００２６】
図４に示すように、一のトランジスタＭＴｒのドレインに接続された一のビット線ＢＬ（ｎ）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２）と、該一のビット線と対をなすビット相補線ＢＬＸ（ｎ）、ＢＬＸ（ｎ＋１）、ＢＬＸ（ｎ＋２）との間にはセンスアンプＳＡが設けられており、ビット線とビット相補線とはセンスアンプＳＡに対して同じ側に延びている。つまり、第２のメモリセルアレイ（１Ｔｒ１Ｃ型メモリセルアレイ）は、折り返し型ビット線構成を有している。
【００２７】
図４に示すように、第１のメモリセルアレイにおいては、第１のトランジスタＭＴｒ１のゲートに接続される第１のワード線ＷＬａ（１−１）、ＷＬａ（１）、ＷＬａ（１＋１）、ＷＬａ（１＋２）、……、ＷＬａ（ｍ−１）、ＷＬａ（ｍ）、ＷＬａ（ｍ＋１）、ＷＬａ（ｍ＋２）と、第２のトランジスタＭＴｒ２のゲートに接続される第２のワード線ＷＬｂ（１−１）、ＷＬｂ（１）、ＷＬｂ（１＋１）、ＷＬｂ（１＋２）、……、ＷＬｂ（ｍ−１）、ＷＬｂ（ｍ）、ＷＬｂ（ｍ＋１）、ＷＬｂ（ｍ＋２）とは互いに平行に延びており、第２のメモリセルアレイにおいては、一のトランジスタＭＴｒのゲートに接続される一のワード線ＷＬ（ｋ−２）、ＷＬ（ｋ）、ＷＬ（ｋ＋２）、ＷＬ（ｋ＋４）と、一のトランジスタＭＴｒに隣接する他のトランジスタのゲートに接続される他のワード線ＷＬ（ｋ−１）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋３）、ＷＬ（ｋ＋５）とは互いに平行に延びている。
【００２８】
図６（ａ）、（ｂ）に示すように、２Ｔｒ１Ｃ型の第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチ、第１のメモリセルアレイにおける第１のビット相補線と第２のビット相補線とのピッチ、及び１Ｔｒ１Ｃ型の第２のメモリセルアレイにおけるビット線とビット相補線とのピッチは互いに等しく設定されていると共に、第１のメモリセルアレイにおける第１のワード線と第２のワード線とのピッチと、第２のメモリセルアレイにおける一のワード線と他のワード線とのピッチとは互いに等しく設定されている。
【００２９】
図６（ａ）と図６（ｂ）との対比から分かるように、２Ｔｒ１Ｃ型の第１のメモリセルアレイと１Ｔｒ１Ｃ型の第２のメモリセルアレイとは、活性層の形状及び大きさ、ビット線の幅寸法及びピッチ、並びにワード線の幅寸法及びピッチが互いに等しい設定されていると共に、第１のメモリセルアレイにおいては、第２のメモリセルアレイにおける互いに隣接する２つのメモリセルの各ストレージノードと対応する一対のストレージノード同士を接続することにより、２Ｔｒ１Ｃ型メモリセルを実現している。
【００３０】
この場合、第１のメモリセルアレイが開放型ビット線構成を有し、且つ第２のメモリセルアレイが折り返し型ビット線構成を有しているため、第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチ、第１のメモリセルアレイにおける第１のビット相補線と第２のビット相補線とのピッチ、及び第２のメモリセルアレイにおける一のビット線とビット相補線とのピッチを互いに等しくすることが可能になっている。
【００３１】
図４、図５（ａ）及び（ｂ）に示すように、データトランスファバッファを構成する第１のデータトランスファ線ＤＴＬ（ｎ）は、第１のメモリセルアレイの第１のビット線ＢＬａ（ｎ）に接続されている第１のセンスアンプＳＡａの一端側と、スイッチ制御信号ＳＷａにより制御されるスイッチングトランジスタＳＷＴｒａ１を介して接続されていると共に、第２のメモリセルアレイのビット線ＢＬ（ｎ）に接続されている一のセンスアンプＳＡの一端側と、スイッチ制御信号ＳＷにより制御されるスイッチングトランジスタＳＷＴｒ１を介して接続されている。
【００３２】
また、データトランスファバッファを構成する第２のデータトランスファ線ＤＴＬＸ（ｎ）は、第１のメモリセルアレイの第２のビット相補線ＢＬＸｂ（ｎ）に接続されている第２のセンスアンプＳＡｂの一端側と、スイッチ制御信号ＳＷｂにより制御されるスイッチングトランジスタＳＷＴｒｂ２を介して接続されていると共に、第２のメモリセルアレイのビット相補線ＢＬＸ（ｎ）に接続されている一のセンスアンプＳＡの他端側と、スイッチ制御信号ＳＷにより制御されるスイッチングトランジスタＳＷＴｒ２を介して接続されている。
【００３３】
また、第１のビット相補線ＢＬＸａ（ｎ）に接続されている第１のセンスアンプＳＡａの他端側は、スイッチ制御信号ＳＷａにより制御されるスイッチングトランジスタＳＷＴｒａ２を介して第２のデータトランスファ線ＤＴＬＸ（ｎ）接続されていると共に、第２のビット線ＢＬｂ（ｎ）に接続されている第２のセンスアンプＳＡｂの他端側は、スイッチ制御信号ＳＷｂにより制御されるスイッチングトランジスタＳＷＴｒｂ１を介して第１のデータトランスファ線ＤＴＬ（ｎ）接続されている。
【００３４】
以上説明した第１のデータトランスファ線ＤＴＬ（ｎ）、第２のデータトランスファ線ＤＴＬＸ（ｎ）及びスイッチングトランジスタＳＷＴｒａ１、ＳＷＴｒｂ１、ＳＷＴｒａ２、ＳＷＴｒｂ２、ＳＷＴｒ１、ＳＷＴｒ２によって、第１のメモリセルアレイと第２のメモリセルアレイとの間でデータの転送を行なうデータ転送手段が構成されている。
【００３５】
図７（ａ）は、第１のメモリセルアレイから第２のメモリセルアレイにデータを転送するタイミングを示しており、第１のメモリセルアレイにおける第１のビット線ＢＬａ（又は第２のビット線ＢＬｂ）及び第１のビット相補線ＢＬＸａ（又は第２のビット相補線ＢＬＸｂ）をセンスアンプ増幅した後、スイッチ制御信号ＳＷ及びＳＷａ（又はＳＷ及びＳＷｂ）をオンすると、第２のメモリセルアレイにおけるビット線ＢＬ及びビット相補線ＢＬＸがセンスアンプ増幅されるので、第１のメモリセルアレイから第２のメモリセルアレイにデータが転送される。
【００３６】
図７（ｂ）は、第２のメモリセルアレイから第１のメモリセルアレイにデータを転送するタイミングを示しており、第２のメモリセルアレイにおけるビット線ＢＬ及びビット相補線ＢＬＸをセンスアンプ増幅した後、スイッチ制御信号ＳＷ及びＳＷａ（又はＳＷ及びＳＷｂ）をオンすると、第１のメモリセルアレイにおける第１のビット線ＢＬａ（又は第２のビット線ＢＬｂ）及び第１のビット相補線ＢＬＸａ（又は第２のビット相補線ＢＬＸｂ）がセンスアンプ増幅されるので、第２のメモリセルアレイから第１のメモリセルアレイにデータが転送される。
【００３７】
第１の実施形態によると、第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチ、第１のメモリセルアレイにおける第１のビット相補線と第２のビット相補線とのピッチ、及び第２のメモリセルアレイにおけるビット線とビット相補線とのピッチが互いに等しいと共に、第１のメモリセルアレイにおける第１のワード線と第２のワード線とのピッチと、第２のメモリセルアレイにおける一のワード線と他のワード線とのピッチが互いに等しいため、第１のメモリセルアレイの配線パターン（デザインルール）と第２のメモリセルアレイの配線パターン（デザインルール）とを共通にすることができる。
【００３８】
特に、第１のメモリセルアレイにおける第１のビット線（第１のビット相補線）と第２のビット線（第２のビット相補線）とのピッチと、第２のメモリセルアレイにおける一のビット線とビット相補線とのピッチが互いに等しいため、第１のメモリセルアレイと第２のメモリセルアレイとの間でデータの転送を行なう第１のデータトランスファ線及び第２のデータトランスファ線を、第１のメモリセルアレイにおける第１のビット線（第１のビット相補線）及び第２のビット線（第２のビット相補線）、並びに第２のメモリセルアレイにおけるビット線及びビット相補線と平行に設けることが可能になるのでレイアウトがシンプルになる。
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体記憶装置について、図２を参照しながら説明する。
【００３９】
図２は第１の実施形態の変形例に係る半導体記憶装置の全体構成を示しており、図２に示すように、第１の実施形態の変形例に係る半導体記憶装置は、第１の実施形態と異なり、キャッシュメモリコア部と対応して、第１の入力レジスタ及び第１のＩ／Ｏバッファ出力レジスタが設けられていると共に、メインメモリコア部と対応して、第２の入力レジスタ及び第２のＩ／Ｏバッファ出力レジスタが設けられている。尚、キャッシュメモリコア部の構成及びメインメモリコア部の構成は第１の実施形態と同様であるので、説明は省略する。
【００４０】
同期クロック信号、制御信号、キャッシュメモリ用アドレス信号が第１の入力レジスタに入力されると、第１の入力レジスタは、第１のロウアドレス信号をキャッシュメモリ部のロウデコーダに、第１のコラムアドレス信号をキャッシュメモリ部のコラムデコーダセンスアンプに出力する。また、同期クロック信号、制御信号、メインメモリ用アドレス信号が第２の入力レジスタに入力されると、第２の入力レジスタは、第２のロウアドレス信号をメインメモリ部のロウデコーダに、第２のコラムアドレス信号をメインメモリ部のコラムデコーダセンスアンプに出力する。
【００４１】
キャッシュメモリ部のコラムデコーダセンスアンプは、データトランスファバッファとの間でデータの転送を行なうと共に、Ｉ／Ｏポートとの間で第１のＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。また、メインメモリ部のコラムデコーダセンスアンプは、データトランスファバッファとの間でデータの転送を行なうと共に、Ｉ／Ｏポートとの間で第２のＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について、図３を参照しながら説明する。
【００４２】
図３は第２の実施形態に係る半導体記憶装置の全体構成を示しており、図３に示すように、第２の実施形態に係る半導体記憶装置は、２Ｔｒ１Ｃ型メモリセルの集合からなるレジスタアレイ、レジスタセグメントセレクタ、及びコラムデコーダセンスアンプから構成されるレジスタ用コア部と、１Ｔｒ１Ｃ型メモリセルの集合からなるＤＲＡＭメモリセルアレイ、ロウデコーダ、センスアンプ、及びプリコラムデコーダから構成されるメインメモリコア部とが同一の半導体チップ上に形成されている。尚、２Ｔｒ１Ｃ型メモリセルアレイからなるレジスタ用コア部の構成は、第１の実施形態のキャッシュメモリ部の構成と同様であると共に、１Ｔｒ１Ｃ型メモリセルアレイからなるメインメモリコア部の構成は第１の実施形態と同様であるので、説明は省略する。
【００４３】
同期クロック信号、制御信号、キャッシュメモリ用アドレス信号が第１の入力レジスタに入力されると、第１の入力レジスタは、第１のロウアドレス信号をキャッシュメモリ部のロウデコーダに、第１のコラムアドレス信号をキャッシュメモリ部のコラムデコーダセンスアンプに出力する。また、同期クロック信号、制御信号、メインメモリ用アドレス信号が第２の入力レジスタに入力されると、第２の入力レジスタは、第２のロウアドレス信号をメインメモリ部のロウデコーダに、第２のコラムアドレス信号をメインメモリ部のプリコラムデコーダに出力する。
【００４４】
レジスタ部のコラムデコーダセンスアンプは、データトランスファバッファとの間でデータの転送を行なうと共に、Ｉ／Ｏポートとの間でＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。また、メインメモリ部のセンスアンプは、データトランスファバッファとの間でデータの転送を行なう。
【００４５】
タイミング制御回路は、入力レジスタからのタイミング制御信号に基づいて、データの転送又はデータの入出力等を行なう。
【００４６】
【発明の効果】
本発明に係る半導体記憶装置によると、機能が互いに異なる第１のメモリセルアレイ及び第２のメモリセルアレイが同一の半導体チップに混載された半導体記憶装置において、面積の低減、高速なアクセス及び大容量化を図ることができると共に、配線のレイアウト及び製造プロセスを簡略化することができる。
【００４７】
本発明に係る半導体記憶装置が、第１のビット線に接続された第１のセンスアンプ及び一のビット線に接続された一のセンスアンプの一端側とそれぞれスイッチを介して接続された第１のデータ転送線と、第２のビット線に接続された第２のセンスアンプ及び他のビット線に接続された一のセンスアンプの他端側とそれぞれスイッチを介して接続された第２のデータ転送線とからなるデータ転送手段を備えていると、第１のデータ転送線と第２のデータ転送線とを互いに平行に配置することができると共に、第１のデータ転送線及び第２のデータ転送線を、第１のビット線、第２のビット線、一のビット線及びビット相補線とも平行に配置することができるため、機能が互いに異なる第１のメモリセルアレイと第２のメモリセルアレイとの間でデータ転送を行なうデータ転送手段を備えているにも拘わらず、配線のレイアウトの単純化を図ることができる。
【００４８】
本発明に係る半導体記憶装置において、第１のメモリセルアレイがキャッシュメモリのコア部を構成し、第２のメモリセルアレイがメインメモリのコア部を構成していると、キャッシュメモリとメインメモリとが混載された半導体記憶装置の高速化、大容量化、レイアウトの単純化を図ることができる。
【００４９】
本発明に係る半導体記憶装置において、第１のメモリセルアレイがレジスタのコア部を構成し、第２のメモリセルアレイがメインメモリのコア部を構成していると、レジスタとメインメモリとが混載された半導体記憶装置の高速化、大容量化、レイアウトの単純化を図ることができる。
【００５０】
本発明に係る半導体記憶装置において、第１のビット線と対をなす第１のビット相補線が第１のセンスアンプに対して第１のビット線と反対側に延びていると共に、第２のビット線と対をなす第２のビット相補線が第２のセンスアンプに対して第２のビット線と反対側に延びていると、開放型のビット線構成となるので、２つのトランジスタ及び１つのキャパシタからなる第１のメモリセルを有する第１のメモリセルアレイのレイアウトの単純化を図ることができる。
【００５１】
本発明に係る半導体記憶装置において、第１のトランジスタのゲートに接続される第１のワード線と第２のトランジスタのゲートに接続される第２のワード線とのピッチと、相補関係にある一のワード線と他のワード線とのピッチとが等しいと、配線のレイアウトの一層の単純化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施形態の変形例に係る半導体記憶装置の全体構成を示すブロック図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置の回路構成を示す図である。
【図５】（ａ）は図４においてＡで示す部分の拡大詳細図であって、２Ｔｒ１Ｃ型の第１のメモリセルアレイを示し、（ｂ）は図４においてＢで示す部分の拡大詳細図であって、１Ｔｒ１Ｃ型の第２のメモリセルアレイを示している。
【図６】（ａ）は２Ｔｒ１Ｃ型の第１のメモリセルアレイのレイアウトを示すパターン図であり、（ｂ）は１Ｔｒ１Ｃ型の第２のメモリセルアレイのレイアウトを示すパターン図である。
【図７】（ａ）は第１のメモリセルアレイから第２のメモリセルアレイにデータを転送するタイミングを示す図であり、（ｂ）は第２のメモリセルアレイから第１のメモリセルアレイにデータを転送するタイミングを示す図である。
【符号の説明】
ＭＴｒ１ 第１のトランジスタ
ＭＴｒ２ 第２のトランジスタ
ＭＴｒ 一のトランジスタ
Ｃ キャパシタ
ＳＡａ 第１のセンスアンプ
ＳＡｂ 第２のセンスアンプ
ＳＡ センスアンプ
ＳＷａ、ＳＷｂ、ＳＷ スイッチ制御信号
ＳＷＴｒａ１、ＳＷＴｒｂ１ ＳＷＴｒａ２、ＳＷＴｒｂ２ ＳＷＴｒ１、Ｓ ＷＴ２ スイッチングトランジスタ
ＢＬａ（ｎ）、ＢＬａ（ｎ＋１）、ＢＬａ（ｎ＋２） 第１のビット線
ＢＬＸａ（ｎ）、ＢＬＸａ（ｎ＋１）、ＢＬＸａ（ｎ＋２） 第１のビット相補線
ＢＬｂ（ｎ）、ＢＬｂ（ｎ＋１）、ＢＬｂ（ｎ＋２） 第２のビット線
ＢＬＸｂ（ｎ）、ＢＬＸｂ（ｎ＋１）、ＢＬＸｂ（ｎ＋２） 第２のビット相補線
ＢＬ（ｎ）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２） 一のビット線
ＢＬＸ（ｎ）、ＢＬＸ（ｎ＋１）、ＢＬＸ（ｎ＋２） ビット相補線
ＷＬａ（１−１）、ＷＬａ（１）、ＷＬａ（１＋１）、ＷＬａ（１＋２）、ＷＬａ（ｍ−１）、ＷＬａ（ｍ）、ＷＬａ（ｍ＋１）、ＷＬａ（ｍ＋２）
第１のワード線
ＷＬｂ（１−１）、ＷＬｂ（１）、ＷＬｂ（１＋１）、ＷＬｂ（１＋２）、ＷＬｂ（ｍ−１）、ＷＬｂ（ｍ）、ＷＬｂ（ｍ＋１）、ＷＬｂ（ｍ＋２）
第２のワード線
ＷＬ（ｋ−２）、ＷＬ（ｋ）、ＷＬ（ｋ＋２）、ＷＬ（ｋ＋４） 一のワード線
ＷＬ（ｋ−１）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋３）、ＷＬ（ｋ＋５） 他のワード線
ＤＴＬ（ｎ）、ＤＴＬ（ｎ＋１）、ＤＴＬ（ｎ＋２） 第１のデータトランスファ線
ＤＴＬＸ（ｎ）、ＤＴＬＸ（ｎ＋１）、ＤＴＬＸ（ｎ＋２） 第２のデータトランスファ線
【発明の属する技術分野】
本発明は、互いに機能が異なる複数のメモリが同一の半導体チップ上に混載されてなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から知られている半導体記憶装置においては、一のトランジスタと、該一のトランジスタのソースに接続されたデータ蓄積用のキャパシタとを有するメモリセルの集合からなるメモリセルアレイが半導体チップ上に搭載されていた。
【０００３】
ところが、このような半導体記憶装置においては、ランダムアクセスの速度がメモリセルの性能に律速されてしまうという問題、及び、システム全体の性能の向上のためには、半導体記憶装置の外部にキャッシュメモリが必要になるが、半導体記憶装置の外部にキャッシュメモリを設けることは全体のシステムが大きくなるため、システムコストが増大するという問題がある。
【０００４】
そこで、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ＶＯＬ．２７，ＮＯ．１１，ＮＯＶＥＭＢＥＲ ｐｐ．１５３４−１５３９ （１９９２）において、ＳＲＡＭからなるキャッシュメモリと、ＤＲＡＭからなるメインメモリとが半導体チップ上に混載されてなる半導体記憶装置が提案されている。
【０００５】
【発明が解決しようとする課題】
ところが、ＳＲＡＭの面積はＤＲＡＭの面積に比べて約１０倍程度の大きさを必要とするので、互いに機能が異なる複数のメモリ、例えばＳＲＡＭからなるキャッシュメモリとＤＲＡＭからなるメインメモリとが同一の半導体チップに混載されてなる半導体記憶装置の面積が大きくなってしまうという問題がある。
【０００６】
また、ＳＲＡＭとＤＲＡＭとはメモリセルの構成が異なるので、キャッシュメモリとメインメモリとが混載された半導体記憶装置のレイアウト及びプロセスが複雑になるという問題もある。
【０００７】
前記に鑑み、本発明は、互いに機能が異なる複数のメモリが混載されてなる半導体記憶装置の面積の低減を図ると共に、レイアウト及びプロセスの単純化を図ることを目的とする。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、ソースが互いに接続された第１のトランジスタ及び第２のトランジスタと、一方の電極がソースと接続されたデータ蓄積用のキャパシタとを有する第１のメモリセルの集合からなる第１のメモリセルアレイと、一のトランジスタと、該一のトランジスタのソースに接続されたデータ蓄積用のキャパシタとを有する第２のメモリセルの集合からなる第２のメモリセルアレイとが、一の半導体チップ上に形成されており、第１のメモリセルの第１のトランジスタのドレインと接続された第１のビット線と、第１のメモリセルの第２のトランジスタのドレインと接続された第２のビット線とは互いに平行に延びており、第２のメモリセルの一のトランジスタのドレインと接続された一のビット線と、一のトランジスタに隣接する他のトランジスタのドレインと接続され、一のビット線と対をなす他のビットとは互いに平行に延びており、第１のビット線と第２のビット線とのピッチと、一のビット線と他のビット線とのピッチとは互いに等しい。
【０００９】
本発明に係る半導体記憶装置によると、機能が互いに異なる第１のメモリセルアレイ及び第２のメモリセルアレイが同一の半導体チップに混載された半導体記憶装置において、第１のメモリセルアレイを構成する第１のメモリセルは、ソースが互いに接続された第１のトランジスタ及び第２のトランジスタと、一方の電極がソースと接続されたデータ蓄積用のキャパシタとからなるため、第１のメモリセルアレイの面積ひいては半導体記憶装置全体の面積を大きく低減することができると共に、半導体記憶装置における高速なアクセス及び大容量化を図ることができる。
【００１０】
また、本発明に係る半導体記憶装置によると、第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチと、第２のメモリセルアレイにおける一のビット線と他のビット線とのピッチとは互いに等しいため、機能が互いに異なる第１のメモリセルアレイ及び第２のメモリセルアレイが同一の半導体チップに混載されているにも拘わらず、配線のレイアウトがシンプルになると共に製造プロセスが簡略化する。
【００１１】
本発明に係る半導体記憶装置は、第１のビット線に接続された第１のセンスアンプ及び一のビット線に接続された一のセンスアンプの一端側とそれぞれスイッチを介して接続された第１のデータ転送線と、第２のビット線に接続された第２のセンスアンプ及び他のビット線に接続された一のセンスアンプの他端側とそれぞれスイッチを介して接続された第２のデータ転送線とからなり、第１のメモリセルアレイと第２のメモリセルアレイとの間でデータの転送を行なうデータ転送手段をさらに備えていることが好ましい。
【００１２】
本発明に係る半導体記憶装置において、第１のメモリセルアレイはキャッシュメモリのコア部を構成し、第２のメモリセルアレイはメインメモリのコア部を構成していることが好ましい。
【００１３】
本発明に係る半導体記憶装置において、第１のメモリセルアレイはレジスタのコア部を構成し、第２のメモリセルアレイはメインメモリのコア部を構成していることが好ましい。
【００１４】
本発明に係る半導体記憶装置において、第１のビット線と対をなす第１のビット相補線は、第１のビット線に接続された第１のセンスアンプに対して第１のビット線と反対側に延びていると共に、第２のビット線と対をなす第２のビット相補線は、第２のビット線に接続された第２のセンスアンプに対して第２のビット線と反対側に延びていることが好ましい。
【００１５】
本発明に係る半導体記憶装置において、第１のトランジスタのゲートに接続される第１のワード線と、第２のトランジスタのゲートに接続される第２のワード線とは互いに平行に延びており、一のトランジスタのゲートに接続される一のワード線と、一のトランジスタに隣接する他のトランジスタのゲートに接続される他のワード線とは互いに平行に延びており、第１のワード線と第２のワード線とのピッチと、一のワード線と他のワード線とのピッチとは互いに等しいことが好ましい。
【００１６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について、図１、図４、図５、図６及び図７を参照しながら説明する。
【００１７】
図１は第１の実施形態に係る半導体記憶装置の全体構成を示している。
【００１８】
図１に示すように、第１の実施形態に係る半導体記憶装置は、第１のトランジスタ及び第２のトランジスタからなる２つのトランジスタと、データ蓄積用の１つのキャパシタとを有する第１のメモリセル（以下、２Ｔｒ１Ｃ型メモリセルと称する。）の集合からなるＤＲＡＭメモリアレイと、ロウデコーダと、コラムデコーダセンスアンプとから構成されるキャッシュメモリコア部と、１つのトランジスタと、データ蓄積用の１つのキャパシタとを有する第２のメモリセル（以下、１Ｔｒ１Ｃ型メモリセルと称する。）の集合からなるＤＲＡＭメモリアレイと、ロウデコーダと、コラムデコーダセンスアンプとから構成されるメインメモリコア部とが同一の半導体チップ上に形成されている。
【００１９】
同期クロック信号、制御信号、キャッシュメモリ用アドレス信号及びメインメモリ用アドレス信号が入力レジスタに入力されると、入力レジスタは、第１のロウアドレス信号をキャッシュメモリ部のロウデコーダに、第１のコラムアドレス信号をキャッシュメモリ部のコラムデコーダセンスアンプに、第２のロウアドレス信号をメインメモリ部のロウデコーダに、第２のコラムアドレス信号をメインメモリ部のコラムデコーダセンスアンプに出力する。
【００２０】
キャッシュメモリ部のコラムデコーダセンスアンプは、メインメモリ部のコラムデコーダセンスアンプとの間でデータトランスファバッファを介してデータの転送を行なうと共に、Ｉ／Ｏポートとの間でＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。
【００２１】
タイミング制御回路は、入力レジスタからのタイミング制御信号に基づいて、データの転送又はデータの入出力等を行なう。
【００２２】
図４は第１の実施形態に係る半導体記憶装置の回路構成を示し、図５（ａ）は図４におけるＡ部（２Ｔｒ１Ｃ型の第１のメモリセルアレイ）の詳細を示し、図５（ｂ）は図４におけるＢ部（１Ｔｒ１Ｃ型のメモリセルアレイ）の詳細を示している。また、図６（ａ）は、２Ｔｒ１Ｃ型の第１のメモリセルアレイのレイアウトパターンを示し、図６（ｂ）は１Ｔｒ１Ｃ型の第２のメモリセルアレイのレイアウトパターンを示している。
【００２３】
図５（ａ）及び図６（ａ）に示すように、第１のメモリセル（２Ｔｒ１Ｃ型メモリセル）は、ソースが互いに接続された第１のトランジスタＭＴｒ１及び第２のトランジスタＭＴｒ２と、一方の電極が第１のトランジスタＭＴｒ１及び第２のトランジスタＭＴｒ２の各ソースに共通に接続されたデータ蓄積用のキャパシタＣとを有している。
【００２４】
図４に示すように、第１のトランジスタＭＴｒ１のドレインに接続された第１のビット線ＢＬａ（ｎ）、ＢＬａ（ｎ＋１）、ＢＬａ（ｎ＋２）と、該第１のビット線と対をなす第１のビット相補線ＢＬＸａ（ｎ）、ＢＬＸａ（ｎ＋１）、ＢＬＸａ（ｎ＋２）との間には第１のセンスアンプＳＡａが設けられており、第１のビット線と第１のビット相補線とは第１のセンスアンプＳＡａに対して互いに反対側に延びている。また、第２のトランジスタＭＴｒ２のドレインに接続された第２のビット線ＢＬｂ（ｎ）、ＢＬｂ（ｎ＋１）、ＢＬｂ（ｎ＋２）と、該第２のビット線と対をなす第２のビット相補線ＢＬＸｂ（ｎ）、ＢＬＸｂ（ｎ＋１）、ＢＬＸｂ（ｎ＋２）との間には第２のセンスアンプＳＡｂが設けられており、第２のビット線と第２のビット相補線とは第２のセンスアンプＳＡｂに対して互いに反対側に延びている。つまり、第１のメモリセルアレイ（２Ｔｒ１Ｃ型メモリセルアレイ）は、開放型ビット線構成を有している。
【００２５】
図５（ｂ）及び図６（ｂ）に示すように、第２のメモリセル（１Ｔｒ１Ｃ型メモリセル）は、一のトランジスタＭＴｒと、一方の電極が一のトランジスタＭＴｒのソースに接続されたデータ蓄積用のキャパシタＣとを有している。
【００２６】
図４に示すように、一のトランジスタＭＴｒのドレインに接続された一のビット線ＢＬ（ｎ）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２）と、該一のビット線と対をなすビット相補線ＢＬＸ（ｎ）、ＢＬＸ（ｎ＋１）、ＢＬＸ（ｎ＋２）との間にはセンスアンプＳＡが設けられており、ビット線とビット相補線とはセンスアンプＳＡに対して同じ側に延びている。つまり、第２のメモリセルアレイ（１Ｔｒ１Ｃ型メモリセルアレイ）は、折り返し型ビット線構成を有している。
【００２７】
図４に示すように、第１のメモリセルアレイにおいては、第１のトランジスタＭＴｒ１のゲートに接続される第１のワード線ＷＬａ（１−１）、ＷＬａ（１）、ＷＬａ（１＋１）、ＷＬａ（１＋２）、……、ＷＬａ（ｍ−１）、ＷＬａ（ｍ）、ＷＬａ（ｍ＋１）、ＷＬａ（ｍ＋２）と、第２のトランジスタＭＴｒ２のゲートに接続される第２のワード線ＷＬｂ（１−１）、ＷＬｂ（１）、ＷＬｂ（１＋１）、ＷＬｂ（１＋２）、……、ＷＬｂ（ｍ−１）、ＷＬｂ（ｍ）、ＷＬｂ（ｍ＋１）、ＷＬｂ（ｍ＋２）とは互いに平行に延びており、第２のメモリセルアレイにおいては、一のトランジスタＭＴｒのゲートに接続される一のワード線ＷＬ（ｋ−２）、ＷＬ（ｋ）、ＷＬ（ｋ＋２）、ＷＬ（ｋ＋４）と、一のトランジスタＭＴｒに隣接する他のトランジスタのゲートに接続される他のワード線ＷＬ（ｋ−１）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋３）、ＷＬ（ｋ＋５）とは互いに平行に延びている。
【００２８】
図６（ａ）、（ｂ）に示すように、２Ｔｒ１Ｃ型の第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチ、第１のメモリセルアレイにおける第１のビット相補線と第２のビット相補線とのピッチ、及び１Ｔｒ１Ｃ型の第２のメモリセルアレイにおけるビット線とビット相補線とのピッチは互いに等しく設定されていると共に、第１のメモリセルアレイにおける第１のワード線と第２のワード線とのピッチと、第２のメモリセルアレイにおける一のワード線と他のワード線とのピッチとは互いに等しく設定されている。
【００２９】
図６（ａ）と図６（ｂ）との対比から分かるように、２Ｔｒ１Ｃ型の第１のメモリセルアレイと１Ｔｒ１Ｃ型の第２のメモリセルアレイとは、活性層の形状及び大きさ、ビット線の幅寸法及びピッチ、並びにワード線の幅寸法及びピッチが互いに等しい設定されていると共に、第１のメモリセルアレイにおいては、第２のメモリセルアレイにおける互いに隣接する２つのメモリセルの各ストレージノードと対応する一対のストレージノード同士を接続することにより、２Ｔｒ１Ｃ型メモリセルを実現している。
【００３０】
この場合、第１のメモリセルアレイが開放型ビット線構成を有し、且つ第２のメモリセルアレイが折り返し型ビット線構成を有しているため、第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチ、第１のメモリセルアレイにおける第１のビット相補線と第２のビット相補線とのピッチ、及び第２のメモリセルアレイにおける一のビット線とビット相補線とのピッチを互いに等しくすることが可能になっている。
【００３１】
図４、図５（ａ）及び（ｂ）に示すように、データトランスファバッファを構成する第１のデータトランスファ線ＤＴＬ（ｎ）は、第１のメモリセルアレイの第１のビット線ＢＬａ（ｎ）に接続されている第１のセンスアンプＳＡａの一端側と、スイッチ制御信号ＳＷａにより制御されるスイッチングトランジスタＳＷＴｒａ１を介して接続されていると共に、第２のメモリセルアレイのビット線ＢＬ（ｎ）に接続されている一のセンスアンプＳＡの一端側と、スイッチ制御信号ＳＷにより制御されるスイッチングトランジスタＳＷＴｒ１を介して接続されている。
【００３２】
また、データトランスファバッファを構成する第２のデータトランスファ線ＤＴＬＸ（ｎ）は、第１のメモリセルアレイの第２のビット相補線ＢＬＸｂ（ｎ）に接続されている第２のセンスアンプＳＡｂの一端側と、スイッチ制御信号ＳＷｂにより制御されるスイッチングトランジスタＳＷＴｒｂ２を介して接続されていると共に、第２のメモリセルアレイのビット相補線ＢＬＸ（ｎ）に接続されている一のセンスアンプＳＡの他端側と、スイッチ制御信号ＳＷにより制御されるスイッチングトランジスタＳＷＴｒ２を介して接続されている。
【００３３】
また、第１のビット相補線ＢＬＸａ（ｎ）に接続されている第１のセンスアンプＳＡａの他端側は、スイッチ制御信号ＳＷａにより制御されるスイッチングトランジスタＳＷＴｒａ２を介して第２のデータトランスファ線ＤＴＬＸ（ｎ）接続されていると共に、第２のビット線ＢＬｂ（ｎ）に接続されている第２のセンスアンプＳＡｂの他端側は、スイッチ制御信号ＳＷｂにより制御されるスイッチングトランジスタＳＷＴｒｂ１を介して第１のデータトランスファ線ＤＴＬ（ｎ）接続されている。
【００３４】
以上説明した第１のデータトランスファ線ＤＴＬ（ｎ）、第２のデータトランスファ線ＤＴＬＸ（ｎ）及びスイッチングトランジスタＳＷＴｒａ１、ＳＷＴｒｂ１、ＳＷＴｒａ２、ＳＷＴｒｂ２、ＳＷＴｒ１、ＳＷＴｒ２によって、第１のメモリセルアレイと第２のメモリセルアレイとの間でデータの転送を行なうデータ転送手段が構成されている。
【００３５】
図７（ａ）は、第１のメモリセルアレイから第２のメモリセルアレイにデータを転送するタイミングを示しており、第１のメモリセルアレイにおける第１のビット線ＢＬａ（又は第２のビット線ＢＬｂ）及び第１のビット相補線ＢＬＸａ（又は第２のビット相補線ＢＬＸｂ）をセンスアンプ増幅した後、スイッチ制御信号ＳＷ及びＳＷａ（又はＳＷ及びＳＷｂ）をオンすると、第２のメモリセルアレイにおけるビット線ＢＬ及びビット相補線ＢＬＸがセンスアンプ増幅されるので、第１のメモリセルアレイから第２のメモリセルアレイにデータが転送される。
【００３６】
図７（ｂ）は、第２のメモリセルアレイから第１のメモリセルアレイにデータを転送するタイミングを示しており、第２のメモリセルアレイにおけるビット線ＢＬ及びビット相補線ＢＬＸをセンスアンプ増幅した後、スイッチ制御信号ＳＷ及びＳＷａ（又はＳＷ及びＳＷｂ）をオンすると、第１のメモリセルアレイにおける第１のビット線ＢＬａ（又は第２のビット線ＢＬｂ）及び第１のビット相補線ＢＬＸａ（又は第２のビット相補線ＢＬＸｂ）がセンスアンプ増幅されるので、第２のメモリセルアレイから第１のメモリセルアレイにデータが転送される。
【００３７】
第１の実施形態によると、第１のメモリセルアレイにおける第１のビット線と第２のビット線とのピッチ、第１のメモリセルアレイにおける第１のビット相補線と第２のビット相補線とのピッチ、及び第２のメモリセルアレイにおけるビット線とビット相補線とのピッチが互いに等しいと共に、第１のメモリセルアレイにおける第１のワード線と第２のワード線とのピッチと、第２のメモリセルアレイにおける一のワード線と他のワード線とのピッチが互いに等しいため、第１のメモリセルアレイの配線パターン（デザインルール）と第２のメモリセルアレイの配線パターン（デザインルール）とを共通にすることができる。
【００３８】
特に、第１のメモリセルアレイにおける第１のビット線（第１のビット相補線）と第２のビット線（第２のビット相補線）とのピッチと、第２のメモリセルアレイにおける一のビット線とビット相補線とのピッチが互いに等しいため、第１のメモリセルアレイと第２のメモリセルアレイとの間でデータの転送を行なう第１のデータトランスファ線及び第２のデータトランスファ線を、第１のメモリセルアレイにおける第１のビット線（第１のビット相補線）及び第２のビット線（第２のビット相補線）、並びに第２のメモリセルアレイにおけるビット線及びビット相補線と平行に設けることが可能になるのでレイアウトがシンプルになる。
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体記憶装置について、図２を参照しながら説明する。
【００３９】
図２は第１の実施形態の変形例に係る半導体記憶装置の全体構成を示しており、図２に示すように、第１の実施形態の変形例に係る半導体記憶装置は、第１の実施形態と異なり、キャッシュメモリコア部と対応して、第１の入力レジスタ及び第１のＩ／Ｏバッファ出力レジスタが設けられていると共に、メインメモリコア部と対応して、第２の入力レジスタ及び第２のＩ／Ｏバッファ出力レジスタが設けられている。尚、キャッシュメモリコア部の構成及びメインメモリコア部の構成は第１の実施形態と同様であるので、説明は省略する。
【００４０】
同期クロック信号、制御信号、キャッシュメモリ用アドレス信号が第１の入力レジスタに入力されると、第１の入力レジスタは、第１のロウアドレス信号をキャッシュメモリ部のロウデコーダに、第１のコラムアドレス信号をキャッシュメモリ部のコラムデコーダセンスアンプに出力する。また、同期クロック信号、制御信号、メインメモリ用アドレス信号が第２の入力レジスタに入力されると、第２の入力レジスタは、第２のロウアドレス信号をメインメモリ部のロウデコーダに、第２のコラムアドレス信号をメインメモリ部のコラムデコーダセンスアンプに出力する。
【００４１】
キャッシュメモリ部のコラムデコーダセンスアンプは、データトランスファバッファとの間でデータの転送を行なうと共に、Ｉ／Ｏポートとの間で第１のＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。また、メインメモリ部のコラムデコーダセンスアンプは、データトランスファバッファとの間でデータの転送を行なうと共に、Ｉ／Ｏポートとの間で第２のＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について、図３を参照しながら説明する。
【００４２】
図３は第２の実施形態に係る半導体記憶装置の全体構成を示しており、図３に示すように、第２の実施形態に係る半導体記憶装置は、２Ｔｒ１Ｃ型メモリセルの集合からなるレジスタアレイ、レジスタセグメントセレクタ、及びコラムデコーダセンスアンプから構成されるレジスタ用コア部と、１Ｔｒ１Ｃ型メモリセルの集合からなるＤＲＡＭメモリセルアレイ、ロウデコーダ、センスアンプ、及びプリコラムデコーダから構成されるメインメモリコア部とが同一の半導体チップ上に形成されている。尚、２Ｔｒ１Ｃ型メモリセルアレイからなるレジスタ用コア部の構成は、第１の実施形態のキャッシュメモリ部の構成と同様であると共に、１Ｔｒ１Ｃ型メモリセルアレイからなるメインメモリコア部の構成は第１の実施形態と同様であるので、説明は省略する。
【００４３】
同期クロック信号、制御信号、キャッシュメモリ用アドレス信号が第１の入力レジスタに入力されると、第１の入力レジスタは、第１のロウアドレス信号をキャッシュメモリ部のロウデコーダに、第１のコラムアドレス信号をキャッシュメモリ部のコラムデコーダセンスアンプに出力する。また、同期クロック信号、制御信号、メインメモリ用アドレス信号が第２の入力レジスタに入力されると、第２の入力レジスタは、第２のロウアドレス信号をメインメモリ部のロウデコーダに、第２のコラムアドレス信号をメインメモリ部のプリコラムデコーダに出力する。
【００４４】
レジスタ部のコラムデコーダセンスアンプは、データトランスファバッファとの間でデータの転送を行なうと共に、Ｉ／Ｏポートとの間でＩ／Ｏバッファ出力レジスタを介してデータの入出力を行なう。また、メインメモリ部のセンスアンプは、データトランスファバッファとの間でデータの転送を行なう。
【００４５】
タイミング制御回路は、入力レジスタからのタイミング制御信号に基づいて、データの転送又はデータの入出力等を行なう。
【００４６】
【発明の効果】
本発明に係る半導体記憶装置によると、機能が互いに異なる第１のメモリセルアレイ及び第２のメモリセルアレイが同一の半導体チップに混載された半導体記憶装置において、面積の低減、高速なアクセス及び大容量化を図ることができると共に、配線のレイアウト及び製造プロセスを簡略化することができる。
【００４７】
本発明に係る半導体記憶装置が、第１のビット線に接続された第１のセンスアンプ及び一のビット線に接続された一のセンスアンプの一端側とそれぞれスイッチを介して接続された第１のデータ転送線と、第２のビット線に接続された第２のセンスアンプ及び他のビット線に接続された一のセンスアンプの他端側とそれぞれスイッチを介して接続された第２のデータ転送線とからなるデータ転送手段を備えていると、第１のデータ転送線と第２のデータ転送線とを互いに平行に配置することができると共に、第１のデータ転送線及び第２のデータ転送線を、第１のビット線、第２のビット線、一のビット線及びビット相補線とも平行に配置することができるため、機能が互いに異なる第１のメモリセルアレイと第２のメモリセルアレイとの間でデータ転送を行なうデータ転送手段を備えているにも拘わらず、配線のレイアウトの単純化を図ることができる。
【００４８】
本発明に係る半導体記憶装置において、第１のメモリセルアレイがキャッシュメモリのコア部を構成し、第２のメモリセルアレイがメインメモリのコア部を構成していると、キャッシュメモリとメインメモリとが混載された半導体記憶装置の高速化、大容量化、レイアウトの単純化を図ることができる。
【００４９】
本発明に係る半導体記憶装置において、第１のメモリセルアレイがレジスタのコア部を構成し、第２のメモリセルアレイがメインメモリのコア部を構成していると、レジスタとメインメモリとが混載された半導体記憶装置の高速化、大容量化、レイアウトの単純化を図ることができる。
【００５０】
本発明に係る半導体記憶装置において、第１のビット線と対をなす第１のビット相補線が第１のセンスアンプに対して第１のビット線と反対側に延びていると共に、第２のビット線と対をなす第２のビット相補線が第２のセンスアンプに対して第２のビット線と反対側に延びていると、開放型のビット線構成となるので、２つのトランジスタ及び１つのキャパシタからなる第１のメモリセルを有する第１のメモリセルアレイのレイアウトの単純化を図ることができる。
【００５１】
本発明に係る半導体記憶装置において、第１のトランジスタのゲートに接続される第１のワード線と第２のトランジスタのゲートに接続される第２のワード線とのピッチと、相補関係にある一のワード線と他のワード線とのピッチとが等しいと、配線のレイアウトの一層の単純化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施形態の変形例に係る半導体記憶装置の全体構成を示すブロック図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置の回路構成を示す図である。
【図５】（ａ）は図４においてＡで示す部分の拡大詳細図であって、２Ｔｒ１Ｃ型の第１のメモリセルアレイを示し、（ｂ）は図４においてＢで示す部分の拡大詳細図であって、１Ｔｒ１Ｃ型の第２のメモリセルアレイを示している。
【図６】（ａ）は２Ｔｒ１Ｃ型の第１のメモリセルアレイのレイアウトを示すパターン図であり、（ｂ）は１Ｔｒ１Ｃ型の第２のメモリセルアレイのレイアウトを示すパターン図である。
【図７】（ａ）は第１のメモリセルアレイから第２のメモリセルアレイにデータを転送するタイミングを示す図であり、（ｂ）は第２のメモリセルアレイから第１のメモリセルアレイにデータを転送するタイミングを示す図である。
【符号の説明】
ＭＴｒ１ 第１のトランジスタ
ＭＴｒ２ 第２のトランジスタ
ＭＴｒ 一のトランジスタ
Ｃ キャパシタ
ＳＡａ 第１のセンスアンプ
ＳＡｂ 第２のセンスアンプ
ＳＡ センスアンプ
ＳＷａ、ＳＷｂ、ＳＷ スイッチ制御信号
ＳＷＴｒａ１、ＳＷＴｒｂ１ ＳＷＴｒａ２、ＳＷＴｒｂ２ ＳＷＴｒ１、Ｓ ＷＴ２ スイッチングトランジスタ
ＢＬａ（ｎ）、ＢＬａ（ｎ＋１）、ＢＬａ（ｎ＋２） 第１のビット線
ＢＬＸａ（ｎ）、ＢＬＸａ（ｎ＋１）、ＢＬＸａ（ｎ＋２） 第１のビット相補線
ＢＬｂ（ｎ）、ＢＬｂ（ｎ＋１）、ＢＬｂ（ｎ＋２） 第２のビット線
ＢＬＸｂ（ｎ）、ＢＬＸｂ（ｎ＋１）、ＢＬＸｂ（ｎ＋２） 第２のビット相補線
ＢＬ（ｎ）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２） 一のビット線
ＢＬＸ（ｎ）、ＢＬＸ（ｎ＋１）、ＢＬＸ（ｎ＋２） ビット相補線
ＷＬａ（１−１）、ＷＬａ（１）、ＷＬａ（１＋１）、ＷＬａ（１＋２）、ＷＬａ（ｍ−１）、ＷＬａ（ｍ）、ＷＬａ（ｍ＋１）、ＷＬａ（ｍ＋２）
第１のワード線
ＷＬｂ（１−１）、ＷＬｂ（１）、ＷＬｂ（１＋１）、ＷＬｂ（１＋２）、ＷＬｂ（ｍ−１）、ＷＬｂ（ｍ）、ＷＬｂ（ｍ＋１）、ＷＬｂ（ｍ＋２）
第２のワード線
ＷＬ（ｋ−２）、ＷＬ（ｋ）、ＷＬ（ｋ＋２）、ＷＬ（ｋ＋４） 一のワード線
ＷＬ（ｋ−１）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋３）、ＷＬ（ｋ＋５） 他のワード線
ＤＴＬ（ｎ）、ＤＴＬ（ｎ＋１）、ＤＴＬ（ｎ＋２） 第１のデータトランスファ線
ＤＴＬＸ（ｎ）、ＤＴＬＸ（ｎ＋１）、ＤＴＬＸ（ｎ＋２） 第２のデータトランスファ線
Claims (6)
- ソースが互いに接続された第１のトランジスタ及び第２のトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のキャパシタとを有する第１のメモリセルの集合からなる第１のメモリセルアレイと、一のトランジスタと、該一のトランジスタのソースに接続されたデータ蓄積用のキャパシタとを有する第２のメモリセルの集合からなる第２のメモリセルアレイとが、一の半導体チップ上に形成されており、
前記第１のメモリセルの第１のトランジスタのドレインと接続された第１のビット線と、前記第１のメモリセルの第２のトランジスタのドレインと接続された第２のビット線とは互いに平行に延びており、
前記第２のメモリセルの一のトランジスタのドレインと接続された一のビット線と、前記一のトランジスタに隣接する他のトランジスタのドレインと接続され、前記一のビット線と対をなす他のビット線とは互いに平行に延びており、
前記第１のビット線と前記第２のビット線とのピッチと、前記一のビット線と前記他のビット線とのピッチとは互いに等しいことを特徴とする半導体記憶装置。 - 前記第１のビット線に接続された第１のセンスアンプ及び前記一のビット線に接続された一のセンスアンプの一端側とそれぞれスイッチを介して接続された第１のデータ転送線と、前記第２のビット線に接続された第２のセンスアンプ及び前記他のビット線に接続された前記一のセンスアンプの他端側とそれぞれスイッチを介して接続された第２のデータ転送線とからなり、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの間でデータの転送を行なうデータ転送手段をさらに備えていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のメモリセルアレイはキャッシュメモリのコア部を構成し、前記第２のメモリセルアレイはメインメモリのコア部を構成することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のメモリセルアレイはレジスタのコア部を構成し、前記第２のメモリセルアレイはメインメモリのコア部を構成することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のビット線と対をなす第１のビット相補線は、前記第１のビット線に接続された第１のセンスアンプに対して前記第１のビット線と反対側に延びていると共に、前記第２のビット線と対をなす第２のビット相補線は、前記第２のビット線に接続された第２のセンスアンプに対して前記第２のビット線と反対側に延びていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のトランジスタのゲートに接続される第１のワード線と、前記第２のトランジスタのゲートに接続される第２のワード線とは互いに平行に延びており、
前記一のトランジスタのゲートに接続される一のワード線と、前記一のトランジスタに隣接する他のトランジスタのゲートに接続される他のワード線とは互いに平行に延びており、
前記第１のワード線と前記第２のワード線とのピッチと、前記一のワード線と前記他のワード線とのピッチとは互いに等しいことを特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02481399A JP3618241B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体記憶装置 |
| US09/495,473 US6169684B1 (en) | 1999-02-02 | 2000-02-01 | Semiconductor memory device |
| TW089101863A TW466488B (en) | 1999-02-02 | 2000-02-01 | Semiconductor memory device |
| KR1020000005024A KR100639001B1 (ko) | 1999-02-02 | 2000-02-02 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02481399A JP3618241B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223589A JP2000223589A (ja) | 2000-08-11 |
| JP3618241B2 true JP3618241B2 (ja) | 2005-02-09 |
Family
ID=12148641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02481399A Expired - Fee Related JP3618241B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6169684B1 (ja) |
| JP (1) | JP3618241B2 (ja) |
| KR (1) | KR100639001B1 (ja) |
| TW (1) | TW466488B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2003197769A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003242773A (ja) * | 2002-02-14 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4160556B2 (ja) | 2002-06-03 | 2008-10-01 | 富士通株式会社 | 半導体集積回路 |
| US6804136B2 (en) * | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004221473A (ja) * | 2003-01-17 | 2004-08-05 | Renesas Technology Corp | 半導体記憶装置 |
| US6882590B2 (en) * | 2003-01-29 | 2005-04-19 | Micron Technology, Inc. | Multiple configuration multiple chip memory device and method |
| JP3944455B2 (ja) | 2003-01-31 | 2007-07-11 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6845033B2 (en) * | 2003-03-05 | 2005-01-18 | International Business Machines Corporation | Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology |
| US7541614B2 (en) * | 2003-03-11 | 2009-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same |
| JP2004297048A (ja) * | 2003-03-11 | 2004-10-21 | Semiconductor Energy Lab Co Ltd | 集積回路、該集積回路を有する半導体表示装置及び集積回路の駆動方法 |
| DE102004004584A1 (de) * | 2004-01-29 | 2005-08-25 | Infineon Technologies Ag | Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren |
| US7633784B2 (en) * | 2007-05-17 | 2009-12-15 | Dsm Solutions, Inc. | Junction field effect dynamic random access memory cell and content addressable memory cell |
| US7808854B2 (en) * | 2008-02-19 | 2010-10-05 | Kabushiki Kaisha Toshiba | Systems and methods for data transfers between memory cells |
| JP2013196737A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US10269420B2 (en) | 2016-12-13 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory with symmetric read current profile and read method thereof |
| CN113129944A (zh) * | 2019-12-31 | 2021-07-16 | 台湾积体电路制造股份有限公司 | 集成电路及其方法 |
| DE102020105669A1 (de) | 2019-12-31 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung |
| JP2022191630A (ja) * | 2021-06-16 | 2022-12-28 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3365650B2 (ja) * | 1993-05-31 | 2003-01-14 | 沖電気工業株式会社 | 半導体メモリ装置 |
| US5596521A (en) * | 1994-01-06 | 1997-01-21 | Oki Electric Industry Co., Ltd. | Semiconductor memory with built-in cache |
| KR970051165A (ko) * | 1995-12-26 | 1997-07-29 | 김광호 | 복합 메모리 장치 |
| US5844856A (en) * | 1996-06-19 | 1998-12-01 | Cirrus Logic, Inc. | Dual port memories and systems and methods using the same |
| JP3706212B2 (ja) * | 1996-10-30 | 2005-10-12 | 沖電気工業株式会社 | メモリ装置 |
| US5923593A (en) | 1996-12-17 | 1999-07-13 | Monolithic Systems, Inc. | Multi-port DRAM cell and memory system using same |
| US5856940A (en) | 1997-08-15 | 1999-01-05 | Silicon Aquarius, Inc. | Low latency DRAM cell and method therefor |
| US5963497A (en) * | 1998-05-18 | 1999-10-05 | Silicon Aquarius, Inc. | Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same |
-
1999
- 1999-02-02 JP JP02481399A patent/JP3618241B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-01 US US09/495,473 patent/US6169684B1/en not_active Expired - Lifetime
- 2000-02-01 TW TW089101863A patent/TW466488B/zh not_active IP Right Cessation
- 2000-02-02 KR KR1020000005024A patent/KR100639001B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW466488B (en) | 2001-12-01 |
| JP2000223589A (ja) | 2000-08-11 |
| US6169684B1 (en) | 2001-01-02 |
| KR20000057868A (ko) | 2000-09-25 |
| KR100639001B1 (ko) | 2006-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3618241B2 (ja) | 半導体記憶装置 | |
| KR100574242B1 (ko) | 계층형칼럼선택라인구조를갖는공간효율적반도체메모리 | |
| US5917744A (en) | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines | |
| US7317646B2 (en) | Memory device having shared open bit line sense amplifier architecture | |
| JP3004177B2 (ja) | 半導体集積回路装置 | |
| JP2664810B2 (ja) | メモリセルアレイ分割型半導体記憶装置 | |
| JP2004508654A (ja) | 隠れリフレッシュをサポートするデュアルポートセルを有する半導体メモリ | |
| US6711050B2 (en) | Semiconductor memory | |
| JP3190624B2 (ja) | 半導体メモリ | |
| JP2000182370A (ja) | 半導体記憶装置 | |
| JPH04351789A (ja) | 半導体記憶装置 | |
| JP4523681B2 (ja) | 半導体集積回路装置 | |
| EP0079220B1 (en) | Semiconductor memory devices | |
| JP3415420B2 (ja) | 半導体集積回路装置 | |
| JP2938493B2 (ja) | 半導体記憶装置 | |
| JPH09331032A (ja) | 半導体記憶装置 | |
| JP2005503663A (ja) | オープンディジットアレイ用のセンスアンプおよびアーキテクチャ | |
| JPH0982910A (ja) | 半導体記憶装置 | |
| JPH10303387A (ja) | 半導体記憶装置 | |
| KR100328374B1 (ko) | 반도체메모리및그구동방법 | |
| JP4323749B2 (ja) | ダイナミックランダムアクセスメモリ | |
| JP3241351B2 (ja) | センスアンプ、半導体装置及び半導体記憶装置 | |
| JPH11145426A (ja) | Ｄｒａｍ及びそのメモリセルアレイ | |
| EP0913831A2 (en) | Space-efficient master data line (MDQ) switch placement | |
| JPH06103755A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041022 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041109 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |