JP2004127382A - 同期型半導体記憶装置及びそのテスト方法 - Google Patents
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Abstract
【課題】長いクロックサイクルであっても、ｔＲＣＤが厳しい条件でスクリーニングテストを実行できる同期型半導体記憶装置を提供することを目的とする。
【解決手段】ＦＣＲＡＭにおいて、コマンド検知信号ｂＡＣＴＶから第１の信号を生成する第１の回路１１と、コマンド検知信号、動作モード指示信号ＴＭＴＲＣＤＭＩＮ及び選択信号ＢＮＫＳＥＬが入力され、ロウ系回路の動作開始を第２のコマンドの入力と同期させるための第２の信号ｂＡＣＴＶＤを生成する第２の回路１２と、動作モード指示信号で通常動作モードが指示された時に、上記第１の信号を選択し、テストモードが指示された時に、上記第２の信号を選択し、選択した上記第１または第２の信号と上記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号ｂＢＮＫＡＣＴを生成する第３の回路１３とを具備することを特徴としている。
【選択図】 図１
【解決手段】ＦＣＲＡＭにおいて、コマンド検知信号ｂＡＣＴＶから第１の信号を生成する第１の回路１１と、コマンド検知信号、動作モード指示信号ＴＭＴＲＣＤＭＩＮ及び選択信号ＢＮＫＳＥＬが入力され、ロウ系回路の動作開始を第２のコマンドの入力と同期させるための第２の信号ｂＡＣＴＶＤを生成する第２の回路１２と、動作モード指示信号で通常動作モードが指示された時に、上記第１の信号を選択し、テストモードが指示された時に、上記第２の信号を選択し、選択した上記第１または第２の信号と上記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号ｂＢＮＫＡＣＴを生成する第３の回路１３とを具備することを特徴としている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置係り、特にメモリセルアレイからのランダムなデータの読み書きを高速に行う機能を有する高速ランダムサイクル方式の同期型半導体メモリ（ＦＣＲＡＭ）及びそのテスト方法に関するもので、例えば高速ランダムサイクルＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレート型高速ランダムサイクルＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）などに使用されるものである。
【０００２】
【従来の技術】
ＤＲＡＭのデータアクセスを高速化し、高いデータバンド幅を得るために、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案され、実用化されている。最近では、更なるバンド幅向上のため、ＳＤＲＡＭの２倍のデータレートで動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が提案され、製品化されている。しかし、ＳＤＲＡＭのバンド幅の向上が進む一方で、ランダムサイクルタイム（ｔＲＣ）、即ち、異なるロウアドレスへのデータアクセスのサイクルタイムは、メモリコアからのデータ読み出し、増幅動作、プリチャージ動作に一定の時間を要するため、大幅な高速化は困難であった。
【０００３】
この問題を解決するため、メモリコアへのアクセス及びプリチャージ動作をパイプライン化し、ランダムサイクルタイムｔＲＣを従来のＳＤＲＡＭの１／２以下に短縮した高速サイクルＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ：ＦＣＲＡＭ）が提案され、製品化が始まっている。
【０００４】
まず、上記ＦＣＲＡＭのコマンド体系について概略的に説明する（例えば特許文献１参照）。ＦＣＲＡＭのコマンドは、第１のコマンド（ファーストコマンド）と、この第１のコマンドの次のサイクルで入力される第２のコマンド（セカンドコマンド）とから成り、その組み合わせにより種々の動作が決定される。上記ファーストコマンドは、ロウ系回路の動作を開始するためのコマンドであり、セカンドコマンドはカラム系回路の動作を開始するためのコマンドである。ファーストコマンドが入力されてロウ系回路の動作が開始されてから、セカンドコマンドが入力されてカラム系回路の動作が開始されるまでの時間ｔＲＣＤが１クロックサイクルになる。
【０００５】
図５は、上記ＦＣＲＡＭにおけるファーストコマンドとセカンドコマンドの組み合わせによる動作の状態遷移図である。図６は、上記図５のコマンド入力に対応したピン入力を示したファンクションテーブルである。
【０００６】
図５に示すように、待機状態（ＳＴＡＮＤＢＹ）の次のファーストコマンド入力において、ロウアドレスを取り込み、周辺のロウ系回路の動作を開始する従来のロウアクセスコマンドＡＣＴの代わりに、リードコマンド（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）ＲＤＡあるいはライトコマンド（Ｗｒｉｔｅ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）ＷＲＡを直接与える。そして、図６のファンクションテーブル示すように、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭに設けられているチップセレクト信号／ＣＳピンを“Ｌ”レベルにしたときにコマンド入力を受け付ける。リードとライトのコマンドの区別は、コマンドの種類を定義するＦＮ（ファンクションコントロール）ピンというピンを用い、このＦＮピンに与えられた信号のレベルにより行う。この例では、リードであればＦＮピンを“Ｈ”レベルにセット、ライトであれば“Ｌ”レベルにセットする。
【０００７】
また、センスアンプの分割デコード用のロウアドレスもファーストコマンドで与えることができる。但し、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭで用いる、標準パッケージのピン数に制限があるため、既存のコントロールピンをアドレスピンとして転用し、ピン数の増加を抑えている。この例では、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭにおける、／ＷＥ（ライトイネーブル）信号ピンと、／ＣＡＳ（カラムアドレスストローブ）信号ピンをアドレスピンＡ１４，Ａ１３ピンとして転用している。
【０００８】
コマンドの決定は、／ＣＳ（チップセレクト信号）とＦＮ（ファンクションコントロール信号）の２ピンを使用し、その組み合わせにより確定する。ファーストコマンドには、／ＣＳ＝“Ｌ”レベルで且つＦＮ＝“Ｈ”レベルのライトアクティブ（Ｗｒｔｅ ｗｉｔｈ Ａｕｔｏ−Ｃｌｏｓｅ：ＷＲＡ）、／ＣＳ＝“Ｌ”レベルで且つＦＮ＝“Ｌ”レベルのリードアクティブ（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ−Ｃｌｏｓｅ：ＲＤＡ）があり、セカンドコマンドには／ＣＳ＝“Ｈ”レベルのロワーアドレスラッチ（Ｌｏｗｅｒ Ａｄｄｒｅｓｓ Ｌａｔｃｈ：ＬＡＬ）、／ＣＳ＝“Ｌ”レベルのモードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）及びオートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓ：ＲＥＦ）があり、その組み合わせにより、ライト動作、リード動作、モードレジスタセット動作、オートリフレッシュ動作のコマンドが入力される。また、ロウアドレスはファーストコマンド入力時に、カラムアドレスはセカンドコマンド入力時に取り込まれる。
【０００９】
上記構成のＦＣＲＡＭでは、ファーストコマンドによりライト／リード動作を確定するため、ロウアドレスの取り込みと同時に周辺回路のみならずメモリコアの動作も開始でき、セカンドコマンドからメモリコアの動作開始を行うよりもランダムアクセスの開始が早くなる。また、セカンドコマンドではカラムアドレスを取り込むだけで良いため、カラム選択線ＣＳＬを選択してデータを出力する過程を速くでき、データを周辺に早期に転送できることから、ワード線のリセットからビット線のプリチャージの前倒しが可能となる。即ち、ＦＣＲＡＭでは、ランダムアクセスタイムｔＲＡＣとランダムサイクルタイムｔＲＣ双方の高速化が可能である。
【００１０】
次に、上記ＦＣＲＡＭの動作について、簡単に説明する。
【００１１】
図７は、クロックサイクルタイムが短い時のＦＣＲＡＭの動作を説明するための動作波形図である。ＦＣＲＡＭではファーストコマンドとセカンドコマンドが連続サイクルで入力される。ファーストコマンドにより、ロウ系回路の動作を開始する信号（コマンド検知信号）ｂＡＣＴＶが“Ｌ”レベルになるのを受けて、該当するバンクの活性化信号ＢＮＫが“Ｈ”レベルになり、該当アドレスのワード線ＷＬが活性化され、セルデータがビット線対ＢＬに読み出される。これによって、カラム系回路の動作開始を許可する信号（カラムゲーティリング解除信号）ｂＣＥＮＢが“Ｌ”レベルになる。
【００１２】
一方、セカンドコマンドの入力により、ライト／リード動作とオートリフレッシュ／モードレジスタセットが検知される。リード／ライト時にはセカンドコマンド検知信号ｂＣＯＬＡＣＴが“Ｌ”レベルになり、カラム系回路の動作が開始される。セカンドコマンドでリード／ライト動作を受け付けることで発生する信号ＣＥＮＢＯＮを受けて、カラムセレクト信号（カラム選択線ＣＳＬが“Ｈ”レベル）が発生し、該当カラムアドレスにおいて、リード時にはビット線ＢＬ上のデータが読み出され、ライト時にはビット線ＢＬにデータが書き込まれる。
【００１３】
ここで、バンク活性化時間は内部タイマーで設定され、該当するバンクの活性化信号ＢＮＫを受けて作動するタイマーの出力信号ＢＮＫＴＭＲが“Ｌ”レベルになるのを受けて、バンク活性化を終了させる信号ＦＣＴＭＲが出力される。そして、活性化開始から一定時間経過後、該当するバンクの活性化信号ＢＮＫは非活性となり、ロウプリチャージが開始される。
【００１４】
クロックサイクルタイムが短い時には、カラム選択線ＣＳＬはセカンドコマンド検知信号ｂＣＯＬＡＣＴの“Ｌ”レベルへの切り替わりを直ぐには受け付けず、ロウ系回路のカラムゲーティリング解除信号ｂＣＥＮＢの“Ｌ”レベルを受け付けてから、“Ｈ”レベルに切り替わるシステムになっている。この時には、ロウ系からカラム系に切り替わる動作が一連であり、ファーストコマンドが入力されてロウ系回路の動作が開始されてから、セカンドコマンドが入力されてカラム系回路の動作が開始されるまでの時間ｔＲＣＤが最も厳しい条件になる。
【００１５】
ところで、高速な動作を行うメモリにおいては、上記ｔＲＣＤのスペックが厳しく、上流工程、即ち製品の基本動作チェックを行うダイ・ソートテストにおいて、メモリセルからの読み出し信号量の少ないビットをスクリーニングしてリダンダンシビットに置換し、後工程の歩留まりを向上することが重要である。ダイ・ソートテストでは、通常動作を超えた長いサイクルのクロックが入力されるが、シンクロナスＤＲＡＭにおいては、スペックで定義されたものより短いｔＲＣＤでセカンドコマンドを入力することにより、スクリーニングを行ってきた。
【００１６】
しかし、ＦＣＲＡＭにおいては、ファーストコマンドを入力してからセカンドコマンドを受け付けるまでの時間ｔＲＣＤは１クロックサイクルで定義されており、クロックサイクルの長いダイ・ソートテストにおいては、ｔＲＣＤを短くしてテストすることができず、スクリーニングが難しい。
【００１７】
図８は、ダイ・ソートテストなどのクロックサイクルタイムが緩和された条件における、ＦＣＲＡＭの動作を説明するための動作波形図である。図８からもわかるように、ｔＲＣＤが緩和されていることから、カラム選択線ＣＳＬは、ロウ系回路の動作終了を受けてカラム制御回路を動作可能にするカラムゲーティリング解除信号ｂＣＥＮＢの“Ｌ”レベルを待つことなく、セカンドコマンド検知信号ｂＣＯＬＡＣＴを受けて直ちに“Ｈ”レベルに切り替わる。
【００１８】
即ち、ビット線ＢＬ／ｂＢＬがある程度ＶＢＬＨ／ＶＳＳレベルに充放電された条件においてカラム選択線ＣＳＬが選択されるので、実動作と比較すると緩和された条件でのテストとなり、不良品がテストをすり抜けてしまう恐れがある。
【００１９】
【特許文献１】
特開２００１−１８９０７７
【００２０】
【発明が解決しようとする課題】
上記のように、従来の高速ランダムサイクル方式の同期型半導体記憶装置及びそのテスト方法では、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、通常のスペックを超えた長いサイクルのクロック信号が入力されるため、ファーストコマンドが入力されてロウ系回路の動作が開始されてから、セカンドコマンドが入力されてカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くしてスクリーニングテストするのが難しい、という問題があった。
【００２１】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、長いクロックサイクルであっても、ｔＲＣＤを厳しい条件にしてスクリーニングテストを実行できる同期型半導体記憶装置及びそのテスト方法を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の同期型半導体記憶装置は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始を前記第２のコマンドの入力と同期させるためのテストモード用の第２の信号を生成する第２の回路と、前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路とを具備することを特徴としている。
【００２３】
上記のような構成によれば、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、この同期型半導体記憶装置内部でロウ系回路の動作開始を遅らせて、第２のコマンドの入力と同期させることができる。これによって、第１のコマンドが入力され、ロウ系回路の動作が開始されてから第２のコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くして厳しい条件でメモリコアのスクリーニングを行うことができる。
【００２４】
また、本発明の同期型半導体記憶装置は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせるためのテストモード用の第２の信号を生成する第２の回路と、前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路とを具備することを特徴としている。
【００２５】
上記のような構成によれば、カラム選択線ＣＳＬの活性化タイミングが、カラム系回路の他の制御との兼ね合いにより、第２のコマンドから半クロックあるいは１クロック後のサイクルから制御される場合にも、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせることができ、ｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００２６】
更に、本発明の同期型半導体記憶装置は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始のタイミングを前記第２のコマンドよりも半クロック単位または１クロック単位で順次遅延し、タイミング制御信号に基づいて遅延量を選択することにより、前記ロウ系回路の動作開始のタイミングを設定するテストモード用の第２の信号を生成する第２の回路と、前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路とを具備することを特徴としている。
【００２７】
上記のような構成によれば、ロウ系回路の動作開始のタイミングをタイミング制御信号で自由に設定でき、必要に応じたｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００２８】
本発明の同期型半導体記憶装置のテスト方法は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、第１のコマンドを入力するステップと、前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始を前記第２のコマンドの入力と同期させるステップと、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、活性化された前記メモリセルに対してスクリーニングテストを行うステップとを具備することを特徴としている。
【００２９】
上記のような方法によれば、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、この同期型半導体記憶装置内部でロウ系回路の動作開始を遅らせて第２のコマンドの入力と同期させることができる。これによって、第１のコマンドが入力されロウ系回路の動作が開始されてから、第２のコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くして厳しい条件でメモリコアのスクリーニングを行うことができる。
【００３０】
また、本発明の同期型半導体記憶装置のテスト方法は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、第１のコマンドを入力するステップと、前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせるステップと、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、活性化された前記メモリセルに対してスクリーニングテストを行うステップとを具備することを特徴としている。
【００３１】
上記のような方法によれば、カラム選択線ＣＳＬの活性化タイミングが、カラム系回路の他の制御との兼ね合いにより、第２のコマンドから半クロックあるいは１クロック後のサイクルから制御される場合にも、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせることができ、ｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００３２】
更に、本発明の同期型半導体記憶装置のテスト方法は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、第１のコマンドを入力するステップと、前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始のタイミングを第２のコマンドよりも半クロック単位または１クロック単位で遅延するステップと、タイミング制御信号に基づいて、前記ロウ系回路の動作開始のタイミングを選択するステップと、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、活性化された前記メモリセルに対してスクリーニングテストを行うステップとを具備することを特徴としている。
【００３３】
上記のような方法によれば、タイミング制御信号に基づいて、ロウ系回路の動作開始のタイミングをタイミング制御信号で自由に設定でき、必要に応じたｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
本第１の実施の形態では、ＦＣＲＡＭにおいて、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、このＦＣＲＡＭ内部でのロウ系回路の動作開始を遅らせ、スクリーニングテストを行うようにしている。例えば、バンク活性化信号ｂＢＮＫＡＣＴをセカンドコマンドの入力まで遅延させることによって、ファーストコマンドが入力されロウ系回路の動作が開始されてから、セカンドコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くしてメモリコアのスクリーニングテストを行う。
【００３５】
図１は、本発明の第１の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するためのもので、ＦＣＲＡＭにおいて、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどの時にｔＲＣＤを短くした動作（ｔＲＣＤｍｉｎ）でスクリーニングテストを行うための回路を抽出してその構成例を示している。この回路は、コマンド検知信号ｂＡＣＴＶ、通常動作モードかテストモードかを指示する動作モード指示信号ＴＭＴＲＣＤＭＩＮ，ｂＴＭＴＲＣＤＭＩＮ、及びバンク選択信号ＢＮＫＳＥＬに基づいて、通常動作モードで動作する時とテストモードで動作する時とで異なるタイミングのブロック活性化信号ｂＢＮＫＡＣＴを生成し、メモリセルアレイ中の選択されたブロックを活性化するものである。
【００３６】
図１に示す如く、この回路は、各々が所望のタイミングの信号を生成する論理回路を形成する第１乃至第３の回路１１〜１３を含んで構成されている。上記第１の回路１１は、第１のコマンド（ファーストコマンド）に応答して活性化されるコマンド検知信号ｂＡＣＴＶから、通常動作モード用の信号を生成する。上記第２の回路１２は、上記コマンド検知信号ｂＡＣＴＶ、動作モード指示信号ＴＭＴＲＣＤＭＩＮ及びバンクを選択するためのバンク選択信号ＢＮＫＳＥＬが入力され、ロウ系回路の動作開始を第２のコマンド（セカンドコマンド）の入力と同時に設定する（同期させる）ためのテストモード用の第２の信号ｂＡＣＴＶＤを生成する。上記第３の回路１３は、動作モード指示信号ＴＭＴＲＣＤＭＩＮ，ｂＴＭＴＲＣＤＭＩＮに応答して通常動作モードとテストモードの切替動作を行うものである。通常動作モードとテストモードのいずれの場合にもコマンド検知信号ｂＡＣＴＶは全バンクに対して活性化されており、通常動作モードが指示された時には、バンク選択信号ＢＮＫＳＥＬで選択されているバンクのみから第３の信号ｂＢＡＮＫＡＣＴが出力される。一方、テストモードが指示された時には、バンク選択信号ＢＮＫＳＥＬで選択されているバンクのみで第２の信号ｂＡＣＴＶＤが選択され、第３の信号ｂＢＡＮＫＡＣＴが出力される。
【００３７】
上記第１の回路１１は、ロウ系回路の動作を開始する信号（コマンド検知信号）ｂＡＣＴＶから所定期間のパルス信号を発生するパルス発生回路であり、インバータ２１，２２，２３とノアゲート２４とを備えている。上記コマンド検知信号ｂＡＣＴＶは、上記インバータ２１の入力端及び上記ノアゲート２４の一方の入力端に供給される。上記インバータ２１の出力端は上記インバータ２２の入力端に、上記インバータ２２の出力端は上記インバータ２３の入力端にそれぞれ接続される。上記インバータ２３の出力端は上記ノアゲート２４の他方の入力端に接続され、このノアゲート２４の出力端から第１の信号が出力される。
【００３８】
一方、上記第２の回路１２は、インバータ３１〜３９、クロックドインバータ４０〜４４、ノアゲート４５，４６及びナンドゲート４７，４８などを含んで構成されている。動作モード指示信号ＴＭＴＲＣＤＭＩＮは上記インバータ３１の入力端に供給され、このインバータ３１の出力信号ｂＴＭＴＲＣＤＭＩＮが上記ノアゲート４５の一方の入力端に供給される。このノアゲート４５の他方の入力端には、コマンド検知信号ｂＡＣＴＶが供給される。このノアゲート４５の出力端はナンドゲート４７の一方の入力端に接続される。上記ナンドゲート４７は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するもので、他方の入力端にはバンク選択信号ＢＮＫＳＥＬが供給される。上記ナンドゲート４７の出力端には、インバータ３２の入力端が接続される。このインバータ３２の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４０の入力端が接続され、その出力端は上記インバータ３２の入力端に接続される。また、上記インバータ３２の出力端は、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４１の入力端に接続される。上記クロックドインバータ４１の出力端は、インバータ３３の入力端に接続される。上記インバータ３３の出力端には、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４２の入力端が接続され、その出力端は上記インバータ３３の入力端に接続される。上記インバータ３３の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４３の入力端に接続される。上記クロックドインバータ４３の出力端は、インバータ３４の入力端に接続される。このインバータ３４の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４４の入力端が接続され、その出力端は上記インバータ３４の入力端に接続される。
【００３９】
また、上記インバータ３４の出力端は、インバータ３５の入力端に接続される。このインバータ３５の出力端には、インバータ３６の入力端が接続されるとともに、上記ノアゲート４６の一方の入力端が接続される。上記インバータ３６の出力端はインバータ３７の入力端に、このインバータ３７の出力端はインバータ３８の入力端に順次接続され、インバータ３８の出力端は上記ノアゲート４６の他方の入力端に接続される。上記ノアゲート４６の出力端は、ナンドゲート４８の一方の入力端に接続され、他方の入力端には信号ＴＭＴＲＣＤＭＩＮが供給される。上記ナンドゲート４８の出力端はインバータ３９の入力端に接続され、このインバータ３９からテスト用のコマンド検知信号（第２の信号）ｂＡＣＴＶＤが出力されるようになっている。
【００４０】
上記第３の回路１３は、アンドゲート５１，５２、ノアゲート５３，５４、インバータ５５，５６及びナンドゲート５７を含んで構成されている。上記アンドゲート５１の一方の入力端は上記ノアゲート２４の出力端に接続され、他方の入力端には上記インバータ３１から出力される信号ｂＴＭＴＲＣＤＭＩＮが供給される。上記アンドゲート５２の一方の入力端は上記インバータ３９の出力端に接続されて信号ｂＡＣＴＶＤが供給され、他方の入力端には信号ＴＭＴＲＣＤＭＩＮが供給される。上記アンドゲート５１，５２の出力端には、ノアゲート５３の一方及び他方の入力端が接続され、このノアゲート５３の出力端はインバータ５５の入力端に接続される。また、信号ＴＭＴＲＣＤＭＩＮ及びバンク選択信号ＢＮＫＳＥＬは、ノアゲート５４の一方及び他方の入力端に供給され、このノアゲート５４の出力端はインバータ５６の入力端に接続される。上記インバータ５５，５６の出力端は、ナンドゲート５７の一方及び他方の入力端に接続され、このナンドゲート５７の出力端からバンク活性化信号（第３の信号）ｂＢＮＫＡＣＴが出力されるようになっている。
【００４１】
図２は、上記図１に示した回路の動作を説明するための各信号の動作波形図である。
【００４２】
通常動作モード時には、信号ＴＭＴＲＣＤＭＩＮが“Ｌ”レベル（信号ｂＴＭＴＲＣＤＭＩＮは“Ｈ”レベル）であり、第３の回路１３によって第１の回路１１の出力信号が選択される。ファーストコマンドを受けて、コマンド検知信号ｂＡＣＴＶが“Ｌ”レベルになると、それを受けてロウ系回路の制御信号（該当するバンクの活性化信号）ＢＮＫを“Ｈ”レベルにし、ワード線ＷＬを活性化するとともにセンスアンプを動作状態にし、カラムゲーティリング解除信号ｂＣＥＮＢを“Ｌ”レベルにする。
【００４３】
これに対し、本第１の実施の形態では、図２に示すように信号ＴＭＴＲＣＤＭＩＮが“Ｈ”レベル（信号ｂＴＭＴＲＣＤＭＩＮは“Ｌ”レベル）となってテストモードにエントリすると、第３の回路１３によって第２の回路１２の出力信号ｂＡＣＴＶＤが選択され、前述のロウ系回路の一連の動作をセカンドコマンドの入力と同一のタイミングから開始する。これにより、カラムゲーティリング解除信号ｂＣＥＮＢが“Ｌ”レベルになるのを受けてから、カラム選択線ＣＳＬが“Ｈ”レベルに切り替わるように制御できる。
【００４４】
具体的には、図１に示した回路において、コマンド検知信号ｂＡＣＴＶを１サイクルシフト（遅延）し、且つパルス化した信号ｂＡＣＴＶＤを使用してバンク活性化信号ｂＢＮＫＡＣＴを“Ｌ”レベルにしている。この制御により、図２の動作波形図に示すような、ロウ系回路の制御信号（該当するバンクの活性化信号）ＢＮＫをセカンドコマンドと同一サイクルで“Ｈ”レベルに切り替える制御を実現できる。
【００４５】
以上により、カラムゲーティリング解除信号ｂＣＥＮＢの“Ｌ”レベルを受けてカラム選択線ＣＳＬを活性化するｔＲＣＤが厳しい条件を、ダイ・ソートテストにおけるクロック周波数が緩和された条件で実現できる。
【００４６】
従って、上記のような構成並びに方法によれば、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、この同期型半導体記憶装置内部でロウ系回路の動作開始を遅らせて、セカンドコマンドの入力と同時に設定する（同期させる）ことができる。これによって、ファーストコマンドが入力され、ロウ系回路の動作が開始されてから、セカンドコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くして厳しい条件でメモリコアのスクリーニングを行うことができる。
【００４７】
［第２の実施の形態］
上述した第１の実施の形態では、カラム選択線ＣＳＬの活性化がセカンドコマンドの入力タイミングで制御されることを想定している。しかしながら、実際のカラム選択線ＣＳＬの活性化のタイミングは、カラム系回路の他の制御との兼ね合いにより、セカンドコマンドの入力から半クロックあるいは１クロック後のサイクルから制御する場合が多い。この時には、上記第１の実施の形態を適用した場合においても、ｔＲＣＤが緩和された条件でのダイ・ソートテストになってしまう。
【００４８】
そこで、本第２の実施の形態は、このような条件においてもｔＲＣＤが厳しい条件でダイ・ソートテストを実現できるように、バンク活性化信号ｂＢＮＫＡＣＴをセカンドコマンドの入力よりも更に半クロックまたは１クロック遅延させるものである。
【００４９】
図３に示す回路は、上記図１に示した回路における第２の回路１２中にタイミング制御回路１４を設けたものである。即ち、図１に示した回路におけるインバータ３５に代えてタイミング制御回路１４を設けている。図３において、図１と同一部分には同じ符号を付してその詳細な説明は省略する。
【００５０】
第２の回路１２は、インバータ３１〜３９，６０，６１、クロックドインバータ４０〜４４，６２〜６５、アンドゲート６６，６７，６８、ノアゲート４５，４６，６９及びナンドゲート４７，４８などを含んで構成されている。動作モード指示信号ＴＭＴＲＣＤＭＩＮは上記インバータ３１の入力端に供給され、このインバータ３１の出力信号ｂＴＭＴＲＣＤＭＩＮが上記ノアゲート４５の一方の入力端に供給される。このノアゲート４５の他方の入力端には、コマンド検知信号ｂＡＣＴＶが供給される。このノアゲート４５の出力端はナンドゲート４７の一方の入力端に接続される。上記ナンドゲート４７は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するもので、他方の入力端にはバンク選択信号ＢＮＫＳＥＬが供給される。上記ナンドゲート４７の出力端には、インバータ３２の入力端が接続される。このインバータ３２の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４０の入力端が接続され、その出力端は上記インバータ３２の入力端に接続される。また、上記インバータ３２の出力端は、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４１の入力端に接続される。上記クロックドインバータ４１の出力端は、インバータ３３の入力端に接続される。上記インバータ３３の出力端には、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４２の入力端が接続され、その出力端は上記インバータ３３の入力端に接続される。上記インバータ３３の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４３の入力端に接続される。上記クロックドインバータ４３の出力端は、インバータ３４の入力端に接続される。このインバータ３４の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４４の入力端が接続され、その出力端は上記インバータ３４の入力端に接続される。上記インバータ３４の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ６２の入力端が接続され、その出力端は上記インバータ６０の入力端に接続される。上記インバータ６０の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ６３の入力端に接続され、その出力端はインバータ６０の入力端に接続される。このインバータ６０の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ６４の入力端に接続される。上記クロックドインバータ６４の出力端は、インバータ６１の入力端に接続される。このクロックドインバータ６１の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ６５の入力端に接続され、その出力端は上記インバータ６１の入力端に接続される。
【００５１】
上記インバータ３４の出力信号、上記インバータ６０の出力信号及び上記インバータ６１の出力信号はそれぞれ、アンドゲート６６，６７，６８の一方の入力端にそれぞれ供給される。上記アンドゲート６６の他方の入力端にはタイミング制御信号ＴＭ１が、上記アンドゲート６７の他方の入力端にはタイミング制御信号ＴＭ２が、上記アンドゲート６８の他方の入力端にはタイミング制御信号ＴＭ３がそれぞれ供給される。これらアンドゲート６６，６７，６８の出力端には、ノアゲート６９の第１乃至第３の入力端がそれぞれ接続される。上記タイミング制御信号ＴＭ１〜ＴＭ３は、ロウ系回路の動作開始タイミングの遅延量を選択するための信号である。上記タイミング制御信号ＴＭ１が“Ｈ”レベルとなると、ロウ系回路の動作開始タイミングがセカンドコマンドの入力と同時になるように遅延される。上記タイミング制御信号ＴＭ２が“Ｈ”レベルとなると、ロウ系回路の動作開始タイミングがセカンドコマンドの入力よりも半クロック遅延される。上記タイミング制御信号ＴＭ３が“Ｈ”レベルとなると、ロウ系回路の動作開始タイミングがセカンドコマンドの入力よりも１クロック遅延される。
【００５２】
また、上記ノアゲート６９の出力端には、インバータ３６の入力端及びノアゲート４６の一方の入力端が接続される。このインバータ３６の出力端は、インバータ３７の入力端に、このインバータ３７の出力端はインバータ３８の入力端に順次接続され、インバータ３８の出力端が上記ノアゲート４６の他方の入力端に接続される。上記ノアゲート４６の出力端は、ナンドゲート４８の一方の入力端に接続され、他方の入力端には信号ＴＭＴＲＣＤＭＩＮが供給される。上記ナンドゲート４８の出力端はインバータ３９の入力端に接続され、このインバータ３９から第２の信号ｂＡＣＴＶＤが出力されるようになっている。
【００５３】
上記のような構成によれば、タイミング制御回路１４を付加することにより、セカンドコマンドの入力と同時のみでなく、セカンドコマンドの入力より半クロック後あるいはセカンドコマンドの入力より１クロック後からカラム選択線ＣＳＬが活性化されるような制御であっても、タイミング選択信号ＴＭ１，ＴＭ２，ＴＭ３によりカラム選択線ＣＳＬの活性化タイミングに合わせて信号ＢＮＫが“Ｈ”レベルに切り替わるタイミングを選択して切り替えることにより、ｔＲＣＤが厳しい条件でダイ・ソートテストを行うことができる。
【００５４】
従って、上記のような構成並びに方法によれば、カラム選択線ＣＳＬの活性化タイミングが、カラム系回路の他の制御との兼ね合いにより、セカンドコマンドから半クロックあるいは１クロック後のサイクルから制御される場合にも、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせてｔＲＣＤが厳しい条件でのダイ・ソートテストを実現できる。また、タイミング選択回路１４を設けたことにより、タイミング制御信号ＴＭ１，ＴＭ２，ＴＭ３に基づいて、ロウ系回路の動作開始のタイミングを自由に設定でき、必要に応じたｔＲＣＤが厳しい条件でのダイ・ソートテストを実施できる。
【００５５】
［第３の実施の形態］
前述した第１の実施の形態あるいは第２の実施の形態の制御を適用することにより、ｔＲＣＤが厳しい条件でダイ・ソートテストを行うことができるが、本第３の実施の形態では更に厳しいｔＲＣＤの条件でのスクリーニングを行えるようにしている。
【００５６】
図４は、本第３の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するための動作波形図である。図４からわかるように、第１の実施の形態または第２の実施の形態におけるテストモード時に、カラムゲーティリング解除信号ｂＣＥＮＢを通常より前倒しすることにより、カラム系回路の活性化タイミングを早くしている。これによって、更にｔＲＣＤの条件が厳しくなり、ガードバンドを持ったｔＲＣＤのスクリーニングをダイ・ソートテストなどのクロック周波数が緩和された条件で実現できる。
【００５７】
なお、上記第１乃至第３の実施の形態ではＦＣＲＡＭを例にとって説明したが、他の半導体記憶装置にも適用できるのは勿論である。
【００５８】
以上第１乃至第３の実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、長いクロックサイクルであっても、ｔＲＣＤを厳しい条件にしてスクリーニングテストを実行できる同期型半導体記憶装置及びそのテスト方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期型半導体記憶装置について説明するためのもので、クロック周波数が緩和された条件において、ｔＲＣＤが厳しいダイ・ソートテストを実現するための回路を抽出してその構成例を示す回路図。
【図２】本発明の第１の実施の形態に係る同期型半導体記憶装置のテスト方法について説明するためのもので、クロック周波数が緩和された条件において、ｔＲＣＤが厳しいダイ・ソートテストを実現するための動作波形図。
【図３】本発明の第２の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するためのもので、カラム選択線ＣＳＬの活性タイミングに合わせて、ロウ系回路の動作開始を切り替える動作を実現できる回路を抽出してその構成例を示す回路図。
【図４】本発明の第３の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するためのもので、ガードバンドを持ったｔＲＣＤのスクリーニングを行う際の動作波形図。
【図５】従来の同期型半導体記憶装置について説明するためのもので、ＦＣＲＡＭのファーストコマンドとセカンドコマンドの組み合わせによる状態遷移図。
【図６】従来の同期型半導体記憶装置について説明するためのもので、図５のコマンド入力に対応したピン入力を説明するためのファンクションテーブルを示す図。
【図７】高速クロック周波数における、ＦＣＲＡＭの動作を説明するための動作波形図。
【図８】クロック周波数が緩和された条件における、ＦＣＲＡＭの動作を説明するための動作波形図。
【符号の説明】
１１…第１の回路
１２…第２の回路
１３…第３の回路
１４…タイミング制御回路
ＣＬＫ，ｂＣＬＫ…クロック信号
ｔＣＫ…クロックサイクルタイム
ｔＲＣ…ランダムサイクルタイム
ｔＲＣＤ…ファーストコマンドが入力されロウ系回路の動作が開始されてから、セカンドコマンドが入力されカラム系回路の動作が開始されるまでの時間
ｔＲＡＣ…ランダムアクセスタイム
ＣＳＬ…カラム選択線
ｂＣＥＮＢ…カラムゲーティリング解除信号
ＣＥＮＢＯＮ…セカンドコマンドでリード／ライト動作を受け付けることで発生する信号
ｂＣＯＬＡＣＴ…セカンドコマンド検知信号
ＢＮＫＳＥＬ…バンク選択信号
ＢＮＫＴＭＲ…タイマーの出力信号
ｂＢＮＫＡＣＴ…バンク活性化信号（第３の信号）
ＢＮＫ…ロウ系回路の制御信号（該当するバンクの活性化信号）
ｂＡＣＴＶ…コマンド検知信号
ｂＡＣＴＶＤ…遅延されたコマンド検知信号（第２の信号）
ＴＭＴＲＣＤＭＩＮ，ｂＴＭＴＲＣＤＭＩＮ…動作モード指示信号
ＴＭ１，ＴＭ２，ＴＭ３…タイミング制御信号
ＲＤＡ…リードコマンド
ＷＲＡ…ライトコマンド
ＬＡＬ…ロワーアドレスラッチコマンド
ＭＲＳ…モードレジスタセットコマンド
ＲＥＦ…オートリフレッシュコマンド
／ＷＥ…ライトイネーブル信号
／ＣＡＳ…カラムアドレスストローブ信号
【発明の属する技術分野】
本発明は、同期型半導体記憶装置係り、特にメモリセルアレイからのランダムなデータの読み書きを高速に行う機能を有する高速ランダムサイクル方式の同期型半導体メモリ（ＦＣＲＡＭ）及びそのテスト方法に関するもので、例えば高速ランダムサイクルＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレート型高速ランダムサイクルＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）などに使用されるものである。
【０００２】
【従来の技術】
ＤＲＡＭのデータアクセスを高速化し、高いデータバンド幅を得るために、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案され、実用化されている。最近では、更なるバンド幅向上のため、ＳＤＲＡＭの２倍のデータレートで動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が提案され、製品化されている。しかし、ＳＤＲＡＭのバンド幅の向上が進む一方で、ランダムサイクルタイム（ｔＲＣ）、即ち、異なるロウアドレスへのデータアクセスのサイクルタイムは、メモリコアからのデータ読み出し、増幅動作、プリチャージ動作に一定の時間を要するため、大幅な高速化は困難であった。
【０００３】
この問題を解決するため、メモリコアへのアクセス及びプリチャージ動作をパイプライン化し、ランダムサイクルタイムｔＲＣを従来のＳＤＲＡＭの１／２以下に短縮した高速サイクルＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ：ＦＣＲＡＭ）が提案され、製品化が始まっている。
【０００４】
まず、上記ＦＣＲＡＭのコマンド体系について概略的に説明する（例えば特許文献１参照）。ＦＣＲＡＭのコマンドは、第１のコマンド（ファーストコマンド）と、この第１のコマンドの次のサイクルで入力される第２のコマンド（セカンドコマンド）とから成り、その組み合わせにより種々の動作が決定される。上記ファーストコマンドは、ロウ系回路の動作を開始するためのコマンドであり、セカンドコマンドはカラム系回路の動作を開始するためのコマンドである。ファーストコマンドが入力されてロウ系回路の動作が開始されてから、セカンドコマンドが入力されてカラム系回路の動作が開始されるまでの時間ｔＲＣＤが１クロックサイクルになる。
【０００５】
図５は、上記ＦＣＲＡＭにおけるファーストコマンドとセカンドコマンドの組み合わせによる動作の状態遷移図である。図６は、上記図５のコマンド入力に対応したピン入力を示したファンクションテーブルである。
【０００６】
図５に示すように、待機状態（ＳＴＡＮＤＢＹ）の次のファーストコマンド入力において、ロウアドレスを取り込み、周辺のロウ系回路の動作を開始する従来のロウアクセスコマンドＡＣＴの代わりに、リードコマンド（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）ＲＤＡあるいはライトコマンド（Ｗｒｉｔｅ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）ＷＲＡを直接与える。そして、図６のファンクションテーブル示すように、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭに設けられているチップセレクト信号／ＣＳピンを“Ｌ”レベルにしたときにコマンド入力を受け付ける。リードとライトのコマンドの区別は、コマンドの種類を定義するＦＮ（ファンクションコントロール）ピンというピンを用い、このＦＮピンに与えられた信号のレベルにより行う。この例では、リードであればＦＮピンを“Ｈ”レベルにセット、ライトであれば“Ｌ”レベルにセットする。
【０００７】
また、センスアンプの分割デコード用のロウアドレスもファーストコマンドで与えることができる。但し、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭで用いる、標準パッケージのピン数に制限があるため、既存のコントロールピンをアドレスピンとして転用し、ピン数の増加を抑えている。この例では、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭにおける、／ＷＥ（ライトイネーブル）信号ピンと、／ＣＡＳ（カラムアドレスストローブ）信号ピンをアドレスピンＡ１４，Ａ１３ピンとして転用している。
【０００８】
コマンドの決定は、／ＣＳ（チップセレクト信号）とＦＮ（ファンクションコントロール信号）の２ピンを使用し、その組み合わせにより確定する。ファーストコマンドには、／ＣＳ＝“Ｌ”レベルで且つＦＮ＝“Ｈ”レベルのライトアクティブ（Ｗｒｔｅ ｗｉｔｈ Ａｕｔｏ−Ｃｌｏｓｅ：ＷＲＡ）、／ＣＳ＝“Ｌ”レベルで且つＦＮ＝“Ｌ”レベルのリードアクティブ（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ−Ｃｌｏｓｅ：ＲＤＡ）があり、セカンドコマンドには／ＣＳ＝“Ｈ”レベルのロワーアドレスラッチ（Ｌｏｗｅｒ Ａｄｄｒｅｓｓ Ｌａｔｃｈ：ＬＡＬ）、／ＣＳ＝“Ｌ”レベルのモードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）及びオートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓ：ＲＥＦ）があり、その組み合わせにより、ライト動作、リード動作、モードレジスタセット動作、オートリフレッシュ動作のコマンドが入力される。また、ロウアドレスはファーストコマンド入力時に、カラムアドレスはセカンドコマンド入力時に取り込まれる。
【０００９】
上記構成のＦＣＲＡＭでは、ファーストコマンドによりライト／リード動作を確定するため、ロウアドレスの取り込みと同時に周辺回路のみならずメモリコアの動作も開始でき、セカンドコマンドからメモリコアの動作開始を行うよりもランダムアクセスの開始が早くなる。また、セカンドコマンドではカラムアドレスを取り込むだけで良いため、カラム選択線ＣＳＬを選択してデータを出力する過程を速くでき、データを周辺に早期に転送できることから、ワード線のリセットからビット線のプリチャージの前倒しが可能となる。即ち、ＦＣＲＡＭでは、ランダムアクセスタイムｔＲＡＣとランダムサイクルタイムｔＲＣ双方の高速化が可能である。
【００１０】
次に、上記ＦＣＲＡＭの動作について、簡単に説明する。
【００１１】
図７は、クロックサイクルタイムが短い時のＦＣＲＡＭの動作を説明するための動作波形図である。ＦＣＲＡＭではファーストコマンドとセカンドコマンドが連続サイクルで入力される。ファーストコマンドにより、ロウ系回路の動作を開始する信号（コマンド検知信号）ｂＡＣＴＶが“Ｌ”レベルになるのを受けて、該当するバンクの活性化信号ＢＮＫが“Ｈ”レベルになり、該当アドレスのワード線ＷＬが活性化され、セルデータがビット線対ＢＬに読み出される。これによって、カラム系回路の動作開始を許可する信号（カラムゲーティリング解除信号）ｂＣＥＮＢが“Ｌ”レベルになる。
【００１２】
一方、セカンドコマンドの入力により、ライト／リード動作とオートリフレッシュ／モードレジスタセットが検知される。リード／ライト時にはセカンドコマンド検知信号ｂＣＯＬＡＣＴが“Ｌ”レベルになり、カラム系回路の動作が開始される。セカンドコマンドでリード／ライト動作を受け付けることで発生する信号ＣＥＮＢＯＮを受けて、カラムセレクト信号（カラム選択線ＣＳＬが“Ｈ”レベル）が発生し、該当カラムアドレスにおいて、リード時にはビット線ＢＬ上のデータが読み出され、ライト時にはビット線ＢＬにデータが書き込まれる。
【００１３】
ここで、バンク活性化時間は内部タイマーで設定され、該当するバンクの活性化信号ＢＮＫを受けて作動するタイマーの出力信号ＢＮＫＴＭＲが“Ｌ”レベルになるのを受けて、バンク活性化を終了させる信号ＦＣＴＭＲが出力される。そして、活性化開始から一定時間経過後、該当するバンクの活性化信号ＢＮＫは非活性となり、ロウプリチャージが開始される。
【００１４】
クロックサイクルタイムが短い時には、カラム選択線ＣＳＬはセカンドコマンド検知信号ｂＣＯＬＡＣＴの“Ｌ”レベルへの切り替わりを直ぐには受け付けず、ロウ系回路のカラムゲーティリング解除信号ｂＣＥＮＢの“Ｌ”レベルを受け付けてから、“Ｈ”レベルに切り替わるシステムになっている。この時には、ロウ系からカラム系に切り替わる動作が一連であり、ファーストコマンドが入力されてロウ系回路の動作が開始されてから、セカンドコマンドが入力されてカラム系回路の動作が開始されるまでの時間ｔＲＣＤが最も厳しい条件になる。
【００１５】
ところで、高速な動作を行うメモリにおいては、上記ｔＲＣＤのスペックが厳しく、上流工程、即ち製品の基本動作チェックを行うダイ・ソートテストにおいて、メモリセルからの読み出し信号量の少ないビットをスクリーニングしてリダンダンシビットに置換し、後工程の歩留まりを向上することが重要である。ダイ・ソートテストでは、通常動作を超えた長いサイクルのクロックが入力されるが、シンクロナスＤＲＡＭにおいては、スペックで定義されたものより短いｔＲＣＤでセカンドコマンドを入力することにより、スクリーニングを行ってきた。
【００１６】
しかし、ＦＣＲＡＭにおいては、ファーストコマンドを入力してからセカンドコマンドを受け付けるまでの時間ｔＲＣＤは１クロックサイクルで定義されており、クロックサイクルの長いダイ・ソートテストにおいては、ｔＲＣＤを短くしてテストすることができず、スクリーニングが難しい。
【００１７】
図８は、ダイ・ソートテストなどのクロックサイクルタイムが緩和された条件における、ＦＣＲＡＭの動作を説明するための動作波形図である。図８からもわかるように、ｔＲＣＤが緩和されていることから、カラム選択線ＣＳＬは、ロウ系回路の動作終了を受けてカラム制御回路を動作可能にするカラムゲーティリング解除信号ｂＣＥＮＢの“Ｌ”レベルを待つことなく、セカンドコマンド検知信号ｂＣＯＬＡＣＴを受けて直ちに“Ｈ”レベルに切り替わる。
【００１８】
即ち、ビット線ＢＬ／ｂＢＬがある程度ＶＢＬＨ／ＶＳＳレベルに充放電された条件においてカラム選択線ＣＳＬが選択されるので、実動作と比較すると緩和された条件でのテストとなり、不良品がテストをすり抜けてしまう恐れがある。
【００１９】
【特許文献１】
特開２００１−１８９０７７
【００２０】
【発明が解決しようとする課題】
上記のように、従来の高速ランダムサイクル方式の同期型半導体記憶装置及びそのテスト方法では、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、通常のスペックを超えた長いサイクルのクロック信号が入力されるため、ファーストコマンドが入力されてロウ系回路の動作が開始されてから、セカンドコマンドが入力されてカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くしてスクリーニングテストするのが難しい、という問題があった。
【００２１】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、長いクロックサイクルであっても、ｔＲＣＤを厳しい条件にしてスクリーニングテストを実行できる同期型半導体記憶装置及びそのテスト方法を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の同期型半導体記憶装置は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始を前記第２のコマンドの入力と同期させるためのテストモード用の第２の信号を生成する第２の回路と、前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路とを具備することを特徴としている。
【００２３】
上記のような構成によれば、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、この同期型半導体記憶装置内部でロウ系回路の動作開始を遅らせて、第２のコマンドの入力と同期させることができる。これによって、第１のコマンドが入力され、ロウ系回路の動作が開始されてから第２のコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くして厳しい条件でメモリコアのスクリーニングを行うことができる。
【００２４】
また、本発明の同期型半導体記憶装置は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせるためのテストモード用の第２の信号を生成する第２の回路と、前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路とを具備することを特徴としている。
【００２５】
上記のような構成によれば、カラム選択線ＣＳＬの活性化タイミングが、カラム系回路の他の制御との兼ね合いにより、第２のコマンドから半クロックあるいは１クロック後のサイクルから制御される場合にも、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせることができ、ｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００２６】
更に、本発明の同期型半導体記憶装置は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始のタイミングを前記第２のコマンドよりも半クロック単位または１クロック単位で順次遅延し、タイミング制御信号に基づいて遅延量を選択することにより、前記ロウ系回路の動作開始のタイミングを設定するテストモード用の第２の信号を生成する第２の回路と、前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路とを具備することを特徴としている。
【００２７】
上記のような構成によれば、ロウ系回路の動作開始のタイミングをタイミング制御信号で自由に設定でき、必要に応じたｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００２８】
本発明の同期型半導体記憶装置のテスト方法は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、第１のコマンドを入力するステップと、前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始を前記第２のコマンドの入力と同期させるステップと、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、活性化された前記メモリセルに対してスクリーニングテストを行うステップとを具備することを特徴としている。
【００２９】
上記のような方法によれば、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、この同期型半導体記憶装置内部でロウ系回路の動作開始を遅らせて第２のコマンドの入力と同期させることができる。これによって、第１のコマンドが入力されロウ系回路の動作が開始されてから、第２のコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くして厳しい条件でメモリコアのスクリーニングを行うことができる。
【００３０】
また、本発明の同期型半導体記憶装置のテスト方法は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、第１のコマンドを入力するステップと、前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせるステップと、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、活性化された前記メモリセルに対してスクリーニングテストを行うステップとを具備することを特徴としている。
【００３１】
上記のような方法によれば、カラム選択線ＣＳＬの活性化タイミングが、カラム系回路の他の制御との兼ね合いにより、第２のコマンドから半クロックあるいは１クロック後のサイクルから制御される場合にも、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせることができ、ｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００３２】
更に、本発明の同期型半導体記憶装置のテスト方法は、第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、第１のコマンドを入力するステップと、前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始のタイミングを第２のコマンドよりも半クロック単位または１クロック単位で遅延するステップと、タイミング制御信号に基づいて、前記ロウ系回路の動作開始のタイミングを選択するステップと、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、活性化された前記メモリセルに対してスクリーニングテストを行うステップとを具備することを特徴としている。
【００３３】
上記のような方法によれば、タイミング制御信号に基づいて、ロウ系回路の動作開始のタイミングをタイミング制御信号で自由に設定でき、必要に応じたｔＲＣＤが厳しい条件でのスクリーニングテストを実現できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
本第１の実施の形態では、ＦＣＲＡＭにおいて、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、このＦＣＲＡＭ内部でのロウ系回路の動作開始を遅らせ、スクリーニングテストを行うようにしている。例えば、バンク活性化信号ｂＢＮＫＡＣＴをセカンドコマンドの入力まで遅延させることによって、ファーストコマンドが入力されロウ系回路の動作が開始されてから、セカンドコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くしてメモリコアのスクリーニングテストを行う。
【００３５】
図１は、本発明の第１の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するためのもので、ＦＣＲＡＭにおいて、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどの時にｔＲＣＤを短くした動作（ｔＲＣＤｍｉｎ）でスクリーニングテストを行うための回路を抽出してその構成例を示している。この回路は、コマンド検知信号ｂＡＣＴＶ、通常動作モードかテストモードかを指示する動作モード指示信号ＴＭＴＲＣＤＭＩＮ，ｂＴＭＴＲＣＤＭＩＮ、及びバンク選択信号ＢＮＫＳＥＬに基づいて、通常動作モードで動作する時とテストモードで動作する時とで異なるタイミングのブロック活性化信号ｂＢＮＫＡＣＴを生成し、メモリセルアレイ中の選択されたブロックを活性化するものである。
【００３６】
図１に示す如く、この回路は、各々が所望のタイミングの信号を生成する論理回路を形成する第１乃至第３の回路１１〜１３を含んで構成されている。上記第１の回路１１は、第１のコマンド（ファーストコマンド）に応答して活性化されるコマンド検知信号ｂＡＣＴＶから、通常動作モード用の信号を生成する。上記第２の回路１２は、上記コマンド検知信号ｂＡＣＴＶ、動作モード指示信号ＴＭＴＲＣＤＭＩＮ及びバンクを選択するためのバンク選択信号ＢＮＫＳＥＬが入力され、ロウ系回路の動作開始を第２のコマンド（セカンドコマンド）の入力と同時に設定する（同期させる）ためのテストモード用の第２の信号ｂＡＣＴＶＤを生成する。上記第３の回路１３は、動作モード指示信号ＴＭＴＲＣＤＭＩＮ，ｂＴＭＴＲＣＤＭＩＮに応答して通常動作モードとテストモードの切替動作を行うものである。通常動作モードとテストモードのいずれの場合にもコマンド検知信号ｂＡＣＴＶは全バンクに対して活性化されており、通常動作モードが指示された時には、バンク選択信号ＢＮＫＳＥＬで選択されているバンクのみから第３の信号ｂＢＡＮＫＡＣＴが出力される。一方、テストモードが指示された時には、バンク選択信号ＢＮＫＳＥＬで選択されているバンクのみで第２の信号ｂＡＣＴＶＤが選択され、第３の信号ｂＢＡＮＫＡＣＴが出力される。
【００３７】
上記第１の回路１１は、ロウ系回路の動作を開始する信号（コマンド検知信号）ｂＡＣＴＶから所定期間のパルス信号を発生するパルス発生回路であり、インバータ２１，２２，２３とノアゲート２４とを備えている。上記コマンド検知信号ｂＡＣＴＶは、上記インバータ２１の入力端及び上記ノアゲート２４の一方の入力端に供給される。上記インバータ２１の出力端は上記インバータ２２の入力端に、上記インバータ２２の出力端は上記インバータ２３の入力端にそれぞれ接続される。上記インバータ２３の出力端は上記ノアゲート２４の他方の入力端に接続され、このノアゲート２４の出力端から第１の信号が出力される。
【００３８】
一方、上記第２の回路１２は、インバータ３１〜３９、クロックドインバータ４０〜４４、ノアゲート４５，４６及びナンドゲート４７，４８などを含んで構成されている。動作モード指示信号ＴＭＴＲＣＤＭＩＮは上記インバータ３１の入力端に供給され、このインバータ３１の出力信号ｂＴＭＴＲＣＤＭＩＮが上記ノアゲート４５の一方の入力端に供給される。このノアゲート４５の他方の入力端には、コマンド検知信号ｂＡＣＴＶが供給される。このノアゲート４５の出力端はナンドゲート４７の一方の入力端に接続される。上記ナンドゲート４７は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するもので、他方の入力端にはバンク選択信号ＢＮＫＳＥＬが供給される。上記ナンドゲート４７の出力端には、インバータ３２の入力端が接続される。このインバータ３２の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４０の入力端が接続され、その出力端は上記インバータ３２の入力端に接続される。また、上記インバータ３２の出力端は、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４１の入力端に接続される。上記クロックドインバータ４１の出力端は、インバータ３３の入力端に接続される。上記インバータ３３の出力端には、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４２の入力端が接続され、その出力端は上記インバータ３３の入力端に接続される。上記インバータ３３の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４３の入力端に接続される。上記クロックドインバータ４３の出力端は、インバータ３４の入力端に接続される。このインバータ３４の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４４の入力端が接続され、その出力端は上記インバータ３４の入力端に接続される。
【００３９】
また、上記インバータ３４の出力端は、インバータ３５の入力端に接続される。このインバータ３５の出力端には、インバータ３６の入力端が接続されるとともに、上記ノアゲート４６の一方の入力端が接続される。上記インバータ３６の出力端はインバータ３７の入力端に、このインバータ３７の出力端はインバータ３８の入力端に順次接続され、インバータ３８の出力端は上記ノアゲート４６の他方の入力端に接続される。上記ノアゲート４６の出力端は、ナンドゲート４８の一方の入力端に接続され、他方の入力端には信号ＴＭＴＲＣＤＭＩＮが供給される。上記ナンドゲート４８の出力端はインバータ３９の入力端に接続され、このインバータ３９からテスト用のコマンド検知信号（第２の信号）ｂＡＣＴＶＤが出力されるようになっている。
【００４０】
上記第３の回路１３は、アンドゲート５１，５２、ノアゲート５３，５４、インバータ５５，５６及びナンドゲート５７を含んで構成されている。上記アンドゲート５１の一方の入力端は上記ノアゲート２４の出力端に接続され、他方の入力端には上記インバータ３１から出力される信号ｂＴＭＴＲＣＤＭＩＮが供給される。上記アンドゲート５２の一方の入力端は上記インバータ３９の出力端に接続されて信号ｂＡＣＴＶＤが供給され、他方の入力端には信号ＴＭＴＲＣＤＭＩＮが供給される。上記アンドゲート５１，５２の出力端には、ノアゲート５３の一方及び他方の入力端が接続され、このノアゲート５３の出力端はインバータ５５の入力端に接続される。また、信号ＴＭＴＲＣＤＭＩＮ及びバンク選択信号ＢＮＫＳＥＬは、ノアゲート５４の一方及び他方の入力端に供給され、このノアゲート５４の出力端はインバータ５６の入力端に接続される。上記インバータ５５，５６の出力端は、ナンドゲート５７の一方及び他方の入力端に接続され、このナンドゲート５７の出力端からバンク活性化信号（第３の信号）ｂＢＮＫＡＣＴが出力されるようになっている。
【００４１】
図２は、上記図１に示した回路の動作を説明するための各信号の動作波形図である。
【００４２】
通常動作モード時には、信号ＴＭＴＲＣＤＭＩＮが“Ｌ”レベル（信号ｂＴＭＴＲＣＤＭＩＮは“Ｈ”レベル）であり、第３の回路１３によって第１の回路１１の出力信号が選択される。ファーストコマンドを受けて、コマンド検知信号ｂＡＣＴＶが“Ｌ”レベルになると、それを受けてロウ系回路の制御信号（該当するバンクの活性化信号）ＢＮＫを“Ｈ”レベルにし、ワード線ＷＬを活性化するとともにセンスアンプを動作状態にし、カラムゲーティリング解除信号ｂＣＥＮＢを“Ｌ”レベルにする。
【００４３】
これに対し、本第１の実施の形態では、図２に示すように信号ＴＭＴＲＣＤＭＩＮが“Ｈ”レベル（信号ｂＴＭＴＲＣＤＭＩＮは“Ｌ”レベル）となってテストモードにエントリすると、第３の回路１３によって第２の回路１２の出力信号ｂＡＣＴＶＤが選択され、前述のロウ系回路の一連の動作をセカンドコマンドの入力と同一のタイミングから開始する。これにより、カラムゲーティリング解除信号ｂＣＥＮＢが“Ｌ”レベルになるのを受けてから、カラム選択線ＣＳＬが“Ｈ”レベルに切り替わるように制御できる。
【００４４】
具体的には、図１に示した回路において、コマンド検知信号ｂＡＣＴＶを１サイクルシフト（遅延）し、且つパルス化した信号ｂＡＣＴＶＤを使用してバンク活性化信号ｂＢＮＫＡＣＴを“Ｌ”レベルにしている。この制御により、図２の動作波形図に示すような、ロウ系回路の制御信号（該当するバンクの活性化信号）ＢＮＫをセカンドコマンドと同一サイクルで“Ｈ”レベルに切り替える制御を実現できる。
【００４５】
以上により、カラムゲーティリング解除信号ｂＣＥＮＢの“Ｌ”レベルを受けてカラム選択線ＣＳＬを活性化するｔＲＣＤが厳しい条件を、ダイ・ソートテストにおけるクロック周波数が緩和された条件で実現できる。
【００４６】
従って、上記のような構成並びに方法によれば、クロックサイクルタイムｔＣＫの長いダイ・ソートテストなどのテストモードにエントリした時に、この同期型半導体記憶装置内部でロウ系回路の動作開始を遅らせて、セカンドコマンドの入力と同時に設定する（同期させる）ことができる。これによって、ファーストコマンドが入力され、ロウ系回路の動作が開始されてから、セカンドコマンドが入力されカラム系回路の動作が開始されるまでの時間ｔＲＣＤを短くして厳しい条件でメモリコアのスクリーニングを行うことができる。
【００４７】
［第２の実施の形態］
上述した第１の実施の形態では、カラム選択線ＣＳＬの活性化がセカンドコマンドの入力タイミングで制御されることを想定している。しかしながら、実際のカラム選択線ＣＳＬの活性化のタイミングは、カラム系回路の他の制御との兼ね合いにより、セカンドコマンドの入力から半クロックあるいは１クロック後のサイクルから制御する場合が多い。この時には、上記第１の実施の形態を適用した場合においても、ｔＲＣＤが緩和された条件でのダイ・ソートテストになってしまう。
【００４８】
そこで、本第２の実施の形態は、このような条件においてもｔＲＣＤが厳しい条件でダイ・ソートテストを実現できるように、バンク活性化信号ｂＢＮＫＡＣＴをセカンドコマンドの入力よりも更に半クロックまたは１クロック遅延させるものである。
【００４９】
図３に示す回路は、上記図１に示した回路における第２の回路１２中にタイミング制御回路１４を設けたものである。即ち、図１に示した回路におけるインバータ３５に代えてタイミング制御回路１４を設けている。図３において、図１と同一部分には同じ符号を付してその詳細な説明は省略する。
【００５０】
第２の回路１２は、インバータ３１〜３９，６０，６１、クロックドインバータ４０〜４４，６２〜６５、アンドゲート６６，６７，６８、ノアゲート４５，４６，６９及びナンドゲート４７，４８などを含んで構成されている。動作モード指示信号ＴＭＴＲＣＤＭＩＮは上記インバータ３１の入力端に供給され、このインバータ３１の出力信号ｂＴＭＴＲＣＤＭＩＮが上記ノアゲート４５の一方の入力端に供給される。このノアゲート４５の他方の入力端には、コマンド検知信号ｂＡＣＴＶが供給される。このノアゲート４５の出力端はナンドゲート４７の一方の入力端に接続される。上記ナンドゲート４７は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するもので、他方の入力端にはバンク選択信号ＢＮＫＳＥＬが供給される。上記ナンドゲート４７の出力端には、インバータ３２の入力端が接続される。このインバータ３２の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４０の入力端が接続され、その出力端は上記インバータ３２の入力端に接続される。また、上記インバータ３２の出力端は、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４１の入力端に接続される。上記クロックドインバータ４１の出力端は、インバータ３３の入力端に接続される。上記インバータ３３の出力端には、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４２の入力端が接続され、その出力端は上記インバータ３３の入力端に接続される。上記インバータ３３の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ４３の入力端に接続される。上記クロックドインバータ４３の出力端は、インバータ３４の入力端に接続される。このインバータ３４の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ４４の入力端が接続され、その出力端は上記インバータ３４の入力端に接続される。上記インバータ３４の出力端には、クロック信号ＣＬＫ，ｂＣＬＫに同期して動作するクロックドインバータ６２の入力端が接続され、その出力端は上記インバータ６０の入力端に接続される。上記インバータ６０の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ６３の入力端に接続され、その出力端はインバータ６０の入力端に接続される。このインバータ６０の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ６４の入力端に接続される。上記クロックドインバータ６４の出力端は、インバータ６１の入力端に接続される。このクロックドインバータ６１の出力端は、クロック信号ｂＣＬＫ，ＣＬＫに同期して動作するクロックドインバータ６５の入力端に接続され、その出力端は上記インバータ６１の入力端に接続される。
【００５１】
上記インバータ３４の出力信号、上記インバータ６０の出力信号及び上記インバータ６１の出力信号はそれぞれ、アンドゲート６６，６７，６８の一方の入力端にそれぞれ供給される。上記アンドゲート６６の他方の入力端にはタイミング制御信号ＴＭ１が、上記アンドゲート６７の他方の入力端にはタイミング制御信号ＴＭ２が、上記アンドゲート６８の他方の入力端にはタイミング制御信号ＴＭ３がそれぞれ供給される。これらアンドゲート６６，６７，６８の出力端には、ノアゲート６９の第１乃至第３の入力端がそれぞれ接続される。上記タイミング制御信号ＴＭ１〜ＴＭ３は、ロウ系回路の動作開始タイミングの遅延量を選択するための信号である。上記タイミング制御信号ＴＭ１が“Ｈ”レベルとなると、ロウ系回路の動作開始タイミングがセカンドコマンドの入力と同時になるように遅延される。上記タイミング制御信号ＴＭ２が“Ｈ”レベルとなると、ロウ系回路の動作開始タイミングがセカンドコマンドの入力よりも半クロック遅延される。上記タイミング制御信号ＴＭ３が“Ｈ”レベルとなると、ロウ系回路の動作開始タイミングがセカンドコマンドの入力よりも１クロック遅延される。
【００５２】
また、上記ノアゲート６９の出力端には、インバータ３６の入力端及びノアゲート４６の一方の入力端が接続される。このインバータ３６の出力端は、インバータ３７の入力端に、このインバータ３７の出力端はインバータ３８の入力端に順次接続され、インバータ３８の出力端が上記ノアゲート４６の他方の入力端に接続される。上記ノアゲート４６の出力端は、ナンドゲート４８の一方の入力端に接続され、他方の入力端には信号ＴＭＴＲＣＤＭＩＮが供給される。上記ナンドゲート４８の出力端はインバータ３９の入力端に接続され、このインバータ３９から第２の信号ｂＡＣＴＶＤが出力されるようになっている。
【００５３】
上記のような構成によれば、タイミング制御回路１４を付加することにより、セカンドコマンドの入力と同時のみでなく、セカンドコマンドの入力より半クロック後あるいはセカンドコマンドの入力より１クロック後からカラム選択線ＣＳＬが活性化されるような制御であっても、タイミング選択信号ＴＭ１，ＴＭ２，ＴＭ３によりカラム選択線ＣＳＬの活性化タイミングに合わせて信号ＢＮＫが“Ｈ”レベルに切り替わるタイミングを選択して切り替えることにより、ｔＲＣＤが厳しい条件でダイ・ソートテストを行うことができる。
【００５４】
従って、上記のような構成並びに方法によれば、カラム選択線ＣＳＬの活性化タイミングが、カラム系回路の他の制御との兼ね合いにより、セカンドコマンドから半クロックあるいは１クロック後のサイクルから制御される場合にも、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせてｔＲＣＤが厳しい条件でのダイ・ソートテストを実現できる。また、タイミング選択回路１４を設けたことにより、タイミング制御信号ＴＭ１，ＴＭ２，ＴＭ３に基づいて、ロウ系回路の動作開始のタイミングを自由に設定でき、必要に応じたｔＲＣＤが厳しい条件でのダイ・ソートテストを実施できる。
【００５５】
［第３の実施の形態］
前述した第１の実施の形態あるいは第２の実施の形態の制御を適用することにより、ｔＲＣＤが厳しい条件でダイ・ソートテストを行うことができるが、本第３の実施の形態では更に厳しいｔＲＣＤの条件でのスクリーニングを行えるようにしている。
【００５６】
図４は、本第３の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するための動作波形図である。図４からわかるように、第１の実施の形態または第２の実施の形態におけるテストモード時に、カラムゲーティリング解除信号ｂＣＥＮＢを通常より前倒しすることにより、カラム系回路の活性化タイミングを早くしている。これによって、更にｔＲＣＤの条件が厳しくなり、ガードバンドを持ったｔＲＣＤのスクリーニングをダイ・ソートテストなどのクロック周波数が緩和された条件で実現できる。
【００５７】
なお、上記第１乃至第３の実施の形態ではＦＣＲＡＭを例にとって説明したが、他の半導体記憶装置にも適用できるのは勿論である。
【００５８】
以上第１乃至第３の実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、長いクロックサイクルであっても、ｔＲＣＤを厳しい条件にしてスクリーニングテストを実行できる同期型半導体記憶装置及びそのテスト方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期型半導体記憶装置について説明するためのもので、クロック周波数が緩和された条件において、ｔＲＣＤが厳しいダイ・ソートテストを実現するための回路を抽出してその構成例を示す回路図。
【図２】本発明の第１の実施の形態に係る同期型半導体記憶装置のテスト方法について説明するためのもので、クロック周波数が緩和された条件において、ｔＲＣＤが厳しいダイ・ソートテストを実現するための動作波形図。
【図３】本発明の第２の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するためのもので、カラム選択線ＣＳＬの活性タイミングに合わせて、ロウ系回路の動作開始を切り替える動作を実現できる回路を抽出してその構成例を示す回路図。
【図４】本発明の第３の実施の形態に係る同期型半導体記憶装置及びそのテスト方法について説明するためのもので、ガードバンドを持ったｔＲＣＤのスクリーニングを行う際の動作波形図。
【図５】従来の同期型半導体記憶装置について説明するためのもので、ＦＣＲＡＭのファーストコマンドとセカンドコマンドの組み合わせによる状態遷移図。
【図６】従来の同期型半導体記憶装置について説明するためのもので、図５のコマンド入力に対応したピン入力を説明するためのファンクションテーブルを示す図。
【図７】高速クロック周波数における、ＦＣＲＡＭの動作を説明するための動作波形図。
【図８】クロック周波数が緩和された条件における、ＦＣＲＡＭの動作を説明するための動作波形図。
【符号の説明】
１１…第１の回路
１２…第２の回路
１３…第３の回路
１４…タイミング制御回路
ＣＬＫ，ｂＣＬＫ…クロック信号
ｔＣＫ…クロックサイクルタイム
ｔＲＣ…ランダムサイクルタイム
ｔＲＣＤ…ファーストコマンドが入力されロウ系回路の動作が開始されてから、セカンドコマンドが入力されカラム系回路の動作が開始されるまでの時間
ｔＲＡＣ…ランダムアクセスタイム
ＣＳＬ…カラム選択線
ｂＣＥＮＢ…カラムゲーティリング解除信号
ＣＥＮＢＯＮ…セカンドコマンドでリード／ライト動作を受け付けることで発生する信号
ｂＣＯＬＡＣＴ…セカンドコマンド検知信号
ＢＮＫＳＥＬ…バンク選択信号
ＢＮＫＴＭＲ…タイマーの出力信号
ｂＢＮＫＡＣＴ…バンク活性化信号（第３の信号）
ＢＮＫ…ロウ系回路の制御信号（該当するバンクの活性化信号）
ｂＡＣＴＶ…コマンド検知信号
ｂＡＣＴＶＤ…遅延されたコマンド検知信号（第２の信号）
ＴＭＴＲＣＤＭＩＮ，ｂＴＭＴＲＣＤＭＩＮ…動作モード指示信号
ＴＭ１，ＴＭ２，ＴＭ３…タイミング制御信号
ＲＤＡ…リードコマンド
ＷＲＡ…ライトコマンド
ＬＡＬ…ロワーアドレスラッチコマンド
ＭＲＳ…モードレジスタセットコマンド
ＲＥＦ…オートリフレッシュコマンド
／ＷＥ…ライトイネーブル信号
／ＣＡＳ…カラムアドレスストローブ信号
Claims (10)
- 第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、
前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、
前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始を前記第２のコマンドの入力と同期させるためのテストモード用の第２の信号を生成する第２の回路と、
前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路と
を具備することを特徴とする同期型半導体記憶装置。 - 第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、
前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、
前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせるためのテストモード用の第２の信号を生成する第２の回路と、
前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路と
を具備することを特徴とする同期型半導体記憶装置。 - 第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置であって、
前記第１のコマンドに応答して活性化されるコマンド検知信号から、通常動作モード用の第１の信号を生成する第１の回路と、
前記コマンド検知信号、通常動作モードかテストモードかを指示する動作モード指示信号及びメモリセルアレイ中の少なくとも一部のメモリセルを選択するための選択信号が入力され、ロウ系回路の動作開始のタイミングを前記第２のコマンドよりも半クロック単位または１クロック単位で順次遅延し、タイミング制御信号に基づいて遅延量を選択することにより、前記ロウ系回路の動作開始のタイミングを設定するテストモード用の第２の信号を生成する第２の回路と、
前記動作モード指示信号で通常動作モードが指示された時に、前記第１の回路から出力される第１の信号を選択し、テストモードが指示された時に、前記第２の回路から出力される第２の信号を選択し、選択した前記第１または第２の信号と前記選択信号とに基づいて、メモリセルアレイ中の少なくとも一部のメモリセルを活性化するための第３の信号を生成する第３の回路と
を具備することを特徴とする同期型半導体記憶装置。 - 前記第２の回路は、ロウ系回路の動作開始のタイミングを前記第２のコマンドよりも半クロック単位または１クロック単位で遅延する遅延回路を含むことを特徴とする請求項１または２に記載の同期型半導体記憶装置。
- 前記第２の回路は、タイミング制御信号に基づいて遅延量を選択するタイミング制御回路を含むことを特徴とする請求項３に記載の同期型半導体記憶装置。
- 前記選択信号はメモリセルアレイ中のバンクを選択する信号であり、前記第３の信号は前記メモリセルアレイにおける選択したバンクを活性化する信号であることを特徴とする請求項１乃至５いずれか１つの項に記載の同期型半導体記憶装置。
- 第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、
通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、
第１のコマンドを入力するステップと、
前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、
前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始を前記第２のコマンドの入力と同期させるステップと、
メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、
活性化された前記メモリセルに対してスクリーニングテストを行うステップと
を具備することを特徴とする同期型半導体記憶装置のテスト方法。 - 第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、
通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、
第１のコマンドを入力するステップと、
前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、
前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始をカラム選択線が活性化するクロックサイクルタイムに合わせるステップと、
メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、
活性化された前記メモリセルに対してスクリーニングテストを行うステップと
を具備することを特徴とする同期型半導体記憶装置のテスト方法。 - 第１のコマンドと、この第１のコマンドが入力された次のサイクルで入力される第２のコマンドとの組み合わせにより動作が制御され、前記第１のコマンドの入力に応答してロウ系回路の動作が開始され、前記第２のコマンドの入力に応答してカラム系回路の動作が開始される同期型半導体記憶装置をテストする方法であって、
通常動作モードかテストモードかを指示する動作モード指示信号を入力するステップと、
第１のコマンドを入力するステップと、
前記第１のコマンドを入力した次のサイクルで第２のコマンドを入力するステップと、
前記動作モード指示信号でテストモードが指示された時に、ロウ系回路の動作開始のタイミングを第２のコマンドよりも半クロック単位または１クロック単位で遅延するステップと、
タイミング制御信号に基づいて、前記ロウ系回路の動作開始のタイミングを選択するステップと、
メモリセルアレイ中の少なくとも一部のメモリセルを活性化するステップと、
活性化された前記メモリセルに対してスクリーニングテストを行うステップと
を具備することを特徴とする同期型半導体記憶装置のテスト方法。 - 前記スクリーニングテストを行うステップの前に、ロウ系制御のカラムゲーティリング解除信号の切り替わりのタイミングを前倒しするステップを更に具備し、ガードバンドを持ったスクリーニングテストを行うことを特徴とする請求項７乃至９いずれか１つの項に記載の同期型半導体記憶装置のテスト方法。
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